JP4746734B2

JP4746734B2 - Semiconductor device

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Publication number: JP4746734B2
Application number: JP2000178664A
Authority: JP
Inventors: 修二古賀; 慶志荒岡
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2000-06-14
Filing date: 2000-06-14
Publication date: 2011-08-10
Anticipated expiration: 2020-06-14
Also published as: JP2001358302A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にパッドの金属配線下に静電破壊防止素子やパンチスルー素子を配置した半導体装置の入出回路の保護素子の配置構造に関するものである。
【０００２】
【従来の技術】
近年、トランジスタの微細化が進み、チャネル長の減少などの要因により、トランジスタ自体のサージ入力に対する破壊強度が著しく弱くなってくるため、半導体装置と外部を接続するボンディングパッドに保護素子を接続配置し、過大な入力によって内部回路が破壊されることを防ぐ必要がある。
【０００３】
図１４（ａ）は従来の半導体装置の保護素子の接続例を示す概略回路図である。符号２００は半導体装置の内部回路であり、この内部回路に平面的に入力端子となるパッド１００が配線５００によって接続されている。さらにパッド１００に平面的にダイオード等から構成される保護素子３００を接続している。保護素子３００は共通放電線４００に接続されている。
【０００４】
【発明が解決しようとする課題】
図１４（ａ）のような保護素子の配置構造では、パッド自体の面積に加え保護素子の面積が必要となる。半導体装置のパッド数が増えれば、保護素子領域も増加するため、保護素子面積の増加が半導体装置全体の面積の増加に直接影響を与える問題があった。
【０００５】
各パッドに配置している保護素子には過大な入力に対する耐圧を上げるために大きな素子面積を必要とするので、保護素子自体の面積削減は難しい。
【０００６】
上記の従来技術の問題点を解決する技術が、特開平６―２５２３５５号公報や特開平１１―３０７７２４号公報に開示されている。
【０００７】
特開平６―２５２３５５号公報の技術では、図１４（ｂ）のように、パッド１００（ボンディングパッド）下にダイオード素子のみから構成される保護素子３００を配置し、保護素子配置による素子面積増加を抑制しているが、ボンディングパッドへのワイヤボンディングの際のボンディングダメージによってパッド下に配置した素子が破壊される場合があった。また、特開平６―２５２３５５号公報ではパッドの耐圧が方向によって変化する問題があり、またパッドに印加される負の異常電圧に対しては対応が難しかった。
【０００８】
特開平１１―３０７７２４号公報の技術では、ボンディングパッド下に保護素子を配置すると同時に、パッドの構造を多層化して、保護素子配置による素子面積増加の抑制とボンディングパッドへのワイヤボンディングの際のボンディングダメージを防止しているが、上記の特開平６―２５２３５５号公報の技術と同様にパッドの耐圧が方向によって変化する問題があった。
【０００９】
従って、本発明の目的は上記の従来技術の問題点を解決した素子密度の向上とパッドの方向による耐圧の差を抑制した半導体装置の保護素子の配置構造を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体装置の構成は、第１導電型の半導体基板の第１導電型または第２導電型のウェル領域上に形成された金属配線パッド下に複数の保護素子を備え、前記金属配線パッドが２層以上から構成され、前記金属配線パッドの最下層金属配線パッドと同一層に前記最下層金属配線パッドを所定の間隙で囲むリング状の放電線が形成され、前記金属配線パッドの縁部領域下に前記保護素子が配置されていることを特徴とする。
【００１１】
本発明の半導体装置の第２の構成は、第１導電型の半導体基板の第２導電型のウェル領域上に形成された金属配線パッド下に保護素子を備え、前記金属配線パッドが複層から構成され、前記金属配線パッドの最下層金属配線パッドと同一層に前記最下層金属配線パッドを所定の間隙で囲むリング状の放電線が形成され、前記金属配線パッドの縁部領域下に前記保護素子が配置されていることを特徴とする。
【００１２】
上記の第１および第２の構成の半導体装置において、前記保護素子は前記ウェル領域内に形成された第１および第２の拡散層を有し、前記第１の拡散層は前記放電線に接続され、前記第２の拡散層は前記最下層金属配線パッドに接続される。
【００１３】
上記の第１および第２の構成の半導体装置の前記保護素子は、ＢＶＤＳトランジスタ（トランジスタがＯＦＦ状態であってもドレイン電圧がある値以上になるとドレイン―基板間に急激で過大な電流が流れる。この現象を利用した保護素子のトランジスタをＢＶＤＳトランジスタという），パンチスルー素子，ダイオード素子の少なくとも２種類の保護素子から構成され、これらの保護素子は、点対称的かまたは点対称的かつ線対称的に前記下層金属配線パッド下に配置される。
【００１４】
上記の本発明の第１および第２の構成の半導体装置において前記下層金属配線パッドおよび前記および前記リング状の前記放電線の形状としてはパッドの方向による異常電圧に対する耐圧差を抑制するために、正ｎ角形（ｎは４以上の偶数）または円形とすることが好ましい。
【００１５】
本発明の特徴は、活性領域内のパッド下にＢＶＤＳトランジスタ、ダイオード素子、パンチスルー素子等を配置することにより、入力、入出力保護素子のチップ上の面積を実質的に減少させることができる。
【００１６】
本発明では、下層金属配線の最外周にチャージ引抜きのための放電線を配置することにより、パッドに印加された異常電圧をパッドのすべての方向に対して同様の耐圧を持たせ、パッドに印加される正または負の異常電圧の影響をパッド部内ですべて吸収することができる。また、放電線までの配線長はすべてのパッドで等しくなり、各々のパッド間の耐圧差を抑えることができる。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
図１は本発明の第１の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図１（ａ）はパッド構造を示す透視平面図、図１（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。なお、図１（ｂ）にはパッドと素子との位置関係がわかるように、下層金属配線１と下層金属配線放電線３の配置位置を示した。
【００１９】
図１（ａ）を参照すると、パッド形状は正８角形であり、パッド部の下層金属配線１および上層金属配線２の形状は正８角形である。上層金属配線２のパッドの大きさは下層金属配線１のパッドの大きさよりも大きく同軸状に配置されている。
【００２０】
下層金属配線１のパッドの周りには同一面にチャージ引抜きための放電線（下層金属配線放電線３で示す）が配置されている。この下層金属配線放電線３は共通放電線１３に接続されている。なお、上層金属配線２と下層金属配線１はスルーホール（表示していない）で電気的に接続され、下層金属配線放電線３は、ＶＤＤ（電源端子）、ＧＮＤ（グランド端子）、または半導体基板に接続することができる。なお、図１（ａ）中、符号４はパッド開口を示す。
【００２１】
素子の配置としては、図１（ｂ）のように、正８角形のパッド下（パッドの縁部領域下）にパッドの各辺に沿ってＢＶＤＳトランジスタ５とパンチスルー素子６を交互に点対称的かつ線対称的に配置する。この素子配置構造により、パッドのすべての方向に対して均等な耐圧を保証できる。
【００２２】
ＢＶＤＳトランジスタ５では、Ｎ型拡散層９とゲート７でＮ型トランジスタを構成する。ＢＶＤＳトランジスタ５のドレインをコンタクト８ａを介して下層金属配線１（パッド）に接続し、ＢＶＤＳトランジスタ５のソースをコンタクト８ｄにより下層金属配線放電線３に接続する。ＢＶＤＳトランジスタ５のゲート７はＧＮＤへ接続し、ＢＶＤＳトランジスタ５をＯＦＦ状態にする。
【００２３】
パンチスルー素子６では、Ｎ型拡散層９とＰ型ウェル（図２のＰ型ウェル１６参照）を組み合わせて、ＮＰＮ型バイポーラトランジスタを構成する。ＮＰＮ型バイポーラトランジスタのコレクタをコンタクト８ｂを介して下層金属配線１（パッド）に接続し、エミッタをコンタクト８ｃを介して下層金属配線放電線３に接続する。
【００２４】
図２（ａ）は、図１（ｂ）のＡ―Ａ’線に沿った半導体装置の断面図である。Ｐ型Ｓｉ基板上１１のＰ型ウェル１６領域に形成したＮ型拡散層９とゲート７によりＢＶＤＳトランジスタ５を構成している。
【００２５】
図２（ｂ）は、図１（ｂ）のＢ―Ｂ’線に沿った半導体装置の断面図である。Ｐ型Ｓｉ基板上１１のＰ型ウェル１６とＮ型拡散層９によりＮＰＮ型パイポーラトランジスタであるパンチスルー素子６を構成している。
【００２６】
図２の断面図より、下層金属配線１、上層金属配線２のパッド下の領域にＢＶＤＳトランジスタ５、パンチスルー素子６が配置可能であり、パッド下の領域が有効に利用できることが分かる。なお、図２における符号１４および１７はＳｉ酸化膜（ＳｉＯ₂膜）、１５は素子分離膜、１８は保護膜を示す。
【００２７】
次に、上記の第１の実施の形態の半導体装置の動作について図１および図２を参照して説明する。
【００２８】
図１，図２のパッドに過大な入力（例えば静電気などのサージ入力）が印加された場合、パッドの下層金属配線１に接続されているパンチスルー素子６であるＮＰＮ型バイポーラトランジスタのコレクタ側（コンタクト８ｂ側のＮ型拡散層９）に電圧が加わることになる。ここで、バイポーラトランジスタのコレクタ側に電圧を加えていくとコレクタ近傍の空乏層が少しずつ広がっていき、ついには、空乏層がエミッタ域に達してゲート電圧を加えなくてもコレクタ―エミッタ間に電流が流れる「パンチスルー」現象が発生する。この現象を利用することによって、パッドに印加された過大な入力をパンチスルー素子６のエミッタ側（コンタクト８ｃ側のＮ型拡散層９）に接続している下層金属配線放電線３に逃がすことができ、内部回路を保護できる。
【００２９】
一方、ＢＶＤＳトランジスタ５は、トランジスタがＯＦＦ状態であってもドレイン電圧がある値以上になるとドレイン―基板間に急激で過大な電流が流れる現象を利用した保護素子である。パッドの下層金属配線１に接続されているドレイン（コンタクト８ａ側のＮ型拡散層９）に過大な入力が印加された場合、ゲート７がグランド（ＧＮＤ）に接続されているのでトランジスタはＯＦＦであるが、ブレイクダウンし、ドレイン―ソース間に電流が流れ、放電経路が確保される。ソース側に流れた電流はコンタクト８ｄを介して下層金属配線放電線３に流れる。
【００３０】
次に上記の本発明の第１の実施の形態の半導体装置の保護素子の形成方法について、図１および図２を参照して説明する。
【００３１】
まず、Ｐ型Ｓｉ基板１１にホウ素を２×１０¹²ｃｍ^-2イオン注入してＰ型ウェル１６を形成する。次にＬＯＣＯＳ法によって素子分離膜１５を形成した後、熱酸化法によってＳｉ酸化膜１７を形成する。
【００３２】
次に、ＢＶＤＳトランジスタ用のゲート７を形成した後、Ｐイオン等を注入してＢＶＤＳトランジスタのソース・ドレイン用のＮ型拡散層９とパンチスルー素子用のＮ型拡散層９を同時に形成する。
【００３３】
次にＣＶＤ法によりＳｉ酸化膜１４を形成した後、下層金属配線１および下層金属配線放電線３と拡散層を接続するための開口をＳｉ酸化膜１４およびＳｉ酸化膜１７に形成した後、ＡｌまたはＡｌ合金の金属膜をスパッタ法により堆積する。この金属膜の堆積と同時に、下層金属配線１および下層金属配線放電線３と拡散層を接続するための開口にも金属膜が充填されコンタクト８ａ，８ｂ，８ｃ，８ｄが形成される。
【００３４】
次に、この金属膜をフォトリソグラフィ技術によりパターニングして正八角形のパッドの下層金属配線１とその周囲に所定の間隙で所定の幅の下層金属配線放電線３を形成する。このパターニングにより同時に下層金属配線放電線３に接続された共通放電線１３を形成する。
【００３５】
次にＣＶＤ法によりＳｉ酸化膜を全面に堆積した後、スパッタ法によりＡｌ，Ａｌ合金，Ｃｕ，またはＣｕ合金などの金属膜をＳｉ酸化膜１４上に堆積した後パターニングして、図１（ａ）のような正八角形状の上層金属配線２のパッドを形成する。なお、上層金属配線２と下層金属配線１を接続するために下層金属配線１上に形成されたＳｉ酸化膜に開口を形成し、上層金属配線用の金属膜のスパッタと同時に、この開口に金属膜を充填してコンタクト（表示していない）が形成される。続いて、Ｓｉ酸化膜（ＳｉＯ₂膜）やＳｉＮ膜の保護膜１８をスパッタ法で形成した後、保護膜１８を選択的にエッチングして上層金属配線２のパッド表面を露出させる。この露出した上層金属配線２のパッドは入力端子に使用される。
【００３６】
以上の工程により図１，図２のような正八角形のパッド下に保護素子を形成することができる。
【００３７】
次に、本発明の第２の実施の形態の半導体装置について図３および図４を参照して説明する。
【００３８】
図３は本発明の第２の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図３（ａ）はパッド構造を示す透視平面図、図３（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。また、図４（ａ）および図４（ｂ）は、それぞれ図３（ｂ）のＡ―Ａ’線およびＢ―Ｂ’線に沿った半導体装置の断面図である。
【００３９】
本実施の形態は、図３（ｂ）のように、上記の第１の実施の形態の図１（ｂ）におけるＢＶＤＳトランジスタ５をダイオード素子１２に代替した場合である。
【００４０】
図３（ａ）のパッド形状は、図１（ａ）を同様に正８角形とし、パッドの下層金属配線１および上層金属配線２の形状は正８角形である。そして、上記の第１の実施の形態と同様に、チャージ引抜きための放電線（下層金属配線放電線３で示す）をパッドの下層金属配線１の周囲に配置している。
【００４１】
図３（ｂ）のように、ダイオード素子１２は、Ｎ型拡散層９とＰ型拡散層１０で構成する。ダイオード素子１２のカソード（コンタクト８ｅ側のＮ型拡散層９）をパッドの下層金属配線１に接続し、アノード（コンタクト８ｆ側のＰ型拡散層１０）を下層金属配線放電線３に接続する。パンチスルー素子６は、図１（ｂ）と同様な構成である。
【００４２】
素子の配置としては、正８角形のパッド下にパッドの各辺に沿ってダイオード素子１２とパンチスルー素子６を交互に点対称的かつ線対称的に配置する。
【００４３】
図３および図４より、下層金属配線１および上層金属配線２のパッド下の領域にダイオード素子１２およびパンチスルー素子６が配置可能であり、パッド下の領域が有効に利用でき、かつ各素子のパッドのすべての方向に対して均等な耐圧を保証できる。
【００４４】
本実施の形態のダイオード素子１２およびパンチスルー素子６を用いた場合の動作について図３を参照して説明する。
【００４５】
パッドに過大な入力が印加された場合、パッドの下層金属配線１に接続されているダイオード素子１２のカソード側（コンタクト８ｅ側の拡散層９）に電圧が加わることになる。ダイオードには、逆バイアス電圧以上がある一定の電圧（降伏電圧）を超えると、逆方向にも大きな電流を流す降伏現象があり、図３（ｂ）のような素子配置にすると、パッドの下層金属配線１に加わった電圧は、ダイオード素子１２の降伏現象により、ダイオード素子１２のアノード側であるＰ型拡散層１０に接続されている下層金属配線放電線３に放電することができ、放電経路を確保することができる。
【００４６】
各パッドの下層金属配線放電線３は、チップ周囲を囲っている共通放電線１３と接続されており、共通放電線を介して、電荷を放電することができる。
【００４７】
図３のパンチスルー素子６の動作については上記の第１の実施の形態と同様である。
【００４８】
上記の第１および第２の実施の形態では、上層金属配線のパッド形状は正８角形としたが、パッドの上層金属配線は保護素子の配置に直接影響しないため、正方形でもよい。図５は第３の実施の形態として上記の第１の実施の形態における上層金属配線のパッド形状を正方形とした場合の半導体装置の保護素子の配置構造を示す透視平面図である。このような構造でも上記の実施の形態と同様な効果が得られる。なお、図５（ａ）はパッド構造を示す透視平面図、図５（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。
【００４９】
次に本発明の第４の実施の形態の半導体装置について図６を参照して説明する。
【００５０】
図６は本発明の第４の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図６（ａ）はパッド構造を示す透視平面図、図６（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。
【００５１】
本実施の形態では、パッドの下層金属配線１および上層金属配線２の形状を正６角形としパッドの６辺領域の下層に図６のように、ＢＶＤＳトランジスタ５とパンチスルー素子６を配置した場合である。本実施の形態の半導体装置でも、上記の第１の実施の形態と同様な効果を得ることができる。
【００５２】
図７は本発明の第５の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図７（ａ）はパッド構造を示す透視平面図、図７（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。本実施の形態は、図６の本発明の第５の実施の形態の半導体装置において、ＢＶＤＳトランジスタ５をダイオード素子１２に代替した場合である。本実施の形態の半導体装置でも、上記の第２の実施の形態と同様な効果を得ることができる。
【００５３】
図８は本発明の第６の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図８（ａ）はパッド構造を示す透視平面図、図８（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。本実施の形態では、パッドの下層金属配線１および上層金属配線２の形状を矩形とし４辺すべてにＢＶＤＳトランジスタ５とパンチスルー素子６を交互に配置する構成である。本実施の形態ではパンチスルー素子の拡散層の長さを長くして耐圧を向上させ、また、コンタクトを多く形成して下層金属配線１および上層金属配線２との接続抵抗を下げた。
本実施の形態の半導体装置でも、上記の第１及び第３の実施の形態と同様な効果を得ることができる。
【００５４】
図９は本発明の第７の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図９（ａ）はパッド構造を示す透視平面図、図９（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。本実施の形態は、図８の本発明の第６の実施の形態の半導体装置において、ＢＶＤＳトランジスタ５をダイオード素子１２に代替した場合である。本実施の形態の半導体装置でも、上記の第２の実施の形態と同様な効果を得ることができる。
【００５５】
図１０は本発明の第８の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図１０（ａ）はパッド構造を示す透視平面図、図１０（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。本実施の形態は、図１の本発明の第１の実施の形態の半導体装置において、正八角形のパッドを円形パッドに置換えた場合である。本実施の形態の半導体装置では、上記の第１の実施の形態と同様な効果が得られる。
【００５６】
図１１は本発明の第９の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図１１（ａ）はパッド構造を示す透視平面図、図１１（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。本実施の形態は、図１０の本発明の第８の実施の形態の半導体装置において、ＢＶＤＳトランジスタ５をダイオード素子１２に代替した場合である。本実施の形態の半導体装置でも、上記の第２の実施の形態と同様な効果を得ることができる。
【００５７】
図１２は本発明の第１０の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図１２（ａ）はパッド構造を示す透視平面図、図１２（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。本実施の形態は、図１の本発明の第１の実施の形態の半導体装置において、正八角形のパッドを八角形のパッドに置換えた場合である。本実施の形態の半導体装置では、上記の第１の実施の形態と同様な効果が得られ、また上記の第１の実施の形態の半導体装置よりもＢＶＤＳトランジスタの拡散層の長さを広げることができる。
【００５８】
図１３は本発明の第１１の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図１３（ａ）はパッド構造を示す透視平面図、図１３（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。本実施の形態は、図１２の本発明の第１０の実施の形態の半導体装置において、ＢＶＤＳトランジスタ５をダイオード素子１２に代替した場合である。本実施の形態の半導体装置は、上記の第２の実施の形態と同様な効果を得ることができ、また、上記の第２の実施の形態の半導体装置よりもＢＶＤＳトランジスタの拡散層の長さを広げることができる。
【００５９】
上記の本発明の実施の形態の半導体装置では、Ｐ型Ｓｉ基板１１上にＰ型ウェルを形成し、このＰ型ウェル領域内にＮＰＮバイポーラトランジスタのパンチスルー素子６、Ｎ型拡散層のソース・ドレインを有するＢＶＤＳトランジスタ５、Ｎ型拡散層９とＰ型拡散層１０から構成されたダイオード素子の保護素子について説明したが、Ｐ型Ｓｉ基板にＮ型ウェル領域を形成し、この領域内にＰＮＰバイポーラトランジスタのパンチスルー素子、Ｐ型拡散層のソース・ドレインを有するＢＶＤＳトランジスタやＮ型拡散層とＰ型拡散層から構成されたダイオード素子の保護素子を形成する場合にも、本発明は適用できる。
【００６０】
上記の本発明の第１〜第１１の実施の形態の半導体装置における上層金属配線のパッド形状は上記の説明に限定されるものでなく、自由なパッド形状を選択でき、また上層金属配線のパッドの層数は、さらに任意に増加することができる。
【００６１】
また、上記の本発明の各実施の形態では、２種類の保護素子を配置したが、３種類の保護素子を配置することもできる。
【００６２】
【発明の効果】
以上説明したように、本発明では次の効果が得られる。
（１）保護素子は、パッド縁部領域下に配置され、パッドが多層構造のために、パッド中心部に対してボンディングする場合の衝撃の影響を受けにくい。
（２）多角形パッドの辺すべてまたは円形パッドの円周領域下に保護素子を配置し、最下層金属配線のパッドの周りに放電線を配置することによって、パッドに印加された異常電圧をパッドのすべての方向に対して同様の耐圧を持たせ、異常電圧の影響をパッド内で吸収でき、内部回路への影響を極力抑えることができる。
（３）各パッド下の保護素子の放電線までの配線長が等しくできるために、各パッド間で耐圧の差を抑制できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図２】図１のＡ―Ａ’およびＢ―Ｂ’線に沿った断面図である。
【図３】本発明の第２の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図４】図３のＡ―Ａ’およびＢ―Ｂ’線に沿った断面図である。
【図５】本発明の第３の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図６】本発明の第４の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図７】本発明の第５の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図８】本発明の第６の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図９】本発明の第７の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図１０】本発明の第８の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図１１】本発明の第９の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図１２】本発明の第１０の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図１３】本発明の第１１の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図１４】従来の半導体装置の保護素子の接続例を示す概略回路図である。
【符号の説明】
１下層金属配線
２上層金属配線
３下層金属配線放電線
４パッド開口
５ＢＶＤＳトランジスタ
６パンチスルー素子
７ゲート
８ａ〜８ｆコンタクト
９Ｎ型拡散層
１０Ｐ型拡散層
１１Ｐ型Ｓｉ基板
１２ダイオード素子
１３，４００共通放電線
１４，１７Ｓｉ酸化膜
１５素子分離膜
１６Ｐ型ウェル
１８保護膜
１００パッド
２００内部回路
３００保護素子
５００配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to an arrangement structure of protective elements for an input / output circuit of a semiconductor device in which an electrostatic breakdown preventing element and a punch-through element are arranged under a metal wiring of a pad.
[0002]
[Prior art]
In recent years, transistor miniaturization has progressed and the breakdown strength against surge input of the transistor itself has become significantly weak due to factors such as a reduction in channel length. Therefore, a protective element is connected to the bonding pad that connects the semiconductor device to the outside. It is necessary to prevent the internal circuit from being destroyed by excessive input.
[0003]
FIG. 14A is a schematic circuit diagram showing an example of connection of protection elements of a conventional semiconductor device. Reference numeral 200 denotes an internal circuit of the semiconductor device, and a pad 100 which is a planar input terminal is connected to the internal circuit by a wiring 500. Further, a protection element 300 composed of a diode or the like is connected to the pad 100 in a plane. The protection element 300 is connected to the common discharge line 400.
[0004]
[Problems to be solved by the invention]
In the protective element arrangement structure as shown in FIG. 14A, the area of the protective element is required in addition to the area of the pad itself. When the number of pads of the semiconductor device increases, the protection element region also increases, and thus there is a problem that an increase in the protection element area directly affects the increase in the area of the entire semiconductor device.
[0005]
Since the protection element arranged in each pad requires a large element area in order to increase the withstand voltage against excessive input, it is difficult to reduce the area of the protection element itself.
[0006]
Techniques for solving the above problems of the prior art are disclosed in Japanese Patent Application Laid-Open Nos. 6-252355 and 11-307724.
[0007]
In the technique of Japanese Patent Laid-Open No. 6-252355, as shown in FIG. 14B, a protection element 300 composed only of a diode element is arranged under the pad 100 (bonding pad), and the element area is increased by the arrangement of the protection element. Although it is suppressed, the element disposed under the pad may be destroyed due to bonding damage at the time of wire bonding to the bonding pad. Japanese Patent Application Laid-Open No. 6-252355 has a problem that the withstand voltage of the pad changes depending on the direction, and it is difficult to cope with a negative abnormal voltage applied to the pad.
[0008]
In the technique disclosed in Japanese Patent Laid-Open No. 11-307724, a protective element is disposed under a bonding pad, and at the same time, the pad structure is multilayered to suppress an increase in element area due to the protective element arrangement and to perform bonding at the time of wire bonding to the bonding pad. Although the damage is prevented, there is a problem that the withstand voltage of the pad varies depending on the direction as in the technique of the above-mentioned JP-A-6-252355.
[0009]
Accordingly, it is an object of the present invention to provide an arrangement structure of protective elements for a semiconductor device that improves the element density and solves the above-mentioned problems of the prior art and suppresses the difference in breakdown voltage depending on the direction of the pad.
[0010]
[Means for Solving the Problems]
The configuration of the semiconductor device of the present invention includes a plurality of protective elements under a metal wiring pad formed on a first conductive type or second conductive type well region of a first conductive type semiconductor substrate, and the metal wiring pad Is formed of two or more layers, and a ring-shaped discharge line surrounding the lowermost layer metal wiring pad with a predetermined gap is formed in the same layer as the lowermost layer metal wiring pad of the metal wiring pad, and an edge portion of the metal wiring pad The protective element is arranged below the region.
[0011]
According to a second configuration of the semiconductor device of the present invention, a protective element is provided below the metal wiring pad formed on the second conductivity type well region of the first conductivity type semiconductor substrate, and the metal wiring pad is formed from a plurality of layers. A ring-shaped discharge line surrounding the lowermost layer metal wiring pad with a predetermined gap is formed in the same layer as the lowermost layer metal wiring pad of the metal wiring pad, and the protection is provided under an edge region of the metal wiring pad. An element is arranged.
[0012]
In the semiconductor device having the first and second configurations, the protection element has first and second diffusion layers formed in the well region, and the first diffusion layer is connected to the discharge line. The second diffusion layer is connected to the lowermost metal wiring pad.
[0013]
The protection element of the semiconductor device having the first and second configurations described above is a BVDS transistor (a sudden and excessive current flows between the drain and the substrate when the drain voltage exceeds a certain value even when the transistor is OFF). A transistor of a protection element using this phenomenon is called a BVDS transistor), a punch-through element, and a diode element. These protection elements are point symmetric or point symmetric and line symmetric. Is disposed under the lower metal wiring pad.
[0014]
In the semiconductor device having the first and second configurations of the present invention, the lower metal wiring pad and the ring-shaped discharge line have a shape of the discharge line in order to suppress a withstand voltage difference with respect to an abnormal voltage depending on a pad direction. A regular n-gon (n is an even number of 4 or more) or a circle is preferable.
[0015]
A feature of the present invention is that by disposing a BVDS transistor, a diode element, a punch-through element, and the like under the pad in the active region, the area of the input / input / output protection element on the chip can be substantially reduced.
[0016]
In the present invention, an abnormal voltage applied to the pad has the same withstand voltage in all directions of the pad by arranging a discharge line for extracting the charge on the outermost periphery of the lower layer metal wiring, and applied to the pad. The influence of the positive or negative abnormal voltage generated can be absorbed in the pad portion. Further, the wiring length to the discharge line is the same for all the pads, and the withstand voltage difference between the pads can be suppressed.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described in detail with reference to the drawings.
[0018]
FIG. 1 is a perspective plan view showing an arrangement structure of protective elements of a semiconductor device according to a first embodiment of the present invention, FIG. 1 (a) is a perspective plan view showing a pad structure, and FIG. 1 (b) is a lower layer. It is a perspective view of a protective element below a pad of metal wiring. FIG. 1B shows the arrangement positions of the lower layer metal wiring 1 and the lower layer metal wiring discharge line 3 so that the positional relationship between the pad and the element can be understood.
[0019]
Referring to FIG. 1A, the pad shape is a regular octagon, and the shapes of the lower layer metal wiring 1 and the upper layer metal wiring 2 in the pad portion are regular octagons. The size of the pad of the upper metal wiring 2 is larger than the size of the pad of the lower metal wiring 1 and is arranged coaxially.
[0020]
Around the pad of the lower layer metal wiring 1, a discharge line (indicated by the lower layer metal wiring discharge line 3) for extracting the charge is disposed on the same surface. The lower metal wiring discharge line 3 is connected to a common discharge line 13. The upper metal wiring 2 and the lower metal wiring 1 are electrically connected through a through hole (not shown), and the lower metal wiring discharge line 3 is a VDD (power supply terminal), a GND (ground terminal), or a semiconductor substrate. Can be connected to. In FIG. 1A, reference numeral 4 indicates a pad opening.
[0021]
As for the arrangement of the elements, as shown in FIG. 1B, the BVDS transistor 5 and the punch-through element 6 are alternately point-symmetrical along each side of the pad under the regular octagonal pad (under the edge region of the pad). And symmetrically arranged. With this element arrangement structure, a uniform breakdown voltage can be guaranteed in all directions of the pad.
[0022]
In the BVDS transistor 5, the N-type diffusion layer 9 and the gate 7 constitute an N-type transistor. The drain of the BVDS transistor 5 is connected to the lower metal wiring 1 (pad) through the contact 8a, and the source of the BVDS transistor 5 is connected to the lower metal wiring discharge line 3 through the contact 8d. The gate 7 of the BVDS transistor 5 is connected to GND, and the BVDS transistor 5 is turned off.
[0023]
In the punch-through element 6, an NPN type bipolar transistor is configured by combining an N type diffusion layer 9 and a P type well (see P type well 16 in FIG. 2). The collector of the NPN bipolar transistor is connected to the lower metal wiring 1 (pad) via the contact 8b, and the emitter is connected to the lower metal wiring discharge line 3 via the contact 8c.
[0024]
FIG. 2A is a cross-sectional view of the semiconductor device along the line AA ′ in FIG. The BVDS transistor 5 is constituted by the N type diffusion layer 9 and the gate 7 formed in the P type well 16 region on the P type Si substrate 11.
[0025]
FIG. 2B is a cross-sectional view of the semiconductor device along the line BB ′ in FIG. The P-type well 16 on the P-type Si substrate 11 and the N-type diffusion layer 9 constitute a punch-through element 6 that is an NPN-type bipolar transistor.
[0026]
From the cross-sectional view of FIG. 2, it can be seen that the BVDS transistor 5 and the punch-through element 6 can be disposed in the region under the pad of the lower layer metal wiring 1 and the upper layer metal wiring 2, and the region under the pad can be used effectively. In FIG. 2, reference numerals 14 and 17 denote a Si oxide film (SiO ₂ film), 15 denotes an element isolation film, and 18 denotes a protective film.
[0027]
Next, the operation of the semiconductor device according to the first embodiment will be described with reference to FIGS.
[0028]
When an excessive input (for example, a surge input such as static electricity) is applied to the pad of FIGS. 1 and 2, the collector side of an NPN bipolar transistor that is a punch-through element 6 connected to the lower metal wiring 1 of the pad ( A voltage is applied to the N-type diffusion layer 9) on the contact 8b side. Here, when a voltage is applied to the collector side of the bipolar transistor, the depletion layer near the collector gradually expands, and finally the depletion layer reaches the emitter region and there is no gate voltage applied between the collector and emitter. A “punch-through” phenomenon occurs in which current flows. By utilizing this phenomenon, an excessive input applied to the pad can be released to the lower metal wiring discharge line 3 connected to the emitter side of the punch-through element 6 (the N-type diffusion layer 9 on the contact 8c side). Can protect the internal circuit.
[0029]
On the other hand, the BVDS transistor 5 is a protection element that utilizes a phenomenon in which a sudden and excessive current flows between the drain and the substrate when the drain voltage exceeds a certain value even when the transistor is OFF. When an excessive input is applied to the drain (N-type diffusion layer 9 on the contact 8a side) connected to the lower metal wiring 1 of the pad, since the gate 7 is connected to the ground (GND), the transistor is turned off. However, breakdown occurs, current flows between the drain and source, and a discharge path is secured. The current flowing to the source side flows to the lower metal wiring discharge line 3 through the contact 8d.
[0030]
Next, a method for forming the protective element of the semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS.
[0031]
First, boron is ion-implanted into the P-type Si substrate 11 by 2 × 10 ¹² cm ⁻² to form a P-type well 16. Next, after forming the element isolation film 15 by the LOCOS method, the Si oxide film 17 is formed by the thermal oxidation method.
[0032]
Next, after forming the gate 7 for the BVDS transistor, P ions or the like are implanted to simultaneously form the N-type diffusion layer 9 for the source / drain of the BVDS transistor and the N-type diffusion layer 9 for the punch-through element.
[0033]
Next, after the Si oxide film 14 is formed by the CVD method, openings for connecting the lower layer metal wiring 1 and the lower layer metal wiring discharge line 3 and the diffusion layer are formed in the Si oxide film 14 and the Si oxide film 17, and then Al. Alternatively, an Al alloy metal film is deposited by sputtering. Simultaneously with the deposition of the metal film, the openings for connecting the lower layer metal wiring 1 and the lower layer metal wiring discharge line 3 and the diffusion layer are filled with the metal film to form contacts 8a, 8b, 8c, and 8d.
[0034]
Next, this metal film is patterned by photolithography to form a lower octagonal pad lower metal interconnect 1 and a lower metal interconnect discharge line 3 having a predetermined width around it. By this patterning, the common discharge line 13 connected to the lower metal wiring discharge line 3 is formed at the same time.
[0035]
Next, after a Si oxide film is deposited on the entire surface by CVD, a metal film such as Al, Al alloy, Cu, or Cu alloy is deposited on the Si oxide film 14 by sputtering, and then patterned to obtain the structure shown in FIG. The pad of the upper metal wiring 2 having a regular octagon shape as shown in FIG. An opening is formed in the Si oxide film formed on the lower metal wiring 1 in order to connect the upper metal wiring 2 and the lower metal wiring 1, and simultaneously with sputtering of the metal film for the upper metal wiring, A contact (not shown) is formed by filling the film. Subsequently, after a protective film 18 of Si oxide film (SiO ₂ film) or SiN film is formed by sputtering, the protective film 18 is selectively etched to expose the pad surface of the upper metal wiring 2. The exposed pad of the upper metal wiring 2 is used as an input terminal.
[0036]
Through the above steps, a protective element can be formed under a regular octagonal pad as shown in FIGS.
[0037]
Next, a semiconductor device according to a second embodiment of the present invention will be described with reference to FIGS.
[0038]
FIG. 3 is a perspective plan view showing an arrangement structure of the protection elements of the semiconductor device according to the second embodiment of the present invention, FIG. 3A is a perspective plan view showing a pad structure, and FIG. 3B is a lower layer. It is a perspective view of a protective element below a pad of metal wiring. 4A and 4B are cross-sectional views of the semiconductor device taken along the lines AA ′ and BB ′ in FIG. 3B, respectively.
[0039]
In this embodiment, as shown in FIG. 3B, the BVDS transistor 5 in FIG. 1B of the first embodiment is replaced with a diode element 12.
[0040]
The pad shape in FIG. 3A is a regular octagon as in FIG. 1A, and the shapes of the lower layer metal wiring 1 and the upper layer metal wiring 2 of the pad are regular octagons. Similarly to the first embodiment, a discharge line for extracting a charge (indicated by the lower metal wiring discharge line 3) is arranged around the lower metal wiring 1 of the pad.
[0041]
As shown in FIG. 3B, the diode element 12 includes an N-type diffusion layer 9 and a P-type diffusion layer 10. The cathode (N-type diffusion layer 9 on the contact 8 e side) of the diode element 12 is connected to the lower metal wiring 1 of the pad, and the anode (P-type diffusion layer 10 on the contact 8 f side) is connected to the lower metal wiring discharge line 3. The punch-through element 6 has the same configuration as that in FIG.
[0042]
As the element arrangement, the diode element 12 and the punch-through element 6 are alternately arranged point-symmetrically and line-symmetrically along each side of the pad under a regular octagonal pad.
[0043]
3 and 4, the diode element 12 and the punch-through element 6 can be arranged in the region under the pad of the lower layer metal wiring 1 and the upper layer metal wiring 2, and the region under the pad can be used effectively, and Uniform pressure resistance can be guaranteed in all directions of the pad.
[0044]
The operation when the diode element 12 and the punch-through element 6 of the present embodiment are used will be described with reference to FIG.
[0045]
When an excessive input is applied to the pad, a voltage is applied to the cathode side (the diffusion layer 9 on the contact 8e side) of the diode element 12 connected to the lower metal wiring 1 of the pad. The diode has a breakdown phenomenon in which a large current flows in the reverse direction when the voltage exceeds the reverse bias voltage and exceeds a certain voltage (breakdown voltage). In the element arrangement as shown in FIG. The voltage applied to the metal wiring 1 can be discharged to the lower metal wiring discharge line 3 connected to the P-type diffusion layer 10 on the anode side of the diode element 12 due to the breakdown phenomenon of the diode element 12. Can be secured.
[0046]
The lower metal wiring discharge line 3 of each pad is connected to the common discharge line 13 surrounding the chip periphery, and electric charges can be discharged through the common discharge line.
[0047]
The operation of the punch-through element 6 in FIG. 3 is the same as that in the first embodiment.
[0048]
In the first and second embodiments described above, the pad shape of the upper metal wiring is a regular octagon. However, the upper metal wiring of the pad may not be directly affected by the arrangement of the protection elements, and may be square. FIG. 5 is a perspective plan view showing the arrangement structure of the protection elements of the semiconductor device when the pad shape of the upper metal wiring in the first embodiment is square as the third embodiment. Even with such a structure, the same effect as the above-described embodiment can be obtained. 5A is a perspective plan view showing the pad structure, and FIG. 5B is a perspective plan view of the protective element under the pad of the lower layer metal wiring.
[0049]
Next, a semiconductor device according to a fourth embodiment of the present invention will be described with reference to FIG.
[0050]
FIG. 6 is a perspective plan view showing the arrangement structure of the protection elements of the semiconductor device according to the fourth embodiment of the present invention. FIG. 6A is a perspective plan view showing the pad structure, and FIG. It is a perspective view of a protective element below a pad of metal wiring.
[0051]
In the present embodiment, the shape of the lower layer metal wiring 1 and upper layer metal wiring 2 of the pad is a regular hexagon, and the BVDS transistor 5 and the punch-through element 6 are arranged in the lower layer of the six sides of the pad as shown in FIG. It is. Even in the semiconductor device of the present embodiment, the same effect as in the first embodiment can be obtained.
[0052]
7A and 7B are perspective plan views showing the arrangement structure of the protection elements of the semiconductor device according to the fifth embodiment of the present invention. FIG. 7A is a perspective plan view showing the pad structure, and FIG. It is a perspective view of a protective element below a pad of metal wiring. This embodiment is a case where the BVDS transistor 5 is replaced with a diode element 12 in the semiconductor device of the fifth embodiment of the present invention shown in FIG. Even in the semiconductor device of the present embodiment, the same effects as those of the second embodiment can be obtained.
[0053]
FIG. 8 is a perspective plan view showing the arrangement structure of the protection elements of the semiconductor device according to the sixth embodiment of the present invention. FIG. 8A is a perspective plan view showing the pad structure, and FIG. It is a perspective view of a protective element below a pad of metal wiring. In the present embodiment, the shape of the lower layer metal wiring 1 and the upper layer metal wiring 2 of the pad is rectangular, and the BVDS transistors 5 and the punch-through elements 6 are alternately arranged on all four sides. In the present embodiment, the length of the diffusion layer of the punch-through element is increased to improve the breakdown voltage, and more contacts are formed to reduce the connection resistance between the lower metal wiring 1 and the upper metal wiring 2.
Even in the semiconductor device of the present embodiment, the same effects as those of the first and third embodiments can be obtained.
[0054]
FIG. 9 is a perspective plan view showing the arrangement structure of the protective elements of the semiconductor device according to the seventh embodiment of the present invention. FIG. 9A is a perspective plan view showing the pad structure, and FIG. It is a perspective view of a protective element below a pad of metal wiring. The present embodiment is a case where the BVDS transistor 5 is replaced with a diode element 12 in the semiconductor device of the sixth embodiment of the present invention shown in FIG. Even in the semiconductor device of the present embodiment, the same effects as those of the second embodiment can be obtained.
[0055]
FIG. 10 is a perspective plan view showing the arrangement structure of the protection elements of the semiconductor device according to the eighth embodiment of the present invention. FIG. 10 (a) is a perspective plan view showing a pad structure, and FIG. 10 (b) is a lower layer. It is a perspective view of a protective element below a pad of metal wiring. The present embodiment is a case where a regular octagonal pad is replaced with a circular pad in the semiconductor device of the first embodiment of the present invention shown in FIG. In the semiconductor device of the present embodiment, the same effects as those of the first embodiment can be obtained.
[0056]
11A and 11B are perspective plan views showing the arrangement structure of the protection elements of the semiconductor device according to the ninth embodiment of the present invention. FIG. 11A is a perspective plan view showing the pad structure, and FIG. It is a perspective view of a protective element below a pad of metal wiring. The present embodiment is a case where the BVDS transistor 5 is replaced with a diode element 12 in the semiconductor device of the eighth embodiment of the present invention shown in FIG. Even in the semiconductor device of the present embodiment, the same effects as those of the second embodiment can be obtained.
[0057]
FIG. 12 is a perspective plan view showing the arrangement structure of the protection elements of the semiconductor device according to the tenth embodiment of the present invention. FIG. 12A is a perspective plan view showing the pad structure, and FIG. It is a perspective view of a protective element below a pad of metal wiring. This embodiment is a case where the regular octagonal pad is replaced with an octagonal pad in the semiconductor device of the first embodiment of the present invention shown in FIG. In the semiconductor device of the present embodiment, the same effects as those of the first embodiment can be obtained, and the length of the diffusion layer of the BVDS transistor can be increased as compared with the semiconductor device of the first embodiment. Can do.
[0058]
FIG. 13 is a perspective plan view showing the arrangement structure of the protection elements of the semiconductor device according to the eleventh embodiment of the present invention. FIG. 13 (a) is a perspective plan view showing a pad structure, and FIG. 13 (b) is a lower layer. It is a perspective view of a protective element below a pad of metal wiring. The present embodiment is a case where the BVDS transistor 5 is replaced with a diode element 12 in the semiconductor device of the tenth embodiment of the present invention shown in FIG. The semiconductor device of the present embodiment can obtain the same effects as those of the second embodiment, and the length of the diffusion layer of the BVDS transistor is larger than that of the semiconductor device of the second embodiment. Can be spread.
[0059]
In the semiconductor device according to the above-described embodiment of the present invention, a P-type well is formed on a P-type Si substrate 11, and the punch-through element 6 of the NPN bipolar transistor and the source / source of the N-type diffusion layer are formed in the P-type well region. The protection element of the diode element composed of the BVDS transistor 5 having the drain, the N-type diffusion layer 9 and the P-type diffusion layer 10 has been described. An N-type well region is formed in a P-type Si substrate, and the PNP is formed in this region. The present invention can also be applied when forming a punch-through element of a bipolar transistor, a BVDS transistor having a source / drain of a P-type diffusion layer, or a protection element for a diode element composed of an N-type diffusion layer and a P-type diffusion layer. .
[0060]
The pad shape of the upper metal wiring in the semiconductor devices of the first to eleventh embodiments of the present invention is not limited to the above description, and a free pad shape can be selected, and the upper metal wiring pad can be selected. The number of layers can be further arbitrarily increased.
[0061]
In each embodiment of the present invention described above, two types of protective elements are arranged, but three types of protective elements can also be arranged.
[0062]
【The invention's effect】
As described above, the present invention provides the following effects.
(1) The protective element is disposed under the pad edge region, and the pad is not easily affected by an impact when bonding to the center of the pad due to the multilayer structure.
(2) By arranging protective elements under all sides of the polygon pad or under the circumferential area of the circular pad, and disposing discharge lines around the pad of the lowermost layer metal wiring, the abnormal voltage applied to the pad is padded. With the same breakdown voltage in all directions, the influence of abnormal voltage can be absorbed in the pad, and the influence on the internal circuit can be suppressed as much as possible.
(3) Since the wiring length to the discharge line of the protection element under each pad can be made equal, the difference in withstand voltage between the pads can be suppressed.
[Brief description of the drawings]
FIG. 1 is a perspective plan view showing an arrangement structure of protective elements of a semiconductor device according to a first embodiment of the present invention.
2 is a cross-sectional view taken along lines AA ′ and BB ′ of FIG. 1. FIG.
FIG. 3 is a perspective plan view showing an arrangement structure of protection elements of a semiconductor device according to a second embodiment of the present invention.
4 is a cross-sectional view taken along lines AA ′ and BB ′ of FIG.
FIG. 5 is a perspective plan view showing an arrangement structure of protection elements of a semiconductor device according to a third embodiment of the present invention.
FIG. 6 is a perspective plan view showing an arrangement structure of protection elements of a semiconductor device according to a fourth embodiment of the present invention.
FIG. 7 is a perspective plan view showing an arrangement structure of protection elements of a semiconductor device according to a fifth embodiment of the present invention.
FIG. 8 is a perspective plan view showing an arrangement structure of protection elements of a semiconductor device according to a sixth embodiment of the present invention.
FIG. 9 is a perspective plan view showing an arrangement structure of protection elements of a semiconductor device according to a seventh embodiment of the present invention.
FIG. 10 is a perspective plan view showing an arrangement structure of protection elements of a semiconductor device according to an eighth embodiment of the present invention.
FIG. 11 is a perspective plan view showing an arrangement structure of protection elements of a semiconductor device according to a ninth embodiment of the present invention.
FIG. 12 is a perspective plan view showing an arrangement structure of protection elements of a semiconductor device according to a tenth embodiment of the present invention.
FIG. 13 is a perspective plan view showing an arrangement structure of protection elements of a semiconductor device according to an eleventh embodiment of the present invention.
FIG. 14 is a schematic circuit diagram showing a connection example of a protection element of a conventional semiconductor device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Lower metal wiring 2 Upper metal wiring 3 Lower metal wiring discharge line 4 Pad opening 5 BVDS transistor 6 Punch through element 7 Gate 8a-8f Contact 9 N type diffusion layer 10 P type diffusion layer 11 P type Si substrate 12 Diode element 13, 400 Common discharge lines 14, 17 Si oxide film 15 Element isolation film 16 P-type well 18 Protective film 100 Pad 200 Internal circuit 300 Protective element 500 Wiring

Claims

A plurality of protective elements are provided under the metal wiring pad formed on the first conductivity type or second conductivity type well region of the first conductivity type semiconductor substrate, and the metal wiring pad is composed of two or more layers, A ring-shaped discharge line surrounding the lowermost layer metal wiring pad with a predetermined gap is formed in the same layer as the lowermost layer metal wiring pad of the metal wiring pad, and the plurality of protection elements are provided under an edge region of the metal wiring pad. The first and second diffusion layers are disposed symmetrically with respect to the center point of the lowermost layer metal wiring pad as viewed from above, and the plurality of protection elements have first and second diffusion layers formed in the well region, A semiconductor device , wherein a first diffusion layer is connected to the discharge line, and the second diffusion layer is connected to the lowermost metal wiring pad .

2. The semiconductor device according to claim 1, wherein the plurality of protection elements disposed under the lowermost metal wiring pad are composed of at least two types of protection elements, that is, a BVDS transistor, a punch-through element, and a diode element. .

Claim 1, wherein the plurality of the protective elements are arranged on the said lowermost metal wire pad line symmetrically with respect to a line passing through the center point of the lowermost metal wire pad as viewed from above Alternatively, the semiconductor device according to claim 2 .

Claim 1 or claim 2, wherein said plurality of said protective elements are arranged on the lower bottom layer metal interconnect pads point symmetrically to the center point of the lowermost metal wire pad as viewed from above Semiconductor device.

The discharge line is semiconductor device according to any one of claims 1 to 4, characterized in that connected to the common discharge line which is formed in the same layer and dissipating wire.

The semiconductor device according to any one of claims 1 to 5, characterized in that said ring-shaped of the discharge line is connected a power supply terminal, the ground or the semiconductor substrate.

The semiconductor device according to any one of claims 1 to 6, characterized in that the metal wiring pad and the ring of the discharge line are composed of Al, Al alloy, Cu or Cu alloy.

The semiconductor device according to any one of claims 1 to 7, characterized in that the lowermost layer metal interconnect pads and said ring of said discharge line (the n 4 or more even number) regular n polygon is or circular .