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JP4744849B2 - 半導体装置 - Google Patents

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Description

本発明は、アクチュエータを備えたＭＥＭＳ（Micro-Electro-Mechanical Systems）素子を有する半導体装置に関する。
近年、微細加工技術によって形成された可動構造を有するＭＥＭＳ（Micro-Electro-Mechanical System）素子の開発が盛んに行われるようになった。
主なＭＥＭＳ素子としては、例えば、可変容量、スイッチ、センサ、ジャイロスコープ、ミラーデバイス等がある。このようなＭＥＭＳ素子において、電圧を加えると変形する圧電体を用いた圧電型ＭＥＭＳ素子がある。
ここで、可変容量として機能する圧電型ＭＥＭＳ素子の一例として、特許文献１及び２がある。この特許文献１及び２におけるアクチュエータは、上部電極と、下部電極と、これら上部電極及び下部電極に挟まれた圧電体膜とで構成されている。そして、アクチュエータの上部電極及び下部電極に印加する電圧を調整することでアクチュエータを可動し、可変容量の上下電極間の距離を変化させることにより、容量値を変化させている。
しかしながら、特許文献１及び２のような構造では、圧電体膜に段差があり平坦ではない。このため、圧電体膜の上下の電極に電圧をかけた場合、圧電体膜の伸び方が不均一となったり、圧電体膜の横方向へ伸びる量が減少してしまったりする。また、アクチュエータの可動時に、圧電体膜の段差部分にクラックが生じ、歩留まりが低下する恐れがある。
以上のように、従来の圧電型ＭＥＭＳ素子では、圧電体膜が平坦でないため、ＭＥＭＳ素子の信頼性が低下するという問題があった。
米国特許第6,359,374号明細書 米国特許第6,355,498号明細書
本発明は、ＭＥＭＳ素子の信頼性の向上を図る半導体装置を提供する。
本発明は、前記課題を解決するために以下に示す手段を用いている。
本発明の第１の視点による半導体装置は、サーフェイスＭＥＭＳ素子を有する半導体装置であって、第１の領域と第２の領域とを有する半導体基板と、前記第１の領域における前記半導体基板の上方に空間を設けて配置され、下部電極と上部電極とこれら下部電極及び上部電極に挟まれた圧電体層とを有し、前記下部電極、前記上部電極及び前記圧電体層のうち少なくとも前記圧電体層の全面がほぼ平坦であるアクチュエータと、前記第１の領域における前記半導体基板上に形成された第１の電極層と、前記第１の領域における前記半導体基板の上方に前記第１の電極層と対向して配置され、前記半導体基板と前記空間を設けて形成され、前記アクチュエータの可動に応じて動く第２の電極層とを有し、前記アクチュエータの可動に応じて前記第１及び第２の電極層間の距離が変化することで、前記第１及び第２の電極層間の容量を変化させる可変容量部と、前記第２の領域における前記半導体基板上に配置され、前記第１の電極層と同質の材料で形成されたゲート電極とソース／ドレイン拡散層とを有するトランジスタと、を具備する。
本発明によれば、ＭＥＭＳ素子の信頼性の向上を図る半導体装置を提供できる。
本発明の実施形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
本発明の実施形態は、アクチュエータを備えたサーフェイスＭＥＭＳ（Micro-Electro-Mechanical Systems）に関するものである。
アクチュエータは、ＭＥＭＳ素子の可動部を動かすために、例えば電気的信号を機械的動作に変換する。このアクチュエータは、駆動方式により、静電型、熱型、電磁型、圧電型に分類できる。このうち圧電型は、圧電材料の圧電効果を利用して可動構造を実現する。圧電型アクチュエータを有するＭＥＭＳ素子（圧電型ＭＥＭＳ素子）は、低電圧動作と低消費電力とをともに実現できるという長所をもち、例えば携帯機器向けの部品に適している。
本発明の実施形態では、このような圧電型ＭＥＭＳ素子を、［１］可変容量、［２］スイッチ、［３］ミラー、［４］センサ、［５］超音波変換子、［６］ＦＢＡＲ（Film Bulk Acoustic Resonator）フィルタに適用した例を説明する。
［１］可変容量
本発明の第１乃至第１１の実施形態は、圧電型ＭＥＭＳ素子が可変容量として機能する構造を示したものである。
［１−１］第１の実施形態
第１の実施形態は、ＭＥＭＳ素子が可変容量として機能する一例である。
（１）構造
図１は、本発明の第１の実施形態に係るＭＥＭＳ素子の平面図を示す。図２は、図１のII-II線に沿ったＭＥＭＳ素子の断面図を示す。図３は、図１のIII-III線に沿ったＭＥＭＳ素子の断面図を示す。図４は、本発明の第１の実施形態に係るＭＥＭＳ素子の概略的な等価回路図を示す。以下に、第１の実施形態に係るＭＥＭＳ素子の構造について説明する。
図１及び図２に示すように、半導体基板（例えばシリコン基板）１１上に熱酸化膜１２が形成され、この熱酸化膜１２上に可変容量３０の第１の電極層１３が形成されている。第１の電極層１３及び熱酸化膜１２上には第１の絶縁膜１４が形成され、この第１の絶縁膜１４で可変容量３０の第１の電極層１３が覆われている。
第１の絶縁膜１４上には第２の絶縁膜１５が部分的に形成され、第１の電極層１３の上方にアクチュエータ２２ａ，２２ｂが可動できるように空洞部３４が存在している。そして、第２の絶縁膜１５上に第３の絶縁膜１８が空洞部３４を跨いで形成され、この第３の絶縁膜１８上に第１の電極層１３と対向して可変容量３０の第２の電極層２７が形成されている。
可変容量３０の第２の電極層２７の両側には、この第２の電極層２７と離間して、アクチュエータ２２ａ，２２ｂが形成されている。このアクチュエータ２２ａ，２２ｂは、下部電極１９と、上部電極２１と、これら下部電極１９及び上部電極２１に挟まれた圧電体層２０とで構成されている。また、下部電極１９にコンタクト２８ａ，２８ｂ及び配線層３１ａ，３１ｂが接続され、上部電極２１にコンタクト２９ａ，２９ｂ及び配線層３２ａ，３２ｂが接続されており、下部電極１９及び上部電極２１に電圧Ｖ１，Ｖ２がそれぞれ印加される。このような可変容量３０を含むチップの大きさは、例えば２ｃｍ×２ｃｍ以下となっている。
図３に示すように、ＭＥＭＳ素子には、溝１６内の犠牲層（図示せず）を抜くための開口部３３が設けられ、この開口部３３から犠牲層を除去することで、可変容量３０の第１及び第２の電極層１３，２７間に空洞部３４が形成される。また、第２の電極層２７の一部は開口部３３により分断され、この分断された部分は引き出し配線層２７’となっている。この引き出し配線層２７’は第１の電極層１３とコンタクト３５を介して接続されており、第１の電極層１３には例えばグランド電位や可変電位等が供給されている。
図４に示すように、上述したＭＥＭＳ素子を概略的な等価回路図で表すと、例えば、可変容量３０の両端には引き出し線の寄生抵抗Ｒｖ１、Ｒｖ２と寄生インダクタンスＬｖ１、Ｌｖ２とがそれぞれ存在し、可変容量３０と基板との間には寄生容量Ｃｇ１、Ｃｇ２が存在する。このため、半導体基板１１は、グランドに接続することが望ましい。但し、半導体基板１１を必ずしもグランドに接続しなくてもよい。
尚、熱酸化膜１２は、半導体基板１１上に必ずしも形成しなくてもよい。一方、熱酸化膜１２を形成する場合は、非常に薄く形成することが可能である。例えば、熱酸化膜１２を第１の電極層１３の加工時のエッチングストッパーとして機能させる場合は、例えば４００ｎｍ以上の膜厚があればよく、熱酸化膜１２を絶縁層として機能させる場合は、例えば３ｎｍ以上の膜厚があればよい。
（アクチュエータ）
上記アクチュエータ２２ａ，２２ｂは、次のような構造となっている。
まず、下部電極１９と上部電極２１と圧電体層２０のうち、少なくとも圧電体層２０はほぼ平坦になっており、これら３層が全て平坦になっている方が望ましい。さらに、圧電体層２０の全面は、ほぼ平坦になっていることが望ましく、換言すると、圧電体層２０の全面は、半導体基板１１の面に対してほぼ平行に平面であることが望ましい。
また、下部電極１９の面積は、上部電極２１の面積とほぼ同じでもよいし、上部電極２１の面積より大きくても小さくてもよい。尚、図示するように、上部電極２１よりも下部電極１９の面積が大きい場合は、下部電極１９につながるコンタクト２８ａ，２８ｂを上方に引き出し易いという利点がある。
また、圧電体層２０の面積は、下部電極１９の面積とほぼ同じでもよいし、下部電極１９の面積より大きくても小さくてもよく、さらに、上部電極２１の面積とほぼ同じでもよいし、上部電極２１の面積より大きくても小さくてもよい。換言すると、圧電体層２０、下部電極１９及び上部電極２１の平面形状は、全て同じであってもよいし、少なくとも一層が異なってもよい。具体的には、例えば、圧電体層２０が下部電極１９上にのみ形成されるように、圧電体層２０の面積を下部電極１９の面積よりも小さくすることも可能である。また、下部電極１９、圧電体層２０及び上部電極２１からなる積層構造において、上層ほど面積が小さくなるようにしてもよい。
また、圧電体層２０、下部電極１９及び上部電極２１の側面は、全てほぼ一致（ほぼ平坦）していてもよいし、一致していない部分があってもよい。具体的には、例えば、圧電体層２０の側面は、上部電極２１の側面とほぼ一致していてもよい。また、アクチュエータ２２ａ，２２ｂの可変容量３０側の端部において、圧電体層２０、下部電極１９及び上部電極２１の側面がほぼ一致していてもよい。また、アクチュエータ２２ａ，２２ｂの可変容量３０と反対側の端部において、下部電極１９の側面が圧電体層２０及び上部電極２１の側面よりも突出していてもよい。また、下部電極１９、圧電体層２０及び上部電極２１において、下層の膜（例えば下部電極１９）の側面を上層の膜（例えば圧電体層２０）で覆うように形成してもよいし、これら全ての層の側面が絶縁膜２３に接するように形成してもよい。
また、圧電体層２０、下部電極１９及び上部電極２１の平面形状は、種々の形状にすることが可能であり、例えば、多角形（例えば、正方形、長方形、四角形、六角形等）や円形にしてもよい。ここで、上部電極２１の平面形状は、鈍角を有する５つ以上の辺からなる形状にしてもよく、この場合、上部電極２１が圧電体層２０から剥がれたり変形したりすることを抑制できる効果がある。
また、圧電体層２０、下部電極１９及び上部電極２１の膜厚は、ほぼ同じでもよいし、異なってもよい。例えば、下部電極１９の膜厚を、上部電極２１の膜厚よりも薄くしたり、厚くしたりすることも可能である。また、圧電体層２０の膜厚は、例えば０．２ｎｍ以下にすることも可能である。
また、アクチュエータ２２ａ，２２ｂの可変容量３０と反対側の端部の下方には、絶縁膜１５が存在することが望ましい。つまり、アクチュエータ２２ａ，２２ｂの全てが空洞部３４上に位置するよりも、アクチュエータ２２ａ，２２ｂの一部が絶縁膜１５上に位置している方が望ましい。これは、アクチュエータ２２ａ，２２ｂの可動時に絶縁膜１５が支点として機能することで、可動の制御性を向上できるからである。
（可変容量）
上記可変容量３０は、次のような構造となっている。
まず、第２の電極層２７の面積は、第１の電極層１３の面積よりも大きくしても小さくしてもほぼ同じにしてもよい。
また、第１及び第２の電極層１３，２７は、異なる平面形状でもほぼ同じ平面形状でもよい。
また、第１及び第２の電極層１３，２７の少なくとも一方のシート抵抗は、例えば１０Ω／ｓｑ以下である。
また、第１及び第２の電極層１３，２７は、ほぼ同じ膜厚にしたり異なる膜厚にしたりすることも可能である。例えば、第１の電極層１３の膜厚を、第２の電極層２７の膜厚よりも薄くしたり厚くしたりしてもよい。
（２）材料
上記ＭＥＭＳ素子における各層は、例えば次のような材料で形成されている。
可変容量３０の第２の電極層２７の材料としては、例えば、Ａｌ，Ｃｕ，Ｗ等があげられる。
可変容量３０の第１の電極層１３の材料としては、例えば、Ｗ，Ａｌ，Ｃｕ，Ａｕ，Ｔｉ，Ｐｔ，ポリシリコン等があげられるが、第１の電極層１３の低抵抗化を図るにはＷが望ましい。また、第１の電極層１３の材料としてポリシリコンを使用する場合は、第１の電極層１３上にシリサイド層を設けるのが望ましい。その他、第１の電極層１３の材料として、Ｃｏ，Ｎｉ，Ｓｉ，Ｎのいずれかが含まれていてもよい。
アクチュエータ２２ａ，２２ｂの圧電体層２０の材料としては、例えば、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3），ＡｌＮ，ＺｎＯ，ＰｂＴｉＯ，ＢＴＯ（ＢａＴｉＯ3）等のセラミック圧電体材料や、ＰＶＤＦ（ポリフッ化ビニリデン）等の高分子圧電材料等があげられる。
アクチュエータ２２ａ，２２ｂの上部電極２１及び下部電極１９の材料としては、例えば、（ａ）Ｐｔ，Ｓｒ，Ｒｕ，Ｃｒ，Ｍｏ，Ｗ，Ｔｉ，Ｔａ，Ａｌ，Ｃｕ，Ｎｉからなる材料群のうちいずれか１つからなる材料、（ｂ）前記材料群のうち少なくとも１つを含む窒化物、（ｃ）前記材料群のうち少なくとも１つを含む導電性酸化物（例えばＳｒＲｕＯ）、（ｄ）前記材料群から選ばれた材料からなる化合物、（ｅ）前記（ａ）乃至（ｄ）から選ばれた材料を積層したもの等があげられる。
第１の絶縁膜１４としては、例えば、ＳｉＮからなる単層、ＳｉＯ2からなる単層、Ａｌ2Ｏ3からなる単層、ＳｉＮ／ＳｉＯ2からなる積層、ＳｉＮ／Ａｌ2Ｏ3からなる積層等があげられる。
第３の絶縁膜１８としては、例えば、ＳｉＮからなる単層、ＳｉＯ2からなる単層、Ａｌ2Ｏ3からなる単層、ＳｉＮ／ＳｉＯ2からなる積層、ＳｉＮ／Ａｌ2Ｏ3からなる積層等があげられる。
第４の絶縁膜２３としては、例えば、ＳｉＯ2からなる単層等があげられる。
尚、可変容量３０の第１及び第２の電極層１３，２７は、同じ材料で形成してもよいし、異なる材料で形成してもよい。また、アクチュエータ２２ａ，２２ｂの上部電極２１及び下部電極１９は、同じ材料で形成してもよいし、異なる材料で形成してもよい。また、第１及び第３の絶縁膜１４，１８は、同じ材料で形成してもよいし、異なる材料で形成してもよい。
（３）動作
図５は、図２のアクチュエータが可動した場合のＭＥＭＳ素子の断面図を示す。図６は、本発明の第１の実施形態に係るアクチュエータが可動した場合の可変容量の変化図を示す。本発明の第１の実施形態に係るＭＥＭＳ素子は、以下のように可変容量として機能する。
（非可動時）
まず、図２を用いて、アクチュエータ２２ａ，２２ｂの非可動時について説明する。
アクチュエータ２２ａ，２２ｂの下部電極１９及び上部電極２１の電圧Ｖ１，Ｖ２が例えば０Ｖのとき、アクチュエータ２２ａ，２２ｂは可動せず、図２に示すような状態のままである。この図２の状態のとき、可変容量３０の容量Ｃｖは最も小さくなる。
ここで、最小容量Ｃｖｍｉｎとなるときの第１及び第２の電極層１３，２７間の距離ｄｍａｘは、（第１の絶縁膜１４の堆積膜厚Ｔ１）＋（第１の電極層１３の存在する領域における第１及び第３の絶縁膜１４，１８間の距離Ｘ１）＋（第３の絶縁膜１８の堆積膜厚Ｔ３）となる。
この図２の状態において、第１の電極層１３の存在する領域における第１及び第３の絶縁膜１４，１８間の距離Ｘ１は、例えば、（距離Ｘ２）−（第１の電極層１３の膜厚）程度である。前記距離Ｘ２は、第１の電極層１３の存在しない領域における第１及び第３の絶縁膜１４，１８間の距離であり、換言すると、第１の電極層１３の存在しない領域における溝１６の深さ、又は第２の絶縁膜１５の堆積膜厚Ｔ２となる。
具体的には、距離Ｘ２は、例えば０．５μｍ乃至３．０μｍ程度である。第１の電極層１３の膜厚は、例えば２５０ｎｍ程度である。第１の絶縁膜１４の堆積膜厚Ｔ１は、例えば１０ｎｍ乃至１μｍ程度であり、例えば２００ｎｍである。第３の絶縁膜１８の堆積膜厚Ｔ３は、例えば１０ｎｍ乃至１μｍ程度であり、例えば２００ｎｍである。
尚、第１及び第３の絶縁膜１４，１８の堆積膜厚Ｔ１，Ｔ３はほぼ同じ厚さにしてもよいし、Ｔ１をＴ３より厚くしたり薄くしたりしてもよい。
（可動時）
次に、図５を用いて、アクチュエータ２２ａ，２２ｂの可動時について説明する。
アクチュエータ２２ａ，２２ｂの下部電極１９の電圧Ｖ１を例えばグランド電位（０Ｖ）とし、上部電極２１の電圧Ｖ２を０Ｖから例えば３Ｖに上げると、アクチュエータ２２ａ，２２ｂが可動し、図５に示すような状態となる。すなわち、圧電体層２０が横方向に歪み、アクチュエータ２２ａ，２２ｂの可変容量３０側の端部が下方向に動くことで、可変容量３０の第１及び第２の電極層１３，２７間の距離が短くなる。このようにアクチュエータ２２ａ，２２ｂが可動して第１及び第３の絶縁膜１４，１８が接触した図５の状態のとき、可変容量３０の容量Ｃｖは最も高くなる。
ここで、最大容量Ｃｖｍａｘとなるときの第１及び第２の電極層１３，２７間の距離ｄｍｉｎは、（第１の絶縁膜１４の堆積膜厚Ｔ１）＋（第３の絶縁膜１８の堆積膜厚Ｔ３）となる。
このように、アクチュエータ２２ａ，２２ｂの下部電極１９及び上部電極２１に印加する電圧Ｖ１，Ｖ２を調整することでアクチュエータ２２ａ，２２ｂを可動させ、その結果、第１及び第２の電極層１３，２７間の距離が変化することで可変容量３０の容量Ｃｖを変化させることができる。換言すると、アクチュエータ２２ａ，２２ｂの印加電圧Ｖ１，Ｖ２の値により、可変容量３０の容量値Ｃｖを変化させることができる。
例えば、図６に示すように、アクチュエータ２２ａ，２２ｂの下部電極１９の電圧Ｖ１をグランド電位（０Ｖ）とし、上部電極２１の電圧Ｖ２を０Ｖから３Ｖに変化させた場合、可変容量３０の容量Ｃｖは０．０８ｐＦから１３．００ｐＦに変化する。尚、ここでは、可変容量３０の電極サイズを１００μｍとし、非可動時における第１及び第２の電極層１３，２７間の距離Ｘ１を１μｍとした場合を示している。
ここで、最大容量Ｃｖｍａｘと最小容量Ｃｖｍｉｎとの容量比は大きい方が望ましく、例えば−４５℃乃至１２５℃程度の熱処理状態の場合２０以上あることが望ましい。上記のように可変容量３０を変化させた場合、例えば１５０以上の容量比をとることができる。尚、可変容量３０の容量比は、使用態様によって種々変更することが可能である。
（４）製造方法
図７乃至図１３は、本発明の第１の実施形態に係るＭＥＭＳ素子の製造工程の断面図を示す。以下に、第１の実施形態に係るＭＥＭＳ素子の製造方法について説明する。
まず、図７に示すように、例えば７５０μｍ程度の膜厚の半導体基板（例えばシリコン基板）１１上に、例えば１．３μｍ程度の膜厚の熱酸化膜１２が形成される。次に、熱酸化膜１２上に第１の電極層１３となる導電層が堆積され、この導電層がパターニングされる。これにより、可変容量３０の第１の電極層１３が形成される。
次に、図８に示すように、第１の電極層１３及び熱酸化膜１２上に第１の絶縁膜１４が堆積される。次に、第１の絶縁膜１４上に第２の絶縁膜１５が堆積され、この第２の絶縁膜１５が例えばディープＲＩＥ（Reactive Ion Etching）で加工される。これにより、第１の絶縁膜１４の一部を露出する深い溝１６が形成される。
次に、図９に示すように、第１及び第２の絶縁膜１４，１５上に犠牲層１７が堆積される。ここで、犠牲層１７の材料としては、例えば、ポリシリコン，アモルファスシリコン，レジスト，有機物等があげられ、第１乃至第３の絶縁膜１４，１５，１８とエッチング選択比が高いものが望ましい。その後、第２の絶縁膜１５が露出するまで犠牲層１７が例えばＣＭＰ（Chemical Mechanical Polish）法やエッチバック法によって平坦化される。これにより、犠牲層１７で溝１６が埋め込まれる。次に、例えばＣＶＤ（Chemical Vapor Deposition）法により、犠牲層１７及び第２の絶縁膜１５上に第３の絶縁膜１８が形成される。
次に、図１０に示すように、例えばスパッタリングにより、第３の絶縁膜１８上に、下部電極１９、圧電体層２０、上部電極２１が順に堆積される。次に、下部電極１９の一部が露出するように上部電極２１及び圧電体層２０がパターニングされ、さらに、上部電極２１、圧電体層２０及び下部電極１９がパターニングされる。このようにして、下部電極１９と圧電体層２０と上部電極２１とで構成された圧電型のアクチュエータ２２ａ，２２ｂが形成される。
次に、図１１に示すように、アクチュエータ２２ａ，２２ｂ及び第３の絶縁膜１８上に第４の絶縁膜２３が堆積される。その後、第４の絶縁膜２３内に、配線溝２４、第１乃至第４のコンタクトホール２５ａ，２５ｂ，２６ａ，２６ｂが形成される。ここで、配線溝２４は第３の絶縁膜１８の一部を露出し、第１及び第２のコンタクトホール２５ａ，２５ｂは下部電極１９の一部を露出し、第３及び第４のコンタクトホール２６ａ，２６ｂは上部電極２１の一部を露出する。
次に、図１２に示すように、配線溝２４、第１乃至第４のコンタクトホール２５ａ，２５ｂ，２６ａ，２６ｂに導電材が埋め込まれ、可変容量３０の第２の電極層２７、第１乃至第４のコンタクト２８ａ，２８ｂ，２９ａ，２９ｂが形成される。
次に、図１３に示すように、コンタクト２８ａ，２８ｂ，２９ａ，２９ｂに接続する配線層３１ａ，３１ｂ，３２ａ，３２ｂが形成される。次に、犠牲層１７の一部を露出する開口部（図３の開口部３３）が形成される。その後、この開口部から犠牲層１７が除去され、空洞部３４が形成される。この犠牲層１７の除去は、等方性エッチングであればドライエッチングでもウェットエッチングでもよく、例えばＣＤＥ（Chemical Dry Etching）で行われる。このようにして、圧電型ＭＥＭＳ素子が形成される。
尚、ここでは、第１の実施形態に係るＭＥＭＳ素子の製造方法の一例を示したものであるため、上記方法に限定されずに種々変更することが可能である。
図８及び図９の工程では、絶縁膜１５内に溝１６を形成した後、この溝１６に犠牲層１７を埋め込んでいたが、これに限定されない。例えば、絶縁膜１４上に犠牲層１７を堆積した後、この犠牲層１７をパターニングし、そして、犠牲層１７の周りを絶縁膜１５で埋め込んでもよい。
また、アクチュエータ２２ａ，２２ｂは、第３の絶縁膜１８上に直接形成することに限定されず、図２のように第３の絶縁膜１８上に絶縁層を介在させて形成してもよい。
また、図１１及び図１２の工程では、絶縁膜２３内に配線溝２４を形成した後、この配線溝２４に導電材を埋め込むことで、可変容量３０の第２の電極層２７を形成したが、これに限定されない。例えば、絶縁膜１８上に導電材を堆積した後、この導電材をパターニングし、そして、導電材の周りを絶縁膜２３で埋め込むことで、可変容量３０の第２の電極層２７を形成してもよい。この方法を行った場合は、例えば図２に示すような第２の電極層２７になる。
また、図１１及び図１２の工程では、可変容量３０の第２の電極層２７及びコンタクト２８ａ，２８ｂ，２９ａ，２９ｂは、同一材料で同時に形成したが、異なる材料で異なる工程で形成することも勿論可能である。
以上のように、上記第１の実施形態によれば、圧電体層２０を用いたアクチュエータ２２ａ，２２ｂにおいて、圧電体層２０がほぼ平坦になっている。このため、下部電極１９及び上部電極２１に電圧Ｖ１，Ｖ２を印加した場合でも、圧電体層２０の伸び方が不均一となったり、圧電体層２０の横方向へ伸びる量が減少してしまったりする問題を回避できる。また、アクチュエータ２２ａ，２２ｂの可動時に、圧電体層２０の段差部分にクラックが生じることも抑制できるため、歩留まりを向上することができる。その結果、ＭＥＭＳ素子の信頼性を向上させることができる。
［１−２］第２の実施形態
第２の実施形態は、第１の実施形態の変形例であり、可変容量と同一基板上にＭＯＳトランジスタ（例えばＣＭＯＳトランジスタ）を設けたものである。このようなＭＥＭＳ素子とＭＯＳトランジスタとの混載構造は、例えば、Low noise amp等で利用される。
（１）構造
図１４は、本発明の第２の実施形態に係る半導体装置の断面図を示す。以下に、第２の実施形態に係る半導体装置について説明する。
図１４に示すように、第２の実施形態において、第１の実施形態と異なる主な点は、可変容量３０の第１の電極層１３が設けられた半導体基板（例えばシリコン基板）１１上に、ＭＯＳトランジスタ４０が設けられている点である。具体的には、次のような構造になっている。
半導体基板１１内には、例えば５００ｎｍの深さを有するＳＴＩ（Shallow Trench Isolation）構造の素子分離領域４３が形成され、可変容量３０として機能するＭＥＭＳ素子が形成された第１の領域とＭＯＳトランジスタ４０が形成された第２の領域とが存在している。
第２の領域には、半導体基板１１の表面にＰウェル４２が形成され、このＰウェル４２上には、ゲート絶縁膜４４を介してゲート電極４５が形成されている。このゲート電極４５のゲート長は、例えば０．６μｍ以下程度である。ゲート電極４５の両側のＰウェル４２内には、ソース／ドレイン拡散層４６が形成されている。ゲート電極４５の側面には、側壁層４７が形成されている。
一方、第１の領域には、素子分離領域４３上に可変容量３０の第１の電極層１３が形成されている。この第１の電極層１３の側面には、側壁層４８が形成されている。尚、第１の電極層１３下には例えば酸化膜からなる素子分離領域４３が存在するため、第１の電極層１３下にはゲート絶縁膜４４に相当する膜は形成されていないが、第１の電極層１３及び素子分離領域４３間に絶縁膜を形成することも可能である。
このようなＭＥＭＳ素子とＭＯＳトランジスタとの混載構造において、可変容量３０の第１の電極層１３とＭＯＳトランジスタ４０のゲート電極４５は同じ材料で形成することが可能である。
（２）製造方法
図１５乃至図１７は、本発明の第２の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第２の実施形態に係る半導体装置の製造方法について説明する。
まず、図１５に示すように、第２の領域における半導体基板（例えばシリコン基板）１１の表面にＰウェル４２が形成される。次に、半導体基板４１内に例えば酸化膜からなるＳＴＩ構造の素子分離領域４３が形成される。ここで、ＭＯＳトランジスタ４０を形成するための領域を確保するために、第２の領域の一部には素子分離領域４３が存在しないようにする。
次に、第１の領域における半導体基板１１上には可変容量３０の第１の電極層１３が形成され、第２の領域における半導体基板１１上にはゲート絶縁膜４４を介してゲート電極４５が形成される。ここで、第１の電極層１３とゲート電極４５は、同一材料で同時に形成することも可能であるが、異なる材料で別々に形成することも可能である。
次に、第２の領域において、ゲート電極４５の両側の半導体基板１１内にソース／ドレイン拡散層４６が形成される。次に、ゲート電極４５の側面に側壁層４７が形成され、第１の電極層１３の側面に側壁層４８が形成される。ここで、第１の電極層１３の側面には、側壁層４７と同一材料で同時に側壁層４８を形成してもよいが、側壁層４８を形成しないようにすることも可能である。このようにして、第２の領域における半導体基板１１上に、ＭＯＳトランジスタ４０が形成される。
次に、図１６に示すように、第１及び第２の絶縁膜１４，１５が堆積され、第１の領域における第２の絶縁膜１５に溝１６が形成される。この溝１６内に犠牲層１７が形成され、犠牲層１７及び第２の絶縁膜１５上に第３の絶縁膜１８が形成される。次に、第１の領域における第３の絶縁膜１８上に、下部電極１９と圧電体層２０と上部電極２１とで構成されたアクチュエータ２２ａ，２２ｂが形成される。
次に、図１７に示すように、アクチュエータ２２ａ，２２ｂ及び第３の絶縁膜１８上に第４の絶縁膜２３が堆積される。その後、配線溝２４、第１乃至第７のコンタクトホール２５ａ，２５ｂ，２６ａ，２６ｂ，４９，５０ａ，５０ｂがそれぞれ形成される。ここで、配線溝２４は第３の絶縁膜１８の一部を露出し、第１及び第２のコンタクトホール２５ａ，２５ｂは下部電極１９の一部を露出し、第３及び第４のコンタクトホール２６ａ，２６ｂは上部電極２１の一部を露出し、第５のコンタクトホール４９はゲート電極４５を露出し、第６及び第７のコンタクトホール５０ａ，５０ｂはソース／ドレイン拡散層４６を露出する。
次に、図１４に示すように、配線溝２４、第１乃至第７のコンタクトホール２５ａ，２５ｂ，２６ａ，２６ｂ，４９，５０ａ，５０ｂに導電材が埋め込まれる。これにより、可変容量３０の第２の電極層２７、第１乃至第７のコンタクト２８ａ，２８ｂ，２９ａ，２９ｂ，５１，５２ａ，５２ｂが形成される。さらに、コンタクト２８ａ，２８ｂ，２９ａ，２９ｂ，５１，５２ａ，５２ｂに接続する配線層３１ａ，３１ｂ，３２ａ，３２ｂ，５３，５４ａ，５４ｂが形成される。その後、犠牲層１７の一部を露出する開口部（図３の開口部３３に相当）が形成される。そして、この開口部から犠牲層１７が除去され、第１の領域に空洞部３４が形成される。このようにして、圧電型ＭＥＭＳ素子とＭＯＳトランジスタが混載した半導体装置が形成される。
以上のように、上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに、同一基板１１上にＭＯＳトランジスタ４０と可変容量３０とを形成することができる。この際、可変容量３０の第１の電極層１３とＭＯＳトランジスタ４０のゲート電極４４を同一材料で同時に形成でき、製造工程の簡略化を図ることもできる。
［１−３］第３の実施形態
第３の実施形態は、第２の実施形態の変形例であり、ＭＯＳトランジスタの形成領域においてＰウェルを囲むＮウェルを形成したものである。
図１８は、本発明の第３の実施形態に係る半導体装置の断面図を示す。以下に、第３の実施形態に係る半導体装置について説明する。
図１８に示すように、第３の実施形態において、第２の実施形態と異なる点は、第２の領域において、Ｐウェル４２よりも深い位置にＰウェル４２と異なる導電型のＮウェル４１が形成されており、このＮウェル４１がＰウェル４２を囲んでいる点である。
以上のように、上記第３の実施形態によれば、第２の実施形態と同様の効果を得ることができる。さらに、Ｐウェル４２がＮウェル４１に囲まれているため、ＭＯＳトランジスタ４０の動作で生じる基板ノイズが可変容量３０へ侵入することを抑制できる。
［１−４］第４の実施形態
第４の実施形態は、第２の実施形態の変形例であり、可変容量の下部電極がＭＯＳトランジスタのゲート電極としても機能するものである。
図１９は、本発明の第４の実施形態に係る半導体装置の断面図を示す。以下に、第４の実施形態に係る半導体装置について説明する。
図１９に示すように、第４の実施形態において、第２の実施形態と異なる点は、可変容量３０の第１の電極層１３が、ＭＯＳトランジスタ４０と同じ構造となっており、ＭＯＳトランジスタ６０のゲート電極としても機能する点である。具体的には、次のような構造になっている。
第１の領域における半導体基板１１内にはＮウェル６２が形成され、第２の領域における半導体基板１１内にはＰウェル４２が形成されている。これらＮウェル６２及びＰウェル４２より深い半導体基板１１内には、Ｎウェル６１が形成されている。
そして、第１の領域では、Ｎウェル６２上にゲート絶縁膜６３を介してゲート電極として機能する可変容量３０の第１の電極層１３が形成されている。この第１の電極層１３の両側のＮウェル６２内には、ソース／ドレイン拡散層６４が形成されている。第１の電極層１３の側面には、側壁層４８が形成されている。
このような第４の実施形態では、アクチュエータ２２ａ，２２ｂが可動し、可変容量３０の第２の電極層２７が第１の電極層１３に近づくと、第１の電極層１３下のＮウェル６２の導電型が反転し、ソース／ドレイン拡散層６４間に電流が流れる。このように、第１の電極層１３がゲート電極として機能する。
以上のように、上記第４の実施形態によれば、第２の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
第４の実施形態では、可変容量３０の第１の電極層１３が、ＭＯＳトランジスタ６０のゲート電極として機能する。このため、ＭＯＳトランジスタ６０のゲート絶縁膜６３が薄く、このゲート絶縁膜６３の耐圧が低い場合であっても、ゲート電極（第１の電極層１３）には可変容量３０分の容量Ｃｖが直列に加わるため、有効的な容量値は低下し、ゲート絶縁膜６３が厚くなった場合と等価になり、ゲート絶縁膜６３の耐圧が向上する。このように、ＭＯＳトランジスタ６０は高耐圧素子として機能するため、同一基板上に形成されたＭＯＳトランジスタ４０では処理できない高電圧の信号を処理することができる。
［１−５］第５の実施形態
第５の実施形態は、第２の実施形態をＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）回路に応用したものである。
図２０は、本発明の第５の実施形態に係る半導体装置の断面図を示す。図２１は、本発明の第５の実施形態に係るＶＣＯ回路の回路図を示す。以下に、第５の実施形態に係る半導体装置について説明する。
図２０に示すように、第５の実施形態では、図２１のＶＣＯ回路に存在する可変容量３０、ＭＯＳトランジスタ４０、抵抗７０を同一基板上に形成している。すなわち、同一の半導体基板１１において、第１の領域に可変容量３０を形成し、第２の領域にＭＯＳトランジスタ４０を形成し、第３の領域に抵抗７０を形成している。
ここで、第１及び第３の領域はほぼ同じ構造となっているが、第１の領域はアクチュエータ２２ａ，２２ｂが可動できるように空洞部３４が設けられているのに対し、第３の領域は犠牲層１７を残したままとなっている。そして、第３の領域における抵抗７０は、第１及び第２の電極層１３，２７間に絶縁体で形成された犠牲層１７が存在することで抵抗体として機能している。
以上のように、上記第５の実施形態によれば、第２の実施形態と同様の効果を得ることができるだけでなく、ＶＣＯ回路を構成する可変容量３０、ＭＯＳトランジスタ４０、抵抗７０を同一基板上に形成することができる。
［１−６］第６の実施形態
例えば高周波（ＲＦ）回路やアンテナのようなアプリケーションでは、寄生成分（設計上必要とされる容量値以外の寄生抵抗、寄生容量、寄生インダクタンス等）が小さいこと、即ちＱ値(Quality factor)が高い部品が必要となる。また、このようなアプリケーションが必要とされる電子機器は、主としてモバイル機器（携帯電話、ＰＤＡ等）に使用され、低消費電力であることが要求される。
そこで、第６の実施形態では、上記のようなアプリケーションの信号を送受信する装置において、ＭＥＭＳ素子の可変容量を使用する。
図２２は、本発明の第６の実施形態に係る送受信装置の模式図を示す。図２３は、本発明の第６の実施形態に係る送受信装置の整合回路の回路図を示す。図２４は、本発明の第６の実施形態に係る可変容量の寄生抵抗についての説明図を示す。以下に、第６の実施形態に係る送受信装置について説明する。
図２２に示すように、第６の実施形態に係る送受信装置は、整合回路８０と、例えばモバイルテレビ用のアンテナ８１と、チューナ８２と、ＯＦＤＭ（Orthogonal Frequency Division Multiplex）復調ＬＳＩ８３と、コントローラ８４と、ドライバＩＣ８５とを含んで構成されている。
ここで、整合回路８０は、図２３に示すように、複数のＭＥＭＳ素子の可変容量３０で構成されている。そして、複数の可変容量３０が並列接続された回路となっており、これら可変容量３０の一端はアンテナ８１に接続され、他端はグランドに接続されている。尚、整合回路８０は、アンテナ８１の先端よりもチューナ８２に近い位置に設置する方が望ましい。
また、ドライバＩＣ８５は、例えばＭＯＳトランジスタで構成されている。このドライバＩＣ８５は、整合回路８０を構成する可変容量３０と同一基板上に形成することが可能であり、例えば、第２の実施形態等における第１の領域に整合回路８０を構成する可変容量３０を形成し、第２の領域にドライバＩＣ８５を構成するＭＯＳトランジスタ４０を形成してもよい。
尚、整合回路８０を構成する可変容量３０と同一基板上に、チューナ８２を構成するＭＯＳトランジスタ、ＯＦＤＭ復調ＬＳＩ８３を構成するＭＯＳトランジスタ、コントローラ８４を構成するＭＯＳトランジスタ等を形成することも可能である。
このような送受信装置では、整合回路８０の可変容量３０をドライバＩＣ８５で変化させ、アンテナ８１からの信号を受信する。整合回路８０で受信された信号は、チューナ８２で同調され、ＯＦＤＭ復調ＬＳＩ８３で復調される。ここで、ドライバＩＣ８５、チューナ８２及びＯＦＤＭ復調ＬＳＩ８３は、コントローラ８４で制御されている。
以上のように、上記第６の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
整合回路８０に例えばＧａＡｓスイッチやＰＩＮダイオードを用いた場合、アンテナ８１の抵抗Ｒｒａｄは５Ω程度になる。このため、信号のロスが大きく、効率も悪い。
これに対し、第６の実施形態では、整合回路８０にＭＥＭＳ素子からなる可変容量３０を用いているため、可変容量３０の寄生抵抗Ｒｒａｄを１Ω程度に低減できる。これにより、高周波回路やアンテナ等の信号を少ないロスで送受信できるため、効率を４０％以上に高めることができる。さらに、可変容量３０の寄生抵抗Ｒｒａｄを低減できるため、アンテナ８１自体の長さを短くすることも可能となる（図２４参照）。
［１−７］第７の実施形態
第７の実施形態は、第１の実施形態をフィルタ回路に応用したものである。
図２５は、本発明の第７の実施形態に係るフィルタ回路の回路図を示す。以下に、第７の実施形態に係るフィルタ回路について説明する。
図２５に示すように、第７の実施形態では、第１の実施形態に係る可変容量３０を用いてフィルタ回路８６を形成している。このフィルタ回路８６は、可変容量３０とインダクタ８７とが直列接続するユニットを形成し、このユニットを並列接続している。
このようなフィルタ回路８６では、可変容量３０を変化させて所望の信号のみを通過させることで、フィルタとして機能している。
つまり、フィルタ回路８６では、周波数の高い信号（高周波信号）はインダクタ成分によって通過しない。このため、フィルタ回路８６は、基本的には、周波数の低い信号（低周波信号）を通過させるロウパスフィルタとして機能している。但し、低周波信号であっても、可変容量３０の容量値を変化させることで、通過しないようにすることが可能である。つまり、可変容量３０の容量値を小さくすることで、低周波信号を通らないようにし、可変容量３０の容量値を大きくしたときだけ、ある周波数の信号のみ通るようにすることができる。このように、可変容量３０の容量値を変化させることで、所望の周波数を有する信号のみが通過するようにできる。
尚、フィルタ回路８６内において、並列接続したインダクタ８７のインダクタンス値は全て同じ値にしてもよいが、異なる値にしてもよい。
以上のように、上記第７の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに、ＭＥＭＳ素子は低抵抗であるため、ＭＥＭＳ素子の可変容量３０を用いてフィルタ回路８６を形成することで、信号減衰を抑制できる。
［１−８］第８の実施形態
第８の実施形態は、第１の実施形態の変形例であり、可変容量の第１の電極層（上部電極層）を２つ設け、可変容量の第２の電極層（下部電極層）をフローティング状態にしたものである。
図２６は、本発明の第８の実施形態に係るＭＥＭＳ素子の平面図を示す。図２７は、図２６のXXVII-XXVII線に沿ったＭＥＭＳ素子の断面図を示す。図２８は、図２６のXXVIII-XXVIII線に沿ったＭＥＭＳ素子の断面図を示す。以下に、第８の実施形態に係るＭＥＭＳ素子について説明する。
図２６乃至図２８に示すように、第８の実施形態において、第１の実施形態と異なる点は、可変容量３０の下部電極として機能する第１の電極層１３ａ，１３ｂが２つに分離され、可変容量３０の上部電極として機能する第２の電極層２７がフローティング状態となっている点である。
この場合、第１の電極層１３ａと第２の電極層２７とを含んで可変容量３０ａ（容量Ｃｖａ）が形成され、第１の電極層１３ｂと第２の電極層２７とを含んで可変容量３０ｂ（容量Ｃｖｂ）が形成されている。そして、可変容量３０ａ，３０ｂは直列接続された状態となる。このため、このＭＥＭＳ素子の全体の可変容量Ｃｖは、以下の式（１）のようになる。
１／Ｃｖ＝１／Ｃｖａ＋１／Ｃｖｂ…（１）
ここで、半導体基板１１は、グランドに接続することが望ましい。また、第１の電極層１３ａ，１３ｂの一方は、グランドに接続することが望ましい。また、半導体基板１１の抵抗率は、５００Ω・ｃｍ以上であることが望ましい。
以上のように、上記第８の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
第８の実施形態では、可変容量３０の下部電極として機能する第１の電極層１３ａ，１３ｂが分離して形成され、可変容量３０の上部電極として機能する第２の電極層２７はフローティング状態となっている。このため、第１の電極層１３ａ，１３ｂ間で信号を流すことができるので、寄生抵抗を低減することができる。尚、第１の電極層１３ａ，１３ｂはアクチュエータ２２ａ，２２ｂと独立に形成することができるため、第１の電極層１３ａ，１３ｂのみを太く形成して寄生抵抗の低減を図った場合も、可変容量３０に影響を及ぼさない。
［１−９］第９の実施形態
第９の実施形態は、第１の実施形態の変形例であり、可変容量の上部電極とアクチュエータの下部電極とを共通にしたものである。
図２９は、本発明の第９の実施形態に係るＭＥＭＳ素子の平面図を示す。図３０（ａ），（ｂ）は、図２９のXXX-XXX線に沿ったＭＥＭＳ素子の断面図を示す。図３１は、図２９のXXXI-XXXI線に沿ったＭＥＭＳ素子の断面図の一部を示す。図３２は、本発明の第９の実施形態に係るＭＥＭＳ素子の概略的な等価回路図を示す。以下に、第９の実施形態に係るＭＥＭＳ素子について説明する。
図２９乃至図３１に示すように、第９の実施形態において、第１の実施形態と異なる点は、（ａ）可変容量３０ｎ（ｎ＝１，２，３，…）の上部電極とアクチュエータ２２ａｎ，２２ｂｎの下部電極１９とを共通にしている点、（ｂ）複数の可変容量３０ｎを並列接続している点である。尚、本実施形態では、必ずしも上記（ｂ）のような構造にすることに限定されず、上記（ａ）のような構造になっていればよい。
（ａ）の点について、アクチュエータ２２ａｎ，２２ｂｎの下部電極１９と可変容量３０ｎの第１の電極層１３との距離が変化することにより、可変容量３０ｎの容量Ｃｖｎが変化する。そして、アクチュエータ２２ａｎ，２２ｂｎの下部電極１９には、グランド電位が与えられている。
ここで、アクチュエータ２２ａｎ，２２ｂｎは、図３０（ａ）に示すように、圧電体層２０及び上部電極２１はアクチュエータ２２ａｎ，２２ｂｎ毎に分断し、下部電極１９のみ共通にしてもよいし、図３０（ｂ）に示すように、ｎ番目のアクチュエータ２２ａｎ，２２ｂｎ毎に下部電極１９，圧電体層２０及び上部電極２１からなる３層を共通にしてもよい。
（ｂ）の点について、複数のアクチュエータ２２ａｎ，２２ｂｎが平行に配置され、これらアクチュエータ２２ａｎ，２２ｂｎの両端が配線層９１を介して接続されることで、複数の可変容量３０ｎが並列接続されている。従って、このＭＥＭＳ素子の全体の可変容量Ｃｖは、以下の式（２）のようになる。
Ｃｖ＝Ｃｖ１＋Ｃｖ２＋Ｃｖ３＋…＋Ｃｖｎ…（２）
また、図３１に示すように、複数のアクチュエータ２２ａｎ，２２ｂｎはｎ列毎に可動を制御できるため、一部のアクチュエータ２２ａ１，２２ｂ１，２２ａ２，２２ｂ２の容量Ｃｖ１，Ｃｖ２のみを変化させることが可能である。
尚、図３２に示すように、上述したＭＥＭＳ素子を概略的な等価回路図で表すと、例えば、可変容量３０ｎの両端には引き出し線の寄生抵抗Ｒｖｎと寄生インダクタンスＬｖｎとがそれぞれ存在し、可変容量３０ｎと基板との間には寄生容量Ｃｇ１、Ｃｇ２が存在する。
以上のように、上記第９の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
まず、可変容量３０の上部電極とアクチュエータ２２ａ，２２ｂの下部電極１９とを共通にすることにより、ＭＥＭＳ素子の面積の縮小、部品の小型化、低コスト化を図ることができる。
また、複数の可変容量３０を並列接続し、電極層１３，１９の面積、電極層１３，１９間の距離を適宜設定して組み合わせることによって、所望の容量Ｃｖ１、Ｃｖ２、…Ｃｖｎの値を得ることができる。さらに、個々の容量Ｃｖ１、Ｃｖ２、…Ｃｖｎにばらつきがあっても、ＭＥＭＳ素子全体では個々の容量ばらつきを吸収できるため、全体の容量Ｃｖのばらつきは低減できる。
［１−１０］第１０の実施形態
上記各実施形態における可変容量３０の容量値Ｃｖは、アクチュエータ２２ａ，２２ｂに印加する電位差｜Ｖ２−Ｖ１｜で決まる。同時に、この容量値Ｃｖは、圧電材料やアクチュエータ構造の製造ばらつきの影響を受ける。具体的には、圧電定数（ｄ３１）、ヤング率、膜厚等の製造ばらつきの影響を受ける。従って、所望の容量値Ｃｖを実現するには、製造ばらつきの効果を測定した上で、印加する電圧Ｖ１，Ｖ２の値をトリミングすることが望まれる。
そこで、第１０の実施形態では、このようなトリミングを実現するためのトリミングシステムの例を説明する。この第１０の実施形態のトリミングシステムは、チップ毎に異なるトリミング値をヒューズＲＯＭに格納するものである。
（１）チップ構成
図３３は、本発明の第１０の実施形態に係る半導体チップの構成図を示す。以下に、第１０の実施形態に係る半導体チップの構成について説明する。
図３３に示すように、チップ１００は、圧電型ＭＥＭＳ素子１０１と、ヒューズＲＯＭ１０２と、制御回路１０３と、入出力インターフェイス１０４とを含んで構成されている。
ここで、圧電型ＭＥＭＳ素子１０１は、第１の実施形態等のような構造のＭＥＭＳ素子である。また、ヒューズＲＯＭ１０２は、圧電型ＭＥＭＳ素子１０１のトリミングデータを格納するためのメモリとして使用する。
（２）テスト工程
図３４は、第１０の実施形態に係るトリミングシステムのテスト工程のフロー図を示す。以下に、トリミングシステムのテスト工程のフローについて説明する。
まず、圧電型ＭＥＭＳ素子１０１の製造ばらつきを測定し、トリミングデータを決定する（ＳＴ１）。この際、アクチュエータ２２ａ，２２ｂに印加する電圧Ｖ１，Ｖ２を所定の電圧値にして、そのときの可変容量３０の容量値Ｃｖをモニタすればよい。
次に、例えばレーザー装置を用いてヒューズＲＯＭ１０２の配線を切断することにより、ヒューズＲＯＭ１０２にトリミングデータを書き込む（ＳＴ２）。
次に、トリミングデータを用いて可変容量３０の容量値Ｃｖをモニタし、トリミングが正常に行なわれたかどうかを検証する（ＳＴ３）。
以上のように、上記第１０の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
アクチュエータ２２ａ，２２ｂの製造ばらつき等を考慮して、印加電圧Ｖ１，Ｖ２の値をトリミングし、このトリミングデータをヒューズＲＯＭ１０２にプログラムすることで、所望の容量値Ｃｖを実現できる。
また、トリミングデータは同一チップ１００内にあるヒューズＲＯＭ１０２に書き込むため、トリミングシステムのテスト工程ＳＴ１〜ＳＴ３までを短時間で行うことができる。
［１−１１］第１１の実施形態
第１１の実施形態は、第１０の実施形態の変形例であり、トリミングデータを格納するメモリとして、ヒューズＲＯＭの代わりに強誘電体メモリを用いたものである。
（１）チップ構成
図３５は、本発明の第１１の実施形態に係る半導体チップの構成図を示す。以下に、第１１の実施形態に係る半導体チップの構成について説明する。
図３５に示すように、第１１の実施形態において、第１０の実施形態と異なる点は、圧電型ＭＥＭＳ素子１０１のトリミングデータを格納するために、ヒューズＲＯＭの代わりに、強誘電体メモリ１１０を用いている点である。尚、この強誘電体メモリ１１０は、トリミングデータ以外のデータ、例えばプログラムを格納するために使用することも可能である。
（２）テスト工程
図３６は、第１１の実施形態に係るトリミングシステムのテスト工程のフロー図を示す。以下に、トリミングシステムのテスト工程のフローについて説明する。
まず、圧電型ＭＥＭＳ素子１０１の製造ばらつきを測定し、トリミングデータを決定する（ＳＴ１）。この際、アクチュエータ２２ａ，２２ｂに印加する電圧Ｖ１，Ｖ２を所定の電圧値にして、そのときの可変容量３０の容量値Ｃｖをモニタすればよい。
次に、強誘電体メモリ１１０にトリミングデータを書き込む（ＳＴ２）。
次に、トリミングデータを用いて可変容量３０の容量値Ｃｖをモニタし、トリミングが正常に行なわれたかどうかを検証する（ＳＴ３）。
（３）構造
図３７は、本発明の第１１の実施形態に係る半導体装置の断面図を示す。図３８は、本発明の第１１の実施形態に係る半導体装置の変形例の断面図を示す。以下に、第１１の実施形態に係る半導体装置の構造について説明する。
図３７に示すように、第１１の実施形態に係る半導体チップ１０５では、同一の半導体基板（例えばシリコン基板）１１上に、圧電型ＭＥＭＳ素子１０１と強誘電体メモリ１１０とを混載する。
第１の領域における圧電型ＭＥＭＳ素子１０１は、図１９に示す第４の実施形態における構造を適用した。
第２の領域における強誘電体メモリ１１０は、ＭＯＳトランジスタ４０と強誘電体キャパシタ１１５とを含んで構成されている。ＭＯＳトランジスタ４０は、半導体基板１１上にゲート絶縁膜４４を介して形成されたゲート電極４５と、このゲート電極４５の両側の半導体基板１１内に形成されたソース／ドレイン拡散層４６とを有する。強誘電体キャパシタ１１５は、上部電極１１４と、下部電極１１２と、これら上部電極１１４及び下部電極１１２で挟まれた強誘電体膜１１３とを有する。そして、強誘電体キャパシタ１１５の上部電極１１４は、コンタクト１１７，１１６，１１１及び配線１１９を介してソース／ドレイン拡散層４６に接続され、下部電極１１２は、コンタクト１１８を介して配線１２０に接続されている。
このような第１１の実施形態に係る半導体装置において、アクチュエータ２２ａ，２２ｂの圧電体層２０と強誘電体キャパシタ１１５の強誘電体膜１１３とは、同じ材料で同時に形成されている。強誘電体膜１１３を二つの目的で用いることができるのは、強誘電体が圧電性を有するためである。強誘電体膜１１３としては、例えばＰＺＴを採用する。このＰＺＴは大きな圧電定数（ｄ３１、ｄ３２、ｄ３３）を有するため、アクチュエータ２２ａ，２２ｂの圧電体層２０の材料としても優れている。ここで、ＰＺＴのＺｒとＴｉとの組成比は、２０：８０から５０：５０の間が望ましい。尚、この逆、すなわち圧電性を有する材料が強誘電体であるとは限られず、例えばＡｌＮは圧電性を有するが、強誘電体ではない。
また、アクチュエータ２２ａ，２２ｂの下部電極１９と強誘電体キャパシタ１１５の下部電極１１２とを、同じ材料で同時に形成してもよい。同様に、アクチュエータ２２ａ，２２ｂの上部電極２１と強誘電体キャパシタ１１５の上部電極１１４とを、同じ材料で同時に形成してもよい。
また、可変容量３０の第１の電極層１３とＭＯＳトランジスタ４０のゲート電極４５とを、同じ材料で同時に形成してもよい。
また、コンタクト２８ａ，２８ｂ，１１８を同じ材料で同時に形成してもよい。同様に、コンタクト２９ａ，２９ｂ，１１７を同じ材料で同時に形成してもよい。
また、配線３１ａ，３１ｂ，３２ａ，３２ｂ，１１９，１２０を同じ材料で同時に形成してもよい。
このように、上記各構成要素を同じ材料で同時形成することによって、プロセス工程を削減でき、さらにコストを低減することが可能である。
以上のように、上記第１１の実施形態によれば、第１０の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
第１０の実施形態では、ヒューズＲＯＭ１０２のプログラムには専用のレーザー装置が必要となり、また、レーザー切断のためにテスト工程及びテスト時間が増える場合があり、その結果、チップコストが増大する恐れがある。
これに対して、第１１の実施形態では、ヒューズＲＯＭ１０２の代わりに強誘電体メモリ１１０を用いている。これにより、圧電型ＭＥＭＳ素子１０１のトリミングデータを格納するための不揮発性メモリを安価にできる。また、レーザー切断を行わないため、テストコストも削減できる。
また、第１１の実施形態では、アクチュエータ２２ａ，２２ｂの圧電体層２０と強誘電体キャパシタ１１５の強誘電膜１１３とを同一の成膜プロセスで作成している。このため、プロセスの工程数を削減でき、コストの低減を図ることができる。
尚、ヒューズＲＯＭ１０２の代わりに、ＥＥＰＲＯＭのような不揮発性メモリを採用すれば、レーザー切断の工程をなくすことができる。しかし、ＥＥＰＲＯＭをＭＥＭＳ素子に混載させようとすると、マスク数が増えプロセス工程も複雑になる。従って、ＥＥＰＲＯＭのような不揮発性メモリを用いるよりも、強誘電体メモリ１１０のような不揮発性メモリを用いる方が望ましい。
上記第１１の実施形態は、例えば次のように種々変更することが可能である。
（ａ）第１の領域における圧電型ＭＥＭＳ素子の構造は、図１９に示す第４の実施形態における構造に限定されず、種々変更することが可能である。例えば、図３８に示すように、可変容量３０の上部電極とアクチュエータ２２ａ，２２ｂの下部電極１９とを共通にしたり、可変容量３０の第１の電極層１３上の絶縁膜１４を省略したり、第１の電極層１３がトランジスタ６０のゲート電極として機能しなかったりすることも可能である。
（ｂ）チップ１０５内に自動テスト回路を設けることにより、全テスト工程を自動で行うことも可能である。
（ｃ）強誘電体メモリ１１０に格納すべきトリミングデータのビット数はさほど多くないので、メモリセルのサイズは多少大きくてもよい。従って、読み出しマージンの大きい２Ｔ２Ｃ型の強誘電体メモリを採用してもよい。あるいは、読み出し回数を増やすため、非破壊型の強誘電体メモリを採用してもよい。また、これとは逆に、混載する強誘電体メモリの容量を増やし、トリミングデータ以外の情報を格納させてもよい。将来は、ＭＥＭＳ素子とＬＳＩの混載が進み、より高度な情報処理をするようになると考えられる。このようなＬＳＩのプログラムデータの格納に、上記強誘電体メモリを使用してもよい。
［２］スイッチ
本発明の第１２及び第１３の実施形態は、圧電型ＭＥＭＳ素子が接触型スイッチとして機能する構造を示したものである。
［２−１］第１２の実施形態
第１２の実施形態は、両もち梁構造のスイッチＭＥＭＳ素子の例を示したものである。
（１）構造
図３９は、本発明の第１２の実施形態に係るＭＥＭＳ素子の平面図を示す。図４０は、図３９のXL-XL線に沿ったＭＥＭＳ素子の断面図を示す。図４１は、図３９のXLI-XLI線に沿ったＭＥＭＳ素子の断面図を示す。以下に、第１２の実施形態に係るＭＥＭＳ素子の構造について説明する。
図３９乃至図４１に示すように、第１２の実施形態のＭＥＭＳ素子は、第１及び第２の電極層１３ａ，１３ｂ，２７がスイッチ１３０ａ，１３０ｂとして機能する。そして、第１２の実施形態において、第１の実施形態等の可変容量３０として機能するＭＥＭＳ素子と異なる点は、第１の絶縁膜１４から第１の電極層１３ａ，１３ｂの上面が露出し、かつ、第３の絶縁膜１８から第２の電極層２７の下面が露出している点である。これは、スイッチ１３０ａ、１３０ｂが可動した際に、第１及び第２の電極層１３ａ，１３ｂ，２７が直接接して、電気的に導通するようにするためである。
（２）動作
図４２は、図４０のアクチュエータが可動した場合のＭＥＭＳ素子の断面図を示す。第１２の実施形態に係るＭＥＭＳ素子は、以下のようにスイッチとして機能する。
（非可動時）
まず、図４０を用いて、アクチュエータ２２ａ，２２ｂの非可動時について説明する。
アクチュエータ２２ａ，２２ｂの下部電極１９及び上部電極２１の電圧Ｖ１，Ｖ２がともに例えば０Ｖのとき、アクチュエータ２２ａ，２２ｂは可動しない。従って、スイッチ１３０ａ，１３０ｂは接触しないため、スイッチ１３０ａ，１３０ｂはオフの状態となる。
（可動時）
次に、図４２を用いて、アクチュエータ２２ａ，２２ｂの可動時について説明する。
アクチュエータ２２ａ，２２ｂの下部電極１９の電圧Ｖ１を例えばグランド電位（０Ｖ）とし、上部電極２１の電圧Ｖ２を例えば３Ｖにすると、アクチュエータ２２ａ，２２ｂが可動する。すなわち、圧電体層２０が横方向に歪み、アクチュエータ２２ａ，２２ｂのスイッチ１３０ａ，１３０ｂ側の端部が下方向に動くことで、スイッチ１３０ａ，１３０ｂの第１及び第２の電極層１３，２７が接する。その結果、スイッチ１３０ａ，１３０ｂはオンの状態となる。
（３）製造方法
図４３乃至図４７は、本発明の第１２の実施形態に係るＭＥＭＳ素子の製造工程の断面図を示す。以下に、第１２の実施形態に係るＭＥＭＳ素子の製造方法について説明する。
まず、図４３に示すように、半導体基板（例えばシリコン基板）１１上に熱酸化膜１２が形成され、この熱酸化膜１２上にスイッチ１３０の第１の電極層１３が形成される。次に、第１の電極層１３及び熱酸化膜１２上に第１の絶縁膜１４が堆積される。次に、第１の絶縁膜１４上に第２の絶縁膜１５が堆積された後、溝１６が形成される。
次に、図４４に示すように、溝１６内に犠牲層１７が形成され、犠牲層１７及び第２の絶縁膜１５上に第３の絶縁膜１８が形成される。次に、第３の絶縁膜１８上に、下部電極１９と圧電体層２０と上部電極２１とで構成された圧電型のアクチュエータ２２ａ，２２ｂが形成される。
次に、図４５に示すように、アクチュエータ２２ａ，２２ｂ及び第３の絶縁膜１８上に第４の絶縁膜２３が堆積される。次に、スイッチ１３０の第２の電極層２７、第１乃至第４のコンタクト２８ａ，２８ｂ，２９ａ，２９ｂが形成される。ここで、第２の電極層２７の下面は、第３の絶縁膜１８の下面と同一面上又は第３の絶縁膜１８を貫通することが望ましく、犠牲層１７内に至る方がさらに望ましい。その後、コンタクト２８ａ，２８ｂ，２９ａ，２９ｂに接続する配線層３１ａ，３１ｂ，３２ａ，３２ｂが形成される。
次に、図４６に示すように、犠牲層１７の一部を露出する開口部（図４１の開口部３３）が形成される。その後、この開口部から犠牲層１７が除去され、空洞部３４が形成される。
次に、図４７に示すように、第１の絶縁膜１４の一部が除去され、スイッチ１３０の第１の電極層１３の上面が露出される。このようにして、スイッチ１３０として機能する圧電型ＭＥＭＳ素子が形成される。
尚、第１の絶縁膜１４の材料は、スイッチ１３０の第１の電極層１３及び第２の絶縁膜１５の材料に対してエッチング選択比が高いもの（エッチングレートが早いもの）が望ましい。従って、例えば、第１の電極層１３がＡｌからなり、第２の絶縁膜１５がＳｉＮやＳｉＯ2からなる場合、第１の絶縁膜１４の材料としては、Ａｌ2Ｏ3、ノンドープＳｉＧｅ、アモルファスシリコン、高濃度で燐及びボロンの少なくとも一方がドープされているＳｉＯ2等があげられる。
以上のように、上記第１２の実施形態によれば、第１の実施形態と同様、圧電体層２０を用いたアクチュエータ２２ａ，２２ｂにおいて、少なくとも圧電体層２０がほぼ平坦になっている。このため、アクチュエータ２２ａ，２２ｂの下部電極１９及び上部電極２１に電圧Ｖ１，Ｖ２を印加した場合でも、圧電体層２０の伸び方が不均一となったり、圧電体層２０の横方向へ伸びる量が減少してしまったりする問題を回避できる。また、アクチュエータ２２ａ，２２ｂの可動時に、圧電体層２０の段差部分にクラックが生じることも抑制できるため、歩留まりを向上することができる。さらに、アクチュエータ２２ａ，２２ｂの制御性が向上することで、スイッチ１３０の制御性も向上できる。その結果、ＭＥＭＳ素子の信頼性を向上させることができる。
尚、第１２の実施形態における両もち梁構造のスイッチＭＥＭＳ素子は、例えば、次のように種々変更することも可能である。
図４８に示すように、スイッチＭＥＭＳ素子と同一基板１１上に、ＭＯＳトランジスタ４０を形成することも可能である。この場合、スイッチ１３０の第１の電極層１３とＭＯＳトランジスタ４０のゲート電極４５とを、同一の材料で同時に形成することができる。
また、図４９に示すように、スイッチＭＥＭＳ素子と同一基板１１上に、強誘電体メモリ１１０を形成することも可能である。この場合、スイッチ１３０の第１の電極層１３とＭＯＳトランジスタ４０のゲート電極４５とを、同一の材料で同時に形成することができ、アクチュエータ２２の各層１９，２０，２１と強誘電体キャパシタ１１５の各層１１２，１１３，１１４とを、同一の材料で同時に形成することができる。
また、スイッチ１３０において、１つの第２の電極層２７に対して２つの第１の電極層１３ａ，１３ｂを形成することに限定されず、例えば、スイッチの第１及び第２の電極層が１対１で対応するように形成したり、１つの第２の電極層に対して３つ以上の第１の電極層を形成したり、１つの第１の電極層に対して２つ以上の第２の電極層を形成してもよい。
［２−２］第１３の実施形態
第１３の実施形態は、第１２の実施形態を片もち梁構造に変形した例である。
図５０は、本発明の第１３の実施形態に係るＭＥＭＳ素子の平面図を示す。図５１は、図５０のLI-LI線に沿ったＭＥＭＳ素子の断面図を示す。図５２は、図５０のLII-LII線に沿ったＭＥＭＳ素子の断面図を示す。以下に、第１３の実施形態に係るＭＥＭＳ素子について説明する。
図５０乃至図５２に示すように、第１３の実施形態において、第１２の実施形態と異なる点は、アクチュエータ２２がスイッチ１３０ａ，１３０ｂの片側にのみ設けられている点である。
以上のように、上記第１３の実施形態によれば、第１２の実施形態と同様の効果を得ることができるだけでなく、さらに、スイッチＭＥＭＳ素子が片もち梁構造であるため、ＭＥＭＳ素子の小型化を図ることができる。
尚、第１３の実施形態における片もち梁構造のスイッチＭＥＭＳ素子は、例えば、次のように種々変更することも可能である。
図５３に示すように、スイッチＭＥＭＳ素子と同一基板１１上に、ＭＯＳトランジスタ４０を形成することも可能である。この場合、スイッチ１３０の第１の電極層１３とＭＯＳトランジスタ４０のゲート電極４５とを、同一の材料で同時に形成することができる。
また、図５４に示すように、スイッチＭＥＭＳ素子と同一基板１１上に、強誘電体メモリ１１０を形成することも可能である。この場合、スイッチ１３０の第１の電極層１３とＭＯＳトランジスタ４０のゲート電極４５とを、同一の材料で同時に形成することができ、アクチュエータ２２の各層１９，２０，２１と強誘電体キャパシタ１１５の各層１１２，１１３，１１４とを、同一の材料で同時に形成することができる。
また、スイッチ１３０において、１つの第２の電極層２７に対して２つの第１の電極層１３ａ，１３ｂを形成することに限定されず、例えば、スイッチの第１及び第２の電極層が１対１で対応するように形成したり、１つの第２の電極層に対して３つ以上の第１の電極層を形成したり、１つの第１の電極層に対して２つ以上の第２の電極層を形成してもよい。
［３］ミラー
本発明の第１４の実施形態は、圧電型ＭＥＭＳ素子がミラーとして機能する構造を示したものである。
（１）構造
図５５は、本発明の第１４の実施形態に係る可動前のＭＥＭＳ素子の断面図を示す。以下に、第１４の実施形態に係るＭＥＭＳ素子の構造について説明する。
図５５に示すように、第１４の実施形態のＭＥＭＳ素子は、空洞部３４の上方に設けられた電極層２７がミラー１４０として機能する。そして、第１４の実施形態において、可変容量やスイッチとして機能するＭＥＭＳ素子と異なる点は、熱酸化膜１２上に電極層１３が存在しない点である。但し、第１４の実施形態においても、例えば素子分離領域４３上に配線１４１を形成するように（図５７及び図５８参照）、熱酸化膜１２上に電極層１３を設けることは可能である。
尚、電極層２７の材料としては、例えば、Ａｌ，Ｃｕ，Ｗ等があげられるが、ミラー１４０として機能させる場合は、Ｐｔ，Ａｇ等を材料として用いることも可能である。尚、Ｐｔ，Ａｇは、ミラーとして使用しない場合にも電極層２７の材料として用いることは勿論可能である。
（２）動作
図５６は、本発明の第１４の実施形態に係る可動時のＭＥＭＳ素子の断面図を示す。第１４の実施形態のＭＥＭＳ素子は、以下のようにミラーとして機能する。
（非可動時）
まず、図５５を用いて、アクチュエータ２２の非可動時について説明する。
アクチュエータ２２の下部電極１９及び上部電極２１の電圧Ｖ１，Ｖ２が例えばともに０Ｖのとき、図５５に示すように、アクチュエータ２２は可動しない。この状態において、ミラー１４０の面に対する垂線Ｐから角度θだけ傾いて入射光Ｌｉｎがミラー１４０に入射された場合、垂線Ｐから角度θだけ傾いて反射光Ｌｒｅｆが反射される。
（可動時）
次に、図５６を用いて、アクチュエータ２２の可動時について説明する。
アクチュエータ２２の下部電極１９の電圧Ｖ１を例えばグランド電位（０Ｖ）とし、上部電極２１の電圧Ｖ２を例えば３Ｖにする。これにより、圧電体層２０が横方向に歪み、アクチュエータ２２のミラー１４０側の端部が下方向に動くことで、図５６に示すように、アクチュエータ２２が角度αだけ下に傾く。この状態において、図５５と同じ方向でミラー１４０に光が入射した場合、ミラー１４０の面に対する垂線Ｐ’が垂線Ｐから角度αだけ傾くため、図５５の反射光Ｌｒｅｆの反射角度に対して反射光Ｌｒｅｆ’の角度もαだけ傾く。このように、アクチュエータ２２を可動させることで、ミラー１４０に入射した光の反射角度を変化させることができる。
以上のように、上記第１４の実施形態によれば、第１の実施形態と同様、圧電体層２０を用いたアクチュエータ２２において、少なくとも圧電体層２０がほぼ平坦になっている。このため、アクチュエータ２２の下部電極１９及び上部電極２１に電圧Ｖ１，Ｖ２を印加した場合でも、圧電体層２０の伸び方が不均一となったり、圧電体層２０の横方向へ伸びる量が減少してしまったりする問題を回避できる。また、アクチュエータ２２の可動時に、圧電体層２０の段差部分にクラックが生じることも抑制できるため、歩留まりを向上することができる。さらに、アクチュエータ２２の制御性が向上することで、ミラー１４０による光の反射角度の制御性も向上できる。その結果、ＭＥＭＳ素子の信頼性を向上させることができる。
尚、第１４の実施形態におけるミラーＭＥＭＳ素子は、例えば、次のように種々変更することも可能である。
図５７に示すように、ミラーＭＥＭＳ素子と同一基板１１上に、ＭＯＳトランジスタ４０を形成することも可能である。
また、図５８に示すように、ミラーＭＥＭＳ素子と同一基板１１上に、強誘電体メモリ１１０を形成することも可能である。この場合、アクチュエータ２２の各層１９，２０，２１と強誘電体キャパシタ１１５の各層１１２，１１３，１１４とを、同一の材料で同時に形成することができる。
上記図５７及び図５８において、ＭＯＳトランジスタ４０のゲート電極４５と同一の材料で同時に、空洞部３４内の素子分離領域４３上に配線１４１を形成してもよい。例えば、この配線１４１は、アクチュエータ２２の上部電極２１や下部電極１９の引き出し配線層として使用してもよい。また、例えば、ミラー１４０を可変容量の上部電極とし、配線１４１を可変容量の下部電極とすることで、この可変容量の容量値から、所望の位置にミラー１４０が向いているかを感知する位置センサとして利用してもよい。
また、図５５のＭＥＭＳ素子は、ミラー１４０の片側にのみアクチュエータ２２が存在する片もち梁構造となっているが、ミラー１４０の両側にアクチュエータ２２が存在する両もち梁構造にすることも可能である。但し、ミラー１４０の角度調整を容易にするには、両もち梁構造よりも片もち梁構造の方が望ましい。
［４］センサ
本発明の第１５及び第１６の実施形態は、圧電型ＭＥＭＳ素子がセンサとして機能する構造を示したものである。
［４−１］第１５の実施形態
第１５の実施形態は、慣性センサ（加速度センサ）の例を示したものである。
（１）構造
図５９は、本発明の第１５の実施形態に係るＭＥＭＳ素子の平面図を示す。図６０は、図５９のLX-LX線に沿ったＭＥＭＳ素子の断面図を示す。図６１は、図５９のLXI-LXI線に沿ったＭＥＭＳ素子の断面図を示す。以下に、第１５の実施形態に係るＭＥＭＳ素子の構造について説明する。
図５９乃至図６１に示すように、半導体基板（例えばシリコン基板）１１上に熱酸化膜１２が形成され、この熱酸化膜１２上に可変容量３０の第１の電極層１３が形成されている。第１の電極層１３及び熱酸化膜１２上には第１の絶縁膜１４が形成され、この第１の絶縁膜１４上には第２の絶縁膜１５が形成されている。この第２の絶縁膜１５には第１の絶縁膜１４の一部を露出する溝１６が設けられており、第１の電極層１３の上方にアクチュエータ２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅが可動できるように空洞部３４が存在している。そして、空洞部３４及び第２の絶縁膜１５上に第３の絶縁膜１８が形成されている。
第３の絶縁膜１８上には、可変容量３０の第１の電極層１３と対向してアクチュエータ２２ａが形成されている。このアクチュエータ２２ａのコーナー部には、細長いアクチュエータ２２ｂ，２２ｃ，２２ｄ，２２ｅがそれぞれ設けられている。これらアクチュエータ２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅは、上部電極２１と、下部電極１９と、これら上部電極２１及び下部電極１９に挟まれた圧電体層２０とで構成されている。ここで、上部電極２１、下部電極１９及び圧電体層２０のうち、少なくとも圧電体層２０はほぼ平坦になっている。
中央のアクチュエータ２２ａの上部電極２１は、コンタクト２９ａを介して配線層３２ａに接続されている。コーナー部のアクチュエータ２２ｂ，２２ｃ，２２ｄ，２２ｅの上部電極２１は、コンタクト２９ｂ，２９ｃ，２９ｄ，２９ｅを介して配線層３２ｂ，３２ｃ，３２ｄ，３２ｅにそれぞれ接続されている。コーナー部のアクチュエータ２２ｂ，２２ｃ，２２ｄ，２２ｅの下部電極１９は、コンタクト２８ｂ，２８ｃ，２８ｄ，２８ｅを介して配線層３１ｂ，３１ｃ，３１ｄ，３１ｅにそれぞれ接続されている。
（２）動作
図６２（ａ）、（ｂ）は、本発明の第１５の実施形態に係るＭＥＭＳ素子の可動状態を示す。第１５の実施形態のＭＥＭＳ素子は、以下のように慣性センサとして機能する。
まず、慣性センサ１５０に慣性力が働くと、この慣性力に応じてアクチュエータ２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅが動く。この際、中央のアクチュエータ２２ａは、慣性力に対する重りとしても働く。
ここで、図６２（ａ）に示すように、アクチュエータ２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅにＸＹ方向の慣性力Ｆｘ，Ｆｙが働いた場合、コーナー部のアクチュエータ２２ｂ，２２ｃ，２２ｄ，２２ｅは、波打つように凸凹状に変形する。その結果、このアクチュエータ２２ｂ，２２ｃ，２２ｄ，２２ｅの形状の歪みに応じて、圧電体層２０の上下の電極１９，２１の電圧が変化する。そこで、この電圧の変化を感知することで、慣性力Ｆｘ，Ｆｙを感知する。
一方、図６２（ｂ）に示すように、アクチュエータ２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅにＺ方向の慣性力Ｆｚが働いた場合、コーナー部のアクチュエータ２２ｂ，２２ｃ，２２ｄ，２２ｅは、全て凸状（又は凹状）に変形する。その結果、このアクチュエータ２２ｂ，２２ｃ，２２ｄ，２２ｅが全て同じ方向（凸状又は凹状）に歪むため、圧電体層２０の上下の電極１９，２１の電圧が一定の変化をする。そこで、この電圧の変化を感知することで、慣性力Ｆｚを感知する。
さらに、Ｚ方向の慣性力Ｆｚは、可変容量３０の容量値Ｃの変化でも感知できる。すなわち、図６０及び図６１に示すように、アクチュエータ２２ａと第１の電極層１３との距離が変化することにより、可変容量３０の容量値Ｃが変動する。この容量値Ｃの変化を感知することで、慣性力Ｆｚを感知することも可能である。
以上のように、上記第１５の実施形態によれば、圧電体層２０を用いたアクチュエータ２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅにおいて、圧電体層２０がほぼ平坦になっている。このため、慣性力に対して圧電体層２０の伸び方が不均一となったり、圧電体層２０の横方向へ伸びる量が減少してしまったりすることを抑制できる。また、アクチュエータ２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅの可動時に、圧電体層２０の段差部分にクラックが生じることも抑制できるため、歩留まりを向上することができる。さらに、圧電体層２０の歪みによる電圧の変化の信頼性が向上するため、慣性力の感知度も向上できる。その結果、ＭＥＭＳ素子の信頼性を向上させることができる。
尚、第１５の実施形態における慣性センサＭＥＭＳ素子は、例えば、次のように種々変更することも可能である。
図６３に示すように、慣性センサＭＥＭＳ素子と同一基板１１上に、ＭＯＳトランジスタ４０を形成することも可能である。この場合、可変容量３０の第１の電極層１３とＭＯＳトランジスタ４０のゲート電極４５とを、同一の材料で同時に形成することができる。
また、図６４に示すように、慣性センサＭＥＭＳ素子と同一基板１１上に、強誘電体メモリ１１０を形成することも可能である。この場合、可変容量３０の第１の電極層１３とＭＯＳトランジスタ４０のゲート電極４５とを、同一の材料で同時に形成することができ、アクチュエータ２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅの各層１９，２０，２１と強誘電体キャパシタ１１５の各層１１２，１１３，１１４とを、同一の材料で同時に形成することができる。
また、図６５に示すように、中央のアクチュエータ２２ａを可変容量３０の第２の電極層２７に変更することも可能である。
また、アクチュエータ２２ｂ，２２ｃ，２２ｄ，２２ｅは、アクチュエータ２２ａのコーナー部に設けることに限定されず、例えばアクチュエータ２２ａの各辺の中央に設けてもよい。
また、アクチュエータ２２ａの形状は、正方形に限定されず、例えば長方形や円形であってもよい。同様に、アクチュエータ２２ｂ，２２ｃ，２２ｄ，２２ｅの形状は、細長い形状に限定されず、例えば正方形や円形であってもよいが、慣性力の感知度を高めるには細い形状の方が望ましい。
［４−２］第１６の実施形態
第１６の実施形態は、圧力センサの例を示したものである。
図６６は、本発明の第１６の実施形態に係るＭＥＭＳ素子の平面図を示す。図６７は、図６６のLXVII-LXVII線に沿ったＭＥＭＳ素子の断面図を示す。図６８は、図６６のLXVIII-LXVIII線に沿ったＭＥＭＳ素子の断面図を示す。以下に、第１６の実施形態に係るＭＥＭＳ素子について説明する。
図６６乃至図６８に示すように、第１６の実施形態のＭＥＭＳ素子は圧力センサ１６０として機能する。この圧力センサ１６０の構造は、上述した慣性センサ１５０とほぼ同じであるが、慣性センサ１５０よりもコーナー部のアクチュエータ２２ｂ，２２ｃ，２２ｄ，２２ｅを太くしてもよい。これは、アクチュエータ２２ｂ，２２ｃ，２２ｄ，２２ｅが細い程、センサの感知精度は高まるが、圧力センサ１６０は慣性センサ１５０程、厳しい感知精度が要求されないからである。
第１６の実施形態のＭＥＭＳ素子は、慣性センサ１５０と同様の方法で、圧力センサ１６０として機能する。すなわち、圧力センサ１６０に圧力が働くと、この圧力に応じてアクチュエータ２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅが動く。その結果、このアクチュエータ２２ｂ，２２ｃ，２２ｄ，２２ｅの歪みに応じて、圧電体層２０の上下の電極１９，２１の電圧が変化するため、この電圧の変化を感知することで圧力を感知する。さらに、アクチュエータ２２ａと第１の電極層１３との距離が変化することにより、可変容量３０の容量値Ｃが変動する。この容量値Ｃの変化を感知することで圧力を感知することも可能である。
以上のように、上記第１６の実施形態によれば、第１５の実施形態と同様の効果を得ることができる。
尚、第１６の実施形態における圧力センサＭＥＭＳ素子は、例えば、次のように種々変更することも可能である。
図６９に示すように、圧力センサＭＥＭＳ素子と同一基板１１上に、ＭＯＳトランジスタ４０を形成することも可能である。この場合、可変容量３０の第１の電極層１３とＭＯＳトランジスタ４０のゲート電極４５とを、同一の材料で同時に形成することができる。
また、図７０に示すように、圧力センサＭＥＭＳ素子と同一基板１１上に、強誘電体メモリ１１０を形成することも可能である。この場合、可変容量３０の第１の電極層１３とＭＯＳトランジスタ４０のゲート電極４５とを、同一の材料で同時に形成することができ、アクチュエータ２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅの各層１９，２０，２１と強誘電体キャパシタ１１５の各層１１２，１１３，１１４とを、同一の材料で同時に形成することができる。
また、中央のアクチュエータ２２ａを可変容量３０の第２の電極層２７に変更することも可能である（図６５参照）。
また、アクチュエータ２２ｂ，２２ｃ，２２ｄ，２２ｅは、アクチュエータ２２ａのコーナー部に設けることに限定されず、例えばアクチュエータ２２ａの各辺の中央に設けてもよい。
また、アクチュエータ２２ａの形状は、正方形に限定されず、例えば長方形や円形であってもよい。同様に、アクチュエータ２２ｂ，２２ｃ，２２ｄ，２２ｅの形状は、細長い形状に限定されず、例えば正方形や円形であってもよい。
［５］超音波変換子
本発明の第１７の実施形態は、圧電型ＭＥＭＳ素子が超音波変換子として機能する構造を示したものである。
（１）構造
図７１は、本発明の第１７の実施形態に係る変換子アレイからなるＭＥＭＳ素子の平面図を示す。図７２は、本発明の第１７の実施形態に係るＭＥＭＳ素子の平面図を示す。図７３は、図７２のLXXIII-LXXIII線に沿ったＭＥＭＳ素子の断面図を示す。以下に、第１７の実施形態に係るＭＥＭＳ素子の構造について説明する。
図７１乃至図７３に示すように、第１７の実施形態のＭＥＭＳ素子は、超音波変換子１７１として機能する。
図７１に示すように、複数の超音波変換子１７０が敷き詰められた変換子アレイ１７１が形成されている。ここで、超音波変換子１７０は、例えば多角形の形状となっており、ここでは例えば６角形状になっている。
図７２及び図７３に示すように、超音波変換子１７０は、絶縁膜１５内に設けられた空洞部３４を跨いでアクチュエータ２２が設けられている。このアクチュエータ２２は、下部電極１９と、上部電極２１と、これら下部電極１９及び上部電極２１に挟まれた圧電体層２０とで構成されており、これら３層のうち少なくとも圧電体層２０がほぼ平坦になっている。
また、半導体基板（例えばシリコン基板）１１上に熱酸化膜１２が形成され、この熱酸化膜１２上に配線層１７３が形成されている。この配線層１７３上には第１の絶縁膜１４が形成され、この第１の絶縁膜１４上には第２の絶縁膜１５が形成されている。この第２の絶縁膜１５には第１の絶縁膜１４の一部を露出する溝１６が設けられており、アクチュエータ２２が可動できるように空洞部３４が存在している。空洞部３４及び第２の絶縁膜１５上に第３の絶縁膜１８が形成されている。そして、アクチュエータ２２の下部電極１９は、コンタクト２８〜配線層３１〜コンタクト１７２を介して配線層１７３に接続され、アクチュエータ２２の上部電極２１は、コンタクト２９を介して配線層３２に接続されている。
（２）動作
第１７の実施形態のＭＥＭＳ素子は、次のように超音波変換子１７０として機能する。
まず、アクチュエータ２２の上部電極２１及び下部電極１９にパルス電圧を印加することにより、アクチュエータ２２が振動し、アクチュエータ２２から超音波Ｕが発生する。従って、電気信号が音に変換される。一方、検体（図示せず）から反射してきた振動（音）はアクチュエータ２２により感知し、圧電体層２０によって電気信号に変換する。従って、音が電気信号に変換される。このように、アクチュエータ２２によって電気信号と音とが変換されることで、超音波変換子１７０として機能する
以上のように、上記第１７の実施形態によれば、圧電体層２０を用いたアクチュエータ２２において、少なくとも圧電体層２０がほぼ平坦になっている。このため、振動に対して圧電体層２０の揺れが不均一となることを抑制できる。また、アクチュエータ２２の可動時に、圧電体層２０の段差部分にクラックが生じることも抑制できるため、歩留まりを向上することができる。その結果、ＭＥＭＳ素子の信頼性を向上させることができる。
尚、第１７の実施形態における超音波変換子１７０のＭＥＭＳ素子は、例えば、次のように種々変更することも可能である。
図７４に示すように、アクチュエータ２２の下部電極１９と配線層１７３とを、上方に引き出しで接続せずに、直接コンタクト１７２で接続してもよい。
また、図７５に示すように、超音波変換子１７０のＭＥＭＳ素子と同一基板１１上に、ＭＯＳトランジスタ４０を形成することも可能である。この場合、配線層１７３とＭＯＳトランジスタ４０のゲート電極４５とを、同一の材料で同時に形成することができる。
また、図７６に示すように、超音波変換子１７０のＭＥＭＳ素子と同一基板１１上に、強誘電体メモリ１１０を形成することも可能である。この場合、配線層１７３とＭＯＳトランジスタ４０のゲート電極４５とを、同一の材料で同時に形成することができ、アクチュエータ２２の各層１９，２０，２１と強誘電体キャパシタ１１５の各層１１２，１１３，１１４とを、同一の材料で同時に形成することができる。
［６］ＦＢＡＲフィルタ
本発明の第１８の実施形態は、圧電型ＭＥＭＳ素子がＦＢＡＲフィルタとして機能する構造を示したものである。このＦＢＡＲフィルタは、圧電薄膜を用いた共振子で、例えば２ＧＨｚのマイクロ波帯の振動を使うものである。
（１）構造
図７７は、本発明の第１８の実施形態に係るＭＥＭＳ素子の平面図を示す。図７８は、図７７のLXXVIII-LXXVIII線に沿ったＭＥＭＳ素子の断面図を示す。以下に、第１８の実施形態に係るＭＥＭＳ素子の構造について説明する。
図７７及び図７８に示すように、ＦＢＡＲフィルタ１８０は、絶縁膜１５内に設けられた空洞部３４を跨いでアクチュエータ２２が設けられている。このアクチュエータ２２は、下部電極１９と、上部電極２１と、これら下部電極１９及び上部電極２１に挟まれた圧電体層２０とで構成されており、これら３層のうち少なくとも圧電体層２０がほぼ平坦になっている。
また、半導体基板（例えばシリコン基板）１１上に熱酸化膜１２が形成され、この熱酸化膜１２上に第１の絶縁膜１４が形成され、この第１の絶縁膜１４上には第２の絶縁膜１５が形成されている。この第２の絶縁膜１５には第１の絶縁膜１４の一部を露出する溝１６が設けられており、アクチュエータ２２が可動できるように空洞部３４が存在している。空洞部３４及び第２の絶縁膜１５上に第３の絶縁膜１８が形成されている。そして、アクチュエータ２２の下部電極１９は、コンタクト２８を介して配線層３１に接続され、アクチュエータ２２の上部電極２１は、コンタクト２９を介して配線層３２に接続されている。
（２）動作
第１８の実施形態のＭＥＭＳ素子は、次のようにＦＢＡＲフィルタ１８０として機能する。まず、アクチュエータ２２の上部電極２１から電気信号が入力される。この電気信号は、周波数が圧電体層２０と共振したときのみ通過する。このようにして、ＭＥＭＳ素子がＦＢＡＲフィルタ１８０として使用される。
以上のように、上記第１８の実施形態によれば、圧電体層２０を用いたアクチュエータ２２において、少なくとも圧電体層２０がほぼ平坦になっている。このため、振動に対して圧電体層２０の揺れが不均一となることを抑制できる。また、アクチュエータ２２の可動時に、圧電体層２０の段差部分にクラックが生じることも抑制できるため、歩留まりを向上することができる。その結果、ＭＥＭＳ素子の信頼性を向上させることができる。
尚、第１８の実施形態におけるＦＢＡＲフィルタ１８０のＭＥＭＳ素子は、例えば、次のように種々変更することも可能である。
図７９に示すように、ＦＢＡＲフィルタ１８０のＭＥＭＳ素子と同一基板１１上に、ＭＯＳトランジスタ４０を形成することも可能である。この場合、アクチュエータ２２の上部電極２１や下部電極１９の引き出し配線層１７３を空洞部３４の素子分離領域４３上に形成し、この引き出し配線層１７３とＭＯＳトランジスタ４０のゲート電極４５とを、同一の材料で同時に形成することができる。
また、図８０に示すように、ＦＢＡＲフィルタ１８０のＭＥＭＳ素子と同一基板１１上に、強誘電体メモリ１１０を形成することも可能である。この場合、アクチュエータ２２の各層１９，２０，２１と強誘電体キャパシタ１１５の各層１１２，１１３，１１４とを、同一の材料で同時に形成することができる。さらに、アクチュエータ２２の上部電極２１や下部電極１９の引き出し配線層１７３を空洞部３４の素子分離領域４３上に形成した場合は、この引き出し配線層１７３とＭＯＳトランジスタ４０のゲート電極４５とを、同一の材料で同時に形成することができる。
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、例えば以下のように種々に変形することが可能である。
（１）上記実施形態において、図８１に示すように、半導体基板１１の代わりに、基板２０１と埋め込み絶縁膜２０２と半導体層２０３とからなるＳＯＩ（Silicon On Insulator）基板２００を用いてもよい。この場合、埋め込み絶縁膜２０２とＳＴＩ領域（図示せず）とでＭＥＭＳ素子を囲むことで、アイソレーション特性を向上できるため、他の素子からのノイズ等の悪影響を抑制できる。
（２）上記実施形態において、半導体基板１１は、通常の抵抗率（例えば２０Ω・ｃｍ以下）を有するものでもよいが、５００Ω・ｃｍ以上の高い抵抗率を有するものが望ましい。
（３）上記実施形態において、例えば図５等では、上部電極２１の電圧Ｖ２を０Ｖから３Ｖに上げることで、アクチュエータ２２ａ，２２ｂを下方向に可動させていたが、アクチュエータの可動はこれに限定されない。例えば、電極１９，２１の電圧Ｖ１，Ｖ２を制御し、例えば可変容量３０の第２の電極層２７を構成する膜の内部応力等を利用して、アクチュエータを上方向に反るように可動させることも可能である。
（４）上記実施形態において、図８２に示すように、アクチュエータ２２ａ，２２ｂを支える絶縁膜１８を省略してもよい。この場合、アクチュエータ２２ａ，２２ｂの可動を向上させるために、第３の絶縁膜１８の代わりに、下部電極１９を上部電極２１よりも厚くしたり（図８３参照）、下部電極１９と上部電極２１とを異なる材料で形成したりするとよい。尚、絶縁膜１８を省略しない場合でも、下部電極１９を上部電極２１よりも厚くしたり、下部電極１９と上部電極２１とを異なる材料で形成したりしてもよい。
（５）上記実施形態において、第１の絶縁膜１４は、第１の電極層１３の酸化等から保護するため等に設けていたが、図８４に示すように省略することも可能である。尚、第１及び第２の電極層１３，２７間に絶縁膜１８（絶縁膜１４があってもよい）を設けておくことで、第１及び第２の電極層１３，２７の印加電圧値に幅を持たせることができるため、アクチュエータの制御性が向上する。
（６）アクチュエータは、圧電体層２０を下部電極１９及び上部電極２１で挟んだ、いわゆるユニモルフ構造であったが、いわゆるバイモルフ構造であってもよい。すなわち、図８５に示すように、アクチュエータ２２ａ，２２ｂは、下部電極２１１、圧電体層２１２、中部電極２１３、圧電体層２１４、上部電極２１５で構成し、下部電極２１１と上部電極２１５に対して電圧Ｖ１，Ｖ２をかけるとよい。この場合、いわゆるバイモルフ効果を用いることで、アクチュエータ２２ａ，２２ｂを低電圧で大きく駆動することが可能となる。
（７）上記実施形態において、非可動時、両もち梁及び片もち梁構造のどちらのアクチュエータも、平坦であることが望ましいが、必ずしも平坦であることに限定されない。
例えば、図８６及び図８７に示すように、非可動時、すなわちアクチュエータ２２，２２ａ，２２ｂの下部電極１９及び上部電極２１の電圧Ｖ１，Ｖ２の両方が例えば０Ｖのときに、アクチュエータ２２，２２ａ，２２ｂの可変容量３０側の端部が下方に沈んだ状態となっていてもよい。このように、非可動時、アクチュエータ２２，２２ａ，２２ｂが可動時の支点から下方に曲がり、可変容量３０の第１及び第２の電極層１３，２７間の距離ｄが溝１６の深さよりも短くなっていてもよい。
また、図８８及び図８９に示すように、非可動時、すなわちアクチュエータ２２，２２ａ，２２ｂの下部電極１９及び上部電極２１の電圧Ｖ１，Ｖ２の両方が例えば０Ｖのときに、アクチュエータ２２，２２ａ，２２ｂの可変容量３０側の端部が上方に反った状態となっていてもよい。このように、非可動時、アクチュエータ２２，２２ａ，２２ｂが可動時の支点から上方に曲がり、可変容量３０の第１及び第２の電極層１３，２７間の距離ｄが溝１６の深さよりも長くなっていてもよい。
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
本発明の第１の実施形態に係わるＭＥＭＳ素子を示す平面図。 図１のII-II線に沿ったＭＥＭＳ素子を示す断面図。 図１のIII-III線に沿ったＭＥＭＳ素子を示す断面図。 本発明の第１の実施形態に係るＭＥＭＳ素子を示す概略的な等価回路図。 図２のアクチュエータが可動した場合のＭＥＭＳ素子を示す断面図。 本発明の第１の実施形態に係るアクチュエータが可動した場合の可変容量の変化を示す図。 本発明の第１の実施形態に係わるＭＥＭＳ素子の製造工程を示す断面図。 図７に続く、本発明の第１の実施形態に係わるＭＥＭＳ素子の製造工程を示す断面図。 図８に続く、本発明の第１の実施形態に係わるＭＥＭＳ素子の製造工程を示す断面図。 図９に続く、本発明の第１の実施形態に係わるＭＥＭＳ素子の製造工程を示す断面図。 図１０に続く、本発明の第１の実施形態に係わるＭＥＭＳ素子の製造工程を示す断面図。 図１１に続く、本発明の第１の実施形態に係わるＭＥＭＳ素子の製造工程を示す断面図。 図１２に続く、本発明の第１の実施形態に係わるＭＥＭＳ素子の製造工程を示す断面図。 本発明の第２の実施形態に係わる半導体装置を示す断面図。 本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。 図１５に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。 図１６に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。 本発明の第３の実施形態に係わる半導体装置を示す断面図。 本発明の第４の実施形態に係わる半導体装置を示す断面図。 本発明の第５の実施形態に係る半導体装置を示す断面図。 本発明の第５の実施形態に係るＶＣＯ回路を示す回路図。 本発明の第６の実施形態に係る送受信装置を示す模式図。 本発明の第６の実施形態に係る本発明の第６の実施形態に係る送受信装置の整合回路の示す回路図。 本発明の第６の実施形態に係る可変容量の寄生抵抗についての説明図。 本発明の第７の実施形態に係るフィルタ回路を示す回路図。 本発明の第８の実施形態に係るＭＥＭＳ素子を示す平面図。 図２６のXXVII-XXVII線に沿ったＭＥＭＳ素子を示す断面図。 図２６のXXVIII-XXVIII線に沿ったＭＥＭＳ素子を示す断面図。 本発明の第９の実施形態に係るＭＥＭＳ素子を示す平面図。 図３０（ａ），（ｂ）は、図２９のXXX-XXX線に沿ったＭＥＭＳ素子を示す断面図。 図２９のXXXI-XXXI線に沿ったＭＥＭＳ素子を示す一部断面図。 本発明の第９の実施形態に係るＭＥＭＳ素子を示す概略的な等価回路図。 本発明の第１０の実施形態に係る半導体チップを示す構成図。 第１０の実施形態に係るトリミングシステムのテスト工程を示すフロー図。 本発明の第１１の実施形態に係る半導体チップを示す構成図。 第１１の実施形態に係るトリミングシステムのテスト工程を示すフロー図。 本発明の第１１の実施形態に係る半導体装置を示す断面図。 本発明の第１１の実施形態に係る半導体装置の変形例を示す断面図。 本発明の第１２の実施形態に係るＭＥＭＳ素子を示す平面図。 図３９のXL-XL線に沿ったＭＥＭＳ素子を示す断面図。 図３９のXLI-XLI線に沿ったＭＥＭＳ素子を示す断面図。 図４０のアクチュエータが可動した場合のＭＥＭＳ素子を示す断面図。 本発明の第１２の実施形態に係わるＭＥＭＳ素子の製造工程を示す断面図。 図４３に続く、本発明の第１２の実施形態に係わるＭＥＭＳ素子の製造工程を示す断面図。 図４４に続く、本発明の第１２の実施形態に係わるＭＥＭＳ素子の製造工程を示す断面図。 図４５に続く、本発明の第１２の実施形態に係わるＭＥＭＳ素子の製造工程を示す断面図。 図４６に続く、本発明の第１２の実施形態に係わるＭＥＭＳ素子の製造工程を示す断面図。 本発明の第１２の実施形態に係わるＭＥＭＳ素子とＭＯＳトランジスタとの混載構造を示す断面図。 本発明の第１２の実施形態に係わるＭＥＭＳ素子と強誘電体メモリとの混載構造を示す断面図。 本発明の第１３の実施形態に係るＭＥＭＳ素子を示す平面図。 図５０のLI-LI線に沿ったＭＥＭＳ素子を示す断面図。 図５０のLII-LII線に沿ったＭＥＭＳ素子を示す断面図。 本発明の第１３の実施形態に係わるＭＥＭＳ素子とＭＯＳトランジスタとの混載構造を示す断面図。 本発明の第１３の実施形態に係わるＭＥＭＳ素子と強誘電体メモリとの混載構造を示す断面図。 本発明の第１４の実施形態に係る可動前のＭＥＭＳ素子を示す断面図。 本発明の第１４の実施形態に係る可動時のＭＥＭＳ素子を示す断面図。 本発明の第１４の実施形態に係わるＭＥＭＳ素子とＭＯＳトランジスタとの混載構造を示す断面図。 本発明の第１４の実施形態に係わるＭＥＭＳ素子と強誘電体メモリとの混載構造を示す断面図。 本発明の第１５の実施形態に係るＭＥＭＳ素子を示す平面図。 図５９のLX-LX線に沿ったＭＥＭＳ素子を示す断面図。 図５９のLXI-LXI線に沿ったＭＥＭＳ素子を示す断面図。 図６２（ａ），（ｂ）は、本発明の第１５の実施形態に係るＭＥＭＳ素子の可動状態を示す図。 本発明の第１５の実施形態に係わるＭＥＭＳ素子とＭＯＳトランジスタとの混載構造を示す断面図。 本発明の第１５の実施形態に係わるＭＥＭＳ素子と強誘電体メモリとの混載構造を示す断面図。 本発明の第１５の実施形態に係るＭＥＭＳ素子の変形例を示す断面図。 本発明の第１６の実施形態に係るＭＥＭＳ素子を示す平面図。 図６６のLXVII-LXVII線に沿ったＭＥＭＳ素子を示す断面図。 図６６のLXVIII-LXVIII線に沿ったＭＥＭＳ素子を示す断面図。 本発明の第１６の実施形態に係わるＭＥＭＳ素子とＭＯＳトランジスタとの混載構造を示す断面図。 本発明の第１６の実施形態に係わるＭＥＭＳ素子と強誘電体メモリとの混載構造を示す断面図。 本発明の第１７の実施形態に係る変換子アレイからなるＭＥＭＳ素子を示す平面図。 本発明の第１７の実施形態に係るＭＥＭＳ素子を示す平面図。 図７２のLXXIII-LXXIII線に沿ったＭＥＭＳ素子を示す断面図。 本発明の第１７の実施形態に係るＭＥＭＳ素子の変形例を示す断面図。 本発明の第１７の実施形態に係わるＭＥＭＳ素子とＭＯＳトランジスタとの混載構造を示す断面図。 本発明の第１７の実施形態に係わるＭＥＭＳ素子と強誘電体メモリとの混載構造を示す断面図。 本発明の第１８の実施形態に係るＭＥＭＳ素子を示す平面図。 図７７のLXXVIII-LXXVIII線に沿ったＭＥＭＳ素子を示す断面図。 本発明の第１８の実施形態に係わるＭＥＭＳ素子とＭＯＳトランジスタとの混載構造を示す断面図。 本発明の第１８の実施形態に係わるＭＥＭＳ素子と強誘電体メモリとの混載構造を示す断面図。 本発明の各実施形態に係るＭＥＭＳ素子の変形例を示す断面図。 本発明の各実施形態に係るＭＥＭＳ素子の変形例を示す断面図。 本発明の各実施形態に係るＭＥＭＳ素子の変形例を示す断面図。 本発明の各実施形態に係るＭＥＭＳ素子の変形例を示す断面図。 本発明の各実施形態に係るＭＥＭＳ素子の変形例を示す断面図。 本発明の各実施形態に係るＭＥＭＳ素子の断面図であって、非可動時に両もち梁構造のアクチュエータが下方に歪んだ例を示す図。 本発明の各実施形態に係るＭＥＭＳ素子の断面図であって、非可動時に片もち梁構造のアクチュエータが下方に歪んだ例を示す図。 本発明の各実施形態に係るＭＥＭＳ素子の断面図であって、非可動時に両もち梁構造のアクチュエータが上方に歪んだ例を示す図。 本発明の各実施形態に係るＭＥＭＳ素子の断面図であって、非可動時に片もち梁構造のアクチュエータが上方に歪んだ例を示す図。
符号の説明
１１…半導体基板、１２…熱酸化膜、１３，１３ａ，１３ｂ…可変容量の下部電極、１４…第１の絶縁膜、１５…第２の絶縁膜、１６…溝、１７…犠牲層、１８…第３の絶縁膜、１９…アクチュエータの下部電極、２０…アクチュエータの圧電体層、２１…アクチュエータの上部電極、２２ａ，２２ｂ…アクチュエータ、２３…第４の絶縁膜、２４…配線溝、２５ａ，２５ｂ，２６ａ，２６ｂ，４９，５０ａ，５０ｂ…コンタクトホール、２７…可変容量の上部電極層２７’，２７ａ’，２７ｂ’…引き出し配線層、２８ａ，２８ｂ，２９ａ，２９ｂ，３５，３５ａ，３５ｂ，５１，５２ａ，５２ｂ，１１１，１１６，１１７，１１８，１５１，１７２…コンタクト、３０，３０ａ，３０ｂ…可変容量、３１ａ，３１ｂ，３２ａ，３２ｂ，５３，５４ａ，５４ｂ，９１，１１９，１２０，１５２，１７３…配線層、３３…開口部、３４…空洞部、４０…ＭＯＳトランジスタ、４１…Ｎウェル、４２…Ｐウェル、４３…素子分離領域、４４…ゲート絶縁膜、４５…ゲート電極、４６…ソース／ドレイン拡散層、４７，４８…側壁層、７０…抵抗素子、７１，８７…インダクタ、８０…整合回路、８１…アンテナ、８２…チューナ、８３…ＯＦＤＭ復調ＬＳＩ、８４…コントローラ、８５…ドライバＩＣ、８６…フィルタ回路、１００，１０５…半導体チップ、１０１…圧電型ＭＥＭＳ素子、１０２…ヒューズＲＯＭ、１０３…制御回路、１０４…入出力インターフェイス、１１０…強誘電体メモリ、１１２…強誘電体キャパシタの下部電極、１１３…強誘電体キャパシタの強誘電体膜、１１４…強誘電体キャパシタの上部電極、１１５…強誘電体キャパシタ、１３０ａ，１３０ｂ…スイッチ、１４０…ミラー、１５０…慣性センサ、１６０…圧力センサ、１７０…超音波変換子、１７１…変換子アレイ、１８０…ＦＢＡＲフィルタ、２００…ＳＯＩ基板。

Claims (5)

  1. サーフェイスＭＥＭＳ素子を有する半導体装置であって、
    第１の領域と第２の領域とを有する半導体基板と、
    前記第１の領域における前記半導体基板の上方に空間を設けて配置され、下部電極と上部電極とこれら下部電極及び上部電極に挟まれた圧電体層とを有し、前記下部電極、前記上部電極及び前記圧電体層のうち少なくとも前記圧電体層の全面がほぼ平坦であるアクチュエータと、
    前記第１の領域における前記半導体基板上に形成された第１の電極層と、前記第１の領域における前記半導体基板の上方に前記第１の電極層と対向して配置され、前記半導体基板と前記空間を設けて形成され、前記アクチュエータの可動に応じて動く第２の電極層とを有し、前記アクチュエータの可動に応じて前記第１及び第２の電極層間の距離が変化することで、前記第１及び第２の電極層間の容量を変化させる可変容量部と、
    前記第２の領域における前記半導体基板上に配置され、前記第１の電極層と同質の材料で形成されたゲート電極とソース／ドレイン拡散層とを有するトランジスタと、
    を具備することを特徴とする半導体装置。
  2. 前記第１の電極層は、前記第１の領域内の絶縁領域上に形成されていることを特徴とする請求項１記載の半導体装置。
  3. 前記第１及び第２の電極層間に絶縁膜が設けられていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２の領域内の前記ソース／ドレイン拡散層を囲んで第１導電型の第１のウエルが設けられていることを特徴とする請求項１〜３の何れかに記載の半導体装置。
  5. 前記第１のウエル領域を囲んで第２導電型の第２のウエル領域が設けられていることを特徴とする請求項４記載の半導体装置。
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