JP4627651B2

JP4627651B2 - 定電圧発生回路

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Publication number: JP4627651B2
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Inventors: 正彦人見; 雅士下鶴
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Description

この発明は、定電圧発生回路に関し、特に、電源電圧に基づいて所定の基準電圧を発生し、その基準電圧に基づいてレギュレート電圧を出力する定電圧発生回路に関する。

従来より、時計用ＩＣのように、消費電流が少ない、すなわち低電力であるという特性が求められるシステムでは、内部回路用の電源として、定電圧発生回路（レギュレータ）が用いられている。定電圧発生回路は、外部より供給された電源電圧を降圧して、レギュレート電圧を発生する。時計用ＩＣ等の内部回路は、このレギュレート電圧により駆動される。また、このような定電圧発生回路は、アナログ的なバイアス電源として用いられることもある。

図１６は、典型的な定電圧発生回路の構成を示す回路図である。図１６に示すように、定電圧発生回路は、電源電圧に基づいて基準電圧発生源（バンドギャップリファレンス型）１で基準電圧を発生し、差動アンプ２で電流増幅を行い、出力段３で所望の出力電圧となるように微調とフィードバック制御とを行う。電源電圧は、正の電源電位ＶＤＤと負の電源電位ＶＳＳとの電位差で与えられる。正の電源ライン５には正の電源電位ＶＤＤの電位が与えられており、負の電源ライン４には負の電源電位ＶＳＳの電位が与えられている。一般に、時計用ＩＣの場合には、正の電源電位ＶＤＤを接地電位とする負電源が用いられる。

基準電圧発生源１は、カレントミラー回路を構成する２個のＰチャネルのＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタとする）１１，１２および２個のＮチャネルのＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタとする）１３，１４と抵抗１５とを有する。第１のＰＭＯＳトランジスタ１１のソースは、抵抗１５の一端に接続されている。抵抗１５の他端は、正の電源ライン５に接続している。第１のＰＭＯＳトランジスタ１１のゲートは、第２のＰＭＯＳトランジスタ１２のゲートおよびドレインと、第２のＮＭＯＳトランジスタ１４のドレインとに接続されている。

第１のＰＭＯＳトランジスタ１１のドレインは、第１のＮＭＯＳトランジスタ１３のドレインおよびゲートと、第２のＮＭＯＳトランジスタ１４のゲートとに接続されている。第２のＰＭＯＳトランジスタ１２のソースは、正の電源ライン５に接続している。第１のＮＭＯＳトランジスタ１３のソースおよび第２のＮＭＯＳトランジスタ１４のソースは、負の電源ライン４に接続している。第２のＰＭＯＳトランジスタ１２のドレインと第２のＮＭＯＳトランジスタ１４のドレインとの接続ノードが、基準電圧発生源１の出力端子となり、ここから基準電圧として第１の電位ＲＥＦ１が出力される。

基準電圧発生源１の出力端子となるノードは、差動アンプ２の一方の入力端子と、出力段３とに接続されている。差動アンプ２の他方の入力端子および出力端子は、出力段３に接続されている。出力段３は、位相補償コンデンサ３１、出力ドライブ用の第３のＮＭＯＳトランジスタ３２、レギュレート電圧出力端子３５の電位（レギュレート電圧ＶＲＥＧ）に所定の電位差（ここでは、ＮＭＯＳトランジスタの正のしきい値Ｖｔｈ）を加算するための第４のＮＭＯＳトランジスタ３３、および定電流源となる第３のＰＭＯＳトランジスタ３４を有する。

差動アンプ２の出力端子は、位相補償コンデンサ３１を介して、レギュレート電圧出力端子３５と、第３のＮＭＯＳトランジスタ３２のドレインと、第４のＮＭＯＳトランジスタ３３のソースおよびバルクとに接続されている。また、差動アンプ２の出力端子は、第３のＮＭＯＳトランジスタ３２のゲートに接続されている。第３のＮＭＯＳトランジスタ３２のソースは、負の電源ライン４に接続されている。第４のＮＭＯＳトランジスタ３３のドレインおよびゲートは、差動アンプ２の前記他方の入力端子と、第３のＰＭＯＳトランジスタ３４のドレインとに接続されている。つまり、差動アンプ２の前記他方の入力端子には、第４のＮＭＯＳトランジスタ３３のドレインから出力される第２の電位ＲＥＦ２が印加される。

第３のＰＭＯＳトランジスタ３４のゲートは、基準電圧発生源１の出力端子となるノードに接続されている。つまり、第３のＰＭＯＳトランジスタ３４のゲートには、第１の電位ＲＥＦ１が印加される。第３のＰＭＯＳトランジスタ３４のソースは、正の電源ライン５に接続されている。以上のような構成により、差動アンプ２は、レギュレート電圧出力端子３５の電位を、第１の電位ＲＥＦ１に第４のＮＭＯＳトランジスタ３３の正のしきい値Ｖｔｈを加算した電位に保つように動作する。この動作がレギュレータ動作である。

図１６に示す定電圧発生回路の起動時の各部の電位変化を図１７に示す。図１７（ｂ）に示すように、電源が投入されて負の電源ライン４の電位が負の電源電位ＶＳＳになる（図１７（ａ））と、第１の電位ＲＥＦ１は、正の電源電位ＶＤＤから徐々に負の電源電位ＶＳＳ側へ変位し、電源投入時から期間Ｔ１が経過した後に、一定電位で安定する。また、図１７（ｃ）に示すように、第２の電位ＲＥＦ２は、一旦、負の電源電位ＶＳＳ側に引かれた後、第１の電位ＲＥＦ１の安定電位と同じ電位で安定する。第１の電位ＲＥＦ１と第２の電位ＲＥＦ２とが同じ電位で安定した状態になると、図１７（ｄ）に示すように、レギュレート電圧ＶＲＥＧが安定した電位となる。

レギュレート電圧ＶＲＥＧの電位が安定するまでの過渡期の動作を詳細に説明すると、次のようになる。電源投入直後では、位相補償コンデンサ３１と第３のＮＭＯＳトランジスタ３２とのゲート−バルク容量Ｃが無電荷状態である。そのため、レギュレート電圧ＶＲＥＧの電位には、ほぼ負の電源電位ＶＳＳが現れる（図１７（ｄ））。また、電源投入直後では、第３のＰＭＯＳトランジスタ３４のゲートバイアス（第１の電位ＲＥＦ１）が浅い。そのため、第３のＰＭＯＳトランジスタ３４の電流供給能力は僅かであり、位相補償コンデンサ３１と第３のＮＭＯＳトランジスタ３２とのゲート−バルク容量Ｃを急速に充電することができない。

従って、レギュレート電圧ＶＲＥＧがほぼ電源電圧となる期間Ｔ１が存在する。基準電圧発生源１の出力電位（第１の電位ＲＥＦ１）が安定して、第３のＰＭＯＳトランジスタ３４が所定の電流供給能力を得ると、位相補償コンデンサ３１と第３のＮＭＯＳトランジスタ３２とのゲート−バルク容量Ｃが充電される。それによって、レギュレート電圧ＶＲＥＧの電位が所望の電位となる。上述したように、図１６に示す構成の定電圧発生回路では、その起動性は、基準電圧発生源１の起動性に依存している。特に、低消費電流特性が要求される時計用ＩＣの場合には、基準電圧発生源１が、高抵抗の抵抗１５と、高インピーダンス化（チャネル長Ｌが大きい）されたＭＯＳトランジスタ１１，１２，１３，１４とにより構成されるため、動作電流が小さく、安定動作点に収束するまでの時間（期間Ｔ１）が長くなる。

この期間Ｔ１は、ＭＯＳトランジスタ１１，１２，１３，１４のしきい値Ｖｔｈ、環境温度および印加する負の電源電位ＶＳＳの値によっても変動するが、室温で数百ミリ秒程度であり、低温では数〜数十秒になることもある。従って、図１６に示す構成の定電圧発生回路を内部回路用の電源として用いる場合には、レギュレート電圧ＶＲＥＧがほぼ電源電圧と等しくなっているから起動時の消費電流が増大するという問題点がある。また、この定電圧発生回路をアナログ的なバイアス電源として用いる場合には、少なくとも期間Ｔ１においては適切なバイアス電圧を供給することができないため、誤動作の原因となるという問題点がある。

これらの問題点は、電源投入直後に基準電圧発生源１に流れる電流を一時的に増加させ、安定動作点への収束を加速させることによって解決することができる。そこで、本出願人は、先に、基準電圧発生源１の起動性を改善するための考案を提案している（例えば、特許文献１参照。）。この考案では、図１８に示すように、基準電圧発生源１の出力端子となる出力ノード１６と負の電源ライン４との間にコンデンサ１７が接続されている。電源投入時には、コンデンサ１７は、無電荷状態である。そのため、出力ノード１６は、強制的に負の電源電位ＶＳＳに引かれる。それによって、基準電圧発生源１に一時的に多くの電流が流れ、短時間で安定動作点に収束する。

登録実用新案第２５９４４７０号公報

しかしながら、その後、上記考案には、以下のような問題点のあることが判明した。例えば、太陽電池システムにより駆動されるソーラー時計のように、発電素子によって二次電池に蓄電された電源を用いてシステムを駆動する場合、発電量によって電源電圧が変動する。このようなシステムに上記考案を適用した場合、図１９に示すように、負の電源電位ＶＳＳが変動すると、コンデンサ１７の充電電圧が保持されるので、基準電圧発生源１の出力ノード１６の電位が電源変動に追従してしまう。そのため、電源変動に対する安定性が低い。一方、コンデンサ１７の容量を小さくすれば、電源変動の影響を緩和させることができるが、その場合には、起動性改善の効果が十分に得られない。

この発明は、上述した従来技術による問題点を解消するため、電源変動の影響がなく、かつ電源投入直後から安定したレギュレート電圧を出力することが可能な定電圧発生回路を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる定電圧発生回路は、電源電圧を降圧して得られたレギュレート電圧を出力する定電圧発生回路であって、電源電圧に基づいて、レギュレート電圧を生成するための基準電圧を発生する基準電圧発生源と、一方の入力端子に前記基準電圧発生源の出力電位が入力され、他方の入力端子に、レギュレート電圧出力端子の電位に所定の電位差を加算した電位が入力され、前記レギュレート電圧出力端子の電位を、前記２つの入力端子に入力される電位に基づいて一定に保つように動作する差動アンプと、電源投入直後の一定期間、前記基準電圧発生源の出力端子の電流量が増えるように前記基準電圧発生源の出力電位を制御する基準電圧制御手段と、を備えることを特徴とする。

請求項２の発明にかかる定電圧発生回路は、請求項１に記載の発明において、前記基準電圧制御手段は、前記基準電圧発生源の出力端子を差動アンプの前記他方の入力端子に接続可能なスイッチ手段を含むことを特徴とする。

請求項３の発明にかかる定電圧発生回路は、請求項２に記載の発明において、前記基準電圧制御手段は、電源投入直後の一定期間だけ前記スイッチ手段を閉状態にするスイッチ制御手段をさらに有することを特徴とする。

請求項４の発明にかかる定電圧発生回路は、請求項１に記載の発明において、前記基準電圧制御手段は、前記基準電圧発生源の出力端子を負の電源ラインに接続可能なことを特徴とする。

請求項５の発明にかかる定電圧発生回路は、請求項１に記載の発明において、前記基準電圧制御手段は、前記基準電圧発生源の出力端子を定電圧発生回路の出力に接続可能なことを特徴とする。

請求項６の発明にかかる定電圧発生回路は、請求項１に記載の発明において、前記基準電圧制御手段は、前記基準電圧発生源の出力電位に基づいてオン状態とオフ状態との切り替えが制御されるＮチャネルのトランジスタを含むことを特徴とする。

請求項７の発明にかかる定電圧発生回路は、請求項１に記載の発明において、前記基準電圧制御手段は、差動アンプの前記他方の入力端子に入力される電位に基づいてオン状態とオフ状態との切り替えが制御されるＰチャネルのトランジスタを含むことを特徴とする。

請求項８の発明にかかる定電圧発生回路は、請求項１〜７のいずれか１つに記載の発明において、前記基準電圧発生源は、カレントミラー回路を含み、前記基準電圧制御手段は、前記カレントミラー回路を構成するトランジスタのゲートの電位を制御して前記カレントミラー回路に流れる電流量が増えるようにすることを特徴とする。

上記の構成によれば、電源投入直後の一定期間、差動アンプの２つの入力端子を短絡することによって、直ちに所望の安定したレギュレート電圧が出力されるとともに、基準電圧発生源に含まれるカレントミラー回路に流れる電流量が増えるので、短時間で基準電圧発生源の出力電位が所望の電位に安定する。また、基準電圧発生源の出力端子と負の電源ラインとの間にコンデンサが接続されないので、基準電圧発生源の出力が電源変動の影響を受けずに済む。従って、レギュレート電圧が安定する。

本発明にかかる定電圧発生回路によれば、電源変動の影響を受けることなく、電源投入直後から安定したレギュレート電圧を出力することができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる定電圧発生回路の好適な実施の形態を詳細に説明する。特に限定しないが、ここでは、図１６に示す典型的な定電圧発生回路に本発明を適用した例について説明する。従って、以下の各実施の形態において、図１６に示す構成と同一の構成については、同一の符号を付して説明を省略する。

実施の形態１．
図１は、実施の形態１の定電圧発生回路の構成を示す回路図である。図１に示すように、実施の形態１は、従来同様の定電圧発生回路にスイッチ手段６１と、スイッチ手段６１の開閉制御を行うスイッチ制御手段６２とを設けたものである。スイッチ手段６１は、基準電圧発生源１のカレントミラー回路を構成する第１および第２のＰＭＯＳトランジスタ１１，１２の各ゲート、すなわち基準電圧発生源１の出力端子となる出力ノード１６と、負の電源ライン４との間に接続されている。

スイッチ制御手段６２は、電源投入直後に瞬間的にスイッチ手段６１を閉（オン）状態にする制御信号を出力する。それによって、スイッチ手段６１は、電源投入直後の一定期間だけ閉状態となり、その後、開（オフ）状態となる。スイッチ手段６１は、例えば、ＭＯＳトランジスタにより構成される。スイッチ制御手段６２の構成については、後述する。

図２は、図１に示す定電圧発生回路の起動時の各部の電位変化を示す波形図である。図２（ｂ）に示すように、スイッチ制御手段６２の出力電位は、電源が投入されて負の電源ライン４の電位が負の電源電位ＶＳＳになる（図２（ａ））と同時に、スイッチ手段６１を閉状態にする電位（図示例では、正の電源電位ＶＤＤ）となる。その後、一定期間、例えば、システムクロックの１パルス分のような極めて短い期間が経過した後に、スイッチ制御手段６２の出力電位は、スイッチ手段６１を開状態にする電位（図示例では、負の電源電位ＶＳＳ）となる。

図２（ｃ）に示すように、第１の電位ＲＥＦ１は、スイッチ制御手段６２の出力電位の変化に応じて、電源投入直後に、一時的に負の電源電位ＶＳＳ側に引かれる。それによって、スイッチ手段６１が閉状態となる。スイッチ手段６１が閉じている間、第１のＰＭＯＳトランジスタ１１のゲート電位および第２のＰＭＯＳトランジスタ１２のゲート電位が負の電源電位ＶＳＳ側に引かれるので、カレントミラー回路に流れる電流量が増える。その後、スイッチ制御手段６２の出力電位がスイッチ手段６１を開状態にする電位に変位する。これ以降、スイッチ手段６１は開状態となる。それによって、第１の電位ＲＥＦ１は、徐々に正の電源電位ＶＤＤ側へ変位し、電源投入から期間Ｔ２が経過した後に、一定電位で安定する。期間Ｔ２には、スイッチ手段６１が閉（オン）状態の時間も含まれる。しかしながら、この時間は前述の通り極めて短いために、第１の電位ＲＥＦ１が安定する時間には影響しない。

同様に、第２の電位ＲＥＦ２は、図２（ｄ）に示すように、一旦、負の電源電位ＶＳＳ側に引かれた後、徐々に正の電源電位ＶＤＤ側へ変位し、期間Ｔ２の経過後に、第１の電位ＲＥＦ１の安定電位と同じ電位で安定する。第１の電位ＲＥＦ１と第２の電位ＲＥＦ２とが同じ電位で安定した状態になると、図２（ｅ）に示すように、レギュレート電圧ＶＲＥＧが安定した電位となる。つまり、レギュレート電圧ＶＲＥＧは、電源投入後、期間Ｔ２が経過した時点で安定する。この期間Ｔ２は、従来の期間Ｔ１に比べて極めて短く、例えば、室温で１ミリ秒程度であり、この値は低温でもほとんど変化しない。

上述したように、電源投入直後の一定期間、第１のＰＭＯＳトランジスタ１１のゲート電位および第２のＰＭＯＳトランジスタ１２のゲート電位は、スイッチ手段６１およびスイッチ制御手段６２により制御される。従って、スイッチ手段６１およびスイッチ制御手段６２は、ゲート制御手段としての機能を有する。また、スイッチ手段６１とスイッチ制御手段６２とは、電源投入直後の一定期間、基準電圧発生源１の出力端子となる出力ノード１６を負の電源ライン４に接続するので、基準電圧制御手段としての機能を有する。

図３は、スイッチ制御手段６２の第１の例を示す回路図である。図３に示すように、この第１の例は、抵抗６３、コンデンサ６４およびインバータ６５により構成されている。抵抗６３とコンデンサ６４とは、正の電源電位ＶＤＤと負の電源電位ＶＳＳとの間に、直列に接続されている。インバータ６５の入力端子は、抵抗６３とコンデンサ６４との接続ノード６６に接続されている。インバータ６５の出力端子６７からは、スイッチ手段６１の開閉を制御する制御信号が出力される。

図４は、図３に示すスイッチ制御手段６２の起動時の電位変化を示す波形図である。図４（ｂ）に示すように、接続ノード６６の電位は、電源が投入されて負の電源ライン４の電位が負の電源電位ＶＳＳになる（図４（ａ））と同時に、負の電源電位ＶＳＳとなる。その後、接続ノード６６の電位は、徐々に正の電源電位ＶＤＤ側へ変位する。

図４（ｃ）に示すように、インバータ６５の出力端子６７の電位は、電源投入後、接続ノード６６の電位が電源電圧の２分の１（ＶＳＳ／２）に達するまでは正の電源電位ＶＤＤであり、接続ノード６６の電位が電源電圧の２分の１（ＶＳＳ／２）よりも正の電源電位ＶＤＤ側になると、負の電源電位ＶＳＳになる。スイッチ手段６１は、電源投入から、インバータ６５の出力端子６７の電位が正の電源電位ＶＤＤから負の電源電位ＶＳＳに反転するまでの期間Ｔ３の間、閉状態となる。

図５は、スイッチ制御手段６２の第２の例を示す回路図である。図５に示すように、この第２の例は、発振回路６８、発振停止検出回路６９、バッファ７０、抵抗７１、コンデンサ７２、インバータ７３およびノア回路７４により構成されている。発振回路６８は、このスイッチ制御手段６２を含むシステムのクロック信号７５を出力する。発振停止検出回路６９は、発振回路６８に接続されており、発振回路６８からのクロック信号７５の出力が停止したこと、換言すれば、発振回路６８が発振していることを検出する。

バッファ７０の入力端子は、発振停止検出回路６９に接続されている。バッファ７０の出力端子７６は、ノア回路７４の一方の入力端子に接続されている。また、バッファ７０の出力端子７６は、抵抗７１の一端に接続されている。抵抗７１の他端は、インバータ７３の入力端子に接続されている。抵抗７１とインバータ７３との接続ノード７７と、負の電源電位ＶＳＳとの間には、コンデンサ７２が接続されている。インバータ７３の出力端子は、ノア回路７４のもう一方の入力端子に接続されている。ノア回路７４の出力端子７８からは、スイッチ手段６１の開閉を制御する制御信号が出力される。

図６は、図５に示すスイッチ制御手段６２の起動時の電位変化を示す波形図である。図６（ｂ）に示すように、発振回路６８は、電源が投入されて負の電源ライン４の電位が負の電源電位ＶＳＳになった（図６（ａ））後、しばらくしてから発振を開始し、クロック信号７５を出力する。図６（ｃ）に示すように、クロック信号７５が出力されると、発振停止検出回路６９から出力される検出信号の電位が反転し、バッファ７０の出力端子７６の電位が正の電源電位ＶＤＤから負の電源電位ＶＳＳになる。

抵抗７１およびコンデンサ７２により遅延回路が構成されているため、図６（ｄ）に示すように、抵抗７１とインバータ７３（コンデンサ７２）との接続ノード７７の電位は、バッファ７０の出力端子７６の電位変化から遅れて、正の電源電位ＶＤＤから徐々に負の電源電位ＶＳＳへ変位する。図６（ｅ）に示すように、ノア回路７４の出力端子７８の電位は、電源投入後に負の電源電位ＶＳＳとなる。その後、発振回路６８の発振が開始され、抵抗７１とインバータ７３との接続ノード７７の電位が負の電源電位ＶＳＳ側に引かれ始めると同時に、ノア回路７４の出力端子７８の電位は、正の電源電位ＶＤＤとなる。

そして、ノア回路７４の出力端子７８の電位は、接続ノード７７の電位が電源電圧の２分の１（ＶＳＳ／２）に達するまでは正の電源電位ＶＤＤのままであり、接続ノード７７の電位が電源電圧の２分の１（ＶＳＳ／２）よりも負の電源電位ＶＳＳ側になると、負の電源電位ＶＳＳになる。つまり、スイッチ制御手段６２からワンショットのパルスが発生する。スイッチ手段６１は、このワンショットのパルスが発生している期間Ｔ４の間、閉状態となる。

実施の形態２．
図７は、実施の形態２の定電圧発生回路の構成を示す回路図である。図７に示すように、実施の形態２は、実施の形態１と同様のスイッチ手段６１を第１および第２のＰＭＯＳトランジスタ１１，１２の各ゲート（出力ノード１６）とレギュレート電圧出力端子３５との間に設け、実施の形態１と同様のスイッチ制御手段６２によりスイッチ手段６１の開閉制御を行うものである。図７に示す定電圧発生回路の起動時の各部の電位変化は、実施の形態１と同じであり、その波形図は図２に示す通りである。

実施の形態２では、実施の形態１と同様に、スイッチ手段６１およびスイッチ制御手段６２は、ゲート制御手段としての機能を有する。また、スイッチ手段６１とスイッチ制御手段６２とは、電源投入直後の一定期間、基準電圧発生源１の出力端子となる出力ノード１６をレギュレート電圧出力端子３５に接続するので、基準電圧制御手段としての機能を有する。実施の形態２には、スイッチ手段６１をＭＯＳトランジスタで構成した場合に、そのＭＯＳトランジスタがオフ状態であるときのリーク電流が実施の形態１よりも少ないという利点がある。その理由は、レギュレート電圧ＶＲＥＧが負の電源電位ＶＳＳよりも低いので、安定状態、すなわち、そのＭＯＳトランジスタがオフ状態であるときのリーク電流が少ないためである。

実施の形態３．
図８は、実施の形態３の定電圧発生回路の構成を示す回路図である。図８に示すように、実施の形態３は、実施の形態１と同様のスイッチ手段６１を差動アンプ２の二つの入力端子の間に設け、実施の形態１と同様のスイッチ制御手段６２によりスイッチ手段６１の開閉制御を行うものである。

図９は、図８に示す定電圧発生回路の起動時の各部の電位変化を示す波形図である。図９（ｂ）に示すように、スイッチ制御手段６２の出力電位は、電源が投入されて負の電源ライン４の電位が負の電源電位ＶＳＳになる（図９（ａ））と同時に、スイッチ手段６１を閉状態にする電位（図示例では、正の電源電位ＶＤＤ）となる。その後、一定期間、例えば、システムクロックの１パルス分のような極めて短い期間が経過した後に、スイッチ制御手段６２の出力電位は、スイッチ手段６１を開状態にする電位（図示例では、負の電源電位ＶＳＳ）となる。

図９（ｃ）に示すように、第１の電位ＲＥＦ１は、電源投入直後に、第２の電位ＲＥＦ２に引かれる。それによって、カレントミラー回路に流れる電流量が増える。そして、第１の電位ＲＥＦ１は、正の電源電位ＶＤＤから負の電源電位ＶＳＳ側に急速に変位して、電源投入から期間Ｔ５が経過した後に、一定電位で安定する。一方、図９（ｄ）に示すように、第２の電位ＲＥＦ２は、電源投入直後に、一旦、負の電源電位ＶＳＳ側に引かれた後、急速に正の電源電位ＶＤＤ側へ変位し、期間Ｔ５の経過後に、第１の電位ＲＥＦ１の安定電位と同じ電位で安定する。スイッチ手段６１は、電源投入から期間Ｔ５が経過するまでは閉状態となり、期間Ｔ５の経過後は開状態となる。

第１の電位ＲＥＦ１と第２の電位ＲＥＦ２とが同じ電位で安定した状態になると、図９（ｅ）に示すように、レギュレート電圧ＶＲＥＧが安定した電位となる。つまり、レギュレート電圧ＶＲＥＧは、電源投入後、期間Ｔ５が経過した時点で安定する。この期間Ｔ５は、従来の期間Ｔ１に比べて極めて短く、例えば、室温で１ミリ秒程度であり、この値は、低温でもほとんど変化しない。

実施の形態３では、実施の形態１と同様に、スイッチ手段６１およびスイッチ制御手段６２は、ゲート制御手段としての機能を有する。また、スイッチ手段６１とスイッチ制御手段６２とは、電源投入直後の一定期間、基準電圧発生源１の出力端子となる出力ノード１６を差動アンプ２の、第２の電位ＲＥＦ２が入力される入力端子に接続するので、基準電圧制御手段としての機能を有する。

実施の形態４．
図１０は、実施の形態４の定電圧発生回路の構成を示す回路図である。図１０に示すように、実施の形態４は、実施の形態１と同様のスイッチ手段６１を第１および第２のＮＭＯＳトランジスタ１３，１４の各ゲート（基準電圧発生源１の前記出力ノード１６と対をなすもう一つの出力ノード１８）と正の電源ライン５との間に設け、実施の形態１と同様のスイッチ制御手段６２によりスイッチ手段６１の開閉制御を行うものである。実施の形態４では、電源投入直後に、基準電圧発生源１のもう一つの出力ノード１８が、一時的に正の電源電位ＶＤＤ側に引かれるので、第１および第２のＮＭＯＳトランジスタ１３，１４がオン状態となり、カレントミラー回路に流れる電流量が増える。

従って、図１０に示す定電圧発生回路の起動時の各部の電位変化は、実施の形態１と同じであり、その波形図は図２に示す通りである。実施の形態４では、実施の形態１と同様に、スイッチ手段６１およびスイッチ制御手段６２は、ゲート制御手段としての機能を有する。また、スイッチ手段６１とスイッチ制御手段６２とは、電源投入直後の一定期間、基準電圧発生源１のもう一方の出力ノード１８を正の電源ライン５に接続するので、基準電圧制御手段としての機能を有する。

実施の形態５．
図１１は、実施の形態５の定電圧発生回路の構成を示す回路図である。図１１に示すように、実施の形態５は、実施の形態３において、スイッチ手段６１をＮＭＯＳトランジスタ８１で構成し、このＮＭＯＳトランジスタ８１のオン状態とオフ状態との切り替えを定電圧発生回路内の信号により制御するようにしたものである。従って、実施の形態５では、スイッチ制御手段６２は設けられていない。

ＮＭＯＳトランジスタ８１のゲートおよびドレインは、基準電圧発生源１の出力ノード１６に接続されている。ＮＭＯＳトランジスタ８１のソースおよびバルクは、差動アンプ２の前記他方の入力端子に接続されている。つまり、ＮＭＯＳトランジスタ８１のゲートおよびドレインには、第１の電位ＲＥＦ１が印加され、そのソースおよびバルクには、第２の電位ＲＥＦ２が印加される。

図１２は、図１１に示す定電圧発生回路の起動時の各部の電位変化を示す波形図である。図１２（ａ）に示すように、電源が投入されて負の電源ライン４の電位が負の電源電位ＶＳＳになった時点では、図１２（ｂ）および（ｃ）に示すように、第１の電位ＲＥＦ１と第２の電位ＲＥＦ２とには電位差が存在する。この電位差がある間、ＮＭＯＳトランジスタ８１がオン状態となり、第１の電位ＲＥＦ１が第２の電位ＲＥＦ２に引き下げられるので、カレントミラー回路に流れる電流量が増える。

そして、第１の電位ＲＥＦ１と第２の電位ＲＥＦ２とが同じ電位で安定した状態になると、図１２（ｄ）に示すように、レギュレート電圧ＶＲＥＧが安定した電位となる。この安定状態になるまでに要する時間は、従来の期間Ｔ１に比べて極めて短く、例えば、室温で１ミリ秒程度であり、低温で１０ミリ秒程度である。また、安定状態になると、第１の電位ＲＥＦ１と第２の電位ＲＥＦ２とが同電位になるので、ＮＭＯＳトランジスタ８１はオフ状態となる。従って、貫通電流が流れたり、レギュレート電圧ＶＲＥＧに影響を及ぼすなどの不都合は、一切ない。

実施の形態５では、電源投入直後の一定期間、第１のＰＭＯＳトランジスタ１１のゲート電位および第２のＰＭＯＳトランジスタ１２のゲート電位は、ＮＭＯＳトランジスタ８１により制御される。従って、ＮＭＯＳトランジスタ８１は、ゲート制御手段としての機能を有する。また、ＮＭＯＳトランジスタ８１は、電源投入直後の一定期間、基準電圧発生源１の出力端子となる出力ノード１６を差動アンプ２の、第２の電位ＲＥＦ２が入力される入力端子に接続するので、基準電圧制御手段としての機能を有する。

実施の形態６．
図１３は、実施の形態６の定電圧発生回路の構成を示す回路図である。図１３に示すように、実施の形態６は、実施の形態３において、スイッチ手段６１をＰＭＯＳトランジスタ８２で構成し、このＰＭＯＳトランジスタ８２のオン状態とオフ状態との切り替えを定電圧発生回路内の信号により制御するようにしたものである。従って、実施の形態６では、スイッチ制御手段６２は設けられていない。

ＰＭＯＳトランジスタ８２のソースは、基準電圧発生源１の出力ノード１６に接続されている。ＰＭＯＳトランジスタ８２のゲートおよびドレインは、差動アンプ２の前記他方の入力端子に接続されている。バルクは、正の電源ライン５もしくは基準電圧発生源１の出力ノード１６のどちらかに接続する。つまり、ＰＭＯＳトランジスタ８２のソースには、第１の電位ＲＥＦ１が印加され、そのゲートおよびドレインには、第２の電位ＲＥＦ２が印加され、そのバルクには、正の電源電位ＶＤＤもしくは第１の電位ＲＥＦ１が印加される。バルクを正の電源ライン５に接続し、ＶＤＤの電位にした場合、起動後は、ＰＭＯＳトランジスタ８２にバックゲートがかかるので、このトランジスタはＯＮしにくくなる。ＰＭＯＳトランジスタ８２は、電源投入直後の一定期間のみオンさせたいので、役目を終えた起動後にオンしにくくなって都合がよい。後述する実施の形態７および８におけるＰＭＯＳトランジスタ８３、８４においても同様である。図１３に示す定電圧発生回路の起動時の各部の電位変化は、実施の形態５と同じであり、その波形図は図１２に示す通りである。

実施の形態６では、電源投入直後の一定期間、第１のＰＭＯＳトランジスタ１１のゲート電位および第２のＰＭＯＳトランジスタ１２のゲート電位は、ＰＭＯＳトランジスタ８２により制御される。従って、ＰＭＯＳトランジスタ８２は、ゲート制御手段としての機能を有する。また、ＰＭＯＳトランジスタ８２は、電源投入直後の一定期間、基準電圧発生源１の出力端子となる出力ノード１６を差動アンプ２の、第２の電位ＲＥＦ２が入力される入力端子に接続するので、基準電圧制御手段としての機能を有する。

実施の形態７．
図１４は、実施の形態７の定電圧発生回路の構成を示す回路図である。図１４に示すように、実施の形態７は、実施の形態１において、スイッチ手段６１をＰＭＯＳトランジスタ８３で構成し、このＰＭＯＳトランジスタ８３のオン状態とオフ状態との切り替えを定電圧発生回路内の信号により制御するようにしたものである。従って、実施の形態７では、スイッチ制御手段６２は設けられていない。

ＰＭＯＳトランジスタ８３のソース、ゲートおよびドレインは、それぞれ、基準電圧発生源１の出力ノード１６、差動アンプ２の前記他方の入力端子および負の電源ライン４に接続されている。なお、バルクは、正の電源ライン５もしくは基準電圧発生源１の出力ノード１６のどちらかに接続する。つまり、ＰＭＯＳトランジスタ８３のソースには、第１の電位ＲＥＦ１が印加され、そのゲートには、第２の電位ＲＥＦ２が印加され、そのドレインには、負の電源電位ＶＳＳが印加され、そのバルクには、正の電源電位ＶＤＤもしくは第１の電位ＲＥＦ１が印加される。図１４に示す定電圧発生回路の起動時の各部の電位変化は、実施の形態５と同じであり、その波形図は図１２に示す通りである。

実施の形態７では、電源投入直後の一定期間、第１のＰＭＯＳトランジスタ１１のゲート電位および第２のＰＭＯＳトランジスタ１２のゲート電位は、ＰＭＯＳトランジスタ８３により制御される。従って、ＰＭＯＳトランジスタ８３は、ゲート制御手段としての機能を有する。また、ＰＭＯＳトランジスタ８３は、電源投入直後の一定期間、基準電圧発生源１の出力端子となる出力ノード１６を負の電源ライン４に接続するので、基準電圧制御手段としての機能を有する。実施の形態７には、スイッチ手段６１がＮＭＯＳトランジスタで構成されている場合に比べて、システムに接続される負荷への過電流などによって電源電圧に変動があった場合でも、その変動が第１の電位ＲＥＦ１に伝達されにくいという利点がある。

実施の形態８．
図１５は、実施の形態８の定電圧発生回路の構成を示す回路図である。図１５に示すように、実施の形態８は、実施の形態２において、スイッチ手段６１をＰＭＯＳトランジスタ８４で構成し、このＰＭＯＳトランジスタ８４のオン状態とオフ状態との切り替えを定電圧発生回路内の信号により制御するようにしたものである。従って、実施の形態８では、スイッチ制御手段６２は設けられていない。

ＰＭＯＳトランジスタ８４のソース、ゲートおよびドレインは、それぞれ、基準電圧発生源１の出力ノード１６、差動アンプ２の前記他方の入力端子およびレギュレート電圧出力端子３５に接続されている。バルクは、正の電源ライン５もしくは基準電圧発生源１の出力ノード１６のどちらかに接続する。つまり、ＰＭＯＳトランジスタ８４のソースには、第１の電位ＲＥＦ１が印加され、そのゲートには、第２の電位ＲＥＦ２が印加され、そのドレインには、レギュレート電圧ＶＲＥＧの電位が印加され、そのバルクには、正の電源電位ＶＤＤもしくは第１の電位ＲＥＦ１が印加される。図１５に示す定電圧発生回路の起動時の各部の電位変化は、実施の形態５と同じであり、その波形図は図１２に示す通りである。

実施の形態８では、電源投入直後の一定期間、第１のＰＭＯＳトランジスタ１１のゲート電位および第２のＰＭＯＳトランジスタ１２のゲート電位は、ＰＭＯＳトランジスタ８４により制御される。従って、ＰＭＯＳトランジスタ８４は、ゲート制御手段としての機能を有する。また、ＰＭＯＳトランジスタ８４は、電源投入直後の一定期間、基準電圧発生源１の出力端子となる出力ノード１６をレギュレート電圧出力端子３５に接続するので、基準電圧制御手段としての機能を有する。実施の形態８には、レギュレート電圧ＶＲＥＧが負の電源電位ＶＳＳよりも低いので、安定状態、すなわちＰＭＯＳトランジスタ８４がオフ状態であるときのＰＭＯＳトランジスタ８４のリーク電流が、実施の形態７のＰＭＯＳトランジスタ８３のリーク電流よりも少ないという利点がある。

以上説明したように、各実施の形態によれば、電源を投入した後、短時間で基準電圧発生源１の出力電位ＲＥＦ１が所望の電位で安定するので、直ちに所望の安定したレギュレート電圧ＶＲＥＧが出力されるという効果を奏する。また、基準電圧発生源１の出力端子となる出力ノード１６と負の電源ライン４との間にコンデンサが接続されないので、基準電圧発生源１の出力が電源変動の影響を受けずに済む。従って、レギュレート電圧ＶＲＥＧが安定するという効果を奏する。また、各実施の形態は、電源電圧が例えば３Ｖ程度であり、その半分程度のレギュレート電圧ＶＲＥＧで駆動される、低消費電力の小型電子機器の定電圧発生回路として有効であり、例えば時計に内蔵される定電圧発生回路に用いられる。

以上において、本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、定電圧発生回路の基本的な構成は、図１６に示す構成に限らない。スイッチ手段６１は、ＭＯＳトランジスタに限らない。また、スイッチ制御手段６２は、図３〜図６に示す構成に限らない。

以上のように、本発明にかかる定電圧発生回路は、電源電圧を降圧したレギュレート電圧で駆動される小型電子機器に有用であり、特に、例えばソーラー時計を含む時計全般に適している。

実施の形態１の定電圧発生回路の構成を示す回路図である。図１に示す定電圧発生回路の起動時の電位変化を示す波形図である。スイッチ制御手段の第１の例を示す回路図である。図３に示すスイッチ制御手段の起動時の電位変化を示す波形図である。スイッチ制御手段の第２の例を示す回路図である。図５に示すスイッチ制御手段の起動時の電位変化を示す波形図である。実施の形態２の定電圧発生回路の構成を示す回路図である。実施の形態３の定電圧発生回路の構成を示す回路図である。図８に示す定電圧発生回路の起動時の電位変化を示す波形図である。実施の形態４の定電圧発生回路の構成を示す回路図である。実施の形態５の定電圧発生回路の構成を示す回路図である。図１１に示す定電圧発生回路の起動時の電位変化を示す波形図である。実施の形態６の定電圧発生回路の構成を示す回路図である。実施の形態７の定電圧発生回路の構成を示す回路図である。実施の形態８の定電圧発生回路の構成を示す回路図である。典型的な定電圧発生回路の構成を示す回路図である。図１６に示す定電圧発生回路の起動時の電位変化を示す波形図である。従来の起動性を改善した基準電圧発生源の構成を示す回路図である。図１８に示す基準電圧発生源の出力ノードの電位変化を示す波形図である。

符号の説明

ＶＤＤ正の電源電位
ＶＲＥＧレギュレート電圧
ＶＳＳ負の電源電位
１基準電圧発生源
２差動アンプ
４負の電源ライン
５正の電源ライン
１１，１２，１３，１４カレントミラー回路を構成するトランジスタ
１６基準電圧発生源の出力端子となる出力ノード
３５レギュレート電圧出力端子
６１スイッチ手段、ゲート制御手段、基準電圧制御手段
６２スイッチ制御手段、ゲート制御手段、基準電圧制御手段
８１，８２，８３，８４スイッチ手段となるトランジスタ

Claims

電源電圧を降圧して得られたレギュレート電圧を出力する定電圧発生回路であって、
電源電圧に基づいて、レギュレート電圧を生成するための基準電圧を発生する基準電圧発生源と、
一方の入力端子に前記基準電圧発生源の出力電位が入力され、他方の入力端子に、レギュレート電圧出力端子の電位に所定の電位差を加算した電位が入力され、前記レギュレート電圧出力端子の電位を、前記２つの入力端子に入力される電位に基づいて一定に保つように動作する差動アンプと、
電源投入直後の一定期間、前記基準電圧発生源の出力端子の電流量が増えるように前記基準電圧発生源の出力電位を制御する基準電圧制御手段と、
を備えることを特徴とする定電圧発生回路。
前記基準電圧制御手段は、前記基準電圧発生源の出力端子を差動アンプの前記他方の入力端子に接続可能なスイッチ手段を含むことを特徴とする請求項１に記載の定電圧発生回路。
前記基準電圧制御手段は、電源投入直後の一定期間だけ前記スイッチ手段を閉状態にするスイッチ制御手段をさらに有することを特徴とする請求項２に記載の定電圧発生回路。
前記基準電圧制御手段は、前記基準電圧発生源の出力端子を負の電源ラインに接続可能なことを特徴とする請求項１に記載の定電圧発生回路。
前記基準電圧制御手段は、前記基準電圧発生源の出力端子を定電圧発生回路の出力に接続可能なことを特徴とする請求項１に記載の定電圧発生回路。
前記基準電圧制御手段は、前記基準電圧発生源の出力電位に基づいてオン状態とオフ状態との切り替えが制御されるＮチャネルのトランジスタを含むことを特徴とする請求項１に記載の定電圧発生回路。
前記基準電圧制御手段は、差動アンプの前記他方の入力端子に入力される電位に基づいてオン状態とオフ状態との切り替えが制御されるＰチャネルのトランジスタを含むことを特徴とする請求項１に記載の定電圧発生回路。
前記基準電圧発生源は、カレントミラー回路を含み、
前記基準電圧制御手段は、前記カレントミラー回路を構成するトランジスタのゲートの電位を制御して前記カレントミラー回路に流れる電流量が増えるようにすることを特徴とする請求項１〜７のいずれか１つに記載の定電圧発生回路。