JP4685727B2 - Television camera - Google Patents
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Description
本発明は、テレビジョンカメラシステムに係わり、特に１つの撮像素子から複数のテレビフォーマットの信号を出力するマルチフォーマットカメラに関するものである。 The present invention relates to a television camera system, and more particularly to a multi-format camera that outputs a plurality of television format signals from one image sensor.
従来、１つの映像信号から複数のテレビジョンフォーマットに変換する場合、複数のフォーマット変換回路を用意しておく技術が開示されている。（例えば、特許文献１参照。）。
前述の従来技術には、１つの映像信号からフォーマット変換する場合、フォーマット毎にフォーマット変換回路を用意しておく必要があった。 In the above-described prior art, when format conversion is performed from one video signal, it is necessary to prepare a format conversion circuit for each format.
本発明の目的は、１つの映像信号から簡単な回路構成でフォーマット変換を行うことである。 An object of the present invention is to perform format conversion from a single video signal with a simple circuit configuration.
本発明のテレビジョンカメラ装置は、１つの撮像素子から出力される信号から所定フォーマットの映像信号を生成して出力するテレビジョンカメラ装置において、少なくとも撮像素子の所定範囲の画素から映像信号を読み出す読み出し手段と、読み出し手段から出力される映像信号を所定フォーマットの映像信号に変換するフォーマット変換手段を備えたことを特徴とする。 The television camera device of the present invention is a television camera device that generates and outputs a video signal in a predetermined format from a signal output from one image sensor, and reads out the video signal from at least pixels in a predetermined range of the image sensor. And a format conversion means for converting the video signal output from the reading means into a video signal of a predetermined format.
本発明によれば、１つの撮像素子から出力された映像信号の画角をあまり変えずにフォーマット変換を容易にすることができる。 According to the present invention, format conversion can be facilitated without changing much the angle of view of the video signal output from one image sensor.
以下、本発明による撮像装置の一実施例について図１と図２を用いて説明する。 Hereinafter, an embodiment of an imaging apparatus according to the present invention will be described with reference to FIGS.
図１は本発明の一実施例の撮像装置を示すブロック図である。 FIG. 1 is a block diagram showing an imaging apparatus according to an embodiment of the present invention.
図１において、１は撮像装置、２は入射光を結像するレンズ部、３はレンズ部２から入射した光を電気信号に変換する撮像部、４は撮像部３から出力された信号から雑音を除去するＣＤＳ（Correlated Double Sampling）部、５はＣＤＳ部４から出力された信号の利得を調整するアンプ部、６はアンプ部５から出力されたアナログ信号をデジタル信号の信号Ａに変換するＡ／Ｄ変換部（Analog Digital Converter）、７は所定の映像フォーマットに変換するフォーマット変換部、８はフォーマット変換部７から出力された信号Ｂに種々の画像処理を施す映像信号処理部、９は映像信号処理部８から出力された信号を所定方式の映像信号に変換して出力する映像信号出力部、１０は撮像部３の駆動を行うための駆動部、１１は撮像装置１内の各部を制御するＣＰＵ（Central Processing Unit）である。また、ＣＰＵ１１は信号Ｃでフォーマット変換部７の制御を行う。１２はフォーマット変換するためのフォーマット変換係数等の各種データを記憶するメモリ部である。 In FIG. 1, 1 is an imaging device, 2 is a lens unit that forms incident light, 3 is an imaging unit that converts light incident from the lens unit 2 into an electrical signal, and 4 is noise from a signal output from the imaging unit 3. A CDS (Correlated Double Sampling) section 5 for removing noise, an amplifier section 5 for adjusting the gain of the signal output from the CDS section 4, and an A section for converting the analog signal output from the amplifier section 5 into a digital signal A. / D converter (Analog Digital Converter), 7 is a format converter for converting to a predetermined video format, 8 is a video signal processor for performing various image processing on the signal B output from the format converter 7, and 9 is a video A video signal output unit that converts a signal output from the signal processing unit 8 into a predetermined format video signal and outputs the video signal, 10 is a drive unit for driving the imaging unit 3, and 11 controls each unit in the imaging device 1. CP to do It is a (Central Processing Unit). Further, the CPU 11 controls the format conversion unit 7 with the signal C. A memory unit 12 stores various data such as a format conversion coefficient for format conversion.
映像信号出力部９から出力される
図２は図１のフォーマット変換部７の詳細内容を示すブロック図である。
FIG. 2 output from the video signal output unit 9 is a block diagram showing the detailed contents of the format conversion unit 7 of FIG.
図２において、７０１，７０２，７０４，７１１はデジタル映像信号を切替える切替部であり、７０５−１〜７０５−３と７０６−１〜７０６−３は走査線１本分（１Ｈ）のデジタル映像信号を記憶させるためのメモリ部である。７０５−１〜７０５−３と７０６−１〜７０６−３のメモリ部は、例えばＦＩＦＯ（First In First Out ）メモリである。７１２は入力される信号Ｃに従って、信号ａ、信号ｂ、信号ｃ、信号ｄ、信号ｅ、信号ｆ、信号ｇを出力する制御部である。７０７−１〜７０７−３と７０８−１〜７０８−３は入力されたデジタル映像信号と制御部７１２から出力される信号ｅを乗算する乗算部である。７０９は乗算部７０７−１〜７０７−３から出力される信号を加算する加算部である。７１０は乗算部７０８−１〜７０８−３から出力される信号を加算する加算部である。 In FIG. 2, reference numerals 701, 702, 704, and 711 denote switching units for switching digital video signals, and 705-1 to 705-3 and 706-1 to 706-3 are digital video signals for one scanning line (1H). It is a memory part for memorizing. The memory units 705-1 to 705-3 and 706-1 to 706-3 are, for example, FIFO (First In First Out) memories. A control unit 712 outputs a signal a, a signal b, a signal c, a signal d, a signal e, a signal f, and a signal g according to the input signal C. Reference numerals 707-1 to 707-3 and 708-1 to 708-3 denote multiplication units that multiply the input digital video signal by the signal e output from the control unit 712. Reference numeral 709 denotes an adder that adds signals output from the multipliers 707-1 to 707-3. Reference numeral 710 denotes an adder that adds signals output from the multipliers 708-1 to 708-3.
次に、本発明の一実施例の動作を図１で説明する。 Next, the operation of one embodiment of the present invention will be described with reference to FIG.
撮像装置１の撮像部３はレンズ部２で光電変換部に結像された入射光を光電変換してＣＤＳ部４に出力する。ＣＤＳ部４は撮像部３から出力された信号から雑音を除去してアンプ部５に出力する。アンプ部５はＣＤＳ４から出力された信号をＣＰＵ１１から出力される利得制御信号に従って増幅してＡ／Ｄ変換部６に出力する。Ａ／Ｄ変換部６はアンプ部５から出力されたアナログ信号を例えば１０ビットのデジタル信号に変換してフォーマット変換部７に信号Ａを出力する。フォーマット変換部７は撮像部３から出力された信号を所定のフォーマットに変換して映像信号処理部８に信号Ｂを出力する。映像信号処理部８はフォーマット変換部７から出力された信号Ｂに種々の画像処理を施して映像信号出力部９に出力する。映像信号出力部９は映像信号処理部８から出力された信号を所定方式、例えば、アナログ映像信号やＨＤ−ＳＤＩ信号等に変換して出力する。ＣＰＵ１１は撮像装置１の外部から入力される制御信号に従ってフォーマット変換部７を制御するための信号Ｃを出力する。撮像装置１の外部から入力される制御信号は、映像信号出力の映像フォーマットと出力する形式を指定する。 The imaging unit 3 of the imaging apparatus 1 photoelectrically converts incident light imaged on the photoelectric conversion unit by the lens unit 2 and outputs the incident light to the CDS unit 4. The CDS unit 4 removes noise from the signal output from the imaging unit 3 and outputs it to the amplifier unit 5. The amplifier 5 amplifies the signal output from the CDS 4 according to the gain control signal output from the CPU 11 and outputs the amplified signal to the A / D converter 6. The A / D conversion unit 6 converts the analog signal output from the amplifier unit 5 into, for example, a 10-bit digital signal and outputs the signal A to the format conversion unit 7. The format conversion unit 7 converts the signal output from the imaging unit 3 into a predetermined format and outputs the signal B to the video signal processing unit 8. The video signal processing unit 8 performs various image processing on the signal B output from the format conversion unit 7 and outputs it to the video signal output unit 9. The video signal output unit 9 converts the signal output from the video signal processing unit 8 into a predetermined method, for example, an analog video signal or an HD-SDI signal, and outputs the converted signal. The CPU 11 outputs a signal C for controlling the format conversion unit 7 in accordance with a control signal input from the outside of the imaging device 1. The control signal input from the outside of the imaging apparatus 1 specifies the video format of the video signal output and the output format.
ＣＰＵ１１は駆動部１０へ撮像部３から出力する映像信号の読み出し範囲を指示する。駆動部１０はＣＰＵ１１から出力される制御信号に従って撮像部３を駆動するための信号を出力する。 The CPU 11 instructs the drive unit 10 to read out a video signal output from the imaging unit 3. The drive unit 10 outputs a signal for driving the imaging unit 3 in accordance with a control signal output from the CPU 11.
さらに本発明の概略について図３を用いて説明する。図３は本発明の一実施例を説明するための図である。 Further, the outline of the present invention will be described with reference to FIG. FIG. 3 is a diagram for explaining an embodiment of the present invention.
撮像部３の撮像範囲は水平（Ｈ：Horizontal）が１３５０画素、垂直（Ｖ：Vertical）が１０５０画素である。撮像部３は駆動部１０から出力される駆動信号により所定範囲の画素から映像信号を読み出し出力する。撮像素子の所定範囲の画素から映像信号を読み出す部分読み出しは周知の技術である。 The imaging range of the imaging unit 3 is 1350 pixels for horizontal (H) and 1050 pixels for vertical (V). The imaging unit 3 reads out and outputs a video signal from pixels within a predetermined range by a drive signal output from the drive unit 10. Partial readout for reading out video signals from pixels within a predetermined range of the image sensor is a well-known technique.
本一実施例では、撮像部３から２つのモードの読み出しを行う。第１のモードはＨＤＴＶ（High Definition TeleVision）モードである水平１２８０画素、垂直７２０画素の範囲の映像信号を読み出し、出力する。第２のモードはフォーマット変換を行ない易い水平１２９６画素、垂直７２９画素の範囲の映像信号を読み出し、出力する。第２のモードにおける撮像素子の有効画素数に対する画素使用率は９７％となる。図３の画素配置の説明に示すように水平方向は１，２，３，４，・・・，１２９５，１２９６、垂直方向はＨＤ１，ＨＤ２，・・・，ＨＤ７２９とする。フォーマット変換部７はＣＰＵ１１の指示に従い入力されたＨＤＴＶモードの映像信号を出力、あるいはＳＤＴＶ（Standard Definition TeleVision）モードの映像信号に変換して出力する。ＳＤＴＶモードは水平７２０画素、垂直４８６画素の映像信号である。 In this embodiment, two modes are read from the imaging unit 3. The first mode is an HDTV (High Definition TeleVision) mode, which reads and outputs a video signal in a range of horizontal 1280 pixels and vertical 720 pixels. In the second mode, a video signal in a range of 1296 pixels in the horizontal direction and 729 pixels in the vertical direction, which is easy to perform format conversion, is read and output. The pixel usage rate with respect to the number of effective pixels of the image sensor in the second mode is 97%. 3, the horizontal direction is 1, 2, 3, 4,..., 1295, 1296, and the vertical direction is HD1, HD2,. The format conversion unit 7 outputs an HDTV mode video signal input in accordance with an instruction from the CPU 11 or converts it into an SDTV (Standard Definition TeleVision) mode video signal and outputs it. The SDTV mode is a video signal of horizontal 720 pixels and vertical 486 pixels.
本発明の一実施例の詳細な動作について図１から図７を用いて説明する。図４はメモリ部１２に記憶してあるメモリテーブルであり、図５は水平画素数変換部７０３の動作を説明するための図であり、図６は垂直画素数変換の動作を説明するための図であり、図７はフォーマット変換部７が第２のモードの映像信号からＳＤＴＶモードの映像信号に変換する動作を説明するためのタイミングチャートである。 The detailed operation of one embodiment of the present invention will be described with reference to FIGS. 4 is a memory table stored in the memory unit 12, FIG. 5 is a diagram for explaining the operation of the horizontal pixel number conversion unit 703, and FIG. 6 is a diagram for explaining the operation of the vertical pixel number conversion. FIG. 7 is a timing chart for explaining the operation of the format converter 7 for converting the video signal in the second mode into the video signal in the SDTV mode.
図４のメモリテーブルについて説明する。撮像部３は第２のモードで動作させているため、撮像部３からは第２のモードの映像信号が出力される。第２のモードの映像信号をＳＤＴＶモードの映像信号に変換するためにフォーマット変換係数が必要となる。水平有効画素数１２９６をフォーマット変換係数５／９で変換すると水平有効画素数が７２０となり、垂直有効画素数７２９をフォーマット変換係数２／３で変換すると垂直有効画素数が４８６となり、アスペクトは１６：９のまま変換せず、走査方式はプログレッシブからインターレースに変換する。ＨＤＴＶモードのクロック周波数は７４．２５ＭＨｚであるが、垂直同期周波数が６０Ｈｚより１％低い５９．９４Ｈｚのため、撮像部３のクロック周波数も１％低い７４．１８ＭＨｚとなる。クロック周波数７４．１８ＭＨｚをフォーマット変換係数９１／５００で変換するとクロック周波数が１３．５ＭＨｚとなる。水平同期周波数４７．２１６ｋＨｚをフォーマット変換係数１／３で変換すると１５．７３４ｋＨｚとなり、垂直同期周波数は５９．９４Ｈｚのまま変換せず、水平ブランキング期間を画素換算で２７５を１３８に変更し、垂直ブランキング期間を画素換算で５８．７１４８３１を３９に変更し、垂直映像期間１５．４４０ｍｓは後述のリセットで１５．４４４に変換し、１フィールドのクロック数１２３７５００をフォーマット変換係数９１／５００で変換すると１フィールドのクロック数は２２５２２５となる。このようなフォーマット変換係数をメモリ部１２に記憶してある。 The memory table of FIG. 4 will be described. Since the imaging unit 3 is operated in the second mode, the video signal in the second mode is output from the imaging unit 3. A format conversion coefficient is required to convert the video signal in the second mode into the video signal in the SDTV mode. When the horizontal effective pixel number 1296 is converted with the format conversion coefficient 5/9, the horizontal effective pixel number is 720, and when the vertical effective pixel number 729 is converted with the format conversion coefficient 2/3, the vertical effective pixel number is 486, and the aspect ratio is 16: 9 is not converted, and the scanning method is converted from progressive to interlaced. The clock frequency in the HDTV mode is 74.25 MHz, but since the vertical synchronization frequency is 59.94 Hz which is 1% lower than 60 Hz, the clock frequency of the imaging unit 3 is also 74.18 MHz which is 1% lower. When the clock frequency 74.18 MHz is converted by the format conversion coefficient 91/500, the clock frequency becomes 13.5 MHz. When the horizontal synchronization frequency 47.216 kHz is converted by the format conversion coefficient 1/3, it becomes 15.734 kHz, the vertical synchronization frequency remains 59.94 Hz, conversion is not performed, and the horizontal blanking period is changed to 138 by converting the horizontal blanking period to 138. When the blanking period is changed from 58.714831 to 39 in terms of pixels, the vertical video period 15.440 ms is converted to 15.444 by a reset described later, and the number of clocks 1237500 in one field is converted by the format conversion coefficient 91/500. The number of clocks in one field is 225225. Such format conversion coefficients are stored in the memory unit 12.
図１のＣＰＵ１１はメモリ部１２から第２のモードであるのデータを読み出し、駆動部１０に第２のモードの駆動信号を出力するよう指示する。駆動部１０はＣＰＵ１１の指示に従い第２のモードの駆動信号を撮像部３に出力する。撮像部３は水平１２９６画素、垂直７２９画素の範囲の映像信号を読み出し、ＣＤＳ部４に出力する。ＣＤＳ部４は撮像部３から出力された信号から雑音を除去してアンプ部５に出力する。アンプ部５はＣＤＳ４から出力された信号をＣＰＵ１１から出力される利得制御信号に従って増幅してＡ／Ｄ変換部６に出力する。Ａ／Ｄ変換部６はアンプ部５から出力されたアナログ信号を例えば１０ビットのデジタル信号に変換してフォーマット変換部７に信号Ａを出力する。 The CPU 11 in FIG. 1 reads the data in the second mode from the memory unit 12 and instructs the driving unit 10 to output the driving signal in the second mode. The drive unit 10 outputs a drive signal for the second mode to the imaging unit 3 in accordance with an instruction from the CPU 11. The imaging unit 3 reads out a video signal in a range of horizontal 1296 pixels and vertical 729 pixels and outputs it to the CDS unit 4. The CDS unit 4 removes noise from the signal output from the imaging unit 3 and outputs it to the amplifier unit 5. The amplifier 5 amplifies the signal output from the CDS 4 according to the gain control signal output from the CPU 11 and outputs the amplified signal to the A / D converter 6. The A / D conversion unit 6 converts the analog signal output from the amplifier unit 5 into, for example, a 10-bit digital signal and outputs the signal A to the format conversion unit 7.
フォーマット変換部７の映像フォーマット変換について図５から図７を用いて説明する。フォーマット変換部７において、入力されたＨＤＴＶモードの映像信号をそのまま出力する場合は、切替部７０１と切替部７０２を介して出力する。第２のモードからＳＤＴＶモードへの映像フォーマット変換する場合は、メモリ部１２に記憶してあるフォーマット変換係数を使用する。 The video format conversion of the format conversion unit 7 will be described with reference to FIGS. When the format converter 7 outputs the input video signal in the HDTV mode as it is, it outputs it via the switching unit 701 and the switching unit 702. When converting the video format from the second mode to the SDTV mode, the format conversion coefficient stored in the memory unit 12 is used.
フォーマット変換部７の水平画素数変換部７０３の動作の一実施例を図５で説明する。水平画素数変換部７０３は、入力された映像信号ＨＤ１から１画素分の時間を遅延した映像信号ＨＤ１”を生成し、メモリ部１２に記憶してある水平有効画素数のフォーマット変換係数の５／９を用いてＨＤＴＶモードの９画素から５画素に変換する。映像信号ＨＤ１と映像信号ＨＤ１”から映像信号ＨＤ１’の生成について説明する。映像信号ＨＤ１”の画素信号１は変換せずに映像信号ＨＤ１’の画素信号１’とし、映像信号ＨＤ１”の画素信号２と映像信号ＨＤ１の画素信号３をレベルの単純平均して映像信号ＨＤ１’の画素信号２’とし、映像信号ＨＤ１”の画素信号４と映像信号ＨＤ１の画素信号５をレベルの単純平均して映像信号ＨＤ１’の画素信号３’とし、映像信号ＨＤ１”の画素信号６と映像信号ＨＤ１の画素信号７をレベルの単純平均して映像信号ＨＤ１’の画素信号４’とし、映像信号ＨＤ１”の画素信号８と映像信号ＨＤ１の画素信号９をレベルの単純平均して映像信号ＨＤ１’の画素信号５’とし、この処理を１２９６画素まで繰り返し行うと、変換後の画素数が７２０となる。 An example of the operation of the horizontal pixel number conversion unit 703 of the format conversion unit 7 will be described with reference to FIG. The horizontal pixel number conversion unit 703 generates a video signal HD1 ″ delayed by one pixel time from the input video signal HD1 and stores the format conversion coefficient 5/5 of the horizontal effective pixel number stored in the memory unit 12. 9 is converted from 9 pixels in the HDTV mode to 5 pixels.Generation of the video signal HD1 ′ from the video signal HD1 and the video signal HD1 ″ will be described. The pixel signal 1 of the video signal HD1 ″ is not converted into the pixel signal 1 ′ of the video signal HD1 ′, and the pixel signal 2 of the video signal HD1 ″ and the pixel signal 3 of the video signal HD1 are simply averaged in level. The pixel signal 2 of the video signal HD1 ″ and the pixel signal 5 of the video signal HD1 are simply averaged to obtain the pixel signal 3 ′ of the video signal HD1 ′ and the pixel signal 6 of the video signal HD1 ″. The pixel signal 7 of the video signal HD1 is simply averaged to obtain the pixel signal 4 ′ of the video signal HD1 ′, and the pixel signal 8 of the video signal HD1 ″ and the pixel signal 9 of the video signal HD1 are simply averaged of the level to obtain the video. When the pixel signal 5 ′ of the signal HD1 ′ is used and this process is repeated up to 1296 pixels, the number of converted pixels is 720.
フォーマット変換部７の垂直画素数変換の一実施例の動作を図２、図６、図７で説明する。 The operation of the embodiment of the vertical conversion of the number of pixels of the format conversion unit 7 will be described with reference to FIGS.
図２の水平画素数変換部７０３から出力された映像信号ＨＤ１’は切替部７０４を介してメモリ部７０５−１に書き込み、映像信号ＨＤ２’はメモリ部７０５−２に書き込み、映像信号ＨＤ３’はメモリ部７０５−３に書き込む。また、水平画素数変換部７０３から出力された映像信号ＨＤ４’は切替部７０４を介してメモリ部７０６−１に書き込み、映像信号ＨＤ５’はメモリ部７０６−２に書き込み、映像信号ＨＤ６’はメモリ部７０６−３に書き込む。メモリ部７０５−１〜３と、メモリ部７０６−１〜３の書き込みクロック周波数は７４．１８ＭＨｚである。映像信号ＨＤ１’、映像信号ＨＤ２’、映像信号ＨＤ３’を同時化するため、メモリ部７０５−１〜３の読み出しは同時に行う。読み出しクロック周波数は１３．５ＭＨｚである。メモリ部７０５−１〜３から読み出した映像信号ＨＤ１’、映像信号ＨＤ２’、映像信号ＨＤ３’を加重平均するため、図６に示すようにメモリ部７０５−１から読み出した映像信号ＨＤ１’は乗算部７０７−１で例えば０．２倍して加算部７０９に入力する。メモリ部７０５−２から読み出した映像信号ＨＤ２’は乗算部７０７−２で例えば０．６倍して加算部７０９に入力する。メモリ部７０５−３から読み出した映像信号ＨＤ３’は乗算部７０７−３で例えば０．２倍して加算部７０９に入力する。加算部７０９からは映像信号ＳＤ１を出力する。メモリ部７０６−１〜３から読み出した映像信号ＨＤ４’、映像信号ＨＤ５’、映像信号ＨＤ６’を加重平均するため、図６に示すようにメモリ部７０６−１から読み出した映像信号ＨＤ４’は乗算部７０８−１で例えば０．２倍して加算部７１０に入力する。メモリ部７０６−２から読み出した映像信号ＨＤ５’は乗算部７０８−２で例えば０．６倍して加算部７１０に入力する。メモリ部７０６−３から読み出した映像信号ＨＤ６’は乗算部７０８−３で例えば０．２倍して加算部７１０に入力する。加算部７１０からは映像信号ＳＤ２を出力する。 The video signal HD1 ′ output from the horizontal pixel number conversion unit 703 in FIG. 2 is written to the memory unit 705-1 via the switching unit 704, the video signal HD2 ′ is written to the memory unit 705-2, and the video signal HD3 ′ is Write to the memory unit 705-3. Also, the video signal HD4 ′ output from the horizontal pixel number conversion unit 703 is written into the memory unit 706-1 via the switching unit 704, the video signal HD5 ′ is written into the memory unit 706-2, and the video signal HD6 ′ is stored in the memory. Part 706-3. The write clock frequency of the memory units 705-1 to 705-3 and the memory units 706-1 to 706-3 is 74.18 MHz. In order to synchronize the video signal HD1 ', the video signal HD2', and the video signal HD3 ', the memory units 705-1 to 705-3 are simultaneously read. The read clock frequency is 13.5 MHz. In order to perform weighted averaging of the video signal HD1 ′, the video signal HD2 ′, and the video signal HD3 ′ read from the memory units 705-1 to 705-3, the video signal HD1 ′ read from the memory unit 705-1 is multiplied as shown in FIG. In the unit 707-1, for example, it is multiplied by 0.2 and input to the adding unit 709. The video signal HD2 'read from the memory unit 705-2 is multiplied by, for example, 0.6 by the multiplication unit 707-2 and input to the addition unit 709. The video signal HD 3 ′ read from the memory unit 705-3 is multiplied by, for example, 0.2 by the multiplication unit 707-3 and input to the addition unit 709. The adder 709 outputs a video signal SD1. In order to perform weighted averaging of the video signal HD4 ′, the video signal HD5 ′, and the video signal HD6 ′ read from the memory units 706-1 to 706-3, the video signal HD4 ′ read from the memory unit 706-1 is multiplied as shown in FIG. In unit 708-1, for example, it is multiplied by 0.2 and input to addition unit 710. The video signal HD5 ′ read from the memory unit 706-2 is multiplied by, for example, 0.6 by the multiplication unit 708-2 and input to the addition unit 710. The video signal HD 6 ′ read from the memory unit 706-3 is multiplied by, for example, 0.2 by the multiplication unit 708-3 and input to the addition unit 710. The adder 710 outputs a video signal SD2.
図７はフォーマット変換部７の垂直画素数変換の一実施例の動作を１フィールドにわたり説明するためのタイミングチャートである。 FIG. 7 is a timing chart for explaining the operation of one embodiment of the vertical pixel number conversion of the format conversion unit 7 over one field.
第２のモードである信号Ａの水平同期期間は２１．１７９μｓであるため、３走査線期間は６３．５３８μｓとなり、ＳＤＴＶモードの水平同期期間６３．５５６μｓとは差があるが、メモリ部７０５−１〜３とメモリ部７０６−１〜３の書き込みと読み出しを制御することにより水平同期期間の変換は容易である。信号ＡのＨＤ１からＨＤ７２９は垂直映像期間１５．４４０ｍｓであり、ＨＤ３７０からＨＤ７８７は垂直ブランキング期間である。図４で示しているように垂直ブランキング画素数が、第２のモードでは５８．７１４８３１と端数が生じている。ＳＤＴＶモードに変換時は、垂直ブランキング画素数の端数を取り除くため、垂直同期期間が１６．６８３ｍｓで信号Ａを生成している全回路を強制リセットする。このようにして、ＳＤＴＶモードの１フィールド期間を１６．６８３ｍｓ（５９．９４Ｈｚ）にすることができる。ＳＤＴＶモードの信号ＢのＳＤ１からＳＤ２４３は垂直映像期間１５．４４４ｍｓであり、ＳＤ２４４からＳＤ２６２．５は垂直ブランキング期間である。 Since the horizontal synchronization period of the signal A in the second mode is 21.179 μs, the three scanning line periods are 63.538 μs, which is different from the horizontal synchronization period 63.556 μs in the SDTV mode, but the memory unit 705- 1 to 3 and the memory units 706 to 1 to 3 are controlled to control the horizontal synchronization period. Signals HD1 to HD729 have a vertical video period of 15.440 ms, and HD370 to HD787 have a vertical blanking period. As shown in FIG. 4, the number of vertical blanking pixels is 58.14831 in the second mode. When converting to the SDTV mode, in order to remove the fraction of the number of vertical blanking pixels, all circuits that generate the signal A with a vertical synchronization period of 16.683 ms are forcibly reset. In this way, one field period of the SDTV mode can be 16.683 ms (59.94 Hz). SD1 to SD243 of the signal B in the SDTV mode is the vertical video period 15.444 ms, and SD244 to SD262.5 are the vertical blanking period.
このように第２のモードのデジタル映像信号からＳＤＴＶモードのデジタル映像信号へは容易に変換することができる。 In this manner, the digital video signal in the second mode can be easily converted into the digital video signal in the SDTV mode.
次に他の一実施例のフォーマット変換部７の動作を図８から図１０を用いて説明する。図８は図１のフォーマット変換部７の他の一実施例の詳細内容を示すブロック図であり、図９は図８の動作を説明するためのタイミングチャートであり、図１０は図８の水平画素数変換を説明するための図である。 Next, the operation of the format conversion unit 7 according to another embodiment will be described with reference to FIGS. FIG. 8 is a block diagram showing the detailed contents of another embodiment of the format converter 7 of FIG. 1, FIG. 9 is a timing chart for explaining the operation of FIG. 8, and FIG. 10 is a horizontal diagram of FIG. It is a figure for demonstrating pixel number conversion.
図８において、７２８は入力される信号Ｃに従って、信号ｈ、信号ｉ、信号ｊ、信号ｋ、信号ｍ、信号ｎを出力する制御部である。７２０はデジタル映像信号を切替える切替部であり、７２１−１〜７２１−３はデジタル映像信号を走査線１本分（１Ｈ）遅延させるためのメモリ部である。７２１−１〜７２１−３のメモリ部は、例えばＦＩＦＯ（First In First Out ）メモリである。７２２−１〜７２２−４は入力されたデジタル映像信号と制御部７２８から出力される信号ｉを乗算する乗算部である。７２３は乗算部７２２−１〜７２２−４から出力されるデジタル映像信号を加算する加算部である。７２４−１〜７２４−５は１画素分遅延させる遅延部であり、７２５−１〜７２５−６は入力されたデジタル映像信号と制御部７２８から出力される信号ｋを乗算する乗算部である。７２６は乗算部７２５−１〜７２５−６から出力されるデジタル映像信号を加算する加算部である。７２７は走査線１本分（１Ｈ）のデジタル映像信号を記憶させるためのメモリ部である。メモリ部７２７は、例えばＦＩＦＯ（First In First Out ）メモリである。 In FIG. 8, reference numeral 728 denotes a control unit that outputs a signal h, a signal i, a signal j, a signal k, a signal m, and a signal n in accordance with an input signal C. Reference numeral 720 denotes a switching unit that switches digital video signals, and reference numerals 721-1 to 721-3 denote memory units for delaying the digital video signal by one scanning line (1H). The memory units 721-1 to 721-3 are, for example, FIFO (First In First Out) memories. Reference numerals 722-1 to 722-4 denote multiplication units that multiply the input digital video signal and the signal i output from the control unit 728. Reference numeral 723 denotes an adder that adds the digital video signals output from the multipliers 722-1 to 722-4. Reference numerals 724-1 to 724-5 are delay units that delay one pixel, and reference numerals 725-1 to 725-6 are multiplication units that multiply the input digital video signal and the signal k output from the control unit 728. Reference numeral 726 denotes an adder that adds the digital video signals output from the multipliers 725-1 to 725-6. Reference numeral 727 denotes a memory unit for storing a digital video signal for one scanning line (1H). The memory unit 727 is, for example, a FIFO (First In First Out) memory.
フォーマット変換部７の他の一実施例の詳細な動作を図８、図９、図１０で説明する。 The detailed operation of another embodiment of the format converter 7 will be described with reference to FIGS.
図８のフォーマット変換部７に入力された信号Ａは、メモリ部７２１−１と乗算部７２２−１に入力される。メモリ部７２１−１はデジタル映像信号を走査線１本分（１Ｈ）遅延させメモリ部７２１−２と乗算部７２２−２に出力する。メモリ部７２１−２はデジタル映像信号を走査線１本分（１Ｈ）遅延させメモリ部７２１−３と乗算部７２２−３に出力する。メモリ部７２１−３はデジタル映像信号を走査線１本分（１Ｈ）遅延させ乗算部７２２−４に出力する。乗算部７２２−１は信号Ａと信号ｉを乗算して加算部７２３に出力する。乗算部７２２−２はメモリ部７２１−１から出力された信号と信号ｉを乗算して加算部７２３に出力する。乗算部７２２−３はメモリ部７２１−２から出力された信号と信号ｉを乗算して加算部７２３に出力する。乗算部７２２−４はメモリ部７２１−３から出力された信号と信号ｉを乗算して加算部７２３に出力する。加算部７２３は乗算部７２２−１〜７２２−４から出力された信号を加算する。この動作の一実施例を図８と図９を用いて説明する。 The signal A input to the format conversion unit 7 in FIG. 8 is input to the memory unit 721-1 and the multiplication unit 722-1. The memory unit 721-1 delays the digital video signal by one scanning line (1H) and outputs it to the memory unit 721-2 and the multiplier 722-2. The memory unit 721-2 delays the digital video signal by one scanning line (1H) and outputs it to the memory unit 721-3 and the multiplication unit 722-3. The memory unit 721-3 delays the digital video signal by one scanning line (1H) and outputs it to the multiplication unit 722-4. Multiplier 722-1 multiplies signal A and signal i and outputs the result to adder 723. The multiplier 722-2 multiplies the signal output from the memory unit 721-1 by the signal i and outputs the result to the adder 723. Multiplier 722-3 multiplies signal i output from memory unit 721-2 and signal i and outputs the result to adder 723. The multiplier 722-4 multiplies the signal output from the memory unit 721-3 by the signal i and outputs the result to the adder 723. The adder 723 adds the signals output from the multipliers 722-1 to 722-4. An example of this operation will be described with reference to FIGS.
図９の加算部７２３出力の映像信号ＨＤ１’は、映像信号ＨＤ１〜ＨＤ４を加重平均した信号である。映像信号ＨＤ１’は、信号Ａの映像信号ＨＤ４を乗算部７２２−１で所定値と乗算した値と、メモリ部７２１−１出力の映像信号ＨＤ３を乗算部７２２−２で所定値と乗算した値と、メモリ部７２１−２出力の映像信号ＨＤ２を乗算部７２２−３で所定値と乗算した値と、メモリ部７２１−３出力の映像信号ＨＤ１を乗算部７２２−４で所定値と乗算した値を加算部７２３で加算して生成する。次に加算部７２３出力の映像信号ＨＤ２’は、映像信号ＨＤ４〜ＨＤ７を加重平均した信号である。映像信号ＨＤ２’は、信号Ａの映像信号ＨＤ７を乗算部７２２−１で所定値と乗算した値と、メモリ部７２１−１出力の映像信号ＨＤ６を乗算部７２２−２で所定値と乗算した値と、メモリ部７２１−２出力の映像信号ＨＤ５を乗算部７２２−３で所定値と乗算した値と、メモリ部７２１−３出力の映像信号ＨＤ４を乗算部７２２−４で所定値と乗算した値を加算部７２３で加算して生成する。同様に映像信号ＨＤ３’〜 ＨＤ２６２．５’まで生成する。 The video signal HD1 'output from the adder 723 in FIG. 9 is a signal obtained by weighted averaging of the video signals HD1 to HD4. The video signal HD1 ′ is a value obtained by multiplying the video signal HD4 of the signal A by a predetermined value by the multiplication unit 722-1 and a value obtained by multiplying the video signal HD3 output from the memory unit 721-1 by a predetermined value by the multiplication unit 722-2. And a value obtained by multiplying the video signal HD2 output from the memory unit 721-2 by a predetermined value by the multiplier 722-3, and a value obtained by multiplying the video signal HD1 output from the memory unit 721-3 by a predetermined value by the multiplier 722-4. Are added by the adder 723 and generated. Next, the video signal HD2 'output from the adder 723 is a weighted average of the video signals HD4 to HD7. The video signal HD2 ′ is a value obtained by multiplying the video signal HD7 of the signal A by a predetermined value by the multiplication unit 722-1 and a value obtained by multiplying the video signal HD6 output from the memory unit 721-1 by a predetermined value by the multiplication unit 722-2. And a value obtained by multiplying the video signal HD5 output from the memory unit 721-2 by a predetermined value by the multiplier 722-3, and a value obtained by multiplying the video signal HD4 output from the memory unit 721-3 by a predetermined value by the multiplier 722-4. Are added by the adder 723 and generated. Similarly, video signals HD3 'to HD262.5' are generated.
図９の加算部７２３の出力信号から加算部７２６の出力信号を生成する一実施例を図８と図１０を用いて説明する。 One embodiment for generating the output signal of the adder 726 from the output signal of the adder 723 in FIG. 9 will be described with reference to FIGS.
図８の加算部７２３から出力された映像信号は遅延部７２４−１と乗算部７２５−１に入力される。遅延部７２４−１は入力された映像信号を１画素分遅延させ遅延部７２４−２と乗算部７２５−２に出力する。遅延部７２４−２は入力された映像信号を１画素分遅延させ遅延部７２４−３と乗算部７２５−３に出力する。遅延部７２４−３は入力された映像信号を１画素分遅延させ遅延部７２４−４と乗算部７２５−４に出力する。遅延部７２４−４は入力された映像信号を１画素分遅延させ遅延部７２４−５と乗算部７２５−５に出力する。遅延部７２４−５は入力された映像信号を１画素分遅延させ乗算部７２５−６に出力する。乗算部７２５−１は加算部７２３から出力された映像信号と信号ｋを乗算して加算部７２６に出力する。乗算部７２５−２は遅延部７２４−１から出力された映像信号と信号ｋを乗算して加算部７２６に出力する。乗算部７２５−３は遅延部７２４−２から出力された映像信号と信号ｋを乗算して加算部７２６に出力する。乗算部７２５−４は遅延部７２４−３から出力された映像信号と信号ｋを乗算して加算部７２６に出力する。乗算部７２５−５は遅延部７２４−４から出力された映像信号と信号ｋを乗算して加算部７２６に出力する。乗算部７２５−６は遅延部７２４−５から出力された映像信号と信号ｋを乗算して加算部７２６に出力する。加算部７２６は乗算部７２５−１乃至６から出力された信号を加算する。 The video signal output from the adder 723 in FIG. 8 is input to the delay unit 724-1 and the multiplier 725-1. The delay unit 724-1 delays the input video signal by one pixel and outputs it to the delay unit 724-2 and the multiplication unit 725-2. The delay unit 724-2 delays the input video signal by one pixel and outputs it to the delay unit 724-3 and the multiplication unit 725-3. The delay unit 724-3 delays the input video signal by one pixel and outputs it to the delay unit 724-4 and the multiplication unit 725-4. The delay unit 724-4 delays the input video signal by one pixel and outputs it to the delay unit 724-5 and the multiplication unit 725-5. The delay unit 724-5 delays the input video signal by one pixel and outputs it to the multiplication unit 725-6. The multiplier 725-1 multiplies the video signal output from the adder 723 and the signal k and outputs the result to the adder 726. The multiplier 725-2 multiplies the video signal output from the delay unit 724-1 and the signal k and outputs the result to the adder 726. The multiplier 725-3 multiplies the video signal output from the delay unit 724-2 and the signal k and outputs the result to the adder 726. The multiplier 725-4 multiplies the video signal output from the delay unit 724-3 by the signal k and outputs the result to the adder 726. The multiplier 725-5 multiplies the video signal output from the delay unit 724-4 and the signal k and outputs the result to the adder 726. The multiplier 725-6 multiplies the video signal output from the delay unit 724-5 and the signal k and outputs the result to the adder 726. The adder 726 adds the signals output from the multipliers 725-1 to 72-6.
図８の加算部７２３から出力される映像信号ＨＤ１’は、画素信号１〜１２９６で構成されている。 The video signal HD 1 ′ output from the adding unit 723 in FIG. 8 includes pixel signals 1 to 1296.
加算部７２６から出力される映像信号ＨＤ１”の画素信号１’は、加算部７２３から出力される画素信号１と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ１の係数を乗算部７２５−１で乗算して加算部７２６に出力し、加算部７２６は乗算部７２５−１から入力される画素信号を画素信号１’として出力する。 The pixel signal 1 ′ of the video signal HD1 ″ output from the adder 726 is obtained by multiplying the pixel signal 1 output from the adder 723 and the coefficient of the address coefficient add1 output as the signal k from the controller 728 by the multiplier 725-1. Is multiplied and output to the adder 726, and the adder 726 outputs the pixel signal input from the multiplier 725-1 as the pixel signal 1 ′.
加算部７２６から出力される映像信号ＨＤ１”の画素信号２’は、加算部７２３から出力される画素信号３と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ２の係数を乗算部７２５−１で乗算して加算部７２６に出力し、遅延部７２４−１から出力される画素信号２と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ２の係数を乗算部７２５−２で乗算して加算部７２６に出力し、遅延部７２４−２から出力される画素信号１と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ２の係数を乗算部７２５−３で乗算して加算部７２６に出力し、加算部７２６で乗算部７２５−１乃至３から出力される信号を加算して生成する。 The pixel signal 2 ′ of the video signal HD1 ″ output from the adder 726 is a multiplier 725-1 that uses the pixel signal 3 output from the adder 723 and the address coefficient add2 output as the signal k from the controller 728. Is multiplied by and output to the adder 726, and the pixel signal 2 output from the delay unit 724-1 and the coefficient of the address coefficient add2 output as the signal k from the controller 728 are multiplied by the multiplier 725-2 and added. The pixel signal 1 output from the delay unit 724-2 and the address coefficient add2 output as the signal k from the control unit 728 are multiplied by the multiplier 725-3 and output to the adder 726. Then, the adder 726 adds and generates the signals output from the multipliers 725-1 to 72-3.
加算部７２６から出力される映像信号ＨＤ１”の画素信号３’は、加算部７２３から出力される画素信号５と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ３の係数を乗算部７２５−１で乗算して加算部７２６に出力し、遅延部７２４−１から出力される画素信号４と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ３の係数を乗算部７２５−２で乗算して加算部７２６に出力し、遅延部７２４−２から出力される画素信号３と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ３の係数を乗算部７２５−３で乗算して加算部７２６に出力し、遅延部７２４−３から出力される画素信号２と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ３の係数を乗算部７２５−４で乗算して加算部７２６に出力し、遅延部７２４−４から出力される画素信号１と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ３の係数を乗算部７２５−５で乗算して加算部７２６に出力し、加算部７２６で乗算部７２５−１乃至５から出力される信号を加算して生成する。 The pixel signal 3 ′ of the video signal HD1 ″ output from the adder 726 is a multiplier 725-1 that uses the pixel signal 5 output from the adder 723 and the address coefficient add3 output as the signal k from the controller 728. Is multiplied by and output to the adder 726, and the multiplier 725-2 multiplies the pixel signal 4 output from the delay unit 724-1 and the address coefficient add3 output as the signal k from the control unit 728, and adds them. The pixel signal 3 output from the delay unit 724-2 and the coefficient of the address coefficient add3 output as the signal k from the control unit 728 are multiplied by the multiplier 725-3 and output to the adder 726. The multiplication unit 725-4 multiplies the pixel signal 2 output from the delay unit 724-3 and the address coefficient add <b> 3 output as the signal k from the control unit 728 by the multiplication unit 725-4. 6, the pixel signal 1 output from the delay unit 724-4 and the coefficient of the address coefficient add 3 output as the signal k from the control unit 728 are multiplied by the multiplier 725-5 and output to the adder 726. An adder 726 adds and generates signals output from the multipliers 725-1 to 72-5.
加算部７２６から出力される映像信号ＨＤ１”の画素信号４’は、加算部７２３から出力される画素信号７と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ４の係数を乗算部７２５−１で乗算して加算部７２６に出力し、遅延部７２４−１から出力される画素信号６と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ４の係数を乗算部７２５−２で乗算して加算部７２６に出力し、遅延部７２４−２から出力される画素信号５と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ４の係数を乗算部７２５−３で乗算して加算部７２６に出力し、遅延部７２４−３から出力される画素信号４と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ４の係数を乗算部７２５−４で乗算して加算部７２６に出力し、遅延部７２４−４から出力される画素信号３と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ４の係数を乗算部７２５−５で乗算して加算部７２６に出力し、遅延部７２４−５から出力される画素信号２と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ４の係数を乗算部７２５−６で乗算して加算部７２６に出力し、加算部７２６で乗算部７２５−１乃至６から出力される信号を加算して生成する。 The pixel signal 4 ′ of the video signal HD1 ″ output from the adder 726 is obtained by multiplying the pixel signal 7 output from the adder 723 and the address coefficient add4 output as the signal k from the controller 728 by the multiplier 725-1. Is multiplied by and output to the adding unit 726, and the multiplication unit 725-2 multiplies the pixel signal 6 output from the delay unit 724-1 and the address coefficient add4 output as the signal k from the control unit 728. The pixel signal 5 output from the delay unit 724-2 and the coefficient of the address coefficient add4 output as the signal k from the control unit 728 are multiplied by the multiplier 725-3 and output to the adder 726. The multiplication unit 725-4 multiplies the pixel signal 4 output from the delay unit 724-3 and the address coefficient add4 output as the signal k from the control unit 728 by the multiplication unit 725-4. 6, the pixel signal 3 output from the delay unit 724-4 and the coefficient of the address coefficient add 4 output as the signal k from the control unit 728 are multiplied by the multiplication unit 725-5 and output to the addition unit 726. The multiplication unit 725-6 multiplies the pixel signal 2 output from the delay unit 724-5 and the address coefficient add4 output as the signal k from the control unit 728, outputs the result to the addition unit 726, and multiplies by the addition unit 726. The signals output from the units 725-1 to 72-6 are added and generated.
加算部７２６から出力される映像信号ＨＤ１”の画素信号５’は、加算部７２３から出力される画素信号９と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ５の係数を乗算部７２５−１で乗算して加算部７２６に出力し、遅延部７２４−１から出力される画素信号８と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ５の係数を乗算部７２５−２で乗算して加算部７２６に出力し、遅延部７２４−２から出力される画素信号７と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ５の係数を乗算部７２５−３で乗算して加算部７２６に出力し、遅延部７２４−３から出力される画素信号６と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ５の係数を乗算部７２５−４で乗算して加算部７２６に出力し、遅延部７２４−４から出力される画素信号５と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ５の係数を乗算部７２５−５で乗算して加算部７２６に出力し、遅延部７２４−５から出力される画素信号４と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ５の係数を乗算部７２５−６で乗算して加算部７２６に出力し、加算部７２６で乗算部７２５−１乃至６から出力される信号を加算して生成する。 The pixel signal 5 ′ of the video signal HD1 ″ output from the adder 726 is obtained by multiplying the pixel signal 9 output from the adder 723 and the coefficient of the address coefficient add5 output as the signal k from the controller 728 by the multiplier 725-1. Is multiplied by and output to the adding unit 726, and the multiplication unit 725-2 multiplies the pixel signal 8 output from the delay unit 724-1 and the address coefficient add5 output as the signal k from the control unit 728. The pixel signal 7 output from the delay unit 724-2 and the coefficient of the address coefficient add5 output as the signal k from the control unit 728 are multiplied by the multiplier 725-3 and output to the adder 726. The multiplication unit 725-4 multiplies the pixel signal 6 output from the delay unit 724-3 and the address coefficient add5 output as the signal k from the control unit 728 by the multiplication unit 725-4. 6, the pixel signal 5 output from the delay unit 724-4 and the coefficient of the address coefficient add 5 output as the signal k from the control unit 728 are multiplied by the multiplier 725-5 and output to the adder 726. The multiplication unit 725-6 multiplies the pixel signal 4 output from the delay unit 724-5 and the address coefficient add5 output as the signal k from the control unit 728, and outputs the result to the addition unit 726. The signals output from the units 725-1 to 72-6 are added and generated.
加算部７２６から出力される映像信号ＨＤ１”の画素信号６’は、加算部７２３から出力される画素信号１０と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ１の係数を乗算部７２５−１で乗算して加算部７２６に出力し、遅延部７２４−１から出力される画素信号９と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ１の係数を乗算部７２５−２で乗算して加算部７２６に出力し、遅延部７２４−２から出力される画素信号８と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ１の係数を乗算部７２５−３で乗算して加算部７２６に出力し、遅延部７２４−３から出力される画素信号７と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ１の係数を乗算部７２５−４で乗算して加算部７２６に出力し、遅延部７２４−４から出力される画素信号６と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ１の係数を乗算部７２５−５で乗算して加算部７２６に出力し、遅延部７２４−５から出力される画素信号５と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ１の係数を乗算部７２５−６で乗算して加算部７２６に出力し、加算部７２６で乗算部７２５−１乃至６から出力される信号を加算して生成する。同様に映像信号ＨＤ１”の画素信号７’から画素信号７２０’を生成する。 The pixel signal 6 ′ of the video signal HD1 ″ output from the adder 726 is obtained by multiplying the pixel signal 10 output from the adder 723 and the coefficient of the address coefficient add1 output as the signal k from the controller 728 by the multiplier 725-1. Is multiplied and output to the adder 726, and the pixel signal 9 output from the delay unit 724-1 and the coefficient of the address coefficient add1 output as the signal k from the controller 728 are multiplied by the multiplier 725-2 and added. The pixel signal 8 output from the delay unit 724-2 and the coefficient of the address coefficient add1 output as the signal k from the control unit 728 are multiplied by the multiplier 725-3 and output to the adder 726. The multiplication unit 725-4 multiplies the pixel signal 7 output from the delay unit 724-3 and the address coefficient add1 output as the signal k from the control unit 728 by the multiplication unit 725-4. 26, the pixel signal 6 output from the delay unit 724-4 and the coefficient of the address coefficient add1 output as the signal k from the control unit 728 are multiplied by the multiplier 725-5 and output to the adder 726, The multiplication unit 725-6 multiplies the pixel signal 5 output from the delay unit 724-5 and the address coefficient add1 output as the signal k from the control unit 728, and outputs the result to the addition unit 726. This is generated by adding the signals output from the units 725-1 to 72. Similarly, the pixel signal 720 ′ is generated from the pixel signal 7 ′ of the video signal HD1 ″.
上記の動作により、加算部７２３から出力される映像信号ＨＤ１’の画素信号１〜１２９６を加算部７２６から出力される映像信号ＨＤ１”の画素信号１’〜７２０’に変換することができる。同様に映像信号ＨＤ２’〜映像信号ＨＤ２６２．５’を映像信号ＨＤ２”〜映像信号ＨＤ２６２．５”に変換することができる。 Through the above operation, the pixel signals 1 to 1296 of the video signal HD1 ′ output from the adder 723 can be converted into the pixel signals 1 ′ to 720 ′ of the video signal HD1 ″ output from the adder 726. Similarly, The video signal HD2 ′ to the video signal HD262.5 ′ can be converted into the video signal HD2 ″ to the video signal HD262.5 ″.
図８の加算部７２６出力から信号Ｂを生成する動作を図８と図９を用いて説明する。図９の加算部７２６から出力される映像信号ＨＤ１”はメモリ部７２７に入力される。メモリ部７２７は入力された映像信号ＨＤ１”を水平同期信号２１．１７９μｓで記憶し、水平同期信号６３．５５６μｓで読み出すことにより、映像信号ＳＤ１を生成する。同様に映像信号ＨＤ２”〜映像信号ＨＤ２６２．５”を水平同期信号２１．１７９μｓで逐次記憶し、水平同期信号６３．５５６μｓで逐次読み出すことにより、映像信号ＳＤ２〜ＳＤ２６２．５を生成することができる。 The operation of generating the signal B from the output of the adder 726 in FIG. 8 will be described with reference to FIGS. The video signal HD1 ″ output from the adding unit 726 in FIG. 9 is input to the memory unit 727. The memory unit 727 stores the input video signal HD1 ″ as the horizontal synchronization signal 21.179 μs, and the horizontal synchronization signal 63. By reading out at 556 μs, the video signal SD1 is generated. Similarly, the video signals SD2 to SD262.5 can be generated by sequentially storing the video signal HD2 ″ to the video signal HD262.5 ″ with the horizontal synchronization signal 21.179 μs and sequentially reading with the horizontal synchronization signal 63.556 μs. .
次に、他の一実施例の垂直同期期間の変換動作について説明する。 Next, the conversion operation in the vertical synchronization period of another embodiment will be described.
図９の信号ＡのＨＤ１からＨＤ７２９は垂直映像期間１５．４４０ｍｓであり、ＨＤ３７０からＨＤ７８７は垂直ブランキング期間である。図４で示しているように垂直ブランキング画素数が、第２のモードでは５８．７１４８３１と端数が生じている。ＳＤＴＶモードに変換時は、垂直ブランキング画素数の端数を取り除くため、垂直同期期間が１６．６８３ｍｓで信号Ａを生成している全回路を強制リセットする。このようにして、ＳＤＴＶモードの１フィールド期間を１６．６８３ｍｓ（５９．９４Ｈｚ）にすることができる。ＳＤＴＶモードの信号ＢのＳＤ１からＳＤ２４３は垂直映像期間１５．４４４ｍｓであり、ＳＤ２４４からＳＤ２６２．５は垂直ブランキング期間である。 HD1 to HD729 of the signal A in FIG. 9 is the vertical video period 15.440 ms, and HD370 to HD787 are the vertical blanking period. As shown in FIG. 4, the number of vertical blanking pixels is 58.14831 in the second mode. When converting to the SDTV mode, in order to remove the fraction of the number of vertical blanking pixels, all circuits that generate the signal A with a vertical synchronization period of 16.683 ms are forcibly reset. In this way, one field period of the SDTV mode can be 16.683 ms (59.94 Hz). SD1 to SD243 of the signal B in the SDTV mode is the vertical video period 15.444 ms, and SD244 to SD262.5 are the vertical blanking period.
このように第２のモードのデジタル映像信号からＳＤＴＶモードのデジタル映像信号へは容易に変換することができる。 In this manner, the digital video signal in the second mode can be easily converted into the digital video signal in the SDTV mode.
上述の撮像部３は、ＣＣＤやＣＭＯＳ等の撮像素子である。 The above-described imaging unit 3 is an imaging element such as a CCD or a CMOS.
以上本発明について詳細に説明したが、本発明は、ここに記載されたテレビジョンカメラ装置に限定されるものではなく、上記以外のテレビジョンカメラ装置に広く適用することができることは言うまでもない。 Although the present invention has been described in detail above, it is needless to say that the present invention is not limited to the television camera device described herein, and can be widely applied to television camera devices other than those described above.
１：撮像装置、２：レンズ部、３：撮像部、４：ＣＤＳ部、５：アンプ部、６：Ａ／Ｄ変換部、７：フォーマット変換部、８：映像信号処理部、９：映像信号出力部、１０：駆動部、１１：ＣＰＵ、７０１，７０２，７０４，７１１，７２０：切替部、７０３：水平画素数変換部、１２，７０５−１〜３，７０６−１〜３，７２１−１〜３，７２７：メモリ部、７０７−１〜３，７０８−１〜３，７２２−１〜４，７２５−１〜６：乗算部、７０９，７１０，７２３，７２６：加算部、７１２，７２８：制御部、７２４−１〜５：遅延部。 1: imaging device, 2: lens unit, 3: imaging unit, 4: CDS unit, 5: amplifier unit, 6: A / D conversion unit, 7: format conversion unit, 8: video signal processing unit, 9: video signal Output unit, 10: drive unit, 11: CPU, 701, 702, 704, 711, 720: switching unit, 703: horizontal pixel number conversion unit, 12, 705-1 to 3,706-1 to 721, 721-1 -3, 727: memory unit, 707-1 to 3, 708-1 to 3, 722-1 to 4, 725-1 to 6: multiplication unit, 709, 710, 723, 726: addition unit, 712, 728: Control unit, 724-1 to 5: delay unit.
Claims (1)
上記撮像素子から水平１２９６画素、垂直７２９画素の映像信号を読み出す手段と、該水平１２９６画素、垂直７２９画素の映像信号を水平７２０画素、垂直４８６画素の映像信号に変換して出力する手段とを備えたことを特徴とするテレビジョンカメラ装置。 Means for reading out a video signal of horizontal 1296 pixels and vertical 729 pixels from the image sensor, and means for converting the video signal of horizontal 1296 pixels and vertical 729 pixels into a video signal of horizontal 720 pixels and vertical 486 pixels and outputting the video signal A television camera device comprising:
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