JP4661338B2 - Method for forming resistor - Google Patents
Method for forming resistor Download PDFInfo
- Publication number
- JP4661338B2 JP4661338B2 JP2005138170A JP2005138170A JP4661338B2 JP 4661338 B2 JP4661338 B2 JP 4661338B2 JP 2005138170 A JP2005138170 A JP 2005138170A JP 2005138170 A JP2005138170 A JP 2005138170A JP 4661338 B2 JP4661338 B2 JP 4661338B2
- Authority
- JP
- Japan
- Prior art keywords
- plating
- resistor
- noble metal
- wiring
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Manufacturing Of Printed Wiring (AREA)
Description
本発明は、内部に抵抗素子を有するプリント配線板の抵抗体の形成方法に関し、特に絶縁基板上の一対の電極とその間に配置された抵抗体の形成方法に関する。 The present invention relates to a method of forming a resistor of a printed wiring board having a resistance element therein, and more particularly to a method of forming a pair of electrodes on an insulating substrate and a resistor disposed therebetween.
近年、携帯電話やデジタルカメラなどの機器の小型化と軽量化が進むにつれて、プリント配線板に実装する素子においては、素子の小型化や素子同士の間隔の削減といった要求が強まっている。これに対し、従来の実装技術では対応が難しくなり、これら素子をプリント配線板内に内蔵した多層プリント配線基板への期待が高まっている。受動素子(キャパシタ、抵抗、インダクタ)は既存のチップ素子を埋め込めば機器メーカーが必要とする特性を比較的容易に満たすことができるが、素子を内蔵した基板が厚くなってしまうという問題点がある。薄い部品や薄膜素子で十分に特性を満たすことができる方法の開発などが急がれている。 In recent years, as devices such as mobile phones and digital cameras have been reduced in size and weight, there has been an increasing demand for elements to be mounted on a printed wiring board, such as miniaturization of elements and reduction in the distance between elements. On the other hand, it is difficult to cope with the conventional mounting technology, and there is an increasing expectation for a multilayer printed wiring board in which these elements are built in a printed wiring board. Passive elements (capacitors, resistors, inductors) can satisfy the characteristics required by device manufacturers relatively easily by embedding existing chip elements, but there is a problem that the substrate containing the elements becomes thick. . There is an urgent need to develop a method that can sufficiently satisfy characteristics with thin parts and thin film elements.
プリント配線板内部に抵抗素子を作りこむ方法としては、銅箔上に金属薄膜で抵抗層を形成する方法、絶縁基板上にめっきで形成する方法、抵抗性の厚膜ポリマーを印刷する方法などがある。抵抗値、精度、形状、価格などから用途に応じて形成方法を選択していく必要がある。厚膜ポリマーを印刷する方法では、高抵抗なものを形成できるが、微細な寸法になると形成が困難である。金属材料を用いた薄膜タイプは、厚膜タイプに比べ、抵抗値範囲が低抵抗に制約されるが、小さなサイズで高精度に形成できる。 As a method of creating a resistance element inside a printed wiring board, a method of forming a resistance layer with a metal thin film on a copper foil, a method of forming by plating on an insulating substrate, a method of printing a resistive thick film polymer, etc. is there. It is necessary to select a forming method according to the application from the resistance value, accuracy, shape, price, and the like. In the method of printing a thick film polymer, it is possible to form a high-resistance material, but it is difficult to form a fine size. The thin film type using a metal material is restricted to a low resistance range as compared with the thick film type, but can be formed with a small size and high accuracy.
以下に公知の文献を示す。
抵抗体ペーストを用いた抵抗素子の形成では、銅の配線層に電極を形成して直接銅上に抵抗ペーストを形成すると、銅の酸化によって抵抗素子の抵抗値が次第に上昇するという問題が発生していた。それに対応するため、最近では抵抗ペーストを形成する電極部に金めっきや銀めっきなどの貴金属めっきを施すことで抵抗素子の抵抗値変動を少なくしている。(図1参照)この貴金属めっきを施す際に、配線パターンによっては独立した配線となるために無電解めっきを用いることが多いが、無電解めっきでは貴金属めっきの膜厚が薄く、抵抗値を安定化するためには薄過ぎる場合がある。また、電解めっきで貴金属めっきする際には、めっきのためのめっきリードが必要となり、そのための配線レイアウトが必要で、めっき後にこのめっきリードを切断する必要があった。 In the formation of a resistance element using a resistor paste, when an electrode is formed on a copper wiring layer and a resistance paste is formed directly on copper, the resistance value of the resistance element gradually increases due to copper oxidation. It was. In order to cope with this, recently, the resistance variation of the resistance element is reduced by applying noble metal plating such as gold plating or silver plating to the electrode portion on which the resistance paste is formed. (Refer to Fig. 1) When applying this noble metal plating, electroless plating is often used because it becomes independent wiring depending on the wiring pattern, but in electroless plating, the thickness of the noble metal plating is thin and the resistance value is stable It may be too thin to make. Moreover, when noble metal plating is performed by electrolytic plating, a plating lead for plating is required, and a wiring layout for that purpose is required, and it is necessary to cut this plating lead after plating.
本発明は、上述の課題に鑑みてなされたものであり、本発明の請求項1の発明は、多層配線基板に内蔵する抵抗ペーストを用いた抵抗体の形成方法において、絶縁層上に抵抗体を接続する配線電極と配線電極を電解めっきするためのめっきリードとを具備した配線層を形成し、配線電極の接続部分とめっきリードの一部分とに銅よりもイオン化傾向の小さい金属の貴金属めっきを電解めっきで形成し、配線電極間に貴金属めっきした接続部分を介しかつ貴金属めっき部分を被うように抵抗ペーストを用いて抵抗体を形成し、前記銅配線層をCZ処理または黒化処理によって粗化してめっきリードの貴金属めっきを施した一部分を局部電池の作用によって切断することを特徴とする抵抗体の形成方法としたものである。
The present invention has been made in view of the above-mentioned problems. The invention according to
上記の発明では、抵抗体を形成する際に、配線レイアウトを気にせずに、その配線電極
部に貴金属めっきを電解めっきで形成できる。めっきリードの一部分に貴金属めっきが施してあると、銅のような配線層の粗化処理の際に、局部電池の作用によって貴金属の端部で配線層が切れてしまう。抵抗素子の部分も、貴金属めっきが施してあるが、この部分は抵抗体が貴金属めっきを被っているため、銅配線に影響を及ぼすことはない。
In the above invention, when forming the resistor, noble metal plating can be formed on the wiring electrode portion by electrolytic plating without worrying about the wiring layout. If noble metal plating is applied to a part of the plating lead, the wiring layer is cut at the end of the noble metal by the action of the local battery during the roughening treatment of the wiring layer such as copper. The resistance element portion is also plated with noble metal, but this portion does not affect the copper wiring because the resistor is covered with the noble metal plating.
本発明の請求項2の発明は、貴金属めっきに銀、金、パラジウムを含む金属を用いたことを特徴とする請求項1記載の抵抗体の形成方法としたものである。 According to a second aspect of the present invention, there is provided the resistor forming method according to the first aspect, wherein a metal containing silver, gold or palladium is used for the noble metal plating.
上記発明では、貴金属めっきに、一般に市販されている金や銀、パラジウムなどの金属を含む電解めっき液を使用することができる。 In the said invention, the electroplating liquid containing metals, such as gold | metal | money, silver, and palladium which are generally marketed, can be used for noble metal plating.
多層配線基板に内蔵する抵抗体の形成方法では、抵抗体と電極配線の界面に電解めっきによる貴金属めっきを介したことで、抵抗素子の抵抗値変動がなくなり、精度の高い抵抗素子を基板内に埋め込むことが可能になった。また、めっきリードの切断が容易になったために、電解めっきの際のめっきリードのための配線レイアウトを自由に設計することができ、切断のための配置を考える必要がなくなった。無電解めっきは、めっき浴の管理が難しく寿命も短いため、電解めっきを採用できることで、基板のコストダウンもできる。 In the method of forming a resistor incorporated in a multilayer wiring board, the resistance value fluctuation of the resistance element is eliminated by passing noble metal plating by electrolytic plating at the interface between the resistor and the electrode wiring, and a highly accurate resistance element is placed in the substrate. It became possible to embed. Further, since the plating lead can be easily cut, it is possible to freely design a wiring layout for the plating lead at the time of electrolytic plating, and it is not necessary to consider an arrangement for cutting. Since electroless plating is difficult to manage the plating bath and has a short life, electrolytic plating can be employed, thereby reducing the cost of the substrate.
本発明の多層配線基板に内蔵する抵抗体の形成方法を図1、2、3を使って説明する。図1、2、3は、本発明の抵抗体の形成方法の一例を、平面(左側)及び断面(右側)で見た部分説明図である。本例の抵抗素子内蔵基板の抵抗体の形成方法は、図1(a)のように絶縁基板1上に抵抗体を形成するための配線電極10と貴金属めっきを施すためのめっきリード11を形成し、次に図1(b)のように部分的に貴金属めっきを施すためのレジスト15を基板と配線層全面にコートする。ただし、図1(b)の平面で見た図には、説明のため、レジスト15は示していない。図1(c)のように露光と現像を行い、貴金属めっきを施すための露出部を形成したレジストパターン15aを形成する。図2(d)のように貴金属めっきを施して、レジストの開口部に貴金属めっき25を行う。図2(e)のようにレジストを除去した後に、図2(f)のように抵抗体30を銀めっき25を被うように電極10上に形成する。図3(g)では、多層配線層の上層を形成するために、接着層と配線層との密着を向上するため、銅の表面をCZ処理や黒化処理によって粗化する必要があるが、その工程によって露出している貴金属めっきの部分が侵食され、切断されている。このため、従来のようにめっきリードをわざわざ切断する必要がなく、抵抗素子の端子部にも適度な膜厚の貴金属めっきが行える抵抗素子の形成方法を提供できる。
A method of forming a resistor incorporated in the multilayer wiring board of the present invention will be described with reference to FIGS. 1, 2 and 3 are partial explanatory views of an example of a method of forming a resistor according to the present invention as seen in a plane (left side) and a cross section (right side). The method of forming a resistor of the resistor element-embedded substrate of this example forms a
以下、実施例について図1、2、3を用いて詳細に説明する。 Examples will be described in detail below with reference to FIGS.
本発明の抵抗素子内蔵基板の抵抗体の形成方法の実施例は次の方法のようになる。 An embodiment of a method for forming a resistor of a resistance element built-in substrate according to the present invention is as follows.
配線基板1に12μmの銅箔を両面に有する0.6mm厚のBTレジン基板(三菱ガス化学社製)を用いて、通常のプリント配線基板の形成方法と同様にフォトリソグラフィ工程とエッチングにより、抵抗素子を形成する部分に配線電極10とめっきリード11を含む配線層を形成した(図1(a))。
Using a 0.6 mm-thick BT resin substrate (Mitsubishi Gas Chemical Co., Ltd.) having a 12 μm copper foil on both sides of the
抵抗素子を形成する配線電極10部ならびにめっきリード11の切断部に選択的にめっきを行うために、レジスト15として15μm厚のドライフィルムレジスト(RY3315 日立化成工業製)をラミネーターを用いてラミネートした(図1(b))。ラミネート条件は、110℃,3MPa,0.5m/secである。めっき部分の電極配線が露出
するようなパターンで露光現像することで、図1(c)のようにレジストパターン15aを形成することができた。露光条件は、60mJ/cm2で現像は、1%の炭酸ソーダ溶液でスプレー現像で、15秒ほどの現像時間で現像することができた。レジストパターンを形成した後、電解銀めっき液(テンペレジスト銀めっき液 日本高純度化学製)を用いて、めっき膜厚が0.5μm以上となるようにめっき処理を施した(図2(d))。めっき後に、3%の水酸化ナトリウム溶液でドライフィルムレジストの除去を行った(図2(e))。洗浄、乾燥後に抵抗体30として抵抗ペーストをスクリーン印刷で電極配線上に形成した銀めっきが被われるように印刷した(図2(f))。印刷後、80℃で30分乾燥後に180℃、2時間の本ベークを行った。次に、上層の配線層を形成するために、配線層の粗化をメック社のCZ処理によって行った。このCZ処理によってめっきリード部に形成した露出している銀めっきの両端で配線層が切断され、めっきリードの断線した回路として働く配線層が形成できた(図3(g))。接着層にプリプレグを介して、銅箔などを積層することで、めっきリードの切断を行う必要がなく、次の配線層の形成が可能となった。また、銀めっきの厚みも無電解めっきで形成するよりも短時間に膜厚も厚くできるため、抵抗の変動がなく、製造時間の短縮につながった。
In order to selectively perform plating on the
貴金属めっきにパラジウムめっきを用いても、実施例1と同様に抵抗値の安定しためっきリードの切断が必要ない抵抗素子を内蔵した多層配線基板を形成することが可能であった。 Even when palladium plating is used for the noble metal plating, it is possible to form a multilayer wiring board having a built-in resistance element that does not require cutting of a plating lead having a stable resistance value, as in the first embodiment.
図4のような独立した回路が存在する場合でも配線レイアウトを気にせずに電解めっきのめっきリードを配置することが可能であり、めっきリードの切断を考えない抵抗体を内蔵する配線基板の形成が可能であった。詳細なめっき方法などは、実施例1や2と同様である。 Even when an independent circuit as shown in FIG. 4 exists, it is possible to arrange electrolytic plating plating leads without worrying about the wiring layout, and to form a wiring board with a built-in resistor that does not consider cutting of the plating leads Was possible. The detailed plating method and the like are the same as those in the first and second embodiments.
本発明の配線回路基板内蔵用抵抗素子の形成方法は、配線回路基板上に実装されている実装部品を基板内部に内蔵しようというものである。実装部品を基板内部に取り込むことで、実装エリアにスペースが生まれより高機能な部品を実装することが可能となる。また、従来の基板サイズも小さくすることが可能となり、電子機器の軽薄短小化を促進する原動力ともなる。 The method for forming a resistance element for embedding a wired circuit board according to the present invention intends to incorporate a mounting component mounted on the wired circuit board inside the board. By incorporating the mounting component into the board, a space is created in the mounting area, and it becomes possible to mount a higher-performance component. In addition, it is possible to reduce the size of the conventional substrate, which is a driving force for promoting the reduction in the thickness and thickness of electronic devices.
1・・・・・・・・・ 配線基板
10・・・・・・・・・ 電極配線
11・・・・・・・・・ めっきリード
11a・・・・・・・・・ 切断されためっきリード
15・・・・・・・・・ めっきレジスト
15a・・・・・・・・・ パターニングされためっきレジスト
25・・・・・・・・・ 電解めっきによる貴金属めっき
30・・・・・・・・・ 抵抗体
1 ... Wiring
Claims (2)
2. The method of forming a resistor according to claim 1, wherein a metal containing silver, gold, or palladium is used for the noble metal plating.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005138170A JP4661338B2 (en) | 2005-05-11 | 2005-05-11 | Method for forming resistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005138170A JP4661338B2 (en) | 2005-05-11 | 2005-05-11 | Method for forming resistor |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006319024A JP2006319024A (en) | 2006-11-24 |
JP4661338B2 true JP4661338B2 (en) | 2011-03-30 |
Family
ID=37539445
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005138170A Expired - Fee Related JP4661338B2 (en) | 2005-05-11 | 2005-05-11 | Method for forming resistor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4661338B2 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH114056A (en) * | 1997-06-11 | 1999-01-06 | Sony Corp | Printing resistance printed circuit board and manufacture thereof |
JP2001028478A (en) * | 1999-07-14 | 2001-01-30 | Mitsui Mining & Smelting Co Ltd | Flexible printed wiring board, its manufacturing method, and screen plate |
-
2005
- 2005-05-11 JP JP2005138170A patent/JP4661338B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH114056A (en) * | 1997-06-11 | 1999-01-06 | Sony Corp | Printing resistance printed circuit board and manufacture thereof |
JP2001028478A (en) * | 1999-07-14 | 2001-01-30 | Mitsui Mining & Smelting Co Ltd | Flexible printed wiring board, its manufacturing method, and screen plate |
Also Published As
Publication number | Publication date |
---|---|
JP2006319024A (en) | 2006-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2006278774A (en) | Double-sided wiring board, method for manufacturing the same and base substrate thereof | |
US20060049913A1 (en) | Printed circuit board including embedded resistor and method of fabricating the same | |
JP2009152347A (en) | Coil component, and manufacturing method thereof | |
JP2008159973A (en) | Electronic component module and circuit board with built-in components incorporating the module | |
JP2010027948A (en) | Capacitor, capacitor built-in substrate and method for manufacturing capacitor | |
KR101669534B1 (en) | Circuit board with bumps and method of manufacturing the same | |
JP5659234B2 (en) | Component built-in board | |
JP4661338B2 (en) | Method for forming resistor | |
JP3786028B2 (en) | Method for manufacturing printed circuit board having capacitor element | |
JP2009094438A (en) | Coil component and its manufacturing method | |
JP2009267291A (en) | Coil component and method of manufacturing the same | |
KR100651423B1 (en) | Method for manufacturing Rigid-flexible Printed Circuit Board | |
JP4549807B2 (en) | Multilayer printed wiring board manufacturing method, multilayer printed wiring board, and electronic device | |
JP4654897B2 (en) | Method for manufacturing printed wiring board having component mounting pins | |
JP2008166390A (en) | Method of forming conductor pattern and electronic component | |
JP4507780B2 (en) | Manufacturing method of printed wiring board with built-in resistor | |
JP4701853B2 (en) | Multi-layer wiring board with built-in resistance element and resistance value adjustment method for the resistance element | |
JP2002176232A (en) | Alignment mark | |
JP4626282B2 (en) | Manufacturing method of resistance element built-in substrate | |
KR20110083984A (en) | Method for fabricating printed circuit board | |
JP4792761B2 (en) | Method for forming resistance element | |
JP4730071B2 (en) | Circuit board manufacturing method | |
JP4507779B2 (en) | Method for manufacturing printed wiring board with built-in resistance element | |
JP2004179485A (en) | Printed wiring board and method of manufacturing the same | |
JP2005240127A (en) | Resistance element and printing circuit board |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080425 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100615 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100723 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101207 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101220 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140114 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |