JP4660526B2 - 負電圧検知回路を備えた半導体集積回路 - Google Patents

Description

本発明は、負電圧検知回路を備えた半導体集積回路に関する。

従来、この種の負電圧検知回路では、検知すべき負電圧を抵抗分割回路の一端に供給した状態で、他端に定電流を流して正極性の検知電圧を生成し、この検知電圧をコンパレータにより基準電圧と比較することで負電圧を検知している。抵抗分割回路の他端に流す定電流として、定電流源の電流をカレントミラー回路を通して生成されたミラー電流が使用される。また、コンパレータで比較される基準電圧は、例えば特許文献１に記載されているバンドギャップリファレンス（ＢＧＲ）回路のような基準電圧発生回路で発生される。ＢＧＲ回路は、温度や電源電圧に対する依存性が小さい1.25V程度の基準電圧を発生する。ＢＧＲ回路で発生された基準電圧はコンパレータの反転入力端子に印加され、コンパレータの出力はＭＯＳトランジスタのゲート電極に供給される。ＭＯＳトランジスタの電流通路の一端は電源ノードに接続され、他端から抵抗に電流を流して電圧が生成される。抵抗で生成された電圧はコンパレータの非反転入力端子にフィードバックされ、上記ＭＯＳトランジスタのゲート電極を制御することで基準電流が生成される。生成された基準電流は、カレントミラー回路を介することによりミラー電流が生成され、抵抗分割回路の他端に供給される。

カレントミラー回路は、ゲート電極が共通に接続された一対のＰチャネルＭＯＳトランジスタにより構成されている。一般に、ＭＯＳトランジスタの特性として、電源電圧が低下するとドレイン電流Ｉdsが減少し、温度が上昇するとしきい値Ｖthが低下しかつドレイン電流Ｉdsが減少する。製造プロセスによりＭＯＳトランジスタのペア性のバラツキが増加するという影響を考慮した場合、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタのゲート・ソース間電圧Ｖgsを大きくすることが好ましい。

しかし、従来の負電圧検知回路では、ＰチャネルＭＯＳトランジスタの動作点が固定されているので、製造プロセスによりトランジスタにペア性ばらつきが生じた場合、温度や電源電圧が変動すると、基準電流とミラー電流との間に電流のずれが生じ、負電圧の検知レベルの変動を招く。このため、従来の負電圧検知回路は、電源電圧及び温度の変動の影響を受けて検知精度が低下するという問題がある。

なお、特許文献２には、負電圧を発生するチャージポンプと、正電圧を発生する正電圧発生回路部と、負電圧及び正電圧を分圧して第２の正電圧を得る分圧回路と、第２の正電圧に基づいてチャージポンプを制御する制御手段と、正電圧発生回路部の出力側に配設され正電圧発生回路部の内部インピーダンスを変換して伝達するインピーダンス変換手段を備えた電源回路が開示されている。
特開２００４−３５０２９０号公報 特開平１１−２１９５９６号公報

本発明は上記のような事情を考慮してなされたものであり、その目的は、電源電圧や、温度の変動の影響による検知精度の低下を防止できる負電圧検知回路を備えた半導体集積回路を提供することである。

本発明の半導体集積回路は、基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路で発生される基準電圧に基づいて正極性の電圧を生成する正電圧生成回路と、前記基準電圧発生回路で発生される基準電圧に基づいて負極性の電圧を生成する負電圧生成回路と、前記正電圧生成回路で生成される正極性の電圧及び前記負電圧生成回路で生成される負極性の電圧が供給され、一方の電圧を選択して出力する電圧スイッチ回路と、前記電圧スイッチ回路で選択された正極性の電圧または負極性の電圧がそれぞれの電源端子に供給されるメモリセルアレイ、ロウデコーダ及びデコーダデコーダ／センスアンプとを具備し、前記負電圧生成回路は、発振回路と、前記発振回路の発振出力が供給されて負極性の電圧を生成する負電圧昇圧回路と、前記負電圧昇圧回路で生成された負極性の電圧を検知して前記発振回路の発振動作を制御する負電圧検知回路とを備え、前記負電圧検知回路は、電流通路の一端が電源電圧の供給ノードに結合され、制御信号に基づいてトランジスタのディメンジョンサイズが変更される第１のＭＯＳトランジスタ回路と、一端が前記第１のＭＯＳトランジスタ回路の電流通路の他端に接続され、他端が接地電位の供給ノードに接続された抵抗と、前記抵抗の一端に発生する第１の電圧を基準電圧と比較し、この比較結果に基づいて前記第１のＭＯＳトランジスタ回路のゲート電極を制御する第１のコンパレータ回路と、電流通路の一端が電源電圧の供給ノードに結合され、前記制御信号に基づいてトランジスタのディメンジョンサイズが変更されると共に、ゲート電極が前記第１のＭＯＳトランジスタ回路のゲート電極に共通に接続されて前記第１のＭＯＳトランジスタ回路と共にカレントミラー回路を構成する第２のＭＯＳトランジスタ回路と、一端に検知すべき負極性の電圧が供給され、他端に前記第２のＭＯＳトランジスタ回路の電流通路の他端が接続され、他端に第２の電圧を発生する抵抗分割回路と、前記第２の電圧を基準電圧と比較して前記負極性の電圧の値に応じた検知信号を発生する第２の電圧コンパレータ回路と、少なくとも温度及び電源電圧のいずれか一方を検知し、この検知結果に応じて前記制御信号を発生し、前記第１、第２のＭＯＳトランジスタ回路に供給する検知回路を具備したことを特徴とする。

本発明によれば、電源電圧や、温度の変動の影響による検知精度の低下を防止できる負電圧検知回路を備えた半導体集積回路を提供することができる。

以下、図面を参照して本発明を実施の形態により説明する。

図１は、本発明に係る負電圧検知回路を備えた半導体集積回路の一例である不揮発性半導体集積回路、ここではフラッシュメモリ回路の要部の構成を示すブロック図である。なお、図１では、負電圧検知回路を備えたアナログ電源回路と、このアナログ電源回路から出力される電源電圧が供給される回路部を抽出して示している。

図１に示すフラッシュメモリ回路は、メモリセルアレイ１１、ロウデコーダ（アドレスデコーダ回路）１２、カラムデコーダ／センスアンプ（セレクタ／データ読み出し回路）１３、コントローラ１４、電圧システムコントロール回路（電圧生成コントロール回路）１５、バンドギャップリファレンス（ＢＧＲ）回路（基準電圧発生回路）１６、正電圧システム（正電圧生成回路）１７、負電圧システム（負電圧生成回路）１８、電圧スイッチ回路（電源出力切り換えスイッチ回路）１９等を含む。

メモリセルアレイ１１内には、複数の不揮発性メモリセルが行及び列方向に配列されている。メモリセルの行はロウデコーダ１２によって選択され、また、メモリセルの列はカラムデコーダ／センスアンプ１３によって選択され、選択されたメモリセルからビット線に読み出されたデータがセンスアンプで増幅される。あるいは、外部から入力された書き込みデータがセンスアンプで増幅されてビット線に供給され、選択されたメモリセルに書き込まれる。

コントローラ１４は、メモリセルアレイ１１、カラムデコーダ／センスアンプ１３及び電圧システムコントロール回路１５等、フラッシュメモリ回路全体の動作を制御する。

ＢＧＲ回路１６は、温度依存性の無い例えば1.25Vの基準電圧を発生する。この基準電圧は、正電圧システム１７及び負電圧システム１８に供給される。正電圧システム１７及び負電圧システム１８は、電圧システムコントロール回路１５により動作が制御され、正電圧システム１７は例えば+12Vの電圧を生成し、負電圧システム１８は例えば-8Vの電圧を生成する。

負電圧システム１８は、負電圧検知回路（ＳＶＮＥＧ）２１、オシレータ（ＯＳＣ：発振回路）２２及びネガティブチャージポンプ回路（負電圧昇圧回路）２３等を備えている。負電圧システム１８では、オシレータ２２の発振出力によりネガティブチャージポンプ回路２３の昇圧動作が制御されて負電圧が生成される。ネガティブチャージポンプ回路２３で生成された負電圧は負電圧検知回路２１に供給される。負電圧検知回路２１では、抵抗分割回路の一端に負電圧が供給された状態で、他端に定電流を流すことにより正極性の電圧が生成され、この正極性の電圧とＢＧＲ回路１６で発生された基準電圧がコンパレータ回路で比較されることにより、負電圧が検知される。そして、この検知結果に応じてオシレータ２２の発振動作が制御される。

正電圧システム１７の正電圧出力（+12V）と負電圧システム１８の負電圧出力（-8V）は電圧スイッチ回路１９に供給される。電圧スイッチ回路１９は正電圧出力及び負電圧出力を選択して、メモリセルアレイ１１、ロウデコーダ１２及びカラムデコーダ／センスアンプ１３の電源端子に供給する。メモリセルアレイ１１、ロウデコーダ１２及びカラムデコーダ／センスアンプ１３の動作はコントローラ１４により制御され、データの読み出し動作、書き込み動作、消去動作等に応じて電源電圧が選択的に切り換えられる。

（第１の実施の形態）
図２は、図１中に示される第１の実施の形態に係る負電圧検知回路２１を、オシレータ２２及びネガティブチャージポンプ回路２３と共に示す回路図である。負電圧検知回路２１は、温度検知回路３１、第１、第２のＭＯＳトランジスタ回路３２、３３、抵抗３４、第１、第２のコンパレータ回路３５、３６、及び抵抗分割回路３７を備えている。

温度検知回路３１は、温度が例えば高温、常温、低温の温度範囲にあることを検知して制御信号を発生し、第１、第２のＭＯＳトランジスタ回路３２、３３に供給する。

第１のＭＯＳトランジスタ回路３２は、ゲート電極が共通に接続された複数個、本例では３個のＰチャネルＭＯＳトランジスタ４１と、これら３個のＭＯＳトランジスタ４１のソース・ドレイン間の電流通路の各一端と電源電圧ＶDDの供給ノードとの間に接続され、温度検知回路３１から出力される制御信号に基づいて、３個のＭＯＳトランジスタ４１のソース・ドレイン間の電流通路の一端を選択して電源電圧の供給ノードに接続する切り換えスイッチ回路４２とを備えている。上記３個のＭＯＳトランジスタ４１として、例えばトランジスタサイズ（チャネル幅、及びチャネル長）が互いに等しいものが使用されるが、トランジスタサイズは必ずしも等しくなくてもよい。

切り換えスイッチ回路４２は、温度検知回路３１から出力される制御信号に基づいて、温度検知回路３１における検知結果が低温の場合は、３個のＭＯＳトランジスタ４１のうち１個のＭＯＳトランジスタのソース・ドレイン間の電流通路の一端を選択して電源電圧の供給ノードに接続し、検知結果が常温の場合は、３個のＭＯＳトランジスタ４１のうち２個のＭＯＳトランジスタのソース・ドレイン間の電流通路の一端を選択して電源電圧の供給ノードに接続し、さらに、検知結果が高温の場合には、３個のＭＯＳトランジスタ４１の全てのソース・ドレイン間の電流通路の一端を選択して電源電圧の供給ノードに接続するように制御する。すなわち、第１のＭＯＳトランジスタ回路３２は、温度検知回路３１から出力される制御信号に基づいてトランジスタのディメンジョンサイズが変更される。具体的には、低温の場合はディメンジョンサイズが最も小さくされ、高温の場合はディメンジョンサイズが最も大きくされ、常温の場合は低温と高温の中間のディメンジョンサイズに変更される。

上記抵抗３４の一端は第１のＭＯＳトランジスタ回路３１の電流通路の他端に接続されており、抵抗３４の他端は接地電位の供給ノードに接続されている。そして、抵抗３４の一端に発生する第１の電圧Ｖ１が、第１のコンパレータ回路３５の非反転入力端子に供給される。第１のコンパレータ回路３５の反転入力端子には、図１中のＢＧＲ回路１６で発生される基準電圧ＶREFが供給される。第１のコンパレータ回路３５は、第１の電圧Ｖ１を基準電圧ＶREFと比較し、この比較結果に基づいて第１のＭＯＳトランジスタ回路３１内のＭＯＳトランジスタ４１のゲート電極を制御する。

上記第１のＭＯＳトランジスタ回路３２、抵抗３４、及び第１のコンパレータ回路３５からなる回路は、基準電圧ＶREFに応じた基準電流ＩREFを発生する。

第２のＭＯＳトランジスタ回路３３は、ゲート電極が共通に接続され、さらに第１のＭＯＳトランジスタ回路３２内のＰチャネルＭＯＳトランジスタ４１のゲート電極にゲート電極が共通に接続されている複数個、本例では３個のＰチャネルＭＯＳトランジスタ４３と、これら３個のＭＯＳトランジスタ４３のソース・ドレイン間の電流通路の各一端と電源電圧ＶDDの供給ノードとの間に接続され、温度検知回路３１から出力される制御信号に基づいて、電源電圧の供給ノードにソース・ドレイン間の電流通路の一端を選択して接続する切り換えスイッチ回路４４を備えている。上記３個のＭＯＳトランジスタ４３として、例えばトランジスタサイズが互いに等しいものが使用されるが、トランジスタサイズは必ずしも等しくなくてもよい。

切り換えスイッチ回路４４は、温度検知回路３１から出力される制御信号に基づいて、温度検知回路３１における検知結果が低温の場合は、３個のＭＯＳトランジスタ４３のうち１個のＭＯＳトランジスタのソース・ドレイン間の電流通路の一端を選択して電源電圧の供給ノードに接続し、検知結果が常温の場合は、３個のＭＯＳトランジスタ４３のうち２個のＭＯＳトランジスタのソース・ドレイン間の電流通路の一端を選択して電源電圧の供給ノードに接続し、さらに、検知結果が高温の場合には、３個のＭＯＳトランジスタ４３の全てのソース・ドレイン間の電流通路の一端を選択して電源電圧の供給ノードに接続するように制御する。すなわち、第２のＭＯＳトランジスタ回路３３は、温度検知回路３１から出力される制御信号に基づいて、第１のＭＯＳトランジスタ回路３２と同様にトランジスタのディメンジョンサイズが変更される。具体的には、低温の場合はディメンジョンサイズが最も小さくされ、高温の場合はディメンジョンサイズが最も大きくされ、常温の場合は低温と高温の中間のディメンジョンサイズに変更される。

図５は、温度検知回路３１における検知温度と、第１、第２のＭＯＳトランジスタ回路３２、３３で選択されるＭＯＳトランジスタ４１、４３との関係を示している。温度検知回路３１から出力される制御信号によって選択されるＭＯＳトランジスタは、切り換えスイッチ回路４２または４４内に付されている「１」から「３」の数字で表現される。

また、第２のＭＯＳトランジスタ回路３３は、第１のＭＯＳトランジスタ回路３２と共にカレントミラー回路を構成している。そして、第２のＭＯＳトランジスタ回路３３の電流通路の他端から上記基準電流ＩREFに応じたミラー電流ＩMIRが流れる。

抵抗分割回路３７の一端には、ネガティブチャージポンプ回路２３で生成された負電圧、つまり検知すべき負電圧が供給され、他端には第２のＭＯＳトランジスタ回路３３の電流通路の他端が接続されている。そして、抵抗分割回路３７の他端から第２のＭＯＳトランジスタ回路３３のミラー電流ＩMIRが流れることにより、抵抗分割回路３７の他端に正極性の第２の電圧Ｖ２が発生する。この第２の電圧Ｖ２は、第２のコンパレータ回路３６の非反転入力端子に供給される。第２のコンパレータ回路３６の反転入力端子には、図１中のＢＧＲ回路１６で発生される基準電圧ＶREFが供給される。第２のコンパレータ回路３６は、第２の電圧Ｖ２を基準電圧ＶREFと比較し、この比較結果に基づいて負電圧の値に応じた検知信号を発生する。

上記のような構成を有する負電圧検知回路２１の基本的な動作は、従来回路と同様である。すなわち、ＢＧＲ回路で発生された基準電圧ＶREFが第１のコンパレータ回路３５の反転入力端子に印加され、第１のコンパレータ回路３５の出力が第１のＭＯＳトランジスタ回路３２内のＭＯＳトランジスタ４１のゲート電極に供給される。第１のＭＯＳトランジスタ回路３２内の３個のＭＯＳトランジスタ４１のうち少なくとも１個の電流通路の一端は電源電圧の供給ノードに接続されているので、第１のＭＯＳトランジスタ回路３２の他端から抵抗３４に電流が流れて第１の電圧Ｖ１が生成される。抵抗３４で生成された第１の電圧Ｖ１は第１のコンパレータ回路３５の非反転入力端子にフィードバックされ、ＭＯＳトランジスタ４１のゲート電極を制御することで基準電流ＩREFが生成される。生成された基準電流ＩREFは、第１、第２のＭＯＳトランジスタ回路３２、３３で構成されるカレントミラー回路を介することによりミラー電流ＩMIRが生成され、抵抗分割回路３７の他端に供給される。

抵抗分割回路３７の一端には検知すべき負電圧が供給されているので、他端にミラー電流ＩMIR（定電流）が流れることにより正極性の検知電圧（第２の電圧Ｖ２）が生成され、この電圧を第２のコンパレータ回路３６により基準電圧ＶREFと比較することで負電圧が検知される。

前述したように、ＭＯＳトランジスタの特性として、温度が上昇するとドレイン電流Ｉdsが減少する。図２に示す負電圧検知回路では、温度が常温よりも高い高温の場合、第１、第２のＭＯＳトランジスタ回路３２、３３では、それぞれ３個のＭＯＳトランジスタ４１、４３が選択されて電流が流れるので、それぞれ２個のＭＯＳトランジスタ４１、４３が選択されて電流が流れる常温の場合と同様のドレイン電流Ｉdsを確保することができる。

一方、温度が低下するとドレイン電流Ｉdsが増加する。図２に示す負電圧検知回路では、温度が常温よりも低い低温の場合、第１、第２のＭＯＳトランジスタ回路３２、３３では、それぞれ１個のＭＯＳトランジスタ４１、４３が選択されて電流が流れるので、それぞれ２個のＭＯＳトランジスタ４１、４３が選択されて電流が流れる常温の場合と同様のドレイン電流Ｉdsを確保することができる。

このように、第１の実施の形態の負電圧検知回路では、温度が変動しても、カレントミラー回路を構成するトランジスタ４１と４３の動作点を常に最適に維持できるので、ペア性ばらつきが生じた場合でも、基準電流とミラー電流との間の電流のずれを抑制することができ、負電圧の検知レベルの変動を防止することができる。

（第２の実施の形態）
図３は、図１中に示される第２の実施の形態に係る負電圧検知回路２１を、オシレータ２２及びネガティブチャージポンプ回路２３と共に示す回路図である。

本実施形態の負電圧検知回路２１が図２に示す第１の実施形態のものと異なる点は、温度検知回路３１の代わりに電圧検知回路３８が設けられていることである。電圧検知回路３８は、電源電圧ＶDDの値が例えば高電圧、中電圧（規定値）、低電圧の電圧範囲にあることを検知して制御信号を発生し、第１、第２のＭＯＳトランジスタ回路３２、３３に供給する。それ以外の構成については図２に示すものと同様なので、図２と対応する箇所には同じ符号を付してその説明は省略する。

図６は、電圧検知回路３８における検知電圧と、第１、第２のＭＯＳトランジスタ回路３２、３３で選択されるＭＯＳトランジスタ４１、４３との関係を示している。電圧検知回路３８から出力される制御信号によって選択されるＭＯＳトランジスタは、切り換えスイッチ回路４２または４４内に付されている「１」から「３」の数字で表現される。

前述したように、ＭＯＳトランジスタの特性として、電源電圧が低下するとドレイン電流Ｉdsが減少し、上昇するとドレイン電流Idsが増加する。

図３に示す負電圧検知回路では、電源電圧が中電圧よりも低い低電圧の場合、第１、第２のＭＯＳトランジスタ回路３２、３３では、それぞれ３個のＭＯＳトランジスタ４１、４３が選択されて電流が流れるので、それぞれ２個のＭＯＳトランジスタ４１、４３が選択されて電流が流れる中電圧の場合と同様のドレイン電流Ｉdsを確保することができる。

一方、電源電圧が中電圧よりも高い高電圧の場合、第１、第２のＭＯＳトランジスタ回路３２、３３では、それぞれ１個のＭＯＳトランジスタ４１、４３が選択されて電流が流れるので、それぞれ２個のＭＯＳトランジスタ４１、４３が選択されて電流が流れる中電圧の場合と同様のドレイン電流Ｉdsを確保することができる。

このように、第２の実施の形態の負電圧検知回路では、電源電圧が変動しても、カレントミラー回路を構成するトランジスタ４１と４３の動作点を常に最適に維持できるので、ペア性ばらつきが生じた場合でも、基準電流とミラー電流との間の電流のずれを抑制することができ、負電圧の検知レベルの変動を防止することができる。

（第３の実施の形態）
図４は、図１中に示される第３の実施の形態に係る負電圧検知回路２１を、オシレータ２２及びネガティブチャージポンプ回路２３と共に示す回路図である。

本実施形態の負電圧検知回路２１は、図２中の温度検知回路３１と図３中の電圧検知回路３８の両方を設けることで、温度及び電源電圧両方の変動の影響による負電圧の検知精度の低下を防止するようにしたものである。

この場合、第１、第２のＭＯＳトランジスタ３２、３３には、それぞれ５個のＰチャネルＭＯＳトランジスタ４１、４３が設けられている。

また、温度検知回路３１から出力される制御信号と、電圧検知回路３８から出力される制御信号とがデコーダ３９に供給され、このデコーダ３９でデコードされた後の制御信号により切り換えスイッチ回路４２、４４の動作が制御される。それ以外の構成については図２に示すものと同様なので、図２と対応する箇所には同じ符号を付してその説明は省略する。

図７は、温度検知回路３１における検知温度及び電圧検知回路３８における検知電圧と、第１、第２のＭＯＳトランジスタ回路３２、３３で選択されるＭＯＳトランジスタ４１、４３との関係を示している。デコーダ３９から出力される制御信号によって選択されるＭＯＳトランジスタは、切り換えスイッチ回路４２または４４内に付されている「１」から「５」の数字で表現される。

例えば、検知温度が低温でかつ検知電圧が高電圧の場合、第１、第２のＭＯＳトランジスタ回路３２、３３では、それぞれ１個のＭＯＳトランジスタ４１、４３が選択されて電流が流れるので、それぞれ３個のＭＯＳトランジスタ４１、４３が選択されて電流が流れる常温かつ中電圧の場合と同様のドレイン電流Ｉdsを確保することができる。

あるいは、検知温度が高温でかつ検知電圧が低電圧の場合、第１、第２のＭＯＳトランジスタ回路３２、３３では、それぞれ５個全てのＭＯＳトランジスタ４１、４３が選択されて電流が流れるので、それぞれ３個のＭＯＳトランジスタ４１、４３が選択されて電流が流れる常温かつ中電圧の場合と同様のドレイン電流Ｉdsを確保することができる。

また、図７に示されるように、第１、第２のＭＯＳトランジスタ回路３２、３３では、検知温度及び検知電圧に応じてトランジスタのディメンジョンサイズが変更され、最適なドレイン電流Ｉdsを確保することができる。

このように、第３の実施の形態の負電圧検知回路では、温度及び電源電圧が変動しても、カレントミラー回路を構成するトランジスタ４１と４３の動作点を常に最適に維持できるので、ペア性ばらつきが生じた場合でも、基準電流とミラー電流との間の電流のずれを抑制することができ、負電圧の検知レベルの変動を防止することができる。

ところで、図２及び図４に示される温度検知回路３１は、例えばＢＧＲ回路とダイオードとを組み合わせた回路により実現可能であり、さらに図３及び図４に示される電圧検知回路３８は、例えば図８に示すような構成のものを使用することができる。

図８に示す電圧検知回路３８は、電源電圧ＶDDの供給ノードと接地電圧ＧＮＤの供給ノードとの間に接続され、ＶDDとＧＮＤの中間の分割電圧Ｖａ、Ｖｂ（Ｖａ＞Ｖｂ）を発生する抵抗分割回路５１と、電圧分割回路５１で生成された電圧Ｖａを基準電圧ＶREFと比較するコンパレータ回路５２と、抵抗分割回路５１で生成された電圧Ｖｂを基準電圧ＶREFと比較するコンパレータ回路５３と、両コンパレータ回路５２、５３の出力をデコードして高電圧、中電圧、低電圧の３種類の制御信号を出力するデコーダ５４とから構成されている。

上記構成でなる電圧検知回路３８において、電源電圧ＶDDの値が規定値（中電圧）の時に、デコーダ５４から中電圧に応じた制御信号が出力されるように、抵抗分割回路５１の分割比が設定されている。そして、電源電圧ＶDDの値が規定値（中電圧）の時は、Ｖａ＞ＶREFかつＶREF＞Ｖｂとなり、コンパレータ回路５３の出力が“Ｈ”、コンパレータ回路５２の出力が“Ｌ”となり、デコーダ５４からは中電圧に応じた制御信号が出力される。

電源電圧ＶDDの値が上昇して、Ｖａ＞ＶREFかつＶｂ＞ＶREFになると、コンパレータ回路５２、５３の出力は共に“Ｈ”となり、デコーダ５４からは高電圧に応じた制御信号が出力される。

他方、電源電圧ＶDDの値が低下して、Ｖａ＜ＶREFかつＶｂ＜ＶREFになると、コンパレータ回路５２、５３の出力は共に“Ｌ”となり、デコーダ５４からは低電圧に応じた制御信号が出力される。

以上、実施形態を用いて本発明を説明したが、本発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することができる。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出し得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明に係る負電圧検知回路を備えた半導体集積回路の一例である不揮発性半導体集積回路のブロック図。 第１の実施形態に係る負電圧検知回路の回路図。 第２の実施形態に係る負電圧検知回路の回路図。 第３の実施形態に係る負電圧検知回路の回路図。 図２中の温度検知回路における検知温度と第１、第２のＭＯＳトランジスタ回路で選択されるＭＯＳトランジスタとの関係を示す図。 図３中の電圧検知回路における検知電圧と第１、第２のＭＯＳトランジスタ回路で選択されるＭＯＳトランジスタとの関係を示す図。 図４中の温度検知回路における検知温度及び電圧検知回路における検知電圧と第１、第２のＭＯＳトランジスタ回路で選択されるＭＯＳトランジスタとの関係を示す図。 図３及び図４に示される電圧検知回路の具体的な構成例を示すブロック回路図。

符号の説明

１１…メモリセルアレイ、１２…ロウデコーダ（アドレスデコーダ回路）、１３…カラムデコーダ／センスアンプ（セレクタ／データ読み出し回路）、１４…コントローラ、１５…電圧システムコントロール回路（電圧生成コントロール回路）、１６…バンドギャップリファレンス（ＢＧＲ）回路（基準電圧発生回路）、１７…正電圧システム（正電圧生成回路）、１８…負電圧システム（負電圧生成回路）、１９…電圧スイッチ回路（電源出力切り換えスイッチ回路）、２１…負電圧検知回路（ＳＶＮＥＧ）、２２…オシレータ（ＯＳＣ：発振回路）、２３…ネガティブチャージポンプ回路（負電圧昇圧回路）、３１…温度検知回路、３２…第１のＭＯＳトランジスタ回路、３３……第２のＭＯＳトランジスタ回路、３４…抵抗、３５…第１のコンパレータ回路、３６…第２のコンパレータ回路、３７…抵抗分割回路、３８…電圧検知回路。

Claims (4)

1. 基準電圧を発生する基準電圧発生回路と、
   前記基準電圧発生回路で発生される基準電圧に基づいて正極性の電圧を生成する正電圧生成回路と、
   前記基準電圧発生回路で発生される基準電圧に基づいて負極性の電圧を生成する負電圧生成回路と、
   前記正電圧生成回路で生成される正極性の電圧及び前記負電圧生成回路で生成される負極性の電圧が供給され、一方の電圧を選択して出力する電圧スイッチ回路と、
   前記電圧スイッチ回路で選択された正極性の電圧または負極性の電圧がそれぞれの電源端子に供給されるメモリセルアレイ、ロウデコーダ及びデコーダデコーダ／センスアンプとを具備し、
   前記負電圧生成回路は、
   発振回路と、
   前記発振回路の発振出力が供給されて負極性の電圧を生成する負電圧昇圧回路と、
   前記負電圧昇圧回路で生成された負極性の電圧を検知して前記発振回路の発振動作を制御する負電圧検知回路とを備え、
   前記負電圧検知回路は、
   電流通路の一端が電源電圧の供給ノードに結合され、制御信号に基づいてトランジスタのディメンジョンサイズが変更される第１のＭＯＳトランジスタ回路と、
   一端が前記第１のＭＯＳトランジスタ回路の電流通路の他端に接続され、他端が接地電位の供給ノードに接続された抵抗と、
   前記抵抗の一端に発生する第１の電圧を基準電圧と比較し、この比較結果に基づいて前記第１のＭＯＳトランジスタ回路のゲート電極を制御する第１のコンパレータ回路と、
   電流通路の一端が電源電圧の供給ノードに結合され、前記制御信号に基づいてトランジスタのディメンジョンサイズが変更されると共に、ゲート電極が前記第１のＭＯＳトランジスタ回路のゲート電極に共通に接続されて前記第１のＭＯＳトランジスタ回路と共にカレントミラー回路を構成する第２のＭＯＳトランジスタ回路と、
   一端に検知すべき負極性の電圧が供給され、他端に前記第２のＭＯＳトランジスタ回路の電流通路の他端が接続され、他端に第２の電圧を発生する抵抗分割回路と、
   前記第２の電圧を基準電圧と比較して前記負極性の電圧の値に応じた検知信号を発生する第２の電圧コンパレータ回路と、
   少なくとも温度及び電源電圧のいずれか一方を検知し、この検知結果に応じて前記制御信号を発生し、前記第１、第２のＭＯＳトランジスタ回路に供給する検知回路
   を具備したことを特徴とする半導体集積回路。
2. 前記第１、第２のＭＯＳトランジスタ回路はそれぞれ、
   ゲート電極が共通に接続された複数個のＭＯＳトランジスタと、
   前記複数個のＭＯＳトランジスタのソース・ドレイン間の電流通路の各一端と電源電圧の供給ノードとの間に接続され、前記制御信号に基づいて、前記複数個のＭＯＳトランジスタのソース・ドレイン間の電流通路の一端を選択して前記電源電圧の供給ノードに接続する切り換えスイッチ回路
   を備えていることを特徴とする請求項１記載の半導体集積回路。
3. 前記検知回路は、温度検知回路及び電源電圧検知回路と、前記温度検知回路及び電源電圧検知回路から出力される信号をデコードして前記切り換えスイッチ回路の動作を制御する前記制御信号を出力するデコーダ回路を備えていることを特徴とする請求項２記載の半導体集積回路。
4. 前記複数個のＭＯＳトランジスタはサイズが互いに等しいことを特徴とする請求項２記載の半導体集積回路。

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