JP4533616B2 - 表示装置 - Google Patents

Description

本発明は、表示素子に電圧を印加する駆動手段と、表示データを一旦格納するメモリ手段とを有する表示装置に係り、特に、ガラス基板上に低温ポリシリコントランジスタを用いて、駆動手段及びメモリ等の周辺回路を形成する表示装置に関する。

下記特許文献1には、静止画像を格納するためのメモリを、表示装置と同一のガラス基板上に設けること、また、従来のメモリ内蔵ドライバの構成をガラス基板上に設けることが記載されている。
特開２００２−９１３３２号公報

しかし、前記背景技術では、メモリへの書き込み動作は、アドレス指定を行う必要があり、そのための制御回路を必要とする。特に、周辺回路をガラス基板上に形成する低温ポリシリコン液晶ディスプレイにおいては、同一ガラス基板上に表示素子と周辺回路とを形成するために、回路規模の増大は表示素子の領域を除いたガラス基板上での額縁の増大につながる。

本発明は上記課題を解決するためになされたものであり、実施例１としては、メモリ手段をデータ線駆動手段と液晶画素部におけるマトリクス状に配置された複数の表示素子との間に配置する。実施例２としては、メモリ手段を液晶画素部におけるマトリクス状に配置された複数の表示素子の後段に(表示素子のデータ線を介して)配置する。

実施例１においては、メモリ手段への書き込み、読み出し動作の際のアドレス制御が不要となり、周辺回路を簡略化できる。実施例２においては、実施例１における作用に加え、メモリ読出データを液晶画素部へ表示する際、データ線駆動手段を介さないため、消費電力を抑制できる。実施例３においては、実施例２における作用に加え、メモリからの読出データを他の表示装置(例えば携帯電話のサブ画面)へ表示することができる。

本発明によれば、ガラス基板上にメモリ手段を形成する際、アドレス制御回路が不要となり、低温ポリシリコン液晶ディスプレイの周辺回路を簡略化しつつ、携帯電話等の低消費電力モードにも対応できるという効果を奏する。

以下、本発明の実施例１，２について、図面を用いて詳細に説明する。

図１は本発明の実施例１であるメモリ一体型表示装置の例であって、１は垂直同期信号、２は水平同期信号、３はデータイネーブル信号、４は表示データ、５は同期クロック、６はパラメータ制御信号、７はシステム電源であり、垂直同期信号１は表示一画面周期（１フレーム）の信号、水平同期信号２は一水平周期の信号、データイネーブル信号３は表示データ４が有効である期間を示す信号で、全て同期クロック５に同期して入力される。

本実施例では、表示データ４が、画面の左上端の画素から順次ラスタスキャン形式で一画面分転送され、一画素分の情報は６ビットの階調データからなるものとして以下説明する。パラメータ制御信号６は本実施例によるメモリ一体型表示装置の動作モードや、タイミングのパラメータを設定、変更するための制御信号である。システム電源７は、携帯電話や、情報端末といったシステム装置から供給される電源である。

また、本実施例では、パラメータ制御信号６は、複数ビットのデータがクロックに同期してシリアルで転送されてくる信号（この信号を、以下「クロック同期シリアルインタフェース」という。）であって、システム電源７は、1.8Ｖの電圧を持つ電源であるものとして以下説明する。

８は信号受信部、９は受信表示データ、１０はメモリ位置情報、１１は動作モード信号であり、信号受信部８は、システム電源７と同じ電圧振幅を持つ表示データ４や他の受信信号を、表示装置内部の回路の動作電圧と同じ電圧振幅を持つ信号に、パネルロジック電源１７を用いて変換し、パラメータ制御信号６に従った制御信号と合わせて、受信表示データ９として出力する。

また、パラメータ制御信号６から、メモリ手段としてのメモリ２６が格納しているデータの表示画面上での位置情報を示すメモリ位置情報１０と、通常の表示動作なのか、メモリを使用した表示なのかを示す動作モード信号１１を生成する。

１２はタイミング制御部、１３は表示データとタイミング信号を含む水平表示制御信号、１４は垂直シフトクロック、１５は垂直スタートパルスであり、タイミング制御部１２は、受信表示データ９から、水平シフトレジスタ２０で表示データをサンプリングさせるための水平表示制御信号１３、液晶画素部３１の書き込みラインを走査制御するための垂直シフトクロック１４、垂直スタートパルス１５を生成する。

１６は駆動電圧生成部、１７はパネルロジック電源、１８は液晶駆動アナログ電源、１９は液晶対向電極電源であり、駆動電圧生成部１６は、システムから入力されるシステム電源７を基準として、表示装置内のロジック回路を動作するためのパネルロジック電源１７、液晶に印加する電圧を生成するための液晶駆動アナログ電源１８、液晶素子の対向電極側に印加する電圧となる液晶対向電極電源１９を生成する。ここでは、表示装置内のロジック回路は全て５Ｖで動作するものとし、したがって、パネルロジック電源１７は５Ｖとして、以下説明する。

２０は水平シフトレジスタ、２１は水平表示デジタルデータであり、水平シフトレジスタ２０は、水平表示制御信号１３に従って、一水平ライン分の表示データを取り込み、一水平ライン分取り込んだ後、水平表示デジタルデータ２１として出力する。

２２はデジタル／アナログ変換部、２３は水平表示アナログデータであり、デジタル／アナログ変換部２２は、一水平ライン分のデジタルデータである水平表示デジタルデータ２１を、デジタル／アナログ変換クロック(図示を省略)に従ってデジタル／アナログ変換を行い、水平表示アナログデータ２３として出力する。

２４はデータ線駆動手段としてのアンプ、２５は水平表示データであり、アンプ２４は、水平表示アナログデータ２３が示すアナログ電圧値を、液晶画素部３１のデータ線へ書き込むために増幅するための回路であり、水平表示データ２５として出力する。

２６はメモリ、２７は水平表示画素データであり、メモリ２６は液晶画素部３１と共にガラス基板上に配置され、垂直シフトクロック１４、メモリ垂直スタートパルス２９に従って、水平表示データ２５を格納する場合と、格納したデータを垂直シフトクロック１４、メモリ垂直スタートパルス２９に従って読み出したデータを水平表示画素データ２７として出力する場合と、水平表示データ２５をそのまま水平表示画素データ２７として出力する場合の３種類の動作を行う。

２８は走査線駆動手段としての走査線駆動部、２９はメモリ垂直スタートパルス、３０は垂直走査信号であり、走査線駆動部２８は、垂直シフトクロック１４、垂直スタートパルス１５に従って、画素部の水平ラインを順次選択するための垂直走査信号３０を生成するとともに、メモリ２６からの読出データを表示する場合に、その読出データを表示する水平ライン位置に合わせてメモリ垂直スタートパルス２９を生成する。

３１は液晶画素部であり、本実施例では、従来と同様にガラス基板上に複数の表示素子がマトリクス状に配置されたアクティブマトリクス型の液晶画素で構成され、垂直走査信号３０で選択された水平ライン上の画素に、水平表示画素データ２７が書き込まれ、このデータの電圧に従った表示輝度で表示がなされるものとし、さらにここでは、横方向２４０画素、縦方向３２０ラインであるものとして以下説明する。

図２は図１に記載の信号受信部８の内部構成の一実施形態である。図２において、３２は信号電圧レベル変換部、３３は内部垂直同期信号、３４は内部水平同期信号、３５は内部ディスプレイイネーブル信号、３６は内部表示データ、３７は内部同期クロック、３８は内部パラメータ制御信号であり、信号電圧レベル変換部３２は、各々システム電源７の電圧レベルを持つ垂直同期信号１、水平同期信号２、データイネーブル信号３、表示データ４、同期クロック５、パラメータ制御信号６を、各々パネルロジック電源１７の電圧レベルを持つ内部垂直同期信号３３、内部水平同期信号３４、内部ディスプレイイネーブル信号３５、内部表示データ３６、内部同期クロック３７、内部パラメータ制御信号３８へレベル変換して出力する。

３９はシリアル／パラレル変換部、４０は制御パラメータであり、シリアル／パラレル変換部３９は、液晶表示装置の動作モードや、タイミングのパラメータを設定、変更するために、複数ビットのデータがクロックに同期してシリアルで転送されてくるクロック同期シリアルインタフェースを、複数ビットのアドレスとデータからなる制御パラメータ４０にパラレル変換する。

４１はモード生成部であり、モード生成部４１は、制御パラメータ４０のアドレスから、制御パラメータ４０が何を表すパラメータであるかを判別し、アドレスに続くデータをパラメータの値として判別する。ここでは、制御パラメータ４０は、通常表示であるか、メモリに格納したデータを表示するモードであるかを示す動作モード信号１１と、表示画面のなかのどの位置をメモリに格納するか、また、メモリから読み出したデータをどの位置に表示するかを示すメモリ位置情報１０を持ち、動作モード信号１１は２ビットで「通常表示」「メモリ書き込み」「メモリ読み出し」の３モードを示す信号、メモリ位置情報１０は２ビットで表示開始位置を「上端」「中央」「下端」の３種類を示す信号を出力するものとして、以下説明する。

図３は、図１に記載のタイミング制御部１２の内部構成の一実施形態である。図３において、４３は水平駆動タイミング生成部、４４は垂直駆動タイミング生成部であり、水平駆動タイミング生成部４３は、内部垂直同期信号３３、内部水平同期信号３４、内部ディスプレイイネーブル信号３５、内部表示データ３６、内部同期クロック３７から、従来と同様に、水平方向駆動を制御するための、水平表示制御信号１３を生成する。

垂直駆動タイミング生成部４４は、内部垂直同期信号３３、内部水平同期信号３４、内部同期クロック３７から、従来と同様に、垂直方向駆動を制御するための、垂直シフトクロック１４、垂直スタートパルス１５を生成する。

図４は、図１に記載のメモリ２６の内部構成の一実施形態である。図４において、４５はメモリ走査シフトレジスタ、４６はメモリ走査信号、４７はメモリ書込部、４８はメモリ書込データ、４９はメモリセル、５０はメモリ読出データ、５１はメモリ読出部(センスアンプ)、５２はメモリ読出データ、５３はデータ切替部である。

メモリ走査シフトレジスタ４５は、マトリクス状に配置されたメモリセル４９への書き込み、あるいは、読み出しを行う水平ラインを選択するためのメモリ走査信号４６を生成する。メモリ書込部４７は、動作モード信号１１が「メモリ書き込み」動作を示すとき、水平表示データ２５をメモリ書込データ４８として出力する。

メモリセル４９は、メモリ走査信号４６によって選択された水平ライン上にメモリ書込データ４８を書き込む。

メモリ読出部５１は、動作モード信号１１が「メモリ読み出し」動作を示すとき、メモリ走査信号４６によって選択された水平ライン上のデータをメモリ読出データ５０としてメモリから読み出し、メモリ読出データ５２として出力する。

データ切替部５３は、動作モード信号１１が「通常表示」動作を示すときには水平表示データ２５を、「メモリ読み出し」動作を示すときにはメモリ読出データ５２を選択し、水平表示画素データ２７として出力する。

ここで、メモリセル４９は、液晶画素部３１が２４０×３２０ドットであるのに対し、その一部分である２４０×４０ドット分、各ドット入力されるアナログデータをある閾値より大きいか、小さいかを１ビットの情報として格納するものであって、カラー情報の場合には、各色にそれぞれ１ビットを割り当てて、８色を表示するものとして、以下説明する。

図５は、図１に記載の走査線駆動部２８の内部構成の一実施形態であって、５４は走査駆動用シフトレジスタ、５５はメモリ走査スタートパルス選択部であり、走査駆動用シフトレジスタ５４は、従来の液晶表示装置の走査駆動用のシフトレジスタと同様、垂直スタートパルス１５を垂直シフトクロック１４に従って、順次一段ずつシフトし垂直走査線を１本選択する垂直走査信号３０を出力する。

メモリ走査スタートパルス選択部５５は、垂直走査信号３０の選択パルスのうち、メモリ位置情報１０が示す位置のパルスのみを選択し、メモリ垂直スタートパルス２９として出力する。

図６は、本発明の動作モードのうち、「メモリ読み出し」モード時の表示画面の状態を示す図であって、５６は全表示領域、５７はメモリ読み出しモード時非表示領域、５８はメモリ読み出しモード時表示領域であり、メモリ読み出し時表示領域５８は、メモリセル４９の容量である２４０×４０ドット分の領域を持ち、その表示位置はメモリ位置情報１０で指示されるメモリ垂直スタートパルス２９によって、「上端」「中央」「下端」が選択される。その領域以外の部分が、メモリ読出しモード時非表示領域５７となり、合わせて全表示領域５６となる。

図７は図５に記載の走査駆動用シフトレジスタ５４、メモリ走査スタートパルス選択部５５の、通常表示動作モード時の動作を示した図であって、５９は走査線選択パルス第１走査線出力、６０は走査線選択パルス第２走査線出力、６１は走査線選択パルス第１４１走査線出力、６２は走査線選択パルス第１４２走査線出力、６３は走査線選択パルス第１８０走査線出力、６４は走査線選択パルス第３２０走査線出力である。

走査線選択パルス５９〜６４は、垂直スタートパルス１５が垂直シフトクロック１４に従って、順次シフトされて出力されていることを示している。

６５は通常表示モード時メモリ走査線選択パルス第１走査線出力、６６は通常表示モード時メモリ走査線選択パルス第２走査線出力、６７は通常表示モード時メモリ走査線選択パルス第４０走査線出力である。

通常表示モード時メモリ走査線選択パルス６５〜６７は、メモリを使用しない動作モードのため、どのパルスも出力されない。６８は１フレーム期間であり、走査線選択パルス５９〜６４が、１フレーム期間６８で一周期となっていることを示している。

図８は図５に記載の走査駆動用シフトレジスタ５４、メモリ走査スタートパルス選択部５５の、メモリ書き込み動作モード時、メモリ読み出し動作モード時、つまりメモリ動作時の動作を示した図であって、６９はメモリ動作時メモリ走査線選択パルス第１走査線出力、７０はメモリ動作時メモリ走査線選択パルス第２走査線出力、７１はメモリ動作時メモリ走査線選択パルス第４０走査線出力、７２はメモリ走査期間であり、メモリ動作時メモリ走査線選択パルス６９〜７１は、メモリ垂直スタートパルス２９の“１”出力を、順次垂直シフトクロック１４に従ってシフト出力する。

そのメモリ垂直スタートパルス２９は、表示画面のなかのどの位置をメモリに格納するか、また、メモリから読み出したデータをどの位置に表示するかを示すメモリ位置情報１０に従って、メモリ走査の開始位置と同じ走査線位置の走査線選択パルスが“１”のときに“１”を出力する。

ここで、メモリ位置情報１０が「中央」を示すものとして説明すると、走査線選択パルス第１４１走査線出力が“１”のとき、メモリ垂直スタートパルス２９が“１”となる。したがって、メモリ書き込み時は表示の１４１ライン目から１８０ライン目の走査線選択パルス６１〜６３と同じタイミングとなるメモリ走査期間７２の間、メモリ走査線選択パルス６９〜７１が出力される。

以下、図１〜８を用いて、本実施例におけるメモリ一体型表示装置におけるメモリ制御について説明する。まず、図１を用いて、表示データの流れを説明する。

図１で、信号受信部８は、1.8Ｖ振幅である入力信号としての、垂直同期信号１、水平同期信号２、データイネーブル信号３、表示データ４、同期クロック５、パラメータ制御信号６を全て、パネルロジック電源１７と同じ振幅までレベル変換し、受信表示データ９として出力する。

また、パラメータ制御信号６から、通常の表示を行う「通常表示」、メモリへの書き込み動作を行う「メモリ書き込み」、省電力時にシステムからのデータ転送を止め、メモリからの読出データを表示する「メモリ読み出し」(俗に「パーシャル表示」ともいう)の３つの動作モードを示す動作モード信号１１を生成するとともに、「メモリ書き込み」時に、液晶画素部３１の表示のうちどの部分をメモリに格納し、「メモリ読み出し」時にどの位置に表示するかを示すメモリ位置情報１０を生成する。

タイミング制御部１２は、レベル変換された受信表示データ９から、水平方向のタイミング制御を行う水平表示制御信号１３と、垂直方向のタイミング制御を行う、垂直シフトクロック１４と垂直スタートパルス１５を生成する。

駆動電圧生成部１６は、システム電源７から、従来の液晶表示装置と同様に、パネル内のロジック回路を動作させるための電源となるパネルロジック電源１７、液晶に印加する電圧の基準となる液晶駆動アナログ電源１８、その対向電極側の電圧となる液晶対向電極電源１９を生成する。

水平シフトレジスタ２０は、従来と同様に、水平表示制御信号１３に従って、１水平ライン分のデータをラッチし、水平表示デジタルデータ２１として出力する。

デジタル／アナログ変換部２２は、従来と同様に、水平表示デジタルデータ２１を液晶に印加するアナログデータに変換し、水平表示アナログデータ２３として出力する。

アンプ２４は、従来と同様、水平表示アナログデータ２３を、液晶画素部へ書き込むために増幅し、水平表示データ２５として出力する。

走査線駆動部２８は、従来と同様に、垂直スタートパルス１５を垂直シフトクロック１４に従って順次シフトし、垂直走査信号３０として出力するとともに、メモリの書き込み、読み出しのスタート位置を示すメモリ位置情報１０に従って、メモリの書き込み、読み出しのスタートパルスとなるメモリ垂直スタートパルス２９を出力する。

液晶画素部３１は、従来と同様に、走査線信号３０によって選択された水平ライン上の画素に、水平表示画素データ２７として出力される電圧を書き込むことにより表示がなされる。

図２を用いて、図１に記載の信号受信部８の動作の詳細について説明する。まず、入力信号の電圧レベル変換について説明する。図２で、信号電圧レベル変換部３２は、1.8Ｖ振幅である、垂直同期信号１、水平同期信号２、データイネーブル信号３、表示データ４、同期クロック５、パラメータ制御信号６を、1.8Ｖのシステム電源７と５Ｖのパネルロジック電源１７を用いてレベル変換し、各々５Ｖ振幅の、内部垂直同期信号３３、内部水平同期信号３４、内部ディスプレイイネーブル信号３５、内部表示データ３６、内部同期クロック３７、内部パラメータ制御信号３８として出力する。

ここで、パネル内部のロジック電源を５Ｖとしているが、これに限定するものではなく、また、パネル内部のロジック電源もシステム電源と同じ電圧で動作する場合は、この信号電圧レベル変換部３２を省略することも可能となる。

次に、パラメータ制御信号６から、動作モード等、制御パラメータを判別する動作の詳細について説明する。図２で、シリアル／パラレル変換部３９は、複数ビットのアドレスとデータがシリアルで転送されてくるクロック同期シリアルインタフェースを、複数ビットのアドレスとデータからなる制御パラメータ４０にパラレル変換する。

モード生成部４１は、制御パラメータ４０のアドレスから、その後のデータがどういう意味を持つパラメータであるかを判別し、データからモード信号を生成する。

ここでは、動作モードか、メモリ位置情報かをアドレスで区別する。例えば、アドレス“０”であれば、そのあとに送られているデータは動作モードを表すデータであり、そのデータが“０”であれば「通常表示」、“１”であれば「メモリ書き込み」、“２”であれば「メモリ読み出し」であると判別し、各々を動作モード信号１１として出力する。

また、アドレスが“１”であれば、そのあとに送られているデータはメモリ位置情報を表すデータであり、“０”であれば「上端」４０ラインをメモリに格納、表示し、“１”であれば「中央」４０ラインをメモリに格納、表示し、“２”であれば「下端」４０ラインをメモリに格納、表示するという意味であると判別し、各々をメモリ位置情報１０として出力する。

なお、パラメータはこれに限定するものではなく、アドレスの種類を増やしてより多様な制御を行うことが可能であることはいうまでもない。

図３を用いて、図１に記載のタイミング制御部１２のタイミング生成動作の詳細について説明する。ただし、ここでの動作は従来の液晶表示装置の動作と同様である。図３で、水平駆動タイミング生成部４３は、内部ロジック用に電圧レベルシフトされた、内部垂直同期信号３３、内部水平同期信号３４、内部ディスプレイイネーブル信号３５、内部同期クロック３７から、水平方向駆動を制御するタイミング信号を生成するとともに、それに合わせて内部表示データ３６のタイミングを調整し、タイミング信号と内部表示データ３６とを水平表示制御信号１３として出力する。垂直駆動タイミング生成部４４は、内部垂直同期信号３３、内部水平同期信号３４、内部同期クロック３７から、垂直方向駆動を制御する垂直シフトクロック１４と、垂直スタートパルス１５を生成する。

図４〜８を用いて、図１に記載のメモリ２６、垂直駆動部２８による、メモリ制御動作の詳細について説明する。まず、図４を用いて、メモリ２６におけるメモリ制御動作の詳細について説明する。

図４で、メモリ走査シフトレジスタ４５は、メモリ垂直スタートパルス２９を垂直シフトクロック１４に従って順次シフトし、メモリ走査信号４６として出力する。

メモリ書込部４７は、動作モード信号１１が「メモリ書き込み」を示すとき、水平表示データ２５をメモリ書込データ４８として出力する。

メモリセル４９には、メモリ走査信号４６が選択する水平ライン上のセルに、メモリ書込データ４８が書き込まれる。

メモリ読出部５１は、動作モード信号１１が「メモリ読み出し」を示すとき、メモリセル４９から、メモリ走査信号４６が選択する水平ライン上のセルからメモリ読出データ５０を読み出し、メモリ読出画素データ５２として出力する。

データ切替部５３は、動作モード信号１１が「通常表示」を示すときは水平表示データ２５を選択し、「メモリ読み出し」を示すときは、メモリ読出しデータ５２を選択し、水平表示画素データ２７として出力する。

次に図５〜８を用いて、走査線駆動部２８によるメモリ走査の詳細について説明する。図５で、走査駆動用シフトレジスタ５４は、従来と同様、垂直スタートパルス１５を、垂直シフトクロック１４に従って順次シフトし、垂直走査信号３０として出力する。メモリ走査スタートパルス選択部５５は、メモリ位置情報１０に従って、メモリにデータを書き込む、あるいは読み出す表示データの位置にあたる走査駆動信号３０の位置を選択し、メモリ垂直スタートパルス２９として出力する。

図６で、メモリ読み出しモード時表示領域５８を示す位置が、メモリ位置情報１０として送られてくることとなる。この場合のメモリ位置情報１０は「中央」を示す“１”となる。

図７では「通常表示」モード時の動作を示しており、垂直スタートパルス１５が、垂直シフトクロック１４に従って順次シフトされ、走査線選択パルス第１走査線出力５９、走査線選択パルス第２走査線出力６０、……、走査線選択パルス第１４１走査線出力６１、走査線選択パルス第１４２走査線出力６２、……、走査線選択パルス第１８０走査線出力６３、……、走査線選択パルス第３２０走査線出力６４の順に出力される。「通常表示」モードなので、メモリ垂直スタートパルス２９以下の信号は出力されない。

図８では、「メモリ読み出し表示」モード時の動作を示しており、「通常表示」モードと同様に、垂直スタートパルス１５が、垂直シフトクロック１４に従って順次シフトされ、走査線選択パルス第１走査線出力５９、走査線選択パルス第２走査線出力６０、……、走査線選択パルス第１４１走査線出力６１、走査線選択パルス第１４２走査線出力６２、……、走査線選択パルス第１８０走査線出力６３、……、走査線選択パルス第３２０走査線出力６４の順に出力される。

「メモリ読み出し表示」モードの場合、メモリ位置情報１０に従って、走査線選択パルス第１走査線出力から第３２０走査線出力のうち一つを選択して出力する。ここでは、メモリ位置情報１０が「中央」を示すため、１４１ライン目からの表示データをメモリに書き込み、読み出したデータを１４１ライン目から表示することになるため、走査線選択パルス第１４１走査線出力６１を選択してメモリ垂直スタートパルス２９として出力する。

メモリ垂直スタートパルス２９は、垂直シフトクロック１４に従って順次シフトされ、メモリ走査線選択パルス第１走査線出力６９、メモリ走査線選択パルス第２走査線出力７０、……、メモリ走査線選択パルス第４０走査線出力７１の順に出力される。

以上で、パネルに内蔵したメモリを使った、メモリ書き込み動作、メモリ読み出し動作制御を実現する。なお、本発明は、本実施例のようにメモリの容量を制限するものではなく、全画面分持たせることも可能であるし、省電力モード時は、その使用領域をパラメータ制御により制限することも可能であるが、いずれにしろ、メモリ２６をアンプ２４と液晶画素部３１との間に配置することにより、制御を簡略化することは共通である。

上記本発明の実施例１によれば、水平表示データ２５を、メモリ走査シフトレジスタ４５による走査線選択制御によりメモリセル４９への書き込み、読み出しを行うことにより、複雑なアドレス制御が不要となり、特に、ガラス基板上にメモリを形成する際の回路規模を抑制するという効果を奏する。

図９は、本発明の実施例２であるメモリ一体型表示装置の例であって、図１と同じ符号を付した部分は、実施例１と同一のものである。７３は液晶画素部後段メモリ、７４はメモリ書込／読出データであり、実施例１と異なり、メモリをアンプ２４と液晶画素部３１の間ではなく、液晶画素部３１の後段に(液晶表示部３１のデータ線を介して)配置しているだけで、メモリ制御は実施例１と全く同様である。この実施例２によれば、実施例１と同様の効果に加え、メモリに格納したデータを更に別の液晶画素部（例えば携帯電話のサブ画面）の表示データとすることも容易に実現できるという効果を奏する。

図１０は、実施例２における別の液晶画素部（例えば携帯電話のサブ画面）を設けた本発明の実施例３であるメモリ一体型表示装置の例であって、図９と同じ符号を付した部分は、実施例２と同一のものである。７５は読出データ、７６はサブ液晶画素部であり、メモリ制御は実施例１と全く同様である。

本発明の実施例１であるメモリ一体型表示装置のブロック図 図１に示す信号受信部８の一実施例である内部構成図 図１に示すタイミング制御部１２の一実施例である内部構成図 図１に示すメモリ２６の一実施例である内部構成図 図１に示す走査線駆動部２８の一実施例である内部構成図 本発明の動作モードのうち「メモリ読み出し」モード時の表示画面の状態を示す図 図５に示す走査駆動用シフトレジスタ５４、メモリ走査スタートパルス選択部５５の「通常表示」動作モード時の動作を示した図 図５に示す走査駆動用シフトレジスタ５４、メモリ走査スタートパルス選択部５５の「メモリ読み出し」モード時の動作を示した図 本発明の実施例２であるメモリ一体型表示装置のブロック図 本発明の実施例３であるメモリ一体型表示装置のブロック図

符号の説明

１…垂直同期信号、２…水平同期信号、３…データイネーブル信号、４…表示データ、５…同期クロック、６…パラメータ制御信号、７…システム電源、８…信号受信部、９…受信表示データ、１０…メモリ位置情報、１１…動作モード信号、１２…タイミング制御部、１３…水平表示制御信号、１４…垂直シフトクロック、１５…垂直スタートパルス、１６…駆動電圧生成部、１７…パネルロジック電源、１８…液晶駆動アナログ電源、１９…液晶対向電極電源、２０…水平シフトレジスタ、２１…水平表示デジタルデータ、２２…デジタル／アナログ変換部、２３…水平表示アナログデータ、２４…アンプ、２５…水平表示データ、２６…メモリ、２７…水平表示画素データ、２８…走査線駆動部、２９…メモリ垂直スタートパルス、３０…垂直走査信号、３１…液晶画素部、３２…信号電圧レベル変換部、３３…内部垂直同期信号、３４…内部水平同期信号、３５…内部ディスプレイイネーブル信号、３６…内部表示データ、３７…内部同期クロック、３８…内部パラメータ制御信号、３９…シリアル／パラレル変換部、４０…制御パラメータ、４１…モード生成部、４３…水平駆動タイミング生成部、４４…垂直駆動タイミング生成部、４５…メモリ走査シフトレジスタ、４６…メモリ走査信号、４７…メモリ書込部、４８…メモリ書込データ、４９…メモリセル、５０…メモリ読出データ、５１…メモリ読出部(センスアンプ)、５２…メモリ読出画素データ、５３…データ切替部、５４…走査駆動用シフトレジスタ、５５…メモリ走査スタートパルス選択部、５６…全表示領域、５７…メモリ読み出しモード時非表示領域、５８…メモリ読み出しモード時表示領域、５９…走査線選択パルス第１走査線出力、６０…走査線選択パルス第２走査線出力、６１…走査線選択パルス第１４１走査線出力、６２…走査線選択パルス第１４２走査線出力、６３…走査線選択パルス第１８０走査線出力、６４…走査線選択パルス第３２０走査線出力、６５…通常表示モード時メモリ走査線選択パルス第１走査線出力、６６…通常表示モード時メモリ走査線選択パルス第２走査線出力、６７…通常表示モード時メモリ走査線選択パルス第４０走査線出力、６８…１フレーム期間、６９…メモリ動作時メモリ走査線選択パルス第１走査線出力、７０…メモリ動作時メモリ走査線選択パルス第２走査線出力、７１…メモリ動作時メモリ走査線選択パルス第４０走査線出力、７２…メモリ走査期間、７３…液晶画素部後段メモリ、７４…メモリ書込／読出データ、７５…メモリ読出データ、７６…サブ液晶画素部

Claims (6)

1. マトリクス状に配置された複数の表示素子と、前記複数の表示素子のデータ線に駆動電圧を与えるためのデータ線駆動手段と、表示データを格納するメモリ手段と、駆動すべき前記表示素子を選択するための走査線駆動手段とを備えた表示装置において、
   前記データ線駆動手段と前記マトリクス状に配置された複数の表示素子との間に前記メモリ手段を配置してなり、
   前記メモリ手段は、動作モード信号によって、メモリセルへの書き込み読み出しの制御を行うものであり、動作モード信号が通常表示動作を示すときには水平表示データを、メモリ読み出し動作を示すときにはメモリ読出データを選択する表示データの切り替えを行い、動作モード信号がメモリ書き込み動作を示すときには、水平表示データを容量に書き込むものであり、
   前記メモリ手段は、前記マトリクス状に配置された複数の表示素子の一部分に相当する各画素に対して、それぞれ１ビットを割り当てる容量を持ち、
   前記メモリ手段に格納するデータは、液晶画素部の各画素入カされるアナログデータをある閾値より大きいか、小さいかを示す１ビットの情報であり、
   前記走査線駆動手段によって選択される前記液晶画素部の各画素に対応する位置にある前記容量に前記メモリ手段に格納するデータを書き込み、又は、前記走査線駆動手段によって選択される前記液晶画素部の各画素に対応する位置にある前記容量から前記メモリ手段に格納されたデータを読み出して前記液晶画素部に出力することを特徴とする表示装置。
2. 前記メモリ手段は、その水平ラインを垂直方向に順次選択するためのメモリ走査シフトレジスタを持つことを特徴とする請求項１に記載の表示装置。
3. 前記走査線駆動手段は、前記複数の表示素子の一部分に相当する各画素の垂直スタート位置を示すメモリ垂直スタートパルスを生成し、
   前記メモリ走査シフトレジスタは、前記メモリ垂直スタートパルスに基づいて前記水平ラインを垂直方向に選択するためのメモリ走査信号を生成することを特徴とする請求項２に記載の表示装置。
4. マトリクス状に配置された複数の表示素子と、前記複数の表示素子のデータ線に駆動電圧を与えるためのデータ線駆動手段と、表示データを格納するメモリ手段と、駆動すべき前記表示素子を選択するための走査線駆動手段とを備えた表示装置において、
   前記マトリクス状に配置された複数の表示素子に対して前記データ線駆動手段と反対側に前記メモリ手段を配置してなり、
   前記メモリ手段は、動作モード信号によって、メモリセルへの書き込み読み出しの制御を行うものであり、動作モード信号が通常表示動作を示すときには水平表示データを、メモリ読み出し動作を示すときにはメモリ読出データを選択する表示データの切り替えを行い、動作モード信号がメモリ書き込み動作を示すときには、水平表示データを容量に書き込むものであり、
   前記メモリ手段は、前記マトリクス状に配置された複数の表示素子の一部分に相当する各画素に対して、それぞれ１ビットを割り当てる容量を持ち、
   前記メモリ手段に格納するデータは液晶画素部の各画素入カされるアナログデータがある閾値より大きいか、小さいかを示す１ビットの情報であり、
   前記走査線駆動手段によって選択される前記液晶画素部の各画素に対応する位置にある前記容量に前記メモリ手段に格納するデータを書き込み、又は、前記走査線駆動手段によって選択される前記液晶画素部の各画素に対応する位置にある前記容量から前記メモリ手段に格納されたデータを読み出して前記液晶画素部に出力することを特徴とする表示装置。
5. 前記メモリ手段は、その水平ラインを垂直方向に順次選択するためのメモリ走査シフトレジスタを持つことを特徴とする請求項４に記載の表示装置。
6. 前記走査線駆動手段は、前記複数の表示素子の一部分に相当する各画素の垂直スタート位置を示すメモリ垂直スタートパルスを生成し、
   前記メモリ走査シフトレジスタは、前記メモリ垂直スタートパルスに基づいて前記水平ラインを垂直方向に選択するためのメモリ走査信号を生成することを特徴とする請求項５に記載の表示装置。
   
   
   

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