JP4511598B2 - 集積回路設計の層、領域またはセルであるオブジェクトを選択的にスケーリングするための方法、システム、およびプログラム - Google Patents

Description

本発明は、概して、集積回路の設計に関し、より詳細には、階層構造が保持されるように、初期プロセスでの歩留まりを向上させるため、層、領域、またはセル、あるいはそれらの組み合わせによって、集積回路の設計レイアウトを選択的にスケーリングすることに関する。

製造歩留まりを上げるために、既存の超大規模集積（ＶＬＳＩ）回路設計を修正する一方法として、ワイヤスプレッディング、冗長ビアの追加を行って、クリティカルエリアを減らし、ビアの信頼性を上げるものがある。しかし、新たな製造プロセスの初期段階では、こうしたレイアウト後の修正だけでは、所望の歩留まり改善を達成するのに不十分な場合がある。既存のレイアウトに対する別の歩留まり改善のための修正法として、スペーシングおよび幅の許容範囲を緩和するものがあり、これは、幾何学的スケーリング法によって実現できる。しかし、このスケーリングを、ある設計層のみに対し、かつ、ある他の幾何学的制約のもとで、または、階層構造があるなかで実施しようとした場合に、問題が生じる。たとえば、バックエンドオブライン（ＢＥＯＬ）層が、スケーリングの対象になる場合がある。（ただし、デバイスサイズを変更せずに、最上部の配線から集積回路パッケージまでの接続位置が固定された状態になっていなければならない）。

スケーリングされる層とスケーリングされない層との間で接続性が維持される場合、単純な線形幾何学的スケーリング（すなわち、設計データベース内の全てのオブジェクトの座標を、一定スケーリングファクタで乗算すること）を行うことは、明らかに不適切である。階層的スケーリングの問題は、それ自体解決するのが難しい。その解決法の一つが、同時継続中の「A Practical Method for Hierarchical-Preserving Layout Optimization of Integrated Circuit Layout（集積回路レイアウトの階層を保持したままレイアウト最適化を行う実用的方法）」という名称の米国特許出願第１０／４３８，６２５号（現在、係属中）に記載されている。この米国特許出願は、ここでの言及において本明細書に引用したものとする。また、別の手法として選択的スケーリングがあり、その一例が、Reganの米国特許第６，７５６，２４２号に開示されている。ただし、Reganは、Ｘ方向とＹ方向に、異なるスケーリングファクタで設計全体をスケーリングすることを教示しており、これもまた、層間で接続性が維持される場合、不適切である。

半導体製造において、設計レイアウトは、製造組織によって設計者に提供される一定の基本寸法を備えている。この基本寸法は、製造可能なものについてのプロセスおよびリソグラフィの最良推定値を表している。基本寸法では、ウェハ上のチップ密度（積極性）と、確実に製造できるもの（慎重性）との均衡を図っている。技術プロセスまたは設計の期間中、最終製品に関して、また、製造ラインにおいて、故障解析を通じて、「学習」が行われる。その場合、この学習が、歩留まりの改善につながることがある。たとえば、基本寸法を、歩留まりの学習を反映したものに変更されてもよい。しかし、変更のたびに、設計者を介在させて、設計の修正を行い新たな基本寸法を反映させなければならないため、いずれの変更を行っても費用がかかることから、頻繁な変更、または、大幅な変更は、通常不可能であり、都合が悪い。さらに重要な点は、いずれの設計修正も、通常、非常に高価な新しいマスクを必要とすることである。そのため、設計変更は、これまで、あまり行われてこなかった。ただし、歩留まりに関連する設計変更の追加は、機能変更により新しいマスクを必要とする場合（すなわち、新たな設計の反復を必要とする、機能または性能に関する問題が存在する場合）、または、コスト目標を達成するうえで、新たな設計の反復を行わざるを得ないような、深刻な歩留まりの問題が存在する場合に、行われることがある。

しかし、将来の製造および設計環境には、このプロセスを大幅に改善し得る重要な側面がいくつかある。第１に、実現した場合に、設計変更のためのマスクセットの追加コストを必要としない、マスクレスリソグラフィが、次世代の技術に向けて提案されている。第２に、アルゴリズム、並列処理、およびシステムアーキテクチャの改良によって、改良型シミュレーションおよび検証機能により、設計のより「完全な」シミュレーションを行える可能性がある。このように、設計期間中に、プロセスおよび歩留まりのフィードバックを行う製造ラインと密接に結びついたフィードバックループ内で、選択的スケーリングが適用される可能性がある。現在の製造および設計環境においては、マスク寿命が限定されていることから、設計期間中に、定期的にレイアウトを更新する機会がある。
米国特許出願第１０／４３８，６２５号 米国特許第６，７５６，２４２号 米国特許出願第１０／７０７，２８７号

上記を考慮して、関連技術の問題に対処する必要性が当技術分野に存在する。

本発明は、層、領域、またはセル、あるいはそれらの組み合わせによって、集積回路（ＩＣ）の設計を選択的にスケーリングするための、方法、システム、およびプログラム製品を含む。階層構造が保持されるように、初期プロセスでの歩留まりを向上させるため、設計期間中に、プロセスおよび歩留まりのフィードバックを行う製造システムと結びついたフィードバックループ内で、本選択的スケーリング技法を適用することができる。本発明によって、歩留まりの改善にあたって設計者を介在させる必要性がなくなる。

本発明の第１の態様は、集積回路設計レイアウトを選択的にスケーリングする方法を対象とし、この方法は、製造情報に基づいて、設計レイアウトの少なくとも１つの問題オブジェクトに対してスケーリング目標を識別するステップと、各問題オブジェクトに対して技術上の基本寸法および方法制約を定義するステップと、各問題オブジェクトに対してスケーリングファクタを確定するステップと、複数のスケーリング技法のうちの、少なくともどの１つの技法が、各問題オブジェクトに適用されるかを判定し、各問題オブジェクトを、それぞれの少なくとも１つのスケーリング技法およびスケーリングファクタでスケーリングするステップと、アセンブリを必要とする場合に、配置および配線を行って、スケーリングされた問題オブジェクトを用いた設計のアセンブリを行うステップと、を有する。

第２の態様は、集積回路設計レイアウトを選択的にスケーリングするシステムを対象とし、このシステムは、製造情報に基づいて、設計レイアウトの少なくとも１つの問題オブジェクトに対してスケーリング目標を識別する手段と、各問題オブジェクトに対して技術上の基本寸法および方法制約を定義する手段と、各問題オブジェクトに対してスケーリングファクタを確定する手段と、複数のスケーリング技法のうちの、少なくともどの１つの技法が、各問題オブジェクトに適用されるかを判定し、各問題オブジェクトを、それぞれの少なくとも１つのスケーリング技法およびスケーリングファクタでスケーリングする手段と、アセンブリを必要とする場合に、配置および配線を行って、スケーリングされた問題オブジェクトを用いた設計のアセンブリを行う手段と、を有する。

第３の態様は、集積回路設計レイアウトを選択的にスケーリングするための、コンピュータ読み取り可能プログラムコードを内部に組み入れたコンピュータ利用可能媒体を有するコンピュータプログラム製品を対象とし、このプログラム製品は、製造情報に基づいて、設計レイアウトの少なくとも１つの問題オブジェクトに対してスケーリング目標を識別するように構成されたプログラムコードと、各問題オブジェクトに対して技術上の基本寸法および方法制約を定義するように構成されたプログラムコードと、各問題オブジェクトに対してスケーリングファクタを確定するように構成されたプログラムコードと、複数のスケーリング技法のうちの、少なくともどの１つの技法が、各問題オブジェクトに適用されるかを判定し、各問題オブジェクトを、それぞれの少なくとも１つのスケーリング技法およびスケーリングファクタでスケーリングするように構成されたプログラムコードと、アセンブリを必要とする場合に、配置および配線を行って、スケーリングされた問題オブジェクトを用いた設計のアセンブリを行うように構成されたプログラムコードと、を有する。

第４の態様は、製造中に集積回路設計レイアウトの歩留まりを改善する方法を対象とし、この方法は、製造された設計レイアウトを試験し、問題となる少なくとも１つの問題オブジェクトを識別するステップと、試験中に取得される製造情報を生成するステップと、
設計レイアウトの選択的なスケーリングのために、システムに製造情報をフィードバックするステップであって、これにより、製造情報に基づき設計レイアウトの少なくとも１つの問題オブジェクトに対するスケーリング目標を使用して歩留まりを改善する、フィードバックするステップと、を有する.

本発明の第５の態様は、製造中に集積回路設計レイアウトの歩留まりを改善するシステムを対象とし、このシステムは、製造された設計レイアウトを試験し、問題となる少なくとも１つの問題オブジェクトを識別する手段と、各問題オブジェクトに対するスケーリング目標を含む製造情報を生成する手段と、設計レイアウトの選択的なスケーリングのために、システムに製造情報をフィードバックする手段であって、これにより、製造情報に基づき設計レイアウトの少なくとも１つの問題オブジェクトに対するスケーリング目標を使用して歩留まりを改善する、フィードバックする手段と、を有する。

本発明の第６の態様は、製造中に集積回路設計レイアウトの歩留まりを改善するための、コンピュータ読み取り可能プログラムコードを内部に組み入れたコンピュータ利用可能媒体を有するコンピュータプログラム製品を対象とし、このプログラム製品は、製造された設計レイアウトを試験し、問題となる少なくとも１つの問題オブジェクトを識別するように構成されたプログラムコードと、各問題オブジェクトに対するスケーリング目標を含む製造情報を生成するように構成されたプログラムコードと、設計レイアウトの選択的なスケーリングのために、システムに製造情報をフィードバックして、製造情報に基づき設計レイアウトの少なくとも１つの問題オブジェクトに対するスケーリング目標を使用して歩留まりを改善するように構成されたプログラムコードと、を有する。

本発明の前記ならびに他の特徴は、本発明の実施形態に関する、以下のより詳細な説明から明らかになるであろう。

本発明の実施形態について、同じ名称は同じ要素を示す以下の図面を参照しながら、詳細に説明する。

構成の目的上、説明は、以下の表題、すなわち、Ｉ．システム概要、ＩＩ．動作手順、ＩＩＩ．結論により構成される。

Ｉ．システム概要
添付図面を参照すると、図１は、本発明の一実施形態による、集積回路（ＩＣ）の設計用選択的スケーリングシステム１００のブロック図である。システム１００は、メモリ１１２、処理ユニット（ＰＵ）１１４、入力／出力デバイス（Ｉ／Ｏ）１１６、およびバス１１８を含む。さらに、データベース１２０が、処理タスクに対するデータの記憶用に設けられている。メモリ１１２は、プログラム製品１２２を含み、プログラム製品１２２は、ＰＵ１１４によって実行されると、以下でさらに詳細に述べられる種々の機能を有する。メモリ１１２（およびデータベース１２０）は、磁気媒体、光媒体、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、データオブジェクトなどを含む、任意の周知のタイプのデータ記憶システムおよび／または伝送媒体を有してもよい。さらに、メモリ１１２（およびデータベース１２０）は、１つまたは複数のタイプのデータストレージを有する単一の物理的位置に存在してもよく、または、複数の物理システムにわたって分散してもよい。ＰＵ１１４は、同様に、単一の処理ユニット、または、１つまたは複数のロケーシュンにわたって分散した複数の処理ユニットを有してもよい。Ｉ／Ｏ１１６は、ネットワークシステム、モデム、キーボード、マウス、スキャナ、音声認識システム、ＣＲＴ、プリンタ、ディスクドライブなどを含む、任意の周知のタイプの入力／出力デバイスを有していてもよい。キャッシュメモリ、通信システム、システムソフトウェアなどの付加的なコンポーネントもまた、システム１００内に組み込まれてもよい。システム１００は、修正の対象となるＩＣ設計２００を受信し、改善されたＩＣ設計２０２を出力する。システム１００は、より大型のＩＣ設計システムの一部として組み込まれてもよく、または、別個のシステムとして設けられてもよい。

図１に示すように、プログラム製品１２２は、スケーリング目標識別子１２４、制約定義子１２６、スケーリングファクタ生成子１２８、スケーリング技法決定子１３０、配置／ルータモジュール１３２、評価子１３４、および他のシステムコンポーネント１３８を備えている。他のシステムコンポーネント１３８は、本明細書では特に記載されていない、その他の必要な機能を含んでいてもよい。

システム１００は、スタンドアローンシステムとして示されたが、より大型のＩＣ設計システムの一部またはより大型のＩＣ設計システムの周辺機器として含まれていてもよい。ＩＣ設計２００は、システム１００に入力され、改良されたＩＣ設計２０２が、システム１００から出力される。

製造システム４００について、以下において更に詳細に説明する。

ＩＩ．動作手順
Ａ．概要
「A Practical Method for Hierarchical-Preserving Layout Optimization of Integrated Circuit Layout」という名称の同時係属中の米国特許出願第１０／４３８，６２５号では、いわゆる、「引き離し」を起こさずに、すなわち、スケーリングされた後に、同じ層上の２つの接触する形状が接触しない状況を作ることなく、異なるスケーリングファクタによって、集積回路（ＩＣ）設計レイアウト内に異なる層をスケーリングする方法が記載されている。本出願では、階層設計レベル間のインタフェースに対する制約を指定することによって、また、階層的要素（たとえば、ライブラリまたはマクロ）の配置を、スケーリング中にどのように指定できるかを示すことによって、階層設計に対してこれらの技法を適用するための方法を教示している。さらに、本発明によって、設計全体に埋め込まれた異なる機能コンポーネントを様々にスケーリングすることができ、逆アセンブリおよび再アセンブリを行う必要もない。さらに、本発明は、任意の選択基準、たとえば、パターンマッチング、階層構造、名前などに基づいて、チップ全体までの任意のサイズの選択領域によってスケーリングを行う際に用いることができる。したがって、本発明により、以下のことが可能になる。すなわち、ａ）スケーリング自体を、最適化プロセスにすることが可能になる（この場合、一部のスケーリング目標が達成され、一部が達成されない）。これによって、設計者は、一定の方法上の制約（ピンロケーションなど）を課し、それに従うことができるようになる。ｂ）スケーリングの結果として、下位回路が大きくなる場合、回路の配置は、レイアウトトポロジを保持するために修正される。ｃ）設計の構築時に、スケーリングをコンポーネントごとに適用するか、または、最後に、完全に構築された（配置され、配線された）設計に対してスケーリングを施すことが可能となる。ｄ）コンポーネントごと、層ごと、または、さらにロケーションごとに、スケーリングに対して、非常に精密な制御が可能になる。

さらに、本発明は、当初の設計者を介在させずに、当初の設計までさかのぼる製造歩留まり改善ループ（図２、図３）を備えている。このループは、製造環境においてリアルタイムに実行することができ、あるいは、マスクを新たに組み込む場合に適用することもできる。このフローの利点は、製造／設計のフィードバックループを、現在よりも、タイトな、的を絞ったループにしている点にある。ある設計に対し、コスト目標を設定することができ、レイアウトのサイズ（ウェハ当たりのチップ）対歩留まりは、その目標を達成するために、設計およびプロセスの期間にわたって自動的に調整することができる。

「マスクレスリソグラフィ」業界において、この最適化は、製造のバッチ間で適用されることが考えられる。また、「マスク」業界では、この最適化は、新しいマスクセットが必要とされるときには必ず用いられるはずである。マスク寿命が限られていることを考慮すれば、長期にわたる設計の場合、複数のマスクセットを使用することも考えられる。

Ｂ．選択的スケーリング方法
基本寸法が正しい階層ＩＣ設計レイアウト、および周知の問題を示す製造からのフィードバックを考慮して、設計レイアウトは、各オブジェクトごとのスケーリングファクタ、すなわち、層、領域および／またはセル固有の値によってスケーリングされる。

１．スケーリング技法
選択的スケーリングでは、スケーリングされるパーツに応じて異なるスケーリング技法を実施してもよい。本発明の目的上、３つの異なるスケーリング技法について説明する。ただし、現在周知の他のスケーリング技法、または、後に開発されるスケーリング技法が、実施されてもよい。３つのスケーリング技法とは、フラットスケーリング、最小摂動圧縮、およびカスタム回路のスケーリングである。これらのスケーリング技法はそれぞれ、他の米国特許出願に詳細に記載されているか、あるいは当業者に周知であることから、ここでは、その詳細な説明を省略する。

ａ）フラットスケーリング
ライブラリ要素のフラットスケーリングは、「A Practical Method for Hierarchical-Preserving Layout Optimization of Integrated Circuit Layout」という名称の米国特許出願第１０／４３８，６２５号に記載される技法を使用して、異なる層／領域について適切なスケールファクタを使用してデータがスケーリングされる。

ｂ）最小摂動圧縮
定義された境界を持つ（たとえば、ＲＬＭ、ビットスタック）回路の場合、最小摂動（以下、「Ｍｉｎｐｅｒｔ」）圧縮と呼ばれる最長経路解析は、それぞれのサブセルが大きくなる量を計算するのに使用されてもよい。Ｍｉｎｐｅｒｔ圧縮は、「Circuit Area Minimization Using Scaling（スケーリングによる回路領域最小化）」という名称の米国特許出願第１０／７０７，２８７号に記載され、この米国特許出願は、ここでの参照により組み込まれたものとする。この技法では、それぞれのサブセルの配置ロケーションは、拡大後に、境界形状が隣接するように修正される。こうして、それぞれのマクロ回路が、階層的にスケーリングされる。

ｃ）カスタム回路のスケーリング
純正のカスタム回路について言えば、マクロ回路は、通常、２つのパスでスケーリングされる。第１パスのスケーリングでは、形状およびトランスフォームロケーションを修正する。「トランスフォーム」とは、Ｘ値、Ｙ値、ミラー値、および回転値による回路のロケーションのことを言う。たとえば、回路は、Ｘ軸の周りにミラーリングした、Ｘ＝５、Ｙ＝４、および９０°回転値のロケーションを有してもよい（この例では、点５，４の形状頂点は、最初に、ミラーリングにより５，−４に移動し、次に、＋９０°回転したときに、４，５に移動する）。トランスフォームロケーション修正により、形状の輪郭が変更され、したがって、その近傍に対する位置が変化する。第２パスでは、トランスフォームロケーションは、整数値に丸められ、レイアウトオプティマイザを使用して、すなわち、近傍形状要求に対処するために、基本寸法フィックスアップが実行される。

２．選択的スケーリング技法
図２を参照し、本発明の一実施形態によるシステム１００の動作手順について以下に説明する。ステップＳ１において、製造からの情報に基づき、設計レイアウトの少なくとも１つのオブジェクトに対する少なくとも１つのスケーリング目標が、スケーリング目標識別子１２６によって識別される。本明細書で使用される「オブジェクト」は、設計レイアウトの層、領域、および／またはセル（すなわち、１つまたは複数の層、１つまたは複数の領域、１つまたは複数のセル、あるいは、それらの組み合わせ）を意味する。また、本明細書で用いられているように、「セル」は、マクロ、セル、サブセルなどと呼ばれることがある、ＩＣ設計の任意の配置可能なパーツである。さらに、場合によっては、「オブジェクト」は、チップ全体を含んでいてもよい。このステップは、たとえば、製造プロセスおよび歩留まりの問題に精通した人による、層、領域、および／またはセルの手動識別を含んでいてもよい。あるいは、このステップは、歩留まりの問題を引き起こし、スケーリングの対象となるような、層、領域、および／またはユニットを識別できる、現在周知の、または、後に開発される、任意の自動故障解析システムによって実行されてもよい。さらに、ステップＳ１では、どの程度のスケーリングが、理想的に必要とされるかを判定する。「製造情報」は、オブジェクトに対するスケーリング目標を識別するのに有効な任意の情報である。製造情報については、以下により詳細に説明する。製造が困難なことで知られている、設計に関連するレイアウトパターン、あるいは、プロセスに関連する欠陥、たとえば、うまく印刷されない、回路、ビア、または特定レベルの他の構造体に関連するかどうかに関わらず、問題のあるオブジェクトが識別される。

ステップＳ２において、技術上の基本寸法は、スケーリング目標を有する各オブジェクトに対して定義される。このステップは、スケーリングが単なる層以上のものに適用されることから、必要である。たとえば、配線またはピンなどのオブジェクトに適用するスペーシングの基本寸法が、定義され、これに従わなければならない。さらに、方法制約が定義される。たとえば、拡大、ピン形状、ピン位置、配線トラックなどを制限するセル境界が定義される。

ステップＳ３では、スケーリング目標を有する各オブジェクトに対し、スケーリングファクタが求められる。「スケーリングファクタ」は、現在周知の、または、後に開発される設計を変更する任意の形態を採ることができる。たとえば、スケーリングファクタは、補正係数（たとえば、このユニットを３％だけ大きくする）、新規の基本寸法（たとえば、この層についての間隔を２ｎｍだけ変更する）、スケーリング乗数（たとえば、この層上のユニットを０．０１１の倍率で縮小する）などのうちの１つまたは複数であってよい。

ステップＳ４では、複数のスケーリング技法のうちの、少なくともどの１つの技法が、各オブジェクトに適用されるか判定が行われる。たとえば、階層構造の無いフラットセル（たとえば、ライブラリセル）の場合、オブジェクトは、フラットスケーリング技法を使用してスケーリングされてもよい。すなわち、領域は、フラットスケーリング技法に従って、平坦化され、階層構造を確定し、スケーリングが行われる。オブジェクトは、たとえば、Ｘ−Ｙ空間を有する領域であってよい。オブジェクトは、スケーリングが施されるあるロケーションやスケーリングが施されない別のロケーションに配置されてもよく、あるいは、別のスケーリングファクタによってスケーリングされてもよいことから、各オブジェクトが、個々に評価されることが分かる。別の例では、隣接する境界形状を有するサブセルのインスタンスから構成される、境界方法に制約のあるセルがある。この場合、ＭｉｎＰｅｒｔ圧縮スケーリング技法が適切と考えられる。純正のカスタム回路は、純正回路スケーリング技法により、すなわち、２パスでスケーリングされる。

ステップＳ５では、上述した方法が、ａ）リアセンブルされたオブジェクトおよびチップに適用されるか、または、ｂ）アセンブルされた回路全体に適用されるかに応じて、２つの異なる操作が行われる。前者の場合、標準的な配置および配線技術を用いて、スケーリングされたオブジェクトをアセンブルする。一実施形態によれば、このステップにおいて、各オブジェクトに対して正しいレイアウトを生成するために、最適化ベースの階層プログラムを使用する。後者の場合、選択的スケーリングが、アセンブルされた回路全体に適用される。すなわち、チップがオブジェクトであり、配置および配線を再実行する必要性がなくなる。

ステップＳ６は、任意選択のステップを表し、このステップでは、評価子１３４によって新規の設計レイアウトを評価して、予想される挙動が得られるかどうかを判定する。評価子１３４は、新規の設計レイアウトを古い設計レイアウトと比較するソフトウェアおよび／またはハードウェアと、設計意図情報（以下に定義する）を提供するシミュレータと、予想される挙動が得られることを検証するチェックツールを含んでいてもよい。このステップは、新しい設計層が、事実上生成された後、または、製造実行後に実行される。その後、このプロセスは、図２に示すように繰り返される。

３．実施例
以下の実施例は、包括的なものではなく、したがって、添付した特許請求の範囲を限定するものではない。第１実施例では、設計内の特定のライブラリセルが、ある一定レベルのスケーリングを必要とする。第２実施例では、特定の冗長ビアセルが含まれている。たとえば、特定のビア配列により、歩留まりの問題（おそらく、光近接効果補正（ＯＰＣ）の問題による）が発生することが明らかになった場合、この特定モデルのスペーシングまたは配列を、その発生ごとに変更することができる（ＯＰＣは、マスクが作られる直前に適用される、形状の印刷を改善するための技法である。ＯＰＣでは、光作用および使用される短い光波長のために印刷が難しい構造体に対して加算または減算を行う。たとえば、「Ｌ」の屈曲部のような内角は、印刷時にわずかに潰れる傾向があるため、こうした角部は、小さなノッチが切り抜かれる。回線の端部のような外角は、丸くなる傾向があるため、外角には、小さな余分のバンプが追加される。)。第３実施例は、チップ内の特定の金属層（たとえば、Ｍ１）のみに関する問題が観測される場合である。この場合、その金属層だけのチップ幅スケーリングが必要である。

Ｃ．歩留まり学習に対する選択的スケーリングの適用
上述した方法は、連続的に、または、新しいマスクが、以下の方法により生成されるときに、製造システム４００内で歩留まり学習に使用することができる。以下の方法は、上述したステップＳ１の一部として発生する。製造システム４００は、スケーリングシステム１００として、同様なコンピュータベースのサブシステム構造（すなわち、ＰＵ、Ｉ／Ｏ、バス、プログラム製品など）を含んでいてもよい。

図３を参照すると、ステップＳ１０１において、設計レイアウトが、従来の製造機器４０２によって製作される。このステップは、フォトリソグラフィ用に設計レイアウトを準備するサブステップＳ１０１Ａ、すなわち、ツール用のマスクまたはマスクレスデータのための従来のデータ準備および変換を含む。このステップは、製造組織に対する設計者による設計「意図」情報の提供を含んでいてもよい。この意図情報は、実際のレイアウト形状に対する変更のシミュレーション中に使用され、これにより、小さなレイアウト変更が行われる場合に正しい性能および機能が確保される。たとえば、性能／調整情報および／または電力情報を提供することができる。特に、レイアウトは、ＩＣがどのように動的に機能するかではなく、ＩＣがどのように静的に働くか、すなわち、クロック周期において、どれほど速く、または、どれほど多く、電力が消費されるかを示す。意図情報は、レイアウトからの静的挙動推論や、性能および電力などの予想される動的挙動に関するデータを含んでいてもよい。さらに、隣接回路に対する雑音または回路のグループ化は、１つの意図情報になり得る。回路のグループ化は、回路が、全て同時に切り換わらないように構成されていることを示している。これは、回路が全て同時に切り換わった場合、特定の電力バス上で大幅な電圧降下が生じるため、一部の回路が正常に機能しなくなる場合があるからである。サブステップＳ１０１Ｂにおいて、パーツが製造される。ステップＳ１０２では、従来の試験機器４０４によって、試験が行われる。一実施形態において、試験では、オブジェクトまたはフィーチャを、いかにうまく製造できるかを示すデータを取得することによって、動作の特徴づけを行う。たとえば、ラインモニタ（たとえば、カーフまたは特別なウェハ)により、埋め込まれた回線を特定のピッチで印刷するプロセスの能力を測定してもよい。別の例では、カーフ構造により、印刷適性について、ある一定の種類のビアの組み合わせの性能を監視することができる。

ステップＳ１０３にて、製造情報は、製造情報（ＭＩ）発生器４０６によって生成され、現在周知の、または、後に開発される任意の通信機構４０８、たとえば、ネットワークによって、システム１００にフィードバックされる。ＭＩ発生器４０６は、たとえば、一定のパラメータが閾値をいつ超えるかを判定する機構を含む、製造情報を生成する任意の機構を含んでいてもよい。パラメータによって、製造情報は、たとえば、ａ）層上の許容できない欠陥のために、より大きなサイズまたはピッチに拡大スケーリングされるべき層、ｂ）予想外に製造容易性が良好であるために、より小さなサイズまたはピッチへの縮小スケーリングが可能な層、ｃ）特定の領域内のシステマティック欠陥を最小化するために、より大きなサイズに拡大スケーリングされるべき設計の領域、ｄ）領域内で欠陥密度が予想外に低いために、より小さなサイズへの縮小スケーリングが可能な設計の領域、ｅ）不適切な相互作用のために、互いに隣接して配置できないセル、および／または、ｆ）近傍セルとより無関係であるか、または、近傍セルに耐性があるように、互いに隣接して配置されるために、修正を必要とするセルを含んでもよい。ラインモニタが、埋め込まれた回線を特定のピッチで印刷するプロセスの能力を測定する上述した例について言えば、印刷可能なピッチがわずかにドリフトする場合、上記の選択的スケーリングを使用して、設計に用いられる実際のピッチを狭めたり広げたりすることができるように、製造情報を生成することができる（次のステップ）。行われる変更の増分は、非常に小さく、すなわち、通常、基本寸法の変更を考慮した増分（たとえば、〜１０ｎｍ）を下回る。同様に、カーフ構造により、印刷適性について、ある一定の種類のビアの組み合わせの性能を監視する場合、製造情報により、プロセスの変更に応じて、ビアの変更、たとえば、微妙な拡大またはスペーシングの変更が必要であることを示すことができる。製造情報は、フィードバックされ、上述した選択的スケーリング方法により製造された現行のレイアウトに適用される。先に説明したように、製造情報は、問題のあるオブジェクトに対してスケーリング目標を識別するのに用いられる。

この歩留まり学習プロセスは、設計を新しい第２の作製設備に移行させる場合に、特に役立つ場合がある。第２の作製設備は、一部の基本寸法値について、「最適」点が微妙に異なる可能性が高い。時間の経過に伴い、このような最適点が検出され、パーツが、このような別の作製設備に対して最適化されるようになる。

ＩＩＩ．結論
先の説明では、説明した方法ステップは、メモリに記憶された、プログラム製品１２２の命令を実行する、システム１００のＰＵ１１４などのプロセッサによって実行されることが理解されるであろう。本明細書に述べる、種々のデバイス、モジュール、機構、およびシステムは、ハードウェア、ソフトウェア、またはハードウェアとソフトウェアの組み合わせにおいて実現されてもよく、また、図示する以外の方法で区分化されてもよいことが理解される。それらは、任意のタイプのコンピュータシステム、または、本明細書に述べる方法を実行するように構成された他の装置によって実現されてもよい。ハードウェアとソフトウェアの代表的な組み合わせは、コンピュータプログラムを有する汎用コンピュータシステムでもよい。また、このコンピュータプログラムは、ロードされ実行されると、コンピュータシステムが本明細書に述べる方法を実行するように、コンピュータシステムを制御する。あるいは、本発明の機能タスクの１つまたは複数を実行する特殊なハードウェアを含む特殊用途のコンピュータを利用してもよい。本発明はまた、コンピュータプログラム製品内に組み込むことができ、コンピュータプログラム製品は、本明細書に述べる方法および機能の実施を可能にする全ての特徴を有し、また、コンピュータシステム内にロードされると、これらの方法および機能を実行することができる。コンピュータプログラム、ソフトウェアプログラム、プログラム、プログラム製品、またはソフトウェアは、本文脈において、情報処理機能を有するシステムに、直接、あるいは、（ａ）別の言語、コード、または記号への変換後、かつ／または、（ｂ）異なる素材形態での再生後に、特定の機能を実行させることを目的とした一連の命令に関する、任意の言語、コード、または記号での、任意の表現を意味している。

本発明は、先に概説した特定の実施形態に関連して述べられたが、多くの代替、修正、および変形が可能なことは、当業者に明らかである。したがって、先に述べた本発明の実施形態は、例示のために示されたものであり、限定的に解釈されるものではない。添付特許請求項に規定される本発明の趣旨および範囲から逸脱することなく、種々の変更が行われてもよい。

本発明の一実施形態による、選択的スケーリングシステムおよびスケーリングシステムから利益を得る製造システムのブロック図である。 図１のシステムの動作方法のフロー図である。 図１の製造システムの動作のフロー図である。

Claims (18)

1. 集積回路設計レイアウトの層、領域またはセルであるオブジェクトを選択的にスケーリングする方法であって、
   大きなサイズまたはピッチに拡大スケーリングされるべき層、小さなサイズまたはピッチへの縮小スケーリングが可能な層、大きなサイズに拡大スケーリングされるべき領域、小さなサイズへの縮小スケーリングが可能な領域、互いに隣接して配置できないセル、または互いに近接して配置されるために修正を必要とするセルを示す製造情報に基づいて、前記集積回路設計レイアウトのうち問題を生じている問題オブジェクトを識別するステップと、
   各問題オブジェクトに対する基本寸法および制約を定義するステップと、
   各問題オブジェクトに対してスケーリングファクタを確定するステップと、
   複数のスケーリング技法のうちのどの１つの技法が、各問題オブジェクトに適用されるかを判定し、各問題オブジェクトをこれに適用されるスケーリング技法およびスケーリングファクタでスケーリングするステップと、
   配置および配線を行って、前記スケーリングされた問題オブジェクトを用いた前記集積回路設計レイアウトのアセンブリを行うステップと、をその順序で実行する方法。
2. 前記配置および配線を行うステップは、各問題オブジェクトに対して正しいレイアウトを生成するために、最適化ベースの階層的スケーリングを使用する請求項１に記載の方法。
3. 前記スケーリングファクタは、補正係数、新しい基本寸法、およびスケーリング乗数のうち少なくとも１つである請求項１に記載の方法。
4. 前記識別するステップは、
   前記設計レイアウトを製造することと、
   前記製造された設計レイアウトを試験し、問題となる少なくとも１つの問題オブジェクトを識別することと、
   前記製造情報を生成すること、
   を含む請求項１に記載の方法。
5. 前記設計レイアウトを試験するステップは、オブジェクトの製造をいかにうまく行えるかを示すデータを取得することによって、動作を特徴付け、かつ前記少なくとも１つの問題オブジェクトを識別することを含む請求項４に記載の方法。
6. 前記製造情報を生成するステップは、前記問題オブジェクトに対してスケーリング目標を生成することを含む請求項４に記載の方法。
7. 前記スケーリングされたオブジェクトを含む新しい設計レイアウトが、予想される挙動を実現するかどうかを評価するステップをさらに有する請求項１ないし６のいずれか一項に記載の方法。
8. 集積回路設計レイアウトの層、領域またはセルであるオブジェクトを選択的にスケーリングするシステムであって、
   大きなサイズまたはピッチに拡大スケーリングされるべき層、小さなサイズまたはピッチへの縮小スケーリングが可能な層、大きなサイズに拡大スケーリングされるべき領域、小さなサイズへの縮小スケーリングが可能な領域、互いに隣接して配置できないセル、または互いに近接して配置されるために修正を必要とするセルを示す製造情報に基づいて、前記集積回路設計レイアウトのうち問題を生じている問題オブジェクトを識別する手段と、
   各問題オブジェクトに対する基本寸法および制約を定義する手段と、
   各問題オブジェクトに対してスケーリングファクタを確定する手段と、
   複数のスケーリング技法のうちのどの１つの技法が、各問題オブジェクトに適用されるかを判定し、各問題オブジェクトをこれに適用されるスケーリング技法およびスケーリングファクタでスケーリングする手段と、
   配置および配線を行って、前記スケーリングされた問題オブジェクトを用いた前記集積回路設計レイアウトのアセンブリを行う手段と、
   を有するシステム。
9. 前記配置および配線を行う手段は、各問題オブジェクトに対して正しいレイアウトを生成するために、最適化ベースの階層的スケーリングを使用する請求項８に記載のシステム。
10. 前記スケーリングファクタは、補正係数、新しい基本寸法、およびスケーリング乗数のうち少なくとも１つである請求項８に記載のシステム。
11. 前記識別する手段は、
    前記設計レイアウトを製造することと、
    前記製造された設計レイアウトを試験し、問題となる少なくとも１つの問題オブジェクトを識別することと、
    前記製造情報を生成すること、
    を含む請求項８に記載のシステム。
12. 前記設計レイアウトを試験する手段は、オブジェクトの製造をいかにうまく行えるかを示すデータを取得することによって、動作を特徴付け、かつ前記少なくとも１つの問題オブジェクトを識別することを含む請求項１１に記載のシステム。
13. 前記製造情報を生成する手段は、前記問題オブジェクトに対してスケーリング目標を生成することを含む請求項１１に記載のシステム。
14. 前記スケーリングされたオブジェクトを含む新しい設計レイアウトが、予想される挙動を実現するかどうかを評価する手段をさらに有する請求項８ないし１３のいずれか一項に記載のシステム。
15. 集積回路設計レイアウトの層、領域またはセルであるオブジェクトを選択的にスケーリングするためのコンピュータプログラムであって、コンピュータに、
    大きなサイズまたはピッチに拡大スケーリングされるべき層、小さなサイズまたはピッチへの縮小スケーリングが可能な層、大きなサイズに拡大スケーリングされるべき領域、小さなサイズへの縮小スケーリングが可能な領域、互いに隣接して配置できないセル、または互いに近接して配置されるために修正を必要とするセルを示す製造情報に基づいて、前記集積回路設計レイアウトのうち問題を生じている問題オブジェクトを識別するステップと、
    各問題オブジェクトに対する基本寸法および制約を定義するステップと、
    各問題オブジェクトに対してスケーリングファクタを確定するステップと、
    複数のスケーリング技法のうちのどの１つの技法が、各問題オブジェクトに適用されるかを判定し、各問題オブジェクトをこれに適用されるスケーリング技法およびスケーリングファクタでスケーリングするステップと、
    配置および配線を行って、前記スケーリングされた問題オブジェクトを用いた前記集積回路設計レイアウトのアセンブリを行うステップと、をその順序で実行させるプログラム。
16. 前記配置および配線を行うステップは、各問題オブジェクトに対して正しいレイアウトを生成するために、最適化ベースの階層的スケーリングを使用する請求項１５に記載のプログラム。
17. 前記スケーリングファクタは、補正係数、新しい基本寸法、およびスケーリング乗数のうち少なくとも１つである請求項１５に記載のプログラム。
18. 前記識別するステップは、
    前記設計レイアウトを製造することと、
    前記製造された設計レイアウトを試験し、問題となる少なくとも１つの問題オブジェクトを識別することと、
    前記製造情報を生成すること、
    を含む請求項１５に記載のプログラム。

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