JP4507379B2 - Ｃｍｏｓ集積回路の良品判定方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）集積回路の良品判定を行う良品判定方法に関する。
【０００２】
【従来の技術】
特開平８−２７１５８４号公報、特開平９−２１１０８８号公報、ＵＳＰ５３９２２９３、ＵＳＰ５５１９３３３、および、ＵＳＰ５８８９４０８には、ＣＭＯＳ集積回路の静止電源電流（ＩDDQ ：Quiescent power supply current）を用いた試験（ＩDDQ 試験）についての記載がある。
ＩDDQ 試験は、ＣＭＯＳ集積回路の静止電源電流を測定し、測定値に基づいて試験対象のＣＭＯＳ集積回路の良否判定を行う試験である。なお、試験対象のＣＭＯＳ集積回路を、被試験素子（ＤＵＴ：Device Under Test ）ともいう。
【０００３】
静止電源電流ＩDDQ は、良品でも流れる漏れ電流（真性漏れ電流または正常漏れ電流）と、欠陥によって生じる欠陥電流とを有する。すなわち、静止電源電流ＩDDQ は、正常漏れ電流と欠陥電流との合計で表すことができる。
正常漏れ電流は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）の構造から発生する漏れ電流（ＦＥＴ漏れ電流）と、回路動作によって生じる漏れ電流（回路漏れ電流）との合計で表すことができる。回路漏れ電流は、アナログ回路、プルアップ電流、バス衝突等により発生する。
【０００４】
ＣＭＯＳ集積回路の静止電源電流を測定し、測定値がしきい値以上の場合に不良品として判定する従来のＩDDQ 試験は、T.W.Williams,R.H.Dennard, and R.Kapur."Iddq Test: Sensitivity Analysis of Scaling,".In Int.Test Conf.,pp.786-792.IEEE,1996. にも記載があるように、正確な判定が困難な場合がある。
例えば、ＣＭＯＳ集積回路の配線パターンが微細な場合に、微細化に伴ってＭＯＳＦＥＴの漏れ電流（ＦＥＴ漏れ電流）が指数関数的に増加するからである。
このため、ＩDDQ 試験時のＦＥＴ漏れ電流を減らす種々の方法が提案されている。
【０００５】
ＩDDQ 試験時のＦＥＴ漏れ電流を減らす低減方法としては、ストローブ時にＦＥＴ漏れ電流を低下させることでしきい値を下げる方法があり、低電圧電圧法と、低温測定法と、ウェル・バイアス法とが知られている。
【０００６】
低電源電圧法
電源電圧ＶD を下げると漏れ電流が下がることを利用した低減方法である。しかし、回路が誤動作しない程度の電源電圧ＶD までしか下げられないため、ＦＥＴ漏れ電流の低減率が低い。
また、ストローブ前後での電源電圧ＶD の上げ下げに数ｍＳ（ミリ秒）程度必要であり、試験時間の増加に伴いコストが上昇する。
また、A.E.Gattiker and W.Maly."Toward Understanding "Iddq-Only" Fails,". In Int. Test Conf.,pp.174-183.IEEE,1998. によると、電源電圧ＶD を下げると故障貫通電流が無くなる事例があり、試験漏れが発生する可能性がある。
【０００７】
低温測定法
動作温度を下げるとＦＥＴ漏れ電流が下がることを利用した低減方法である。
下限温度は、信頼性保証と、低温維持装置や試験装置のコストとで決まるが、民生用の低温維持装置は０℃程度が限度であり、ＦＥＴ漏れ電流の低減率は低い。また、装置の費用およびランニングコストがかかり、コストが上昇する。
【０００８】
ウェル・バイアス法
ウェル・バイアス法は、A.Keshavarzi,K.Roy,and C.F.Hawkins."Intrinsic Leakage in Low Power Deep Submicron CMOS ICs,".In Int. Test Conf.,pp.146-155.IEEE,1997. に記載されている。
この低減方法では、バイアス電圧を印加する配線を追加するため、ＣＭＯＳ集積回路のチップ面積が増大し、コストが上昇する。
また、漏れ電流の低減率は、有効ゲート長Ｌeff のバラツキに強く依存するため、微細化に伴ってＦＥＴ漏れ電流のバラツキが生じる。
なお、A.Keshavarzi,C.F.Hawkins,K.Roy,and V.De."Effectiveness of Reverse Body Bias for Low Power CMOS Circuits,".In 8th NASA Symposium on VLSIDesign,pp.2.3.1-2.3.9,Oct.1999によれば、有効ゲート長Ｌeff が０．１８μｍである場合の低減率は１／５倍であり、有効ゲート長Ｌeff が０．１３μｍである場合の低減率は１／２倍である。
【０００９】
【発明が解決しようとする課題】
ＣＭＯＳ集積回路の試験方法として、固定されたしきい値を用いる試験方法以外の試験方法として、デルタ（Delta ）法および電流レート（Current Ratio ）法がある。
【００１０】
デルタ法
デルタ法は、A.C.Miller."Delta ＩDDQ Testing,".In USP5889408,March 1999に記載されている。この方法では、ＩDDQ の最小値および最大値との差に上限値を設けて試験しており、ＣＭＯＳ集積回路に対して個別に上限値を設定していないので、見逃し欠陥電流が大きい場合がある。また、正常漏れ電流のベクトル点（測定点）間の変動幅以下の欠陥電流を検出できない場合がある。
【００１１】
電流レート法
電流レート法は、特開２０００−１７１５２９号公報に開示されている。この方法では、ＩDDQ の最小値と最大値との比を一定として上限値を設けて試験しているので、全ベクトル点で生じる欠陥電流により見逃し欠陥電流が生じる場合がある。また、正常漏れ電流のベクトル点間の変動幅以下の欠陥電流を検出できない場合がある。
【００１２】
ところで、ＣＭＯＳ集積回路の電源電流は、スイッチング時の過渡電流と静止時の静止電流とに分けることができ、ＩDDQ 試験では静止時の静止電流を測定して良否判定を行うのが一般的である。
従来のＩDDQ 試験では、ＩDDQ がＦＥＴ内部の漏れ電流（ＦＥＴ漏れ電流）であることを想定している。
【００１３】
近年、集積度の向上、携帯機器の小型化および集積化によるコストダウン等により、異なるデザインの複数のチップを同一チップに集積して実現することが重要になっている。
このため、ＣＭＯＳ集積回路を、プルアップ、プルダウン、バス衝突等による電流（回路漏れ電流）を有する回路と共にＩDDQ 試験を行う必要が生じている。
本発明の目的は、回路漏れ電流の有無に関わらずに良品の判定が可能なＣＭＯＳ集積回路の良品判定方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明に係るＣＭＯＳ集積回路の第１の良品判定方法は、第１の前記ＣＭＯＳ集積回路Ｘにおける複数のベクトル点ｉでの静止電源電流の測定値ＩQxi を示す第１のベクトル波形と、第２の前記ＣＭＯＳ集積回路Ｙにおける前記複数の前記ベクトル点ｉでの静止電源電流の測定値ＩQyi を示す第２のベクトル波形について、上記第１のベクトル波形もしくは上記第２のベクトル波形のいずれか一方のベクトル波形を所定方向に拡大することにより得られたベクトル波形が上記いずれか一方のベクトル波形ではない上記いずれか他方のベクトル波形と重なった場合には上記第１のベクトル波形と上記第２のベクトル波形とが相似であるという定義の下で、当該相似であるか否かを検査する工程と、前記第１および第２のベクトル波形が相似である場合に、前記第１および第２の前記ＣＭＯＳ集積回路Ｘ，Ｙを良品であると判定する工程とを有する。
【００１５】
本発明に係るＣＭＯＳ集積回路の第１の良品判定方法は、好適には、前記第１および第２のベクトル波形が相似でない場合に、前記第１または第２の前記ＣＭＯＳ集積回路Ｙ，Ｙを不良品であると判定する工程をさらに有する。
【００１６】
本発明に係るＣＭＯＳ集積回路の第１の良品判定方法では、好適には、前記検査する工程は、前記第１および第２の前記ＣＭＯＳ集積回路Ｘ，Ｙの前記測定値ＩQxi ，ＩQyi の偏差（ＩDQxi，ＩDQyi）に基づいて回帰分析を行い、決定係数ｒA 2 と回帰直線の傾きＳA とを算出する工程と、前記決定係数ｒA 2 が下限値ＬRA 2 よりも大きく、かつ、前記第１および第２の前記ＣＭＯＳ集積回路Ｙ，Ｘの前記測定値ＩQyi ，ＩQxi の平均値Ｉqy，Ｉqxの比Ｉqy／Ｉqxと前記傾きＳAとの差異（ＳA −Ｉqy／Ｉqx）が許容範囲内である場合に、相似であると判定する工程とを有する。
【００１７】
本発明に係るＣＭＯＳ集積回路の第１の良品判定方法では、好適には、前記検査する工程は、前記第１の前記ＣＭＯＳ集積回路Ｘの前記測定値ＩQxi の偏差ＩDQxiをその標準偏差σQxで除算した第１の標準値ＲQxi ＝ＩDQxi／σQx、および、前記第２の前記ＣＭＯＳ集積回路Ｙの前記測定値ＩQyi の偏差ＩDQyiをその標準偏差σQyで除算した第２の標準値ＲQyi ＝ＩDQyi／σQyを算出する工程と、前記第１および第２の標準値（ＲQxi ，ＲQyi ）に基づいて回帰分析を行い、決定係数ｒB 2 と回帰直線の傾きＳB とを算出する工程と、前記決定係数ｒB 2 が下限値ＬRB 2 よりも大きく、かつ、前記傾きＳB と１との差異（ＳB −１）が許容範囲内である場合に、相似であると判定する工程とを有する。
【００１８】
本発明に係るＣＭＯＳ集積回路の第１の良品判定方法では、好適には、前記検査する工程は、前記第１および第２の前記ＣＭＯＳ集積回路Ｘ，Ｙを含む数個以上の前記ＣＭＯＳ集積回路について、前記測定値ＩQiの平均値Ｉq および標準偏差σQ を示すプロットが分布する散布図を作成する工程と、前記散布図でプロットが集中する直線を求め、当該直線から許容範囲内に前記第１および第２の前記ＣＭＯＳ集積回路Ｘ，Ｙに対応するプロットが位置する場合に、相似であると判定する工程とを有する。
【００１９】
本発明に係るＣＭＯＳ集積回路の第１の良品判定方法では、好適には、前記検査する工程は、前記第１および第２の前記ＣＭＯＳ集積回路Ｘ，Ｙを含む数個以上の前記ＣＭＯＳ集積回路について、前記測定値ＩQiの平均値Ｉq および偏差ＩDQi を示すプロットが分布する散布図を作成する工程と、前記散布図でプロットが集中する直線を求め、当該直線から許容範囲内に前記第１および第２の前記ＣＭＯＳ集積回路Ｘ，Ｙに対応するプロットが位置する場合に、相似であると判定する工程とを有する。
【００２０】
本発明に係るＣＭＯＳ集積回路の第２の良品判定方法は、良品の数個以上の前記ＣＭＯＳ集積回路について静止電源電流の測定値ＩLiとその平均値Ｉl とに基づき、前記測定値ＩLiの偏差ＩDLi ＝ＩLi−Ｉl を前記平均値Ｉl で除算した第１の係数ＫLi＝ＩDLi ／Ｉl を算出し、前記第１の係数ＫLiを前記数個以上の前記ＣＭＯＳ集積回路で平均化した第２の係数ＫNiを算出する工程と、試験対象の前記ＣＭＯＳ集積回路について静止電源電流の測定値ＩQiとその平均値Ｉq とに基づいて偏差ＩDQi ＝ＩQi−Ｉq を算出する工程と、前記第２の係数ＫNiと前記偏差ＩDQi とに基づいて回帰分析を行い、決定係数ｒC 2 および回帰直線の傾きＳC を算出する工程と、前記決定係数ｒC 2 が下限値ＬRC 2 よりも大きく、かつ、前記試験対象の前記ＣＭＯＳ集積回路の前記平均値Ｉq で前記傾きＳC を除算した値（ＳC ／Ｉq ）と１との差異（ＳC ／Ｉq −１）が許容範囲内である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程とを有する。
【００２１】
本発明に係るＣＭＯＳ集積回路の第２の良品判定方法は、好適には、前記決定係数ｒC 2 が下限値ＬRC 2 よりも大きいという条件、および、前記平均値Ｉq で前記傾きＳC を除算した値（ＳC ／Ｉq ）と１との差異（ＳC ／Ｉq −１）が許容範囲内であるという条件の何れかを満たさない場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する。
【００２２】
本発明に係るＣＭＯＳ集積回路の第３の良品判定方法は、良品の数個以上の前記ＣＭＯＳ集積回路についての静止電源電流の測定値ＩLiに基づき、当該測定値ＩLiの偏差ＩDLi をその標準偏差σL で除算した第１の標準値ＲLi＝ＩDLi ／σL を算出し、前記第１の標準値ＲLiを前記数個以上の前記ＣＭＯＳ集積回路で平均化した第２の標準値ＲNiを算出する工程と、試験対象の前記ＣＭＯＳ集積回路についての静止電源電流の測定値ＩQiに基づき、当該測定値ＩQiの偏差ＩDQi をその標準偏差σQ で除算した第３の標準値ＲQi＝ＩDQi ／σQ を算出する工程と、前記第２および第３の標準値（ＲNi，ＲQi）に基づいて回帰分析を行い、決定係数ｒD 2 および回帰直線の傾きＳD を算出する工程と、前記決定係数ｒD 2 が下限値ＬRD 2 よりも大きく、かつ、前記傾きＳD と１との差異（ＳD −１）が許容範囲内である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程とを有する。
【００２３】
本発明に係るＣＭＯＳ集積回路の第３の良品判定方法は、好適には、前記決定係数ｒD 2 が下限値ＬRD 2 よりも大きいという条件、および、前記傾きＳD と１との差異（ＳD −１）が許容範囲内であるという条件の何れかを満たさない場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する。
【００２４】
本発明に係るＣＭＯＳ集積回路の第４の良品判定方法は、良品の数個以上の前記ＣＭＯＳ集積回路についての静止電源電流の測定値ＩLiに基づき、当該測定値ＩLiの偏差ＩDLi をその標準偏差σL で除算した第１の標準値ＲLi＝ＩDLi ／σL を算出し、前記第１の標準値ＲLiを前記数個以上の前記ＣＭＯＳ集積回路で平均化した第２の標準値ＲNiを算出する工程と、前記測定値ＩLiの偏差ＩDLi から、前記標準偏差σL と前記第２の標準値ＲNiとの乗算値ＲNi×σL を減算した値の絶対値｜ＩDLi −ＲNi×σL ｜の上限値ＥMAX を求める工程と、試験対象の前記ＣＭＯＳ集積回路についての静止電源電流の測定値ＩQiの偏差ＩDQi から、その標準偏差σQ と前記第２の標準値ＲNiとの乗算値ＲNi×σQ を減算した値の絶対値｜ＩDQi −ＲNi×σQ ｜が、前記上限値ＥMAX 未満であるか否かを検出する工程と、前記絶対値｜ＩDQi −ＲNi×σQ ｜が前記上限値ＥMAX 未満である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程とを有する。
【００２５】
本発明に係るＣＭＯＳ集積回路の第４の良品判定方法は、好適には、前記絶対値｜ＩDQi −ＲNi×σQ ｜が前記上限値ＥMAX 未満でない場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する。
【００２６】
本発明に係るＣＭＯＳ集積回路の第５の良品判定方法は、良品の数個以上の前記ＣＭＯＳ集積回路についての静止電源電流の測定値ＩLiに基づき、その標準偏差σL および平均値Ｉl を示すプロットが分布する散布図を作成し、前記散布図でプロットが集中する直線の傾き（１／σR ）を求める工程と、試験対象の前記ＣＭＯＳ集積回路についての静止電源電流の測定値ＩQiの平均値Ｉq から、当該測定値ＩQiの標準偏差σQ と前記傾き（１／σR ）との乗算値σQ ／σR を減算した値（Ｉq −σQ ／σR ）が、上限値ＬSE未満である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程とを有する。
【００２７】
本発明に係るＣＭＯＳ集積回路の第５の良品判定方法は、好適には、前記減算した値（Ｉq −σQ ／σR ）が前記上限値ＬSE以上である場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する。
【００２８】
本発明に係るＣＭＯＳ集積回路の第６の良品判定方法は、良品の前記ＣＭＯＳ集積回路についての静止電源電流の第１および第２のベクトル点での測定値ＩL1，ＩL2の差（ＩL1−ＩL2）を、当該測定値ＩL1，ＩL2の平均値Ｉl で除算した基準値ＷL12 ＝（ＩL1−ＩL2）／Ｉl を算出する工程と、試験対象の前記ＣＭＯＳ集積回路についての静止電源電流の前記第１および第２のベクトル点での測定値ＩQ1，ＩQ2の差（ＩQ1−ＩQ2）を、当該測定値ＩQ1，ＩQ2の平均値Ｉq で除算した比較値ＷQ12 ＝（ＩQ1−ＩQ2）／Ｉq を算出する工程と、前記基準値ＷL12 と前記比較値ＷQ12 との差異（ＷQ12 −ＷL12 ）が許容範囲内である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程とを有する。
【００２９】
本発明に係るＣＭＯＳ集積回路の第６の良品判定方法は、好適には、前記差異（ＷQ12 −ＷL12 ）が前記許容範囲内でない場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する。
【００３０】
本発明に係るＣＭＯＳ集積回路の第７の良品判定方法は、良品の数個以上の前記ＣＭＯＳ集積回路についての静止電源電流の測定値ＩLiに基づき、その偏差ＩDLi ＝ＩLi−Ｉl および平均値Ｉl を示すプロットが分布する散布図を作成し、前記散布図でプロットが集中する一次直線による、良品の前記ＣＭＯＳ集積回路についての上記偏差Ｉ DLi を示す上記平均値Ｉ l の関数を求める工程と、試験対象の前記ＣＭＯＳ集積回路についての前記測定値ＩQiの平均値Ｉq を、上記関数の、良品の前記ＣＭＯＳ集積回路についての上記平均値Ｉ l として代入することにより得られた予測偏差ＪDQi を算出する工程と、前記試験対象の前記ＣＭＯＳ集積回路についての静止電源電流の測定値ＩQiの偏差ＩDQi ＝ＩQi−Ｉq と前記予測偏差ＪDQi との差異（ＩDQi −ＪDQi ）が許容範囲内である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程とを有する。
【００３１】
本発明に係るＣＭＯＳ集積回路の第７の良品判定方法は、好適には、前記差異（ＩDQi −ＪDQi ）が前記許容範囲内でない場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
【００３３】
良品のＣＭＯＳ集積回路
回路漏れ電流や、ディープサブミクロン（ゲート長が０．２５μｍ以下のＩＣ）のＦＥＴ漏れ電流は、数百μＡ以上の電流値を示すことがある。これらの漏れ電流は、同一デザインのＣＭＯＳ集積回路であっても製造条件のバラツキにより、個々のＣＭＯＳ集積回路で異なる電流値となることが多い。
【００３４】
また、テストパターンによる内部ノードの変化によってベクトル点（ストローブ点）毎に回路漏れ電流が変化したり、ＤＩＢＬ（Drain Induced Barrier Lowering）および／またはＧＩＤＬ（Gate Induced Drain Leakage）によってＦＥＴ漏れ電流が変化したりする。
この点については、M.C.Johnson,D.Somasekhar,and K.Roy."Models and Algorithms for Bounds on Leakage in CMOS Circuits,".IEEE Tran.CAD IC Sys.,Vol.18,No.6,pp.714-725,Jun.1999を参考にすることができる。
【００３５】
本実施の形態において、静止電源電流ＩDDQ を測定する場合は、テストパターンの切替終了時からクロックを保持し、所定時間が経て安定になった時の電流値を測定し、この測定電流はＦＥＴ漏れ電流以外の電流を含んでいてもよいこととする。
【００３６】
ベクトル点（測定点）にシリアル番号を付し、当該ベクトル点と当該ベクトル点での測定電流値とを示すプロットが分布する散布図を作成した場合、シリアル番号の順にプロット間を結ぶ線からなるベクトル波形は、良品のＣＭＯＳ集積回路の間で相似または略相似になることが多いと考えられる。
図１〜図３は、良品のＣＭＯＳ集積回路の間でベクトル波形が相似である場合を例示する説明図である。なお、図１〜図３において、横軸をベクトル点のシリアル番号ｉとし、縦軸を静止電源電流の測定値ＩLiとし、各ＣＭＯＳ集積回路でのベクトル点の総数を２０個としている。
【００３７】
図１は、良品の２個のＣＭＯＳ集積回路Die-A ，Die-B において、静止電源電流を測定する測定点を示すベクトル点と、当該ベクトル点での静止電源電流の測定値との関係を例示する概略図である。この概略図には、プロット間を結ぶ折れ線からなるベクトル波形が表示されている。
なお、○印は良品のＣＭＯＳ集積回路Die-A におけるベクトル点での静止電源電流の測定値に対応しており、△印は良品のＣＭＯＳ集積回路Die-B におけるベクトル点での静止電源電流の測定値に対応している。
【００３８】
図２は、図１の各ベクトル波形をシフトして重ねた場合の概略図である。
図３は、図１中のDie-B のベクトル波形を縦方向に拡大し、拡大したベクトル波形とDie-A のベクトル波形とを重ねた場合の概略図であり、ベクトル波形同士が重複して一致している。このように、図１〜図３に示す良品のＣＭＯＳ集積回路Die-A ，Die-B のベクトル波形は相似している。また、この相似関係を利用して良品のＣＭＯＳ集積回路を選別可能である。
【００３９】
良品のＣＭＯＳ集積回路間のベクトル波形の相似関係を考慮し、良品のＣＭＯＳ集積回路の静止電源電流ＩDDQ である正常漏れ電流ＩLiを、次式（１）で表す。なお、次式（１）中のＲi は比例係数である。
【００４０】
【数１】
ＩLi＝Ｒi ×Ｉp ＋ＩAL …（１）
【００４１】
上式（１）において、Ｉp ，ＩALと、正常漏れ電流ＩLiの平均値Ｉl との間には、次式（２）の関係が成立する。すなわち、平均値Ｉl は、全ベクトル点で一定の大きさの一定電流値ＩALと、ベクトル波形の変化分に対して比例関係にあるパラメータＩp との和で表される。
【００４２】
【数２】
Ｉl ＝Ｉp ＋ＩAL …（２）
【００４３】
測定電流と欠陥電流
欠陥電流を含むＣＭＯＳ集積回路において、各ベクトル点で測定される静止電源電流の測定値ＩQiは、正常漏れ電流ＩLiと、各ベクトル点で独立またはランダムに発生する欠陥電流ＩRDi と、各ベクトル点で同様に発生する一定の欠陥電流ＩSDとの合計により、次式（３）で表される。
【００４４】
【数３】
ＩQi＝ＩLi＋ＩRDi ＋ＩSD …（３）
【００４５】
良品選別
ところで、ＣＭＯＳ集積回路の良否判定を行うには、良品のＣＭＯＳ集積回路を前もって集めておくことが望ましい。このように、良品のＣＭＯＳ集積回路を集めることを良品選別という。
【００４６】
良品選別−１
良品のＣＭＯＳ集積回路における全ベクトル点ｉ（ｉ＝１〜ｎ）での正常漏れ電流ＩLiとその平均値Ｉl から、偏差ＩDLi は次式（４）で表される。なお、ベクトル点の総数ｎを数個以上とした場合、平均値Ｉl ＝（ＩL1＋ＩL2＋…＋ＩLn）／ｎである。
【００４７】
【数４】
ＩDLi ＝ＩLi−Ｉl …（４）
【００４８】
上式（４）に対し、上式（１）の正常漏れ電流ＩLiと上式（２）の平均値Ｉlとを代入することで、次式（５）が得られる。
【００４９】
【数５】
【００５０】
２個の良品のＣＭＯＳ集積回路Ｘ，Ｙについて、各ベクトル点での偏差の比は、次式（６）で表される。
但し、上記２個の良品のＣＭＯＳ集積回路のパラメータＩp および偏差ＩDLiは、ＣＭＯＳ集積回路ＸではパラメータＩpxおよび偏差ＩDLxiとしており、ＣＭＯＳ集積回路ＹではパラメータＩpyおよび偏差ＩDLyiとしている。
【００５１】
【数６】
【００５２】
このように、ＣＭＯＳ集積回路Ｘ，Ｙが良品である場合は、偏差の比は、ベクトル点に依存せずに一定である。
そこで、偏差の比（ＩDLyi／ＩDLxi）＝ＳA とおく。
【００５３】
図４は、試験対象の複数のＣＭＯＳ集積回路から２個のＣＭＯＳ集積回路Ｘ，Ｙを抽出し、各ベクトル点での偏差をプロットした場合の説明図である。良品を○印で表しており、不良品を△印で表している。
抽出された２個のＣＭＯＳ集積回路Ｘ，Ｙが良品である場合は、プロットは直線（回帰直線）上に並び、この回帰直線の傾きはＳA となる。
２個のＣＭＯＳ集積回路の相関を示す決定係数（相関係数、residual square）ｒ2 は、次式（７）で表され、当該２個のＣＭＯＳ集積回路が良品である場合は、ｒ2 の値は１または実質的に１である。
【００５４】
【数７】
【００５５】
なお、上式（７）において、ｙi はベクトル点ｉでのＣＭＯＳ集積回路Ｙの静止電源電流の測定値であり、ｙA は測定値ｙi （＝ＩQyi ）の平均値であり、ｙHiは、ベクトル点ｉでのＣＭＯＳ集積回路Ｘの静止電源電流の測定値ｘi （＝ＩQxi ）から回帰直線を用いて測定値ｙi を予測した予測値（predicted value ）である。これに対し、実際の測定値ｙi を実測値（actual value）という。
【００５６】
具体的には、ＣＭＯＳ集積回路Ｙの静止電源電流の測定値ｙi を、ｙi ≒ｃ＋ＳA ・ｘi で近似できる場合、予測値ｙHiは、回帰式ｙHi＝ｃ＋ＳA ・ｘi で表される。回帰式中の符号ｃは、定数である。
測定値ｙi と予測値ｙHiとの差が小さいほど、予測からの外れが小さいことを示す。そこで、上式（７）によって決定係数ｒ2 を算出し、この決定係数ｒ2 を回帰式のあてはまりの尺度として用いることができる。
なお、回帰分析（regression analysis ）に関しては、竹村著、「共立講座２１世紀の数学１４：統計」、３６〜３７頁、共立出版、１９９７を参考にすることができる。
【００５７】
２個のＣＭＯＳ集積回路の静止電源電流の測定値のうち一方または双方が欠陥電流ＩRDi を含む場合、当該測定値のプロットは回帰直線上からずれて、決定係数ｒ2 の値は小さくなる。
良品のＣＭＯＳ集積回路では、上式（１），（２）においてＩAL＝０である場合に、２個のＣＭＯＳ集積回路のうち一方または双方が一定の欠陥電流ＩSDを含むときに、測定値ＩQiの平均値Ｉq は正常漏れ電流ＩLiの平均値Ｉl よりも大きくなり、２個のＣＭＯＳ集積回路Ｙ，Ｘの静止電源電流の平均値Ｉqy，Ｉqxの比（Ｉqy／Ｉqx）は回帰直線の傾きＳA に一致しなくなる。
【００５８】
そこで、２個のＣＭＯＳ集積回路Ｘ，Ｙについて、決定係数ｒ2 が予め設定された下限値ＬRA 2 よりも大きいという条件と、静止電源電流の平均値の比と回帰直線の傾きＳA との差（ＳA −Ｉqy／Ｉqx）が予め設定された範囲内であるとの条件を満たす場合に、当該２個のＣＭＯＳ集積回路Ｘ，Ｙをベクトル波形が相似すると判定し、良品として選別することができる。
【００５９】
良品選別−２
上式（１）の正常漏れ電流ＩLiの標準偏差σL は、比例係数Ｒi の標準偏差σR を用いて次式（８）で表される。
【００６０】
【数８】
σL ＝σR ×Ｉp …（８）
【００６１】
正常漏れ電流ＩLiの標準値ＲLiは、平均値Ｉl および標準偏差σL を用いて、次式（９）で表される。
【００６２】
【数９】
ＲLi＝（ＩLi−Ｉl ）／σL …（９）
【００６３】
上式（９）は、式（４），（５）を用いて、次式（１０）のように変形することができる。
【００６４】
【数１０】
【００６５】
上式（１０）は、式（８）を用いて、次式（１１）のように変形することができる。
【００６６】
【数１１】
【００６７】
上式（１１）から、標準値ＲLiは、正常漏れ電流ＩLiによらずに同じ値をとる。このため、２個のＣＭＯＳ集積回路Ｘ，Ｙが良品である場合、ベクトル点での標準値の比を求めると、次式（１２）のように値が１になる。なお、次式（１２）において、ＣＭＯＳ集積回路Ｘの正常漏れ電流の標準値をＲLxi とし、ＣＭＯＳ集積回路Ｙの正常漏れ電流の標準値をＲLyi としている。
【００６８】
【数１２】
【００６９】
一方、欠陥電流を含む静止電源電流の測定値ＩQiの標準値ＲQiは、測定値ＩQiの標準偏差σQ および平均値Ｉq を用いて、次式（１３）で表される。
【００７０】
【数１３】
ＲQi＝（ＩQi−Ｉq ）／σQ …（１３）
【００７１】
上式（１３）に対し、式（３）を用いることで、次式（１４）が得られる。なお、欠陥電流ＩRDi の平均値をＩrdとしている。
【００７２】
【数１４】
【００７３】
欠陥電流ＩRDi による標準偏差σQ の変化が小さいので、標準偏差σQ はσLで近似することができ、この近似により上式（１４）を次式（１５）に変形することができる。
【００７４】
【数１５】
【００７５】
標準値ＲQiの散布図では、欠陥電流ＩRDi により標準値ＲQiが回帰直線から外れることにより、決定係数ｒB 2 は小さくなるので、決定係数ｒB 2 の下限の設定により良品選別を行うことができる。
【００７６】
具体的には、２個のＣＭＯＳ集積回路Ｘ，Ｙの静止電源電流の測定値ＩQxi ，ＩQyi から、平均値Ｉqx，Ｉqyおよび標準偏差σQx，σQyを算出し、標準値ＲQxi ，ＲQyi を算出する。そして、標準値（ＲQxi ，ＲQyi ）の回帰分析を行い、決定係数ｒB 2 と回帰直線の傾きＳB とを算出する。
決定係数ｒB 2 が予め設定された下限値ＬRB 2 よりも大きいという条件と、回帰直線の傾きＳB と１との差（ＳB −１）が予め設定された許容範囲内であるという条件とを満たす場合に、当該２個のＣＭＯＳ集積回路Ｘ，Ｙをベクトル波形が相似すると判定し、良品として選別することができる。
【００７７】
良品選別−３
式（２）を用いることで、式（８）を次式（１６）に変形することができる。
【００７８】
【数１６】
σL ＝σR ×（Ｉl −ＩAL） …（１６）
【００７９】
上式（１６）を変形することで、次式（１７）が得られる。
【００８０】
【数１７】
Ｉl ＝ＩAL＋σL ／σR …（１７）
【００８１】
試験対象のＣＭＯＳ集積回路についての静止電源電流の測定値ＩQiの標準偏差σQ を横軸にとり、平均値Ｉq を縦軸にとって散布図を作成した場合、良品のＣＭＯＳ集積回路に対応するプロットは直線（理想直線）上に位置する。
そこで、試験対象のＣＭＯＳ集積回路のうち、理想直線から許容範囲（例えば理想直線の上下の平行線に挟まれた中間領域）に位置するプロットに対応するＣＭＯＳ集積回路を、良品として選別することができる。
【００８２】
図５は、スキャンテストをパスした約８００個のＣＭＯＳ集積回路について、静止電源電流の測定値の平均値Ｉq と標準偏差σQ との分布を例示する概略的な散布図である。良品のＣＭＯＳ集積回路に対応するプロットの多くは、Ｉq ＝０．７＋０．５×σQ の直線（すなわち理想直線）上またはその近傍に位置している。
なお、×印のプロットは、ＩDDQ 試験をパスしなかった不良品のＣＭＯＳ集積回路に対応している。＋印のプロットは、ＩDDQ 試験をパスした良品のＣＭＯＳ集積回路に対応している。
【００８３】
図６は、図５のＣＭＯＳ集積回路の群について、比例係数Ｒi の標準偏差の逆数（１／σR ）の分布図である。この分布図では、横軸が１／σR を示し、縦軸が頻度を示している。分布の平均値は約０．５であり、分布の標準偏差は約０．０２であり、分布の平均値は図５中の理想直線の傾き０．５と一致している。
【００８４】
良品選別−４
正常漏れ電流ＩLiの偏差ＩDLi を示す式（５）は、式（２）を用いて、次式（１８）に変形することができる。
【００８５】
【数１８】
【００８６】
ここで、良品のＣＭＯＳ集積回路について、偏差ＩDLi および平均値Ｉl を示すプロットが分布する散布図を作成すると、上式（１８）に対応する直線上またはその近傍にプロットが位置することになる。
【００８７】
欠陥電流ＩRDi を含む静止電源電流の測定値ＩQiの偏差ＩDQi は、式（３），（１８）を用いて、次式（１９）で表される。
【００８８】
【数１９】
【００８９】
上式（１９）に対し、Ｉl ＝Ｉq −Ｉrd−ＩSDを代入すると、次式（２０）が得られる。
【００９０】
【数２０】
【００９１】
上式（２０）と式（１８）との違いから、試験対象のＣＭＯＳ集積回路について、偏差ＩDQi および平均値Ｉq を示すプロットが分布する散布図を作成すると、測定値ＩQiが欠陥電流を含む場合は、上式（１８）に対応する直線（理想直線）上からずれてプロットが位置することになる。
そこで、試験対象のＣＭＯＳ集積回路のうち、理想直線から許容範囲（例えば理想直線の上下の平行線に挟まれた中間領域）に位置するプロットに対応するＣＭＯＳ集積回路を、良品として選別することができる。この選別手法は、ベクトル数が少ない場合に、有効である。
【００９２】
図７は、約８００個のＣＭＯＳ集積回路について、静止電源電流の測定値の平均値Ｉq と偏差ＩDQi ＝ＩQi−Ｉq との分布を例示する概略的な散布図である。良品のＣＭＯＳ集積回路に対応するプロットの多くは、ＩDQi ＝０．７５−０．９６×Ｉq の直線（すなわち理想直線）上またはその近傍に位置している。
なお、×印のプロットは、ＩDDQ 試験をパスしなかった不良品のＣＭＯＳ集積回路に対応している。＋印のプロットは、ＩDDQ 試験をパスした良品のＣＭＯＳ集積回路に対応している。
【００９３】
予測誤差
良品選別で得られた良品の複数のＣＭＯＳ集積回路の各々について、標準値ＲLiを算出し、標準値ＲLiを当該複数のＣＭＯＳ集積回路で平均化して基準となる標準値ＲNiを算出する。この標準値ＲNiおよび式（９）を用いることで、正常漏れ電流ＩLiの予測値ＪLiは、次式（２１）で得ることができる。
【００９４】
【数２１】
ＪLi＝ＲNi×σL ＋Ｉl …（２１）
【００９５】
標準値ＲNiの算出の元になった、良品のＣＭＯＳ集積回路の静止電源電流の測定値ＩLi、平均値Ｉl 、および、標準偏差σL を用いて、予測誤差Ｅi は次式（２２）で表される。
【００９６】
【数２２】
【００９７】
図８は、良品のＣＭＯＳ集積回路について、標準偏差σL および予測誤差Ｅiを示すプロットの分布を例示する散布図である。この図８では、予測誤差Ｅi は標準偏差σL の約半分以下となっており、すなわち最大値ＥMAX は標準偏差σLの約半分になっている。
このようにして、予測誤差Ｅi の最大値ＥMAX を、良品のＣＭＯＳ集積回路の全ベクトル点について求めることができる。
【００９８】
良否判定
良品選別で得られた良品のＣＭＯＳ集積回路の特性と、試験対象のＣＭＯＳ集積回路の静止電源電流の測定値ＩQiとに基づき、試験対象のＣＭＯＳ集積回路の良否判定を行うことができる。
【００９９】
良否判定−１（Ｉ RD 試験）
試験対象のＣＭＯＳ集積回路に対し、式（２２）に基づき、次式（２３）の推定誤差ＰDiを考える。この式（２３）では、試験対象のＣＭＯＳ集積回路の静止電源電流の測定値ＩQiと、平均値Ｉq と、標準偏差σQ とを用いている。
【０１００】
【数２３】
ＰDi＝ＩQi−Ｉq −ＲNi×σQ …（２３）
【０１０１】
測定値ＩQiの平均値Ｉq は、式（３）を用いて、次式（２４）で表される。
【０１０２】
【数２４】
Ｉq ＝Ｉl ＋Ｉrd＋ＩSD …（２４）
【０１０３】
式（２３）に対し、式（２４），（３），（２２）を適用することで、次式（２５）を得ることができる。
【０１０４】
【数２５】
【０１０５】
上式（２５）において、標準偏差σQ は、欠陥電流ＩRDi による変化が小さいので、標準偏差σL で近似している。
良品では、欠陥電流ＩRDi が０または実質的に０であるので、良品判定条件は、次式（２６）で表すことができる。
【０１０６】
【数２６】
−ＥMAX ＜ＰDi＜ＥMAX …（２６）
【０１０７】
不良品の欠陥電流ＩRDi は、予測誤差Ｅi ＝ＥMAX である場合に、上式（２５）を用いて次式（２７）で表され、この式（２７）で表される値を目安にすることができる。
【０１０８】
【数２７】
ＩRDi ＝ＰDi−ＥMAX ＋Ｉrd …（２７）
【０１０９】
良否判定−２（Ｉ SD 試験）
ＣＭＯＳ集積回路の静止電源電流の測定値ＩQiにおいて、欠陥電流ＩRDi がない場合は、式（３）から測定値ＩQiは次式（２８）で表される。
【０１１０】
【数２８】
ＩQi＝ＩLi＋ＩSD …（２８）
【０１１１】
この場合の測定値ＩQiの標準偏差σQ は、正常漏れ電流ＩLiの標準偏差σL に等しいので、式（８）から、パラメータＩp は次式（２９）で表される。
【０１１２】
【数２９】
Ｉp ＝σQ ／σR …（２９）
【０１１３】
上式（２８）の測定値ＩQiの平均値Ｉq は、式（２）を用いて、次式（３０）で表される。
【０１１４】
【数３０】
【０１１５】
上式（３０），（２９）により、測定値ＩQiの直流成分の合計値（ＩAL＋ＩSD）は、次式（３１）で表される。
【０１１６】
【数３１】
【０１１７】
試験対象のＣＭＯＳ集積回路の漏れ電流がＦＥＴ漏れ電流のみである場合、次式（３２）に示すように、合計値（ＩAL＋ＩSD）が予測誤差Ｅi の最大値ＥMAX未満であることを良品の条件とすることができる。
【０１１８】
【数３２】
ＥMAX ＞Ｉq −σQ ／σR …（３２）
【０１１９】
試験対象のＣＭＯＳ集積回路の漏れ電流が回路漏れ電流を含み、製造条件のバラツキにより回路漏れ電流の大きさにバラツキがある場合、当該回路漏れ電流の大きさのバラツキの許容範囲内であることを良品の条件とすることができる。次式（３３）では、上限値ＬSEが許容範囲に対応している。
【０１２０】
【数３３】
ＬSE＞Ｉq −σQ ／σR …（３３）
【０１２１】
良否判定−３
良品の複数のＣＭＯＳ集積回路について、各ベクトル点における正常漏れ電流ＩLiの偏差に対応する係数ＫLi＝（ＩLi−Ｉl ）／Ｉl を予め算出し、係数ＫLiを当該複数のＣＭＯＳ集積回路で平均化して基準となる係数ＫNiを算出する。
次に、試験対象のＣＭＯＳ集積回路の測定値ＩQiから、平均値Ｉq と偏差ＩDQi （＝ＩQi−Ｉq ）とを算出する。
【０１２２】
そして、係数ＫNiおよび偏差ＩDQi の回帰分析を行い、決定係数ｒC 2 と回帰直線の傾きＳC とを算出する。
決定係数ｒC 2 が予め設定された下限値ＬRC 2 以上であるという条件と、比ＳC ／Ｉq と１との差（ＳC ／Ｉq −１）が予め設定された許容範囲内であるという条件とを満たす場合に、当該２個のＣＭＯＳ集積回路をベクトル波形が相似すると判定し、試験対象のＣＭＯＳ集積回路を良品として選別することができる。
【０１２３】
良否判定−４
良品の複数のＣＭＯＳ集積回路について、各ベクトル点における正常漏れ電流ＩLiとその平均値Ｉl と標準偏差σL とに基づいて標準値ＲLi＝（ＩLi−Ｉl ）／σL を予め算出し、標準値ＲLiを当該複数のＣＭＯＳ集積回路で平均化して基準となる標準値ＲNiを算出する。
次に、試験対象のＣＭＯＳ集積回路の測定値ＩQiから、平均値Ｉq と偏差ＩDQi （＝ＩQi−Ｉq ）と標準偏差σQ と標準値ＲQi＝ＩDQi ／σQ を算出する。
【０１２４】
そして、標準値（ＲNi，ＲQi）の回帰分析を行い、決定係数ｒD 2 と回帰直線の傾きＳD とを算出する。
決定係数ｒD 2 が予め設定された下限値ＬRD 2 以上であるという条件と、回帰直線の傾きＳD と１との差（ＳD −１）が予め設定された許容範囲内であるという条件とを満たす場合に、当該２個のＣＭＯＳ集積回路をベクトル波形が相似すると判定し、試験対象のＣＭＯＳ集積回路を良品として選別することができる。
【０１２５】
良否判定−５（２点試験法）
ＣＭＯＳ集積回路のＩDDQ 試験では、最初のベクトル点の測定値で約６０％〜約８０％の不良を検出することができ、このため、１点（１ベクトル点）測定によるスタンバイ試験がよく行われる。
以下では、２個のベクトル点での測定値に基づき、ＣＭＯＳ集積回路を試験する２点試験法を説明する。
【０１２６】
良品のＣＭＯＳ集積回路において、１点目での測定値ＩL1と２点目での測定値ＩL2との差（ＩL1−ＩL2）を平均値Ｉl で除算した基準値ＷL12 は、次式（３４）で表される。なお、基準値ＷL12 は、測定値ＩL1，ＩL2のバラツキの程度の目安に対応している。
【０１２７】
【数３４】
ＷL12 ＝（ＩL1−ＩL2）／Ｉl …（３４）
【０１２８】
上式（３４）は、式（１），（２）を用いて、次式（３５）のように変形することができる。
【０１２９】
【数３５】
【０１３０】
上式（３５）において、ＩALが０または実質的に０である場合、次式（３６）が得られる。
【０１３１】
【数３６】
ＷL12 ＝Ｒ1 −Ｒ2 …（３６）
【０１３２】
このように、基準値ＷL12 は、比例係数Ｒ1 ，Ｒ2 の差となって一定値となるので、基準値ＷL12 は良品のＣＭＯＳ集積回路の測定値ＩL1，ＩL2から前もって求めることができる。
【０１３３】
ＣＭＯＳ集積回路の静止電源電流の測定値ＩQiが欠陥電流を含む場合、１点目での測定値ＩQ1と２点目での測定値ＩQ2との差（ＩQ1−ＩQ2）を平均値Ｉq で除算した比較値ＷQ12 は、次式（３７）で表される。
【０１３４】
【数３７】
ＷQ12 ＝（ＩQ1−ＩQ2）／Ｉq …（３７）
【０１３５】
上式（３７）は、式（３）を用いて、次式（３８）のように変形することができる。
【０１３６】
【数３８】
【０１３７】
式（２４）において、Ｉrdが０または実質的に０である場合、すなわちＩRD1＝ＩRD2 ＝０である場合、平均値Ｉq ＝Ｉl ＋ＩSDとなり、この平均値Ｉq の式を上式（３８）に代入することで、次式（３９）が得られる。
【０１３８】
【数３９】
ＷQ12 ＝（ＩL1−ＩL2）／（Ｉl ＋ＩSD） …（３９）
【０１３９】
上式（３９）と式（３４）とから、次式（４０）が得られる。
【０１４０】
【数４０】
ＷQ12 ＜ＷL12 …（４０）
【０１４１】
一方、式（２４）において、ＩSDが０または実質的に０である場合、平均値Ｉq ＝Ｉl ＋Ｉrdとなる。さらに、Ｉrd＜＜Ｉl であるときは、Ｉq ≒Ｉl となり、この平均値Ｉq の式を用いて、上式（３８）を次式（４１）に変形することができる。
【０１４２】
【数４１】
【０１４３】
上式（４１）によれば、欠陥電流ＩRD1 ，ＩRD2 の大小関係により、値ＷQ12，ＷL12 の大小関係が変化する。
これらの関係から、基準値ＷL12 と比較値ＷQ12 との差異（ＷQ12 −ＷL12 ）が予め設定された許容範囲内であることを良品の条件とすることができ、上限値Ｔ12を用いて、良品の条件を次式（４２）で表すことが可能である。
【０１４４】
【数４２】
｜ＷQ12 −ＷL12 ｜＜Ｔ12 …（４２）
【０１４５】
テスタ
図９は、本発明に係るＣＭＯＳ集積回路の良品判定方法を行うテスタの説明図である。このテスタ３０は、測定器１０と、コンピュータ２０とを有し、ＣＭＯＳ集積回路５０1 〜５０N のＩDDQ 試験を行う。
測定器１０は、ＣＭＯＳ集積回路５０1 〜５０N の静止電源電流ＩDDQ を各ベクトル点ｉで測定し、測定値ＩQiをコンピュータ２０に供給する。
【０１４６】
コンピュータ２０は、制御装置、記憶装置、入力装置および出力装置を有する。コンピュータ２０の制御装置は、測定器１０からの測定値ＩQiに基づいて種々の演算を行い、演算結果に基づいてＣＭＯＳ集積回路５０1 〜５０N の良否判定および相似検査を行い、良否判定結果および相似検査結果を出力装置に出力する。
【０１４７】
コンピュータ２０の記憶装置は、制御装置によりアクセス制御される。
この記憶装置は、良品のＣＭＯＳ集積回路の測定値と、ＣＭＯＳ集積回路５０1 〜５０N の各ベクトル点ｉでの各測定値ＩQiを記憶する。なお、記憶装置は、ＣＭＯＳ集積回路５０1 〜５０N の静止電源電流ＩDDQ の測定前に、良品のＣＭＯＳ集積回路の測定値ＩLiを予め記憶する構成としてもよい。
【０１４８】
良品判定方法
次に、ＣＭＯＳ集積回路の良品判定方法を、良品選別法と良否判別法とに分けて説明する。
良品選別法では、試験対象のＣＭＯＳ集積回路（ＤＵＴ）についての静止電源電流の測定値ＩQiに基づき、試験対象のＣＭＯＳ集積回路の群から良品を選別する。
【０１４９】
一方、良否判定法では、良品のＣＭＯＳ集積回路についての静止電源電流の測定値ＩLiと、試験対象のＣＭＯＳ集積回路についての静止電源電流の測定値ＩQiとに基づき、試験対象のＣＭＯＳ集積回路が良品であるか否かを判定する。良品のＣＭＯＳ集積回路は、例えば良品選別法で得られた良品のＣＭＯＳ集積回路とする。
【０１５０】
良品選別法
図１０は、図９のテスタ３０において、コンピュータ２０の処理を示す概略的なフローチャートであり、ＣＭＯＳ集積回路の良品選別法の実施の形態を示すフローチャートである。なお、スタート段階において、ＣＭＯＳ集積回路５０1 〜５０N の静止電源電流の測定値ＩQiが得られているものとする。
【０１５１】
ステップＳ１では、選別されるＣＭＯＳ集積回路５０1 〜５０N のグループ（被選別ＩＣ群）から１個のＣＭＯＳ集積回路を抽出して基準ＩＣとし、この基準ＩＣを被選別ＩＣ群から外す。
【０１５２】
ステップＳ２では、残りの被選別ＩＣ群を順次比較ＩＣとし、比較ＩＣと基準ＩＣとのベクトル波形の相似検査を行う。
【０１５３】
ステップＳ３では、相似検査を行った被選別ＩＣ群の中に、ベクトル波形が相似である比較ＩＣがあるか否かを判定する。
ベクトル波形が相似である比較ＩＣがない場合は、ステップＳ４に進み、基準ＩＣを不良品であると判定する。
ベクトル波形が相似である比較ＩＣがある場合は、ステップＳ５に進み、当該比較ＩＣを良品であると判定し、当該比較ＩＣを被選別ＩＣ群から外す。
【０１５４】
このようなステップＳ１〜Ｓ５を、被選別ＩＣ群の個数が１個または０個になるまで繰り返すことで、良品選別を行うことが可能である。
なお、ステップＳ５において、基準ＩＣ毎に比較ＩＣを集めておくことで、波形の違いにより良品の分類を行うことができる。
【０１５５】
図１１は、図１０のステップＳ２において、相似検査の処理の第１の実施の形態を示す概略的なフローチャートである。
先ず、ステップＳ１１では、基準ＩＣの静止電源電流の測定値ＩQxi に基づいて偏差ＩDQxi（＝ＩQxi −Ｉqx）を算出し、比較ＩＣの静止電源電流の測定値ＩQyi に基づいて偏差ＩDQyi（＝ＩQyi −Ｉqy）を算出する。
但し、Ｉqxは、測定値ＩQxi を全ベクトル点ｎで平均した平均値であり、Ｉqyは、測定値ＩQyi を全ベクトル点ｎで平均した平均値である。
【０１５６】
ステップＳ１２では、偏差（ＩDQxi，ＩDQyi）の回帰分析を行い、決定係数ｒA 2 と回帰直線の傾きＳA とを算出する。
決定係数ｒA 2 は、例えば式（７）において、ｙi ＝ＩDQyiとし、ｙA ＝Ｉqyとし、ｙHiは、偏差ＩDQxiから回帰直線を用いて予測した予測値とすることで、算出することができる。回帰直線の傾きＳA は、最小２乗法により算出することができる。
【０１５７】
ステップＳ１３では、ＬRA 2 ＜ｒA 2 および｜ＳA −Ｉqy／Ｉqx｜＜ＬSAを満たす場合に、比較ＩＣおよび基準ＩＣのベクトル波形が相似であると判定する。
但し、ＬRA 2 は、決定係数ｒA 2 の下限値であり、ＬSAは傾きＳA からのずれの許容範囲に対応する上限値である。
【０１５８】
図１２は、図１０のステップＳ２において、相似検査の処理の第２の実施の形態を示す概略的なフローチャートである。
先ず、ステップＳ２１では、基準ＩＣの静止電源電流の測定値ＩQxi に基づいて標準値ＲQxi ＝（ＩQxi −Ｉqx）／σQxを算出し、比較ＩＣの静止電源電流の測定値ＩQyi に基づいて標準値ＲQyi ＝（ＩQyi −Ｉqy）／σQyを算出する。
但し、σQxは、測定値ＩQxi の標準偏差であり、σQyは、測定値ＩQyi の標準偏差である。
【０１５９】
ステップＳ２２では、標準値（ＲQxi ，ＲQyi ）の回帰分析を行い、決定係数ｒB 2 と回帰直線の傾きＳB とを算出する。
決定係数ｒB 2 は、例えば式（７）において、ｙi ＝ＲQyi とし、ｙA は標準値ＲQyi を全ベクトル点ｎで平均した平均値（すなわち０）とし、ｙHiは、標準値ＲQxi から回帰直線を用いて予測した予測値とすることで、算出することができる。回帰直線の傾きＳB は、最小２乗法により算出することができる。
【０１６０】
ステップＳ２３では、ＬRB 2 ＜ｒB 2 および｜ＳB −１｜＜ＬSBを満たす場合に、比較ＩＣおよび基準ＩＣのベクトル波形が相似であると判定する。
但し、ＬRB 2 は、決定係数ｒB 2 の下限値であり、ＬSBは傾きＳB からのずれの許容範囲に対応する上限値である。
【０１６１】
図１３は、図１０のステップＳ２において、相似検査の処理の第３の実施の形態を示す概略的なフローチャートである。
先ず、ステップＳ３１では、基準ＩＣおよび比較ＩＣを含む被選別ＩＣ群の静止電源電流の測定値ＩQiの平均値Ｉq と標準偏差σQ とを算出し、（Ｉq ，σQ）の散布図を作成する。例えば、横軸が平均値Ｉq を示し、縦軸が標準偏差σQを示す散布図であって、ＣＭＯＳ集積回路の（Ｉq ，σQ ）を示すプロットが分布する散布図を作成する。
【０１６２】
ステップＳ３２では、散布図でプロットが集中する直線を求め、当該直線から許容範囲内（例えば所定の幅以内）に、基準ＩＣおよび比較ＩＣに対応する両プロットが位置する場合に、基準ＩＣおよび比較ＩＣのベクトル波形が相似であると判定する。
【０１６３】
なお、図１３のフローチャートは、被選別ＩＣ群から良品のＣＭＯＳ集積回路を抽出する場合に利用することができる。
例えば、被選別ＩＣ群の測定値ＩQiの平均値Ｉq と標準偏差σQ とを算出し、（Ｉq ，σQ ）の散布図を作成し、この散布図でプロットが集中する直線から許容範囲内に位置するプロットに対応するＣＭＯＳ集積回路を、良品であると判定する。
【０１６４】
図１４は、図１０のステップＳ２において、相似検査の処理の第４の実施の形態を示す概略的なフローチャートである。
先ず、ステップＳ４１では、基準ＩＣおよび比較ＩＣを含む被選別ＩＣ群の静止電源電流の測定値ＩQiの平均値Ｉq と偏差ＩDQi とを算出し、（Ｉq ，ＩDQi）の散布図を作成する。例えば、横軸が平均値Ｉq を示し、縦軸が偏差ＩDQi を示す散布図であって、ＣＭＯＳ集積回路の（Ｉq ，ＩDQi ）を示すプロットが分布する散布図を作成する。
【０１６５】
ステップＳ４２では、散布図でプロットが集中する直線を求め、当該直線から許容範囲内（例えば所定の幅以内）に、基準ＩＣおよび比較ＩＣに対応する両プロットが位置する場合に、基準ＩＣおよび比較ＩＣのベクトル波形が相似であると判定する。
【０１６６】
なお、図１４のフローチャートは、被選別ＩＣ群から良品のＣＭＯＳ集積回路を抽出する場合に利用することができる。
例えば、被選別ＩＣ群の測定値ＩQiの平均値Ｉq と偏差ＩDQi とを算出し、（Ｉq ，ＩDQi ）の散布図を作成し、この散布図でプロットが集中する直線から許容範囲内に位置するプロットに対応するＣＭＯＳ集積回路を、良品であると判定する。
【０１６７】
良否判定法
図１５は、良否判定法の第１の実施の形態を示す概略的なフローチャートである。この良否判定法では、図９のテスタ３０のコンピュータ２０において、良品のＣＭＯＳ集積回路の測定値ＩLiが得られている場合に、被試験素子（ＤＵＴ）が良品であるか否かを判定する。
【０１６８】
先ず、ステップＳ５１では、良品のＣＭＯＳ集積回路の群（ＩＣ群）から、各ベクトル点ｉでの係数ＫLi＝（ＩLi−Ｉl ）／Ｉl を算出し、係数ＫLiを良品のＩＣ群で平均化して基準となる係数ＫNiを算出する。なお、係数ＫLiは、測定値ＩLiの偏差（ＩLi−Ｉl ）を平均値Ｉl で正規化した値である。
【０１６９】
ステップＳ５２では、被試験素子（ＤＵＴ）の静止電源電流の測定値ＩQiから、偏差ＩDQi ＝ＩQi−Ｉq を算出する。
【０１７０】
ステップＳ５３では、（ＫNi，ＩDQi ）の回帰分析を行い、決定係数ｒC 2 と回帰直線の傾きＳC とを算出する。
決定係数ｒC 2 は、例えば式（７）において、ｙi ＝ＩDQi とし、ｙA は偏差ＩDQi を全ベクトル点ｎで平均した平均値（すなわち０）とし、ｙHiは係数ＫNiから回帰直線を用いて予測した予測値とすることで、算出することができる。回帰直線の傾きＳc は、最小２乗法により算出することができる。
【０１７１】
ステップＳ５４では、ＬRC 2 ＜ｒC 2 および｜ＳC ／Ｉq −１｜＜ＬSCを満たす場合に、被試験素子を良品であると判定し、満たさない場合に不良品であると判定する。
但し、ＬRC 2 は、決定係数ｒC 2 の下限値であり、ＬSCは傾きＳC からのずれの許容範囲に対応する上限値である。
【０１７２】
図１６は、良否判定法の第２の実施の形態を示す概略的なフローチャートである。この良否判定法では、図９のテスタ３０のコンピュータ２０において、良品のＣＭＯＳ集積回路の測定値ＩLiが得られている場合に、被試験素子（ＤＵＴ）が良品であるか否かを判定する。
【０１７３】
先ず、ステップＳ６１では、良品のＣＭＯＳ集積回路の群（ＩＣ群）から、各ベクトル点ｉでの標準値ＲLi＝（ＩLi−Ｉl ）／σL を算出し、標準値ＲLiを良品のＩＣ群で平均化して基準となる標準値ＲNiを算出する。
【０１７４】
ステップＳ６２では、被試験素子（ＤＵＴ）の静止電源電流の測定値ＩQiから、標準値ＲQi＝（ＩQi−Ｉq ）／σQ を算出する。
【０１７５】
ステップＳ６３では、標準値（ＲNi，ＲQi）の回帰分析を行い、決定係数ｒD 2 と回帰直線の傾きＳD とを算出する。
決定係数ｒD 2 は、例えば式（７）において、ｙi ＝ＲQiとし、ｙA は標準値ＲQiを全ベクトル点ｎで平均した平均値（すなわち０）とし、ｙHiは標準値ＲNiから回帰直線を用いて予測した予測値とすることで、算出することができる。回帰直線の傾きＳD は、最小２乗法により算出することができる。
【０１７６】
ステップＳ６４では、ＬRD 2 ＜ｒD 2 および｜ＳD −１｜＜ＬSDを満たす場合に、被試験素子を良品であると判定し、満たさない場合に不良品であると判定する。
但し、ＬRD 2 は、決定係数ｒD 2 の下限値であり、ＬSDは傾きＳD からのずれの許容範囲に対応する上限値である。
【０１７７】
図１７は、良否判定法の第３の実施の形態を示す概略的なフローチャートである。この良否判定法では、図９のテスタ３０のコンピュータ２０において、良品のＣＭＯＳ集積回路の測定値ＩLiが得られている場合に、被試験素子（ＤＵＴ）が良品であるか否かを判定する。
【０１７８】
先ず、ステップＳ７１では、良品のＣＭＯＳ集積回路の群（ＩＣ群）から、各ベクトル点ｉでの標準値ＲLi＝（ＩLi−Ｉl ）／σL を算出し、標準値ＲLiを良品のＩＣ群で平均化して基準となる標準値ＲNiを算出する。
【０１７９】
ステップＳ７２では、｜ＩLi−Ｉl −ＲNi×σL ｜＜ＥMAX となる最大値ＥMAX を求める。
【０１８０】
ステップＳ７３では、被試験素子の測定値ＩQiから、平均値Ｉq および標準偏差σQ を算出する。
【０１８１】
ステップＳ７４では、｜ＩQi−Ｉq −ＲNi×σQ ｜＜ＥMAX を満たす場合に、被試験素子を良品であると判定し、満たさない場合に不良品であると判定する。
【０１８２】
図１８は、良否判定法の第４の実施の形態を示す概略的なフローチャートである。この良否判定法では、図９のテスタ３０のコンピュータ２０において、良品のＣＭＯＳ集積回路の測定値ＩLiが得られている場合に、被試験素子（ＤＵＴ）が良品であるか否かを判定する。
【０１８３】
先ず、ステップＳ８１では、良品のＣＭＯＳ集積回路の群（ＩＣ群）について、平均値Ｉl および標準偏差σL を算出する。
【０１８４】
ステップＳ８２では、（σL ，Ｉl ）の散布図を作成し、プロットが集中する直線の傾きを求め、この傾きを（１／σR ）とおく。例えば、横軸（ｘ軸）が標準偏差σL を示し、縦軸（ｙ軸）が平均値Ｉl を示す散布図であって、標準偏差σL および平均値Ｉl を示すプロットが分布した散布図を作成する。
【０１８５】
ステップＳ８３では、被試験素子の測定値ＩQiから、平均値Ｉq および標準偏差σQ を算出する。
【０１８６】
ステップＳ８４では、Ｉq −σQ ／σR ＜ＬSEを満たす場合に、被試験素子を良品であると判定し、満たさない場合に不良品であると判定する。なお、ＬSEは、平均値Ｉq と値σQ ／σR との誤差の許容範囲に対応する上限値である。
【０１８７】
図１９は、良否判定法の第５の実施の形態を示す概略的なフローチャートである。この良否判定法では、図９のテスタ３０のコンピュータ２０において、良品のＣＭＯＳ集積回路についての２ベクトル点の測定値ＩL1，ＩL2が得られている場合に、被試験素子（ＤＵＴ）が良品であるか否かを判定する。
【０１８８】
先ず、ステップＳ９１では、良品のＣＭＯＳ集積回路について、測定値ＩL1，ＩL2の差を平均値Ｉl で除算した基準値ＷL12 ＝（ＩL1−ＩL2）／Ｉl を算出する。
【０１８９】
ステップＳ９２では、被試験素子について、２ベクトル点の測定値ＩQ1，ＩQ2の差を平均値Ｉq で除算した比較値ＷQ12 ＝（ＩQ1−ＩQ2）／Ｉq を算出する。
【０１９０】
ステップＳ９３では、｜ＷQ12 −ＷL12 ｜＜Ｔ12を満たす場合に、被試験素子を良品であると判定し、満たさない場合に不良品であると判定する。なお、Ｔ12は、比較値ＷQ12 と基準値ＷL12 との誤差の許容範囲を示す上限値である。
【０１９１】
図２０は、良否判定法の第６の実施の形態を示す概略的なフローチャートである。この良否判定法では、図９のテスタ３０のコンピュータ２０において、良品のＣＭＯＳ集積回路の測定値ＩLiが得られている場合に、被試験素子（ＤＵＴ）が良品であるか否かを判定する。
【０１９２】
先ず、ステップＳ１０１では、良品のＣＭＯＳ集積回路の群（ＩＣ群）について、平均値Ｉl および偏差ＩDLi を算出する。
【０１９３】
ステップＳ１０２では、（Ｉl ，ＩDLi ）の散布図を作成し、プロットが集中する直線（理想直線）を求める。例えば、横軸（ｘ軸）が平均値Ｉl を示し、縦軸（ｙ軸）が偏差ＩDLi を示す散布図であって、平均値Ｉl および偏差ＩDLi を示すプロットが分布した散布図を作成する。この散布図により、式（１８）中の（Ｒi −１）を理想直線の傾きから求めることができ、式（１８）中の（１−Ｒi ）×ＩALをｙ切片から求めることができる。
【０１９４】
ステップＳ１０３では、被試験素子の測定値ＩQiから、平均値Ｉq および偏差ＩDQi ＝ＩQi−Ｉq を算出する。
【０１９５】
ステップＳ１０４では、被試験素子の測定値ＩQiの平均値Ｉq から、理想直線に基づいて予測される予測偏差ＪDQi を算出する。散布図で求めた（Ｒi −１）および（１−Ｒi ）×ＩALと式（１８）とから、予測偏差ＪDQi ＝（Ｒi −１）×Ｉq ＋（１−Ｒi ）×ＩALにより算出することができる。
【０１９６】
ステップＳ１０５では、｜ＩDQi −ＪDQi ｜＜ＴD を満たす場合に、被試験素子を良品であると判定し、満たさない場合に不良品であると判定する。なお、ＴD は、偏差ＩDQi と予測偏差ＪDQi との誤差の許容範囲に対応する上限値である。
【０１９７】
なお、上記実施の形態は本発明の例示であり、本発明は上記実施の形態に限定されない。
【０１９８】
【発明の効果】
以上に説明したように、本発明によれば、回路漏れ電流の有無に関わらずに良品の判定が可能なＣＭＯＳ集積回路の良品判定方法を提供することができる。
【図面の簡単な説明】
【図１】良品のＣＭＯＳ集積回路の間でベクトル波形が相似である場合を例示する第１の説明図である。
【図２】良品のＣＭＯＳ集積回路の間でベクトル波形が相似である場合を例示する第２の説明図である。
【図３】良品のＣＭＯＳ集積回路の間でベクトル波形が相似である場合を例示する第３の説明図である。
【図４】試験対象の複数のＣＭＯＳ集積回路から２個のＣＭＯＳ集積回路を抽出し、各ベクトル点での偏差を示すプロットの分布例を示す説明図である。
【図５】スキャンテストをパスした約８００個のＣＭＯＳ集積回路について、静止電源電流の測定値の平均値および標準偏差を示すプロットの分布例を示す散布図である。
【図６】図５のＣＭＯＳ集積回路の群について、比例係数Ｒi の標準偏差の逆数（１／σR ）の分布を例示する分布図である。
【図７】約８００個のＣＭＯＳ集積回路について、静止電源電流の測定値の平均値および偏差を示すプロットの分布例を示す散布図である。
【図８】良品のＣＭＯＳ集積回路について、標準偏差および予測誤差を示すプロットの分布を例示する散布図である。
【図９】本発明に係るＣＭＯＳ集積回路の良品判定方法を行うテスタの説明図である。
【図１０】図９のテスタ内のコンピュータの処理を示す概略的なフローチャートであり、ＣＭＯＳ集積回路の良品選別法の実施の形態を示している。
【図１１】図１０において、相似検査の処理の第１の実施の形態を示す概略的なフローチャートである。
【図１２】図１０において、相似検査の処理の第２の実施の形態を示す概略的なフローチャートである。
【図１３】図１０において、相似検査の処理の第３の実施の形態を示す概略的なフローチャートである。
【図１４】図１０において、相似検査の処理の第４の実施の形態を示す概略的なフローチャートである。
【図１５】図９のテスタ内のコンピュータの処理を示す概略的なフローチャートであり、ＣＭＯＳ集積回路の良否判定法の第１の実施の形態を示している。
【図１６】図９のテスタ内のコンピュータの処理を示す概略的なフローチャートであり、ＣＭＯＳ集積回路の良否判定法の第２の実施の形態を示している。
【図１７】図９のテスタ内のコンピュータの処理を示す概略的なフローチャートであり、ＣＭＯＳ集積回路の良否判定法の第３の実施の形態を示している。
【図１８】図９のテスタ内のコンピュータの処理を示す概略的なフローチャートであり、ＣＭＯＳ集積回路の良否判定法の第４の実施の形態を示している。
【図１９】図９のテスタ内のコンピュータの処理を示す概略的なフローチャートであり、ＣＭＯＳ集積回路の良否判定法の第５の実施の形態を示している。
【図２０】図９のテスタ内のコンピュータの処理を示す概略的なフローチャートであり、ＣＭＯＳ集積回路の良否判定法の第６の実施の形態を示している。
【符号の説明】
１０…測定器、２０…コンピュータ、３０…テスタ、５０1 〜５０N …ＣＭＯＳ集積回路。
【発明の属する技術分野】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）集積回路の良品判定を行う良品判定方法に関する。
【０００２】
【従来の技術】
特開平８−２７１５８４号公報、特開平９−２１１０８８号公報、ＵＳＰ５３９２２９３、ＵＳＰ５５１９３３３、および、ＵＳＰ５８８９４０８には、ＣＭＯＳ集積回路の静止電源電流（ＩDDQ ：Quiescent power supply current）を用いた試験（ＩDDQ 試験）についての記載がある。
ＩDDQ 試験は、ＣＭＯＳ集積回路の静止電源電流を測定し、測定値に基づいて試験対象のＣＭＯＳ集積回路の良否判定を行う試験である。なお、試験対象のＣＭＯＳ集積回路を、被試験素子（ＤＵＴ：Device Under Test ）ともいう。
【０００３】
静止電源電流ＩDDQ は、良品でも流れる漏れ電流（真性漏れ電流または正常漏れ電流）と、欠陥によって生じる欠陥電流とを有する。すなわち、静止電源電流ＩDDQ は、正常漏れ電流と欠陥電流との合計で表すことができる。
正常漏れ電流は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）の構造から発生する漏れ電流（ＦＥＴ漏れ電流）と、回路動作によって生じる漏れ電流（回路漏れ電流）との合計で表すことができる。回路漏れ電流は、アナログ回路、プルアップ電流、バス衝突等により発生する。
【０００４】
ＣＭＯＳ集積回路の静止電源電流を測定し、測定値がしきい値以上の場合に不良品として判定する従来のＩDDQ 試験は、T.W.Williams,R.H.Dennard, and R.Kapur."Iddq Test: Sensitivity Analysis of Scaling,".In Int.Test Conf.,pp.786-792.IEEE,1996. にも記載があるように、正確な判定が困難な場合がある。
例えば、ＣＭＯＳ集積回路の配線パターンが微細な場合に、微細化に伴ってＭＯＳＦＥＴの漏れ電流（ＦＥＴ漏れ電流）が指数関数的に増加するからである。
このため、ＩDDQ 試験時のＦＥＴ漏れ電流を減らす種々の方法が提案されている。
【０００５】
ＩDDQ 試験時のＦＥＴ漏れ電流を減らす低減方法としては、ストローブ時にＦＥＴ漏れ電流を低下させることでしきい値を下げる方法があり、低電圧電圧法と、低温測定法と、ウェル・バイアス法とが知られている。
【０００６】
低電源電圧法
電源電圧ＶD を下げると漏れ電流が下がることを利用した低減方法である。しかし、回路が誤動作しない程度の電源電圧ＶD までしか下げられないため、ＦＥＴ漏れ電流の低減率が低い。
また、ストローブ前後での電源電圧ＶD の上げ下げに数ｍＳ（ミリ秒）程度必要であり、試験時間の増加に伴いコストが上昇する。
また、A.E.Gattiker and W.Maly."Toward Understanding "Iddq-Only" Fails,". In Int. Test Conf.,pp.174-183.IEEE,1998. によると、電源電圧ＶD を下げると故障貫通電流が無くなる事例があり、試験漏れが発生する可能性がある。
【０００７】
低温測定法
動作温度を下げるとＦＥＴ漏れ電流が下がることを利用した低減方法である。
下限温度は、信頼性保証と、低温維持装置や試験装置のコストとで決まるが、民生用の低温維持装置は０℃程度が限度であり、ＦＥＴ漏れ電流の低減率は低い。また、装置の費用およびランニングコストがかかり、コストが上昇する。
【０００８】
ウェル・バイアス法
ウェル・バイアス法は、A.Keshavarzi,K.Roy,and C.F.Hawkins."Intrinsic Leakage in Low Power Deep Submicron CMOS ICs,".In Int. Test Conf.,pp.146-155.IEEE,1997. に記載されている。
この低減方法では、バイアス電圧を印加する配線を追加するため、ＣＭＯＳ集積回路のチップ面積が増大し、コストが上昇する。
また、漏れ電流の低減率は、有効ゲート長Ｌeff のバラツキに強く依存するため、微細化に伴ってＦＥＴ漏れ電流のバラツキが生じる。
なお、A.Keshavarzi,C.F.Hawkins,K.Roy,and V.De."Effectiveness of Reverse Body Bias for Low Power CMOS Circuits,".In 8th NASA Symposium on VLSIDesign,pp.2.3.1-2.3.9,Oct.1999によれば、有効ゲート長Ｌeff が０．１８μｍである場合の低減率は１／５倍であり、有効ゲート長Ｌeff が０．１３μｍである場合の低減率は１／２倍である。
【０００９】
【発明が解決しようとする課題】
ＣＭＯＳ集積回路の試験方法として、固定されたしきい値を用いる試験方法以外の試験方法として、デルタ（Delta ）法および電流レート（Current Ratio ）法がある。
【００１０】
デルタ法
デルタ法は、A.C.Miller."Delta ＩDDQ Testing,".In USP5889408,March 1999に記載されている。この方法では、ＩDDQ の最小値および最大値との差に上限値を設けて試験しており、ＣＭＯＳ集積回路に対して個別に上限値を設定していないので、見逃し欠陥電流が大きい場合がある。また、正常漏れ電流のベクトル点（測定点）間の変動幅以下の欠陥電流を検出できない場合がある。
【００１１】
電流レート法
電流レート法は、特開２０００−１７１５２９号公報に開示されている。この方法では、ＩDDQ の最小値と最大値との比を一定として上限値を設けて試験しているので、全ベクトル点で生じる欠陥電流により見逃し欠陥電流が生じる場合がある。また、正常漏れ電流のベクトル点間の変動幅以下の欠陥電流を検出できない場合がある。
【００１２】
ところで、ＣＭＯＳ集積回路の電源電流は、スイッチング時の過渡電流と静止時の静止電流とに分けることができ、ＩDDQ 試験では静止時の静止電流を測定して良否判定を行うのが一般的である。
従来のＩDDQ 試験では、ＩDDQ がＦＥＴ内部の漏れ電流（ＦＥＴ漏れ電流）であることを想定している。
【００１３】
近年、集積度の向上、携帯機器の小型化および集積化によるコストダウン等により、異なるデザインの複数のチップを同一チップに集積して実現することが重要になっている。
このため、ＣＭＯＳ集積回路を、プルアップ、プルダウン、バス衝突等による電流（回路漏れ電流）を有する回路と共にＩDDQ 試験を行う必要が生じている。
本発明の目的は、回路漏れ電流の有無に関わらずに良品の判定が可能なＣＭＯＳ集積回路の良品判定方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明に係るＣＭＯＳ集積回路の第１の良品判定方法は、第１の前記ＣＭＯＳ集積回路Ｘにおける複数のベクトル点ｉでの静止電源電流の測定値ＩQxi を示す第１のベクトル波形と、第２の前記ＣＭＯＳ集積回路Ｙにおける前記複数の前記ベクトル点ｉでの静止電源電流の測定値ＩQyi を示す第２のベクトル波形について、上記第１のベクトル波形もしくは上記第２のベクトル波形のいずれか一方のベクトル波形を所定方向に拡大することにより得られたベクトル波形が上記いずれか一方のベクトル波形ではない上記いずれか他方のベクトル波形と重なった場合には上記第１のベクトル波形と上記第２のベクトル波形とが相似であるという定義の下で、当該相似であるか否かを検査する工程と、前記第１および第２のベクトル波形が相似である場合に、前記第１および第２の前記ＣＭＯＳ集積回路Ｘ，Ｙを良品であると判定する工程とを有する。
【００１５】
本発明に係るＣＭＯＳ集積回路の第１の良品判定方法は、好適には、前記第１および第２のベクトル波形が相似でない場合に、前記第１または第２の前記ＣＭＯＳ集積回路Ｙ，Ｙを不良品であると判定する工程をさらに有する。
【００１６】
本発明に係るＣＭＯＳ集積回路の第１の良品判定方法では、好適には、前記検査する工程は、前記第１および第２の前記ＣＭＯＳ集積回路Ｘ，Ｙの前記測定値ＩQxi ，ＩQyi の偏差（ＩDQxi，ＩDQyi）に基づいて回帰分析を行い、決定係数ｒA 2 と回帰直線の傾きＳA とを算出する工程と、前記決定係数ｒA 2 が下限値ＬRA 2 よりも大きく、かつ、前記第１および第２の前記ＣＭＯＳ集積回路Ｙ，Ｘの前記測定値ＩQyi ，ＩQxi の平均値Ｉqy，Ｉqxの比Ｉqy／Ｉqxと前記傾きＳAとの差異（ＳA −Ｉqy／Ｉqx）が許容範囲内である場合に、相似であると判定する工程とを有する。
【００１７】
本発明に係るＣＭＯＳ集積回路の第１の良品判定方法では、好適には、前記検査する工程は、前記第１の前記ＣＭＯＳ集積回路Ｘの前記測定値ＩQxi の偏差ＩDQxiをその標準偏差σQxで除算した第１の標準値ＲQxi ＝ＩDQxi／σQx、および、前記第２の前記ＣＭＯＳ集積回路Ｙの前記測定値ＩQyi の偏差ＩDQyiをその標準偏差σQyで除算した第２の標準値ＲQyi ＝ＩDQyi／σQyを算出する工程と、前記第１および第２の標準値（ＲQxi ，ＲQyi ）に基づいて回帰分析を行い、決定係数ｒB 2 と回帰直線の傾きＳB とを算出する工程と、前記決定係数ｒB 2 が下限値ＬRB 2 よりも大きく、かつ、前記傾きＳB と１との差異（ＳB −１）が許容範囲内である場合に、相似であると判定する工程とを有する。
【００１８】
本発明に係るＣＭＯＳ集積回路の第１の良品判定方法では、好適には、前記検査する工程は、前記第１および第２の前記ＣＭＯＳ集積回路Ｘ，Ｙを含む数個以上の前記ＣＭＯＳ集積回路について、前記測定値ＩQiの平均値Ｉq および標準偏差σQ を示すプロットが分布する散布図を作成する工程と、前記散布図でプロットが集中する直線を求め、当該直線から許容範囲内に前記第１および第２の前記ＣＭＯＳ集積回路Ｘ，Ｙに対応するプロットが位置する場合に、相似であると判定する工程とを有する。
【００１９】
本発明に係るＣＭＯＳ集積回路の第１の良品判定方法では、好適には、前記検査する工程は、前記第１および第２の前記ＣＭＯＳ集積回路Ｘ，Ｙを含む数個以上の前記ＣＭＯＳ集積回路について、前記測定値ＩQiの平均値Ｉq および偏差ＩDQi を示すプロットが分布する散布図を作成する工程と、前記散布図でプロットが集中する直線を求め、当該直線から許容範囲内に前記第１および第２の前記ＣＭＯＳ集積回路Ｘ，Ｙに対応するプロットが位置する場合に、相似であると判定する工程とを有する。
【００２０】
本発明に係るＣＭＯＳ集積回路の第２の良品判定方法は、良品の数個以上の前記ＣＭＯＳ集積回路について静止電源電流の測定値ＩLiとその平均値Ｉl とに基づき、前記測定値ＩLiの偏差ＩDLi ＝ＩLi−Ｉl を前記平均値Ｉl で除算した第１の係数ＫLi＝ＩDLi ／Ｉl を算出し、前記第１の係数ＫLiを前記数個以上の前記ＣＭＯＳ集積回路で平均化した第２の係数ＫNiを算出する工程と、試験対象の前記ＣＭＯＳ集積回路について静止電源電流の測定値ＩQiとその平均値Ｉq とに基づいて偏差ＩDQi ＝ＩQi−Ｉq を算出する工程と、前記第２の係数ＫNiと前記偏差ＩDQi とに基づいて回帰分析を行い、決定係数ｒC 2 および回帰直線の傾きＳC を算出する工程と、前記決定係数ｒC 2 が下限値ＬRC 2 よりも大きく、かつ、前記試験対象の前記ＣＭＯＳ集積回路の前記平均値Ｉq で前記傾きＳC を除算した値（ＳC ／Ｉq ）と１との差異（ＳC ／Ｉq −１）が許容範囲内である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程とを有する。
【００２１】
本発明に係るＣＭＯＳ集積回路の第２の良品判定方法は、好適には、前記決定係数ｒC 2 が下限値ＬRC 2 よりも大きいという条件、および、前記平均値Ｉq で前記傾きＳC を除算した値（ＳC ／Ｉq ）と１との差異（ＳC ／Ｉq −１）が許容範囲内であるという条件の何れかを満たさない場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する。
【００２２】
本発明に係るＣＭＯＳ集積回路の第３の良品判定方法は、良品の数個以上の前記ＣＭＯＳ集積回路についての静止電源電流の測定値ＩLiに基づき、当該測定値ＩLiの偏差ＩDLi をその標準偏差σL で除算した第１の標準値ＲLi＝ＩDLi ／σL を算出し、前記第１の標準値ＲLiを前記数個以上の前記ＣＭＯＳ集積回路で平均化した第２の標準値ＲNiを算出する工程と、試験対象の前記ＣＭＯＳ集積回路についての静止電源電流の測定値ＩQiに基づき、当該測定値ＩQiの偏差ＩDQi をその標準偏差σQ で除算した第３の標準値ＲQi＝ＩDQi ／σQ を算出する工程と、前記第２および第３の標準値（ＲNi，ＲQi）に基づいて回帰分析を行い、決定係数ｒD 2 および回帰直線の傾きＳD を算出する工程と、前記決定係数ｒD 2 が下限値ＬRD 2 よりも大きく、かつ、前記傾きＳD と１との差異（ＳD −１）が許容範囲内である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程とを有する。
【００２３】
本発明に係るＣＭＯＳ集積回路の第３の良品判定方法は、好適には、前記決定係数ｒD 2 が下限値ＬRD 2 よりも大きいという条件、および、前記傾きＳD と１との差異（ＳD −１）が許容範囲内であるという条件の何れかを満たさない場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する。
【００２４】
本発明に係るＣＭＯＳ集積回路の第４の良品判定方法は、良品の数個以上の前記ＣＭＯＳ集積回路についての静止電源電流の測定値ＩLiに基づき、当該測定値ＩLiの偏差ＩDLi をその標準偏差σL で除算した第１の標準値ＲLi＝ＩDLi ／σL を算出し、前記第１の標準値ＲLiを前記数個以上の前記ＣＭＯＳ集積回路で平均化した第２の標準値ＲNiを算出する工程と、前記測定値ＩLiの偏差ＩDLi から、前記標準偏差σL と前記第２の標準値ＲNiとの乗算値ＲNi×σL を減算した値の絶対値｜ＩDLi −ＲNi×σL ｜の上限値ＥMAX を求める工程と、試験対象の前記ＣＭＯＳ集積回路についての静止電源電流の測定値ＩQiの偏差ＩDQi から、その標準偏差σQ と前記第２の標準値ＲNiとの乗算値ＲNi×σQ を減算した値の絶対値｜ＩDQi −ＲNi×σQ ｜が、前記上限値ＥMAX 未満であるか否かを検出する工程と、前記絶対値｜ＩDQi −ＲNi×σQ ｜が前記上限値ＥMAX 未満である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程とを有する。
【００２５】
本発明に係るＣＭＯＳ集積回路の第４の良品判定方法は、好適には、前記絶対値｜ＩDQi −ＲNi×σQ ｜が前記上限値ＥMAX 未満でない場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する。
【００２６】
本発明に係るＣＭＯＳ集積回路の第５の良品判定方法は、良品の数個以上の前記ＣＭＯＳ集積回路についての静止電源電流の測定値ＩLiに基づき、その標準偏差σL および平均値Ｉl を示すプロットが分布する散布図を作成し、前記散布図でプロットが集中する直線の傾き（１／σR ）を求める工程と、試験対象の前記ＣＭＯＳ集積回路についての静止電源電流の測定値ＩQiの平均値Ｉq から、当該測定値ＩQiの標準偏差σQ と前記傾き（１／σR ）との乗算値σQ ／σR を減算した値（Ｉq −σQ ／σR ）が、上限値ＬSE未満である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程とを有する。
【００２７】
本発明に係るＣＭＯＳ集積回路の第５の良品判定方法は、好適には、前記減算した値（Ｉq −σQ ／σR ）が前記上限値ＬSE以上である場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する。
【００２８】
本発明に係るＣＭＯＳ集積回路の第６の良品判定方法は、良品の前記ＣＭＯＳ集積回路についての静止電源電流の第１および第２のベクトル点での測定値ＩL1，ＩL2の差（ＩL1−ＩL2）を、当該測定値ＩL1，ＩL2の平均値Ｉl で除算した基準値ＷL12 ＝（ＩL1−ＩL2）／Ｉl を算出する工程と、試験対象の前記ＣＭＯＳ集積回路についての静止電源電流の前記第１および第２のベクトル点での測定値ＩQ1，ＩQ2の差（ＩQ1−ＩQ2）を、当該測定値ＩQ1，ＩQ2の平均値Ｉq で除算した比較値ＷQ12 ＝（ＩQ1−ＩQ2）／Ｉq を算出する工程と、前記基準値ＷL12 と前記比較値ＷQ12 との差異（ＷQ12 −ＷL12 ）が許容範囲内である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程とを有する。
【００２９】
本発明に係るＣＭＯＳ集積回路の第６の良品判定方法は、好適には、前記差異（ＷQ12 −ＷL12 ）が前記許容範囲内でない場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する。
【００３０】
本発明に係るＣＭＯＳ集積回路の第７の良品判定方法は、良品の数個以上の前記ＣＭＯＳ集積回路についての静止電源電流の測定値ＩLiに基づき、その偏差ＩDLi ＝ＩLi−Ｉl および平均値Ｉl を示すプロットが分布する散布図を作成し、前記散布図でプロットが集中する一次直線による、良品の前記ＣＭＯＳ集積回路についての上記偏差Ｉ DLi を示す上記平均値Ｉ l の関数を求める工程と、試験対象の前記ＣＭＯＳ集積回路についての前記測定値ＩQiの平均値Ｉq を、上記関数の、良品の前記ＣＭＯＳ集積回路についての上記平均値Ｉ l として代入することにより得られた予測偏差ＪDQi を算出する工程と、前記試験対象の前記ＣＭＯＳ集積回路についての静止電源電流の測定値ＩQiの偏差ＩDQi ＝ＩQi−Ｉq と前記予測偏差ＪDQi との差異（ＩDQi −ＪDQi ）が許容範囲内である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程とを有する。
【００３１】
本発明に係るＣＭＯＳ集積回路の第７の良品判定方法は、好適には、前記差異（ＩDQi −ＪDQi ）が前記許容範囲内でない場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
【００３３】
良品のＣＭＯＳ集積回路
回路漏れ電流や、ディープサブミクロン（ゲート長が０．２５μｍ以下のＩＣ）のＦＥＴ漏れ電流は、数百μＡ以上の電流値を示すことがある。これらの漏れ電流は、同一デザインのＣＭＯＳ集積回路であっても製造条件のバラツキにより、個々のＣＭＯＳ集積回路で異なる電流値となることが多い。
【００３４】
また、テストパターンによる内部ノードの変化によってベクトル点（ストローブ点）毎に回路漏れ電流が変化したり、ＤＩＢＬ（Drain Induced Barrier Lowering）および／またはＧＩＤＬ（Gate Induced Drain Leakage）によってＦＥＴ漏れ電流が変化したりする。
この点については、M.C.Johnson,D.Somasekhar,and K.Roy."Models and Algorithms for Bounds on Leakage in CMOS Circuits,".IEEE Tran.CAD IC Sys.,Vol.18,No.6,pp.714-725,Jun.1999を参考にすることができる。
【００３５】
本実施の形態において、静止電源電流ＩDDQ を測定する場合は、テストパターンの切替終了時からクロックを保持し、所定時間が経て安定になった時の電流値を測定し、この測定電流はＦＥＴ漏れ電流以外の電流を含んでいてもよいこととする。
【００３６】
ベクトル点（測定点）にシリアル番号を付し、当該ベクトル点と当該ベクトル点での測定電流値とを示すプロットが分布する散布図を作成した場合、シリアル番号の順にプロット間を結ぶ線からなるベクトル波形は、良品のＣＭＯＳ集積回路の間で相似または略相似になることが多いと考えられる。
図１〜図３は、良品のＣＭＯＳ集積回路の間でベクトル波形が相似である場合を例示する説明図である。なお、図１〜図３において、横軸をベクトル点のシリアル番号ｉとし、縦軸を静止電源電流の測定値ＩLiとし、各ＣＭＯＳ集積回路でのベクトル点の総数を２０個としている。
【００３７】
図１は、良品の２個のＣＭＯＳ集積回路Die-A ，Die-B において、静止電源電流を測定する測定点を示すベクトル点と、当該ベクトル点での静止電源電流の測定値との関係を例示する概略図である。この概略図には、プロット間を結ぶ折れ線からなるベクトル波形が表示されている。
なお、○印は良品のＣＭＯＳ集積回路Die-A におけるベクトル点での静止電源電流の測定値に対応しており、△印は良品のＣＭＯＳ集積回路Die-B におけるベクトル点での静止電源電流の測定値に対応している。
【００３８】
図２は、図１の各ベクトル波形をシフトして重ねた場合の概略図である。
図３は、図１中のDie-B のベクトル波形を縦方向に拡大し、拡大したベクトル波形とDie-A のベクトル波形とを重ねた場合の概略図であり、ベクトル波形同士が重複して一致している。このように、図１〜図３に示す良品のＣＭＯＳ集積回路Die-A ，Die-B のベクトル波形は相似している。また、この相似関係を利用して良品のＣＭＯＳ集積回路を選別可能である。
【００３９】
良品のＣＭＯＳ集積回路間のベクトル波形の相似関係を考慮し、良品のＣＭＯＳ集積回路の静止電源電流ＩDDQ である正常漏れ電流ＩLiを、次式（１）で表す。なお、次式（１）中のＲi は比例係数である。
【００４０】
【数１】
ＩLi＝Ｒi ×Ｉp ＋ＩAL …（１）
【００４１】
上式（１）において、Ｉp ，ＩALと、正常漏れ電流ＩLiの平均値Ｉl との間には、次式（２）の関係が成立する。すなわち、平均値Ｉl は、全ベクトル点で一定の大きさの一定電流値ＩALと、ベクトル波形の変化分に対して比例関係にあるパラメータＩp との和で表される。
【００４２】
【数２】
Ｉl ＝Ｉp ＋ＩAL …（２）
【００４３】
測定電流と欠陥電流
欠陥電流を含むＣＭＯＳ集積回路において、各ベクトル点で測定される静止電源電流の測定値ＩQiは、正常漏れ電流ＩLiと、各ベクトル点で独立またはランダムに発生する欠陥電流ＩRDi と、各ベクトル点で同様に発生する一定の欠陥電流ＩSDとの合計により、次式（３）で表される。
【００４４】
【数３】
ＩQi＝ＩLi＋ＩRDi ＋ＩSD …（３）
【００４５】
良品選別
ところで、ＣＭＯＳ集積回路の良否判定を行うには、良品のＣＭＯＳ集積回路を前もって集めておくことが望ましい。このように、良品のＣＭＯＳ集積回路を集めることを良品選別という。
【００４６】
良品選別−１
良品のＣＭＯＳ集積回路における全ベクトル点ｉ（ｉ＝１〜ｎ）での正常漏れ電流ＩLiとその平均値Ｉl から、偏差ＩDLi は次式（４）で表される。なお、ベクトル点の総数ｎを数個以上とした場合、平均値Ｉl ＝（ＩL1＋ＩL2＋…＋ＩLn）／ｎである。
【００４７】
【数４】
ＩDLi ＝ＩLi−Ｉl …（４）
【００４８】
上式（４）に対し、上式（１）の正常漏れ電流ＩLiと上式（２）の平均値Ｉlとを代入することで、次式（５）が得られる。
【００４９】
【数５】
２個の良品のＣＭＯＳ集積回路Ｘ，Ｙについて、各ベクトル点での偏差の比は、次式（６）で表される。
但し、上記２個の良品のＣＭＯＳ集積回路のパラメータＩp および偏差ＩDLiは、ＣＭＯＳ集積回路ＸではパラメータＩpxおよび偏差ＩDLxiとしており、ＣＭＯＳ集積回路ＹではパラメータＩpyおよび偏差ＩDLyiとしている。
【００５１】
【数６】
このように、ＣＭＯＳ集積回路Ｘ，Ｙが良品である場合は、偏差の比は、ベクトル点に依存せずに一定である。
そこで、偏差の比（ＩDLyi／ＩDLxi）＝ＳA とおく。
【００５３】
図４は、試験対象の複数のＣＭＯＳ集積回路から２個のＣＭＯＳ集積回路Ｘ，Ｙを抽出し、各ベクトル点での偏差をプロットした場合の説明図である。良品を○印で表しており、不良品を△印で表している。
抽出された２個のＣＭＯＳ集積回路Ｘ，Ｙが良品である場合は、プロットは直線（回帰直線）上に並び、この回帰直線の傾きはＳA となる。
２個のＣＭＯＳ集積回路の相関を示す決定係数（相関係数、residual square）ｒ2 は、次式（７）で表され、当該２個のＣＭＯＳ集積回路が良品である場合は、ｒ2 の値は１または実質的に１である。
【００５４】
【数７】
なお、上式（７）において、ｙi はベクトル点ｉでのＣＭＯＳ集積回路Ｙの静止電源電流の測定値であり、ｙA は測定値ｙi （＝ＩQyi ）の平均値であり、ｙHiは、ベクトル点ｉでのＣＭＯＳ集積回路Ｘの静止電源電流の測定値ｘi （＝ＩQxi ）から回帰直線を用いて測定値ｙi を予測した予測値（predicted value ）である。これに対し、実際の測定値ｙi を実測値（actual value）という。
【００５６】
具体的には、ＣＭＯＳ集積回路Ｙの静止電源電流の測定値ｙi を、ｙi ≒ｃ＋ＳA ・ｘi で近似できる場合、予測値ｙHiは、回帰式ｙHi＝ｃ＋ＳA ・ｘi で表される。回帰式中の符号ｃは、定数である。
測定値ｙi と予測値ｙHiとの差が小さいほど、予測からの外れが小さいことを示す。そこで、上式（７）によって決定係数ｒ2 を算出し、この決定係数ｒ2 を回帰式のあてはまりの尺度として用いることができる。
なお、回帰分析（regression analysis ）に関しては、竹村著、「共立講座２１世紀の数学１４：統計」、３６〜３７頁、共立出版、１９９７を参考にすることができる。
【００５７】
２個のＣＭＯＳ集積回路の静止電源電流の測定値のうち一方または双方が欠陥電流ＩRDi を含む場合、当該測定値のプロットは回帰直線上からずれて、決定係数ｒ2 の値は小さくなる。
良品のＣＭＯＳ集積回路では、上式（１），（２）においてＩAL＝０である場合に、２個のＣＭＯＳ集積回路のうち一方または双方が一定の欠陥電流ＩSDを含むときに、測定値ＩQiの平均値Ｉq は正常漏れ電流ＩLiの平均値Ｉl よりも大きくなり、２個のＣＭＯＳ集積回路Ｙ，Ｘの静止電源電流の平均値Ｉqy，Ｉqxの比（Ｉqy／Ｉqx）は回帰直線の傾きＳA に一致しなくなる。
【００５８】
そこで、２個のＣＭＯＳ集積回路Ｘ，Ｙについて、決定係数ｒ2 が予め設定された下限値ＬRA 2 よりも大きいという条件と、静止電源電流の平均値の比と回帰直線の傾きＳA との差（ＳA −Ｉqy／Ｉqx）が予め設定された範囲内であるとの条件を満たす場合に、当該２個のＣＭＯＳ集積回路Ｘ，Ｙをベクトル波形が相似すると判定し、良品として選別することができる。
【００５９】
良品選別−２
上式（１）の正常漏れ電流ＩLiの標準偏差σL は、比例係数Ｒi の標準偏差σR を用いて次式（８）で表される。
【００６０】
【数８】
σL ＝σR ×Ｉp …（８）
【００６１】
正常漏れ電流ＩLiの標準値ＲLiは、平均値Ｉl および標準偏差σL を用いて、次式（９）で表される。
【００６２】
【数９】
ＲLi＝（ＩLi−Ｉl ）／σL …（９）
【００６３】
上式（９）は、式（４），（５）を用いて、次式（１０）のように変形することができる。
【００６４】
【数１０】
上式（１０）は、式（８）を用いて、次式（１１）のように変形することができる。
【００６６】
【数１１】
上式（１１）から、標準値ＲLiは、正常漏れ電流ＩLiによらずに同じ値をとる。このため、２個のＣＭＯＳ集積回路Ｘ，Ｙが良品である場合、ベクトル点での標準値の比を求めると、次式（１２）のように値が１になる。なお、次式（１２）において、ＣＭＯＳ集積回路Ｘの正常漏れ電流の標準値をＲLxi とし、ＣＭＯＳ集積回路Ｙの正常漏れ電流の標準値をＲLyi としている。
【００６８】
【数１２】
一方、欠陥電流を含む静止電源電流の測定値ＩQiの標準値ＲQiは、測定値ＩQiの標準偏差σQ および平均値Ｉq を用いて、次式（１３）で表される。
【００７０】
【数１３】
ＲQi＝（ＩQi−Ｉq ）／σQ …（１３）
【００７１】
上式（１３）に対し、式（３）を用いることで、次式（１４）が得られる。なお、欠陥電流ＩRDi の平均値をＩrdとしている。
【００７２】
【数１４】
欠陥電流ＩRDi による標準偏差σQ の変化が小さいので、標準偏差σQ はσLで近似することができ、この近似により上式（１４）を次式（１５）に変形することができる。
【００７４】
【数１５】
標準値ＲQiの散布図では、欠陥電流ＩRDi により標準値ＲQiが回帰直線から外れることにより、決定係数ｒB 2 は小さくなるので、決定係数ｒB 2 の下限の設定により良品選別を行うことができる。
【００７６】
具体的には、２個のＣＭＯＳ集積回路Ｘ，Ｙの静止電源電流の測定値ＩQxi ，ＩQyi から、平均値Ｉqx，Ｉqyおよび標準偏差σQx，σQyを算出し、標準値ＲQxi ，ＲQyi を算出する。そして、標準値（ＲQxi ，ＲQyi ）の回帰分析を行い、決定係数ｒB 2 と回帰直線の傾きＳB とを算出する。
決定係数ｒB 2 が予め設定された下限値ＬRB 2 よりも大きいという条件と、回帰直線の傾きＳB と１との差（ＳB −１）が予め設定された許容範囲内であるという条件とを満たす場合に、当該２個のＣＭＯＳ集積回路Ｘ，Ｙをベクトル波形が相似すると判定し、良品として選別することができる。
【００７７】
良品選別−３
式（２）を用いることで、式（８）を次式（１６）に変形することができる。
【００７８】
【数１６】
σL ＝σR ×（Ｉl −ＩAL） …（１６）
【００７９】
上式（１６）を変形することで、次式（１７）が得られる。
【００８０】
【数１７】
Ｉl ＝ＩAL＋σL ／σR …（１７）
【００８１】
試験対象のＣＭＯＳ集積回路についての静止電源電流の測定値ＩQiの標準偏差σQ を横軸にとり、平均値Ｉq を縦軸にとって散布図を作成した場合、良品のＣＭＯＳ集積回路に対応するプロットは直線（理想直線）上に位置する。
そこで、試験対象のＣＭＯＳ集積回路のうち、理想直線から許容範囲（例えば理想直線の上下の平行線に挟まれた中間領域）に位置するプロットに対応するＣＭＯＳ集積回路を、良品として選別することができる。
【００８２】
図５は、スキャンテストをパスした約８００個のＣＭＯＳ集積回路について、静止電源電流の測定値の平均値Ｉq と標準偏差σQ との分布を例示する概略的な散布図である。良品のＣＭＯＳ集積回路に対応するプロットの多くは、Ｉq ＝０．７＋０．５×σQ の直線（すなわち理想直線）上またはその近傍に位置している。
なお、×印のプロットは、ＩDDQ 試験をパスしなかった不良品のＣＭＯＳ集積回路に対応している。＋印のプロットは、ＩDDQ 試験をパスした良品のＣＭＯＳ集積回路に対応している。
【００８３】
図６は、図５のＣＭＯＳ集積回路の群について、比例係数Ｒi の標準偏差の逆数（１／σR ）の分布図である。この分布図では、横軸が１／σR を示し、縦軸が頻度を示している。分布の平均値は約０．５であり、分布の標準偏差は約０．０２であり、分布の平均値は図５中の理想直線の傾き０．５と一致している。
【００８４】
良品選別−４
正常漏れ電流ＩLiの偏差ＩDLi を示す式（５）は、式（２）を用いて、次式（１８）に変形することができる。
【００８５】
【数１８】
ここで、良品のＣＭＯＳ集積回路について、偏差ＩDLi および平均値Ｉl を示すプロットが分布する散布図を作成すると、上式（１８）に対応する直線上またはその近傍にプロットが位置することになる。
【００８７】
欠陥電流ＩRDi を含む静止電源電流の測定値ＩQiの偏差ＩDQi は、式（３），（１８）を用いて、次式（１９）で表される。
【００８８】
【数１９】
上式（１９）に対し、Ｉl ＝Ｉq −Ｉrd−ＩSDを代入すると、次式（２０）が得られる。
【００９０】
【数２０】
上式（２０）と式（１８）との違いから、試験対象のＣＭＯＳ集積回路について、偏差ＩDQi および平均値Ｉq を示すプロットが分布する散布図を作成すると、測定値ＩQiが欠陥電流を含む場合は、上式（１８）に対応する直線（理想直線）上からずれてプロットが位置することになる。
そこで、試験対象のＣＭＯＳ集積回路のうち、理想直線から許容範囲（例えば理想直線の上下の平行線に挟まれた中間領域）に位置するプロットに対応するＣＭＯＳ集積回路を、良品として選別することができる。この選別手法は、ベクトル数が少ない場合に、有効である。
【００９２】
図７は、約８００個のＣＭＯＳ集積回路について、静止電源電流の測定値の平均値Ｉq と偏差ＩDQi ＝ＩQi−Ｉq との分布を例示する概略的な散布図である。良品のＣＭＯＳ集積回路に対応するプロットの多くは、ＩDQi ＝０．７５−０．９６×Ｉq の直線（すなわち理想直線）上またはその近傍に位置している。
なお、×印のプロットは、ＩDDQ 試験をパスしなかった不良品のＣＭＯＳ集積回路に対応している。＋印のプロットは、ＩDDQ 試験をパスした良品のＣＭＯＳ集積回路に対応している。
【００９３】
予測誤差
良品選別で得られた良品の複数のＣＭＯＳ集積回路の各々について、標準値ＲLiを算出し、標準値ＲLiを当該複数のＣＭＯＳ集積回路で平均化して基準となる標準値ＲNiを算出する。この標準値ＲNiおよび式（９）を用いることで、正常漏れ電流ＩLiの予測値ＪLiは、次式（２１）で得ることができる。
【００９４】
【数２１】
ＪLi＝ＲNi×σL ＋Ｉl …（２１）
【００９５】
標準値ＲNiの算出の元になった、良品のＣＭＯＳ集積回路の静止電源電流の測定値ＩLi、平均値Ｉl 、および、標準偏差σL を用いて、予測誤差Ｅi は次式（２２）で表される。
【００９６】
【数２２】
図８は、良品のＣＭＯＳ集積回路について、標準偏差σL および予測誤差Ｅiを示すプロットの分布を例示する散布図である。この図８では、予測誤差Ｅi は標準偏差σL の約半分以下となっており、すなわち最大値ＥMAX は標準偏差σLの約半分になっている。
このようにして、予測誤差Ｅi の最大値ＥMAX を、良品のＣＭＯＳ集積回路の全ベクトル点について求めることができる。
【００９８】
良否判定
良品選別で得られた良品のＣＭＯＳ集積回路の特性と、試験対象のＣＭＯＳ集積回路の静止電源電流の測定値ＩQiとに基づき、試験対象のＣＭＯＳ集積回路の良否判定を行うことができる。
【００９９】
良否判定−１（Ｉ RD 試験）
試験対象のＣＭＯＳ集積回路に対し、式（２２）に基づき、次式（２３）の推定誤差ＰDiを考える。この式（２３）では、試験対象のＣＭＯＳ集積回路の静止電源電流の測定値ＩQiと、平均値Ｉq と、標準偏差σQ とを用いている。
【０１００】
【数２３】
ＰDi＝ＩQi−Ｉq −ＲNi×σQ …（２３）
【０１０１】
測定値ＩQiの平均値Ｉq は、式（３）を用いて、次式（２４）で表される。
【０１０２】
【数２４】
Ｉq ＝Ｉl ＋Ｉrd＋ＩSD …（２４）
【０１０３】
式（２３）に対し、式（２４），（３），（２２）を適用することで、次式（２５）を得ることができる。
【０１０４】
【数２５】
上式（２５）において、標準偏差σQ は、欠陥電流ＩRDi による変化が小さいので、標準偏差σL で近似している。
良品では、欠陥電流ＩRDi が０または実質的に０であるので、良品判定条件は、次式（２６）で表すことができる。
【０１０６】
【数２６】
−ＥMAX ＜ＰDi＜ＥMAX …（２６）
【０１０７】
不良品の欠陥電流ＩRDi は、予測誤差Ｅi ＝ＥMAX である場合に、上式（２５）を用いて次式（２７）で表され、この式（２７）で表される値を目安にすることができる。
【０１０８】
【数２７】
ＩRDi ＝ＰDi−ＥMAX ＋Ｉrd …（２７）
【０１０９】
良否判定−２（Ｉ SD 試験）
ＣＭＯＳ集積回路の静止電源電流の測定値ＩQiにおいて、欠陥電流ＩRDi がない場合は、式（３）から測定値ＩQiは次式（２８）で表される。
【０１１０】
【数２８】
ＩQi＝ＩLi＋ＩSD …（２８）
【０１１１】
この場合の測定値ＩQiの標準偏差σQ は、正常漏れ電流ＩLiの標準偏差σL に等しいので、式（８）から、パラメータＩp は次式（２９）で表される。
【０１１２】
【数２９】
Ｉp ＝σQ ／σR …（２９）
【０１１３】
上式（２８）の測定値ＩQiの平均値Ｉq は、式（２）を用いて、次式（３０）で表される。
【０１１４】
【数３０】
上式（３０），（２９）により、測定値ＩQiの直流成分の合計値（ＩAL＋ＩSD）は、次式（３１）で表される。
【０１１６】
【数３１】
試験対象のＣＭＯＳ集積回路の漏れ電流がＦＥＴ漏れ電流のみである場合、次式（３２）に示すように、合計値（ＩAL＋ＩSD）が予測誤差Ｅi の最大値ＥMAX未満であることを良品の条件とすることができる。
【０１１８】
【数３２】
ＥMAX ＞Ｉq −σQ ／σR …（３２）
【０１１９】
試験対象のＣＭＯＳ集積回路の漏れ電流が回路漏れ電流を含み、製造条件のバラツキにより回路漏れ電流の大きさにバラツキがある場合、当該回路漏れ電流の大きさのバラツキの許容範囲内であることを良品の条件とすることができる。次式（３３）では、上限値ＬSEが許容範囲に対応している。
【０１２０】
【数３３】
ＬSE＞Ｉq −σQ ／σR …（３３）
【０１２１】
良否判定−３
良品の複数のＣＭＯＳ集積回路について、各ベクトル点における正常漏れ電流ＩLiの偏差に対応する係数ＫLi＝（ＩLi−Ｉl ）／Ｉl を予め算出し、係数ＫLiを当該複数のＣＭＯＳ集積回路で平均化して基準となる係数ＫNiを算出する。
次に、試験対象のＣＭＯＳ集積回路の測定値ＩQiから、平均値Ｉq と偏差ＩDQi （＝ＩQi−Ｉq ）とを算出する。
【０１２２】
そして、係数ＫNiおよび偏差ＩDQi の回帰分析を行い、決定係数ｒC 2 と回帰直線の傾きＳC とを算出する。
決定係数ｒC 2 が予め設定された下限値ＬRC 2 以上であるという条件と、比ＳC ／Ｉq と１との差（ＳC ／Ｉq −１）が予め設定された許容範囲内であるという条件とを満たす場合に、当該２個のＣＭＯＳ集積回路をベクトル波形が相似すると判定し、試験対象のＣＭＯＳ集積回路を良品として選別することができる。
【０１２３】
良否判定−４
良品の複数のＣＭＯＳ集積回路について、各ベクトル点における正常漏れ電流ＩLiとその平均値Ｉl と標準偏差σL とに基づいて標準値ＲLi＝（ＩLi−Ｉl ）／σL を予め算出し、標準値ＲLiを当該複数のＣＭＯＳ集積回路で平均化して基準となる標準値ＲNiを算出する。
次に、試験対象のＣＭＯＳ集積回路の測定値ＩQiから、平均値Ｉq と偏差ＩDQi （＝ＩQi−Ｉq ）と標準偏差σQ と標準値ＲQi＝ＩDQi ／σQ を算出する。
【０１２４】
そして、標準値（ＲNi，ＲQi）の回帰分析を行い、決定係数ｒD 2 と回帰直線の傾きＳD とを算出する。
決定係数ｒD 2 が予め設定された下限値ＬRD 2 以上であるという条件と、回帰直線の傾きＳD と１との差（ＳD −１）が予め設定された許容範囲内であるという条件とを満たす場合に、当該２個のＣＭＯＳ集積回路をベクトル波形が相似すると判定し、試験対象のＣＭＯＳ集積回路を良品として選別することができる。
【０１２５】
良否判定−５（２点試験法）
ＣＭＯＳ集積回路のＩDDQ 試験では、最初のベクトル点の測定値で約６０％〜約８０％の不良を検出することができ、このため、１点（１ベクトル点）測定によるスタンバイ試験がよく行われる。
以下では、２個のベクトル点での測定値に基づき、ＣＭＯＳ集積回路を試験する２点試験法を説明する。
【０１２６】
良品のＣＭＯＳ集積回路において、１点目での測定値ＩL1と２点目での測定値ＩL2との差（ＩL1−ＩL2）を平均値Ｉl で除算した基準値ＷL12 は、次式（３４）で表される。なお、基準値ＷL12 は、測定値ＩL1，ＩL2のバラツキの程度の目安に対応している。
【０１２７】
【数３４】
ＷL12 ＝（ＩL1−ＩL2）／Ｉl …（３４）
【０１２８】
上式（３４）は、式（１），（２）を用いて、次式（３５）のように変形することができる。
【０１２９】
【数３５】
上式（３５）において、ＩALが０または実質的に０である場合、次式（３６）が得られる。
【０１３１】
【数３６】
ＷL12 ＝Ｒ1 −Ｒ2 …（３６）
【０１３２】
このように、基準値ＷL12 は、比例係数Ｒ1 ，Ｒ2 の差となって一定値となるので、基準値ＷL12 は良品のＣＭＯＳ集積回路の測定値ＩL1，ＩL2から前もって求めることができる。
【０１３３】
ＣＭＯＳ集積回路の静止電源電流の測定値ＩQiが欠陥電流を含む場合、１点目での測定値ＩQ1と２点目での測定値ＩQ2との差（ＩQ1−ＩQ2）を平均値Ｉq で除算した比較値ＷQ12 は、次式（３７）で表される。
【０１３４】
【数３７】
ＷQ12 ＝（ＩQ1−ＩQ2）／Ｉq …（３７）
【０１３５】
上式（３７）は、式（３）を用いて、次式（３８）のように変形することができる。
【０１３６】
【数３８】
式（２４）において、Ｉrdが０または実質的に０である場合、すなわちＩRD1＝ＩRD2 ＝０である場合、平均値Ｉq ＝Ｉl ＋ＩSDとなり、この平均値Ｉq の式を上式（３８）に代入することで、次式（３９）が得られる。
【０１３８】
【数３９】
ＷQ12 ＝（ＩL1−ＩL2）／（Ｉl ＋ＩSD） …（３９）
【０１３９】
上式（３９）と式（３４）とから、次式（４０）が得られる。
【０１４０】
【数４０】
ＷQ12 ＜ＷL12 …（４０）
【０１４１】
一方、式（２４）において、ＩSDが０または実質的に０である場合、平均値Ｉq ＝Ｉl ＋Ｉrdとなる。さらに、Ｉrd＜＜Ｉl であるときは、Ｉq ≒Ｉl となり、この平均値Ｉq の式を用いて、上式（３８）を次式（４１）に変形することができる。
【０１４２】
【数４１】
上式（４１）によれば、欠陥電流ＩRD1 ，ＩRD2 の大小関係により、値ＷQ12，ＷL12 の大小関係が変化する。
これらの関係から、基準値ＷL12 と比較値ＷQ12 との差異（ＷQ12 −ＷL12 ）が予め設定された許容範囲内であることを良品の条件とすることができ、上限値Ｔ12を用いて、良品の条件を次式（４２）で表すことが可能である。
【０１４４】
【数４２】
｜ＷQ12 −ＷL12 ｜＜Ｔ12 …（４２）
【０１４５】
テスタ
図９は、本発明に係るＣＭＯＳ集積回路の良品判定方法を行うテスタの説明図である。このテスタ３０は、測定器１０と、コンピュータ２０とを有し、ＣＭＯＳ集積回路５０1 〜５０N のＩDDQ 試験を行う。
測定器１０は、ＣＭＯＳ集積回路５０1 〜５０N の静止電源電流ＩDDQ を各ベクトル点ｉで測定し、測定値ＩQiをコンピュータ２０に供給する。
【０１４６】
コンピュータ２０は、制御装置、記憶装置、入力装置および出力装置を有する。コンピュータ２０の制御装置は、測定器１０からの測定値ＩQiに基づいて種々の演算を行い、演算結果に基づいてＣＭＯＳ集積回路５０1 〜５０N の良否判定および相似検査を行い、良否判定結果および相似検査結果を出力装置に出力する。
【０１４７】
コンピュータ２０の記憶装置は、制御装置によりアクセス制御される。
この記憶装置は、良品のＣＭＯＳ集積回路の測定値と、ＣＭＯＳ集積回路５０1 〜５０N の各ベクトル点ｉでの各測定値ＩQiを記憶する。なお、記憶装置は、ＣＭＯＳ集積回路５０1 〜５０N の静止電源電流ＩDDQ の測定前に、良品のＣＭＯＳ集積回路の測定値ＩLiを予め記憶する構成としてもよい。
【０１４８】
良品判定方法
次に、ＣＭＯＳ集積回路の良品判定方法を、良品選別法と良否判別法とに分けて説明する。
良品選別法では、試験対象のＣＭＯＳ集積回路（ＤＵＴ）についての静止電源電流の測定値ＩQiに基づき、試験対象のＣＭＯＳ集積回路の群から良品を選別する。
【０１４９】
一方、良否判定法では、良品のＣＭＯＳ集積回路についての静止電源電流の測定値ＩLiと、試験対象のＣＭＯＳ集積回路についての静止電源電流の測定値ＩQiとに基づき、試験対象のＣＭＯＳ集積回路が良品であるか否かを判定する。良品のＣＭＯＳ集積回路は、例えば良品選別法で得られた良品のＣＭＯＳ集積回路とする。
【０１５０】
良品選別法
図１０は、図９のテスタ３０において、コンピュータ２０の処理を示す概略的なフローチャートであり、ＣＭＯＳ集積回路の良品選別法の実施の形態を示すフローチャートである。なお、スタート段階において、ＣＭＯＳ集積回路５０1 〜５０N の静止電源電流の測定値ＩQiが得られているものとする。
【０１５１】
ステップＳ１では、選別されるＣＭＯＳ集積回路５０1 〜５０N のグループ（被選別ＩＣ群）から１個のＣＭＯＳ集積回路を抽出して基準ＩＣとし、この基準ＩＣを被選別ＩＣ群から外す。
【０１５２】
ステップＳ２では、残りの被選別ＩＣ群を順次比較ＩＣとし、比較ＩＣと基準ＩＣとのベクトル波形の相似検査を行う。
【０１５３】
ステップＳ３では、相似検査を行った被選別ＩＣ群の中に、ベクトル波形が相似である比較ＩＣがあるか否かを判定する。
ベクトル波形が相似である比較ＩＣがない場合は、ステップＳ４に進み、基準ＩＣを不良品であると判定する。
ベクトル波形が相似である比較ＩＣがある場合は、ステップＳ５に進み、当該比較ＩＣを良品であると判定し、当該比較ＩＣを被選別ＩＣ群から外す。
【０１５４】
このようなステップＳ１〜Ｓ５を、被選別ＩＣ群の個数が１個または０個になるまで繰り返すことで、良品選別を行うことが可能である。
なお、ステップＳ５において、基準ＩＣ毎に比較ＩＣを集めておくことで、波形の違いにより良品の分類を行うことができる。
【０１５５】
図１１は、図１０のステップＳ２において、相似検査の処理の第１の実施の形態を示す概略的なフローチャートである。
先ず、ステップＳ１１では、基準ＩＣの静止電源電流の測定値ＩQxi に基づいて偏差ＩDQxi（＝ＩQxi −Ｉqx）を算出し、比較ＩＣの静止電源電流の測定値ＩQyi に基づいて偏差ＩDQyi（＝ＩQyi −Ｉqy）を算出する。
但し、Ｉqxは、測定値ＩQxi を全ベクトル点ｎで平均した平均値であり、Ｉqyは、測定値ＩQyi を全ベクトル点ｎで平均した平均値である。
【０１５６】
ステップＳ１２では、偏差（ＩDQxi，ＩDQyi）の回帰分析を行い、決定係数ｒA 2 と回帰直線の傾きＳA とを算出する。
決定係数ｒA 2 は、例えば式（７）において、ｙi ＝ＩDQyiとし、ｙA ＝Ｉqyとし、ｙHiは、偏差ＩDQxiから回帰直線を用いて予測した予測値とすることで、算出することができる。回帰直線の傾きＳA は、最小２乗法により算出することができる。
【０１５７】
ステップＳ１３では、ＬRA 2 ＜ｒA 2 および｜ＳA −Ｉqy／Ｉqx｜＜ＬSAを満たす場合に、比較ＩＣおよび基準ＩＣのベクトル波形が相似であると判定する。
但し、ＬRA 2 は、決定係数ｒA 2 の下限値であり、ＬSAは傾きＳA からのずれの許容範囲に対応する上限値である。
【０１５８】
図１２は、図１０のステップＳ２において、相似検査の処理の第２の実施の形態を示す概略的なフローチャートである。
先ず、ステップＳ２１では、基準ＩＣの静止電源電流の測定値ＩQxi に基づいて標準値ＲQxi ＝（ＩQxi −Ｉqx）／σQxを算出し、比較ＩＣの静止電源電流の測定値ＩQyi に基づいて標準値ＲQyi ＝（ＩQyi −Ｉqy）／σQyを算出する。
但し、σQxは、測定値ＩQxi の標準偏差であり、σQyは、測定値ＩQyi の標準偏差である。
【０１５９】
ステップＳ２２では、標準値（ＲQxi ，ＲQyi ）の回帰分析を行い、決定係数ｒB 2 と回帰直線の傾きＳB とを算出する。
決定係数ｒB 2 は、例えば式（７）において、ｙi ＝ＲQyi とし、ｙA は標準値ＲQyi を全ベクトル点ｎで平均した平均値（すなわち０）とし、ｙHiは、標準値ＲQxi から回帰直線を用いて予測した予測値とすることで、算出することができる。回帰直線の傾きＳB は、最小２乗法により算出することができる。
【０１６０】
ステップＳ２３では、ＬRB 2 ＜ｒB 2 および｜ＳB −１｜＜ＬSBを満たす場合に、比較ＩＣおよび基準ＩＣのベクトル波形が相似であると判定する。
但し、ＬRB 2 は、決定係数ｒB 2 の下限値であり、ＬSBは傾きＳB からのずれの許容範囲に対応する上限値である。
【０１６１】
図１３は、図１０のステップＳ２において、相似検査の処理の第３の実施の形態を示す概略的なフローチャートである。
先ず、ステップＳ３１では、基準ＩＣおよび比較ＩＣを含む被選別ＩＣ群の静止電源電流の測定値ＩQiの平均値Ｉq と標準偏差σQ とを算出し、（Ｉq ，σQ）の散布図を作成する。例えば、横軸が平均値Ｉq を示し、縦軸が標準偏差σQを示す散布図であって、ＣＭＯＳ集積回路の（Ｉq ，σQ ）を示すプロットが分布する散布図を作成する。
【０１６２】
ステップＳ３２では、散布図でプロットが集中する直線を求め、当該直線から許容範囲内（例えば所定の幅以内）に、基準ＩＣおよび比較ＩＣに対応する両プロットが位置する場合に、基準ＩＣおよび比較ＩＣのベクトル波形が相似であると判定する。
【０１６３】
なお、図１３のフローチャートは、被選別ＩＣ群から良品のＣＭＯＳ集積回路を抽出する場合に利用することができる。
例えば、被選別ＩＣ群の測定値ＩQiの平均値Ｉq と標準偏差σQ とを算出し、（Ｉq ，σQ ）の散布図を作成し、この散布図でプロットが集中する直線から許容範囲内に位置するプロットに対応するＣＭＯＳ集積回路を、良品であると判定する。
【０１６４】
図１４は、図１０のステップＳ２において、相似検査の処理の第４の実施の形態を示す概略的なフローチャートである。
先ず、ステップＳ４１では、基準ＩＣおよび比較ＩＣを含む被選別ＩＣ群の静止電源電流の測定値ＩQiの平均値Ｉq と偏差ＩDQi とを算出し、（Ｉq ，ＩDQi）の散布図を作成する。例えば、横軸が平均値Ｉq を示し、縦軸が偏差ＩDQi を示す散布図であって、ＣＭＯＳ集積回路の（Ｉq ，ＩDQi ）を示すプロットが分布する散布図を作成する。
【０１６５】
ステップＳ４２では、散布図でプロットが集中する直線を求め、当該直線から許容範囲内（例えば所定の幅以内）に、基準ＩＣおよび比較ＩＣに対応する両プロットが位置する場合に、基準ＩＣおよび比較ＩＣのベクトル波形が相似であると判定する。
【０１６６】
なお、図１４のフローチャートは、被選別ＩＣ群から良品のＣＭＯＳ集積回路を抽出する場合に利用することができる。
例えば、被選別ＩＣ群の測定値ＩQiの平均値Ｉq と偏差ＩDQi とを算出し、（Ｉq ，ＩDQi ）の散布図を作成し、この散布図でプロットが集中する直線から許容範囲内に位置するプロットに対応するＣＭＯＳ集積回路を、良品であると判定する。
【０１６７】
良否判定法
図１５は、良否判定法の第１の実施の形態を示す概略的なフローチャートである。この良否判定法では、図９のテスタ３０のコンピュータ２０において、良品のＣＭＯＳ集積回路の測定値ＩLiが得られている場合に、被試験素子（ＤＵＴ）が良品であるか否かを判定する。
【０１６８】
先ず、ステップＳ５１では、良品のＣＭＯＳ集積回路の群（ＩＣ群）から、各ベクトル点ｉでの係数ＫLi＝（ＩLi−Ｉl ）／Ｉl を算出し、係数ＫLiを良品のＩＣ群で平均化して基準となる係数ＫNiを算出する。なお、係数ＫLiは、測定値ＩLiの偏差（ＩLi−Ｉl ）を平均値Ｉl で正規化した値である。
【０１６９】
ステップＳ５２では、被試験素子（ＤＵＴ）の静止電源電流の測定値ＩQiから、偏差ＩDQi ＝ＩQi−Ｉq を算出する。
【０１７０】
ステップＳ５３では、（ＫNi，ＩDQi ）の回帰分析を行い、決定係数ｒC 2 と回帰直線の傾きＳC とを算出する。
決定係数ｒC 2 は、例えば式（７）において、ｙi ＝ＩDQi とし、ｙA は偏差ＩDQi を全ベクトル点ｎで平均した平均値（すなわち０）とし、ｙHiは係数ＫNiから回帰直線を用いて予測した予測値とすることで、算出することができる。回帰直線の傾きＳc は、最小２乗法により算出することができる。
【０１７１】
ステップＳ５４では、ＬRC 2 ＜ｒC 2 および｜ＳC ／Ｉq −１｜＜ＬSCを満たす場合に、被試験素子を良品であると判定し、満たさない場合に不良品であると判定する。
但し、ＬRC 2 は、決定係数ｒC 2 の下限値であり、ＬSCは傾きＳC からのずれの許容範囲に対応する上限値である。
【０１７２】
図１６は、良否判定法の第２の実施の形態を示す概略的なフローチャートである。この良否判定法では、図９のテスタ３０のコンピュータ２０において、良品のＣＭＯＳ集積回路の測定値ＩLiが得られている場合に、被試験素子（ＤＵＴ）が良品であるか否かを判定する。
【０１７３】
先ず、ステップＳ６１では、良品のＣＭＯＳ集積回路の群（ＩＣ群）から、各ベクトル点ｉでの標準値ＲLi＝（ＩLi−Ｉl ）／σL を算出し、標準値ＲLiを良品のＩＣ群で平均化して基準となる標準値ＲNiを算出する。
【０１７４】
ステップＳ６２では、被試験素子（ＤＵＴ）の静止電源電流の測定値ＩQiから、標準値ＲQi＝（ＩQi−Ｉq ）／σQ を算出する。
【０１７５】
ステップＳ６３では、標準値（ＲNi，ＲQi）の回帰分析を行い、決定係数ｒD 2 と回帰直線の傾きＳD とを算出する。
決定係数ｒD 2 は、例えば式（７）において、ｙi ＝ＲQiとし、ｙA は標準値ＲQiを全ベクトル点ｎで平均した平均値（すなわち０）とし、ｙHiは標準値ＲNiから回帰直線を用いて予測した予測値とすることで、算出することができる。回帰直線の傾きＳD は、最小２乗法により算出することができる。
【０１７６】
ステップＳ６４では、ＬRD 2 ＜ｒD 2 および｜ＳD −１｜＜ＬSDを満たす場合に、被試験素子を良品であると判定し、満たさない場合に不良品であると判定する。
但し、ＬRD 2 は、決定係数ｒD 2 の下限値であり、ＬSDは傾きＳD からのずれの許容範囲に対応する上限値である。
【０１７７】
図１７は、良否判定法の第３の実施の形態を示す概略的なフローチャートである。この良否判定法では、図９のテスタ３０のコンピュータ２０において、良品のＣＭＯＳ集積回路の測定値ＩLiが得られている場合に、被試験素子（ＤＵＴ）が良品であるか否かを判定する。
【０１７８】
先ず、ステップＳ７１では、良品のＣＭＯＳ集積回路の群（ＩＣ群）から、各ベクトル点ｉでの標準値ＲLi＝（ＩLi−Ｉl ）／σL を算出し、標準値ＲLiを良品のＩＣ群で平均化して基準となる標準値ＲNiを算出する。
【０１７９】
ステップＳ７２では、｜ＩLi−Ｉl −ＲNi×σL ｜＜ＥMAX となる最大値ＥMAX を求める。
【０１８０】
ステップＳ７３では、被試験素子の測定値ＩQiから、平均値Ｉq および標準偏差σQ を算出する。
【０１８１】
ステップＳ７４では、｜ＩQi−Ｉq −ＲNi×σQ ｜＜ＥMAX を満たす場合に、被試験素子を良品であると判定し、満たさない場合に不良品であると判定する。
【０１８２】
図１８は、良否判定法の第４の実施の形態を示す概略的なフローチャートである。この良否判定法では、図９のテスタ３０のコンピュータ２０において、良品のＣＭＯＳ集積回路の測定値ＩLiが得られている場合に、被試験素子（ＤＵＴ）が良品であるか否かを判定する。
【０１８３】
先ず、ステップＳ８１では、良品のＣＭＯＳ集積回路の群（ＩＣ群）について、平均値Ｉl および標準偏差σL を算出する。
【０１８４】
ステップＳ８２では、（σL ，Ｉl ）の散布図を作成し、プロットが集中する直線の傾きを求め、この傾きを（１／σR ）とおく。例えば、横軸（ｘ軸）が標準偏差σL を示し、縦軸（ｙ軸）が平均値Ｉl を示す散布図であって、標準偏差σL および平均値Ｉl を示すプロットが分布した散布図を作成する。
【０１８５】
ステップＳ８３では、被試験素子の測定値ＩQiから、平均値Ｉq および標準偏差σQ を算出する。
【０１８６】
ステップＳ８４では、Ｉq −σQ ／σR ＜ＬSEを満たす場合に、被試験素子を良品であると判定し、満たさない場合に不良品であると判定する。なお、ＬSEは、平均値Ｉq と値σQ ／σR との誤差の許容範囲に対応する上限値である。
【０１８７】
図１９は、良否判定法の第５の実施の形態を示す概略的なフローチャートである。この良否判定法では、図９のテスタ３０のコンピュータ２０において、良品のＣＭＯＳ集積回路についての２ベクトル点の測定値ＩL1，ＩL2が得られている場合に、被試験素子（ＤＵＴ）が良品であるか否かを判定する。
【０１８８】
先ず、ステップＳ９１では、良品のＣＭＯＳ集積回路について、測定値ＩL1，ＩL2の差を平均値Ｉl で除算した基準値ＷL12 ＝（ＩL1−ＩL2）／Ｉl を算出する。
【０１８９】
ステップＳ９２では、被試験素子について、２ベクトル点の測定値ＩQ1，ＩQ2の差を平均値Ｉq で除算した比較値ＷQ12 ＝（ＩQ1−ＩQ2）／Ｉq を算出する。
【０１９０】
ステップＳ９３では、｜ＷQ12 −ＷL12 ｜＜Ｔ12を満たす場合に、被試験素子を良品であると判定し、満たさない場合に不良品であると判定する。なお、Ｔ12は、比較値ＷQ12 と基準値ＷL12 との誤差の許容範囲を示す上限値である。
【０１９１】
図２０は、良否判定法の第６の実施の形態を示す概略的なフローチャートである。この良否判定法では、図９のテスタ３０のコンピュータ２０において、良品のＣＭＯＳ集積回路の測定値ＩLiが得られている場合に、被試験素子（ＤＵＴ）が良品であるか否かを判定する。
【０１９２】
先ず、ステップＳ１０１では、良品のＣＭＯＳ集積回路の群（ＩＣ群）について、平均値Ｉl および偏差ＩDLi を算出する。
【０１９３】
ステップＳ１０２では、（Ｉl ，ＩDLi ）の散布図を作成し、プロットが集中する直線（理想直線）を求める。例えば、横軸（ｘ軸）が平均値Ｉl を示し、縦軸（ｙ軸）が偏差ＩDLi を示す散布図であって、平均値Ｉl および偏差ＩDLi を示すプロットが分布した散布図を作成する。この散布図により、式（１８）中の（Ｒi −１）を理想直線の傾きから求めることができ、式（１８）中の（１−Ｒi ）×ＩALをｙ切片から求めることができる。
【０１９４】
ステップＳ１０３では、被試験素子の測定値ＩQiから、平均値Ｉq および偏差ＩDQi ＝ＩQi−Ｉq を算出する。
【０１９５】
ステップＳ１０４では、被試験素子の測定値ＩQiの平均値Ｉq から、理想直線に基づいて予測される予測偏差ＪDQi を算出する。散布図で求めた（Ｒi −１）および（１−Ｒi ）×ＩALと式（１８）とから、予測偏差ＪDQi ＝（Ｒi −１）×Ｉq ＋（１−Ｒi ）×ＩALにより算出することができる。
【０１９６】
ステップＳ１０５では、｜ＩDQi −ＪDQi ｜＜ＴD を満たす場合に、被試験素子を良品であると判定し、満たさない場合に不良品であると判定する。なお、ＴD は、偏差ＩDQi と予測偏差ＪDQi との誤差の許容範囲に対応する上限値である。
【０１９７】
なお、上記実施の形態は本発明の例示であり、本発明は上記実施の形態に限定されない。
【０１９８】
【発明の効果】
以上に説明したように、本発明によれば、回路漏れ電流の有無に関わらずに良品の判定が可能なＣＭＯＳ集積回路の良品判定方法を提供することができる。
【図面の簡単な説明】
【図１】良品のＣＭＯＳ集積回路の間でベクトル波形が相似である場合を例示する第１の説明図である。
【図２】良品のＣＭＯＳ集積回路の間でベクトル波形が相似である場合を例示する第２の説明図である。
【図３】良品のＣＭＯＳ集積回路の間でベクトル波形が相似である場合を例示する第３の説明図である。
【図４】試験対象の複数のＣＭＯＳ集積回路から２個のＣＭＯＳ集積回路を抽出し、各ベクトル点での偏差を示すプロットの分布例を示す説明図である。
【図５】スキャンテストをパスした約８００個のＣＭＯＳ集積回路について、静止電源電流の測定値の平均値および標準偏差を示すプロットの分布例を示す散布図である。
【図６】図５のＣＭＯＳ集積回路の群について、比例係数Ｒi の標準偏差の逆数（１／σR ）の分布を例示する分布図である。
【図７】約８００個のＣＭＯＳ集積回路について、静止電源電流の測定値の平均値および偏差を示すプロットの分布例を示す散布図である。
【図８】良品のＣＭＯＳ集積回路について、標準偏差および予測誤差を示すプロットの分布を例示する散布図である。
【図９】本発明に係るＣＭＯＳ集積回路の良品判定方法を行うテスタの説明図である。
【図１０】図９のテスタ内のコンピュータの処理を示す概略的なフローチャートであり、ＣＭＯＳ集積回路の良品選別法の実施の形態を示している。
【図１１】図１０において、相似検査の処理の第１の実施の形態を示す概略的なフローチャートである。
【図１２】図１０において、相似検査の処理の第２の実施の形態を示す概略的なフローチャートである。
【図１３】図１０において、相似検査の処理の第３の実施の形態を示す概略的なフローチャートである。
【図１４】図１０において、相似検査の処理の第４の実施の形態を示す概略的なフローチャートである。
【図１５】図９のテスタ内のコンピュータの処理を示す概略的なフローチャートであり、ＣＭＯＳ集積回路の良否判定法の第１の実施の形態を示している。
【図１６】図９のテスタ内のコンピュータの処理を示す概略的なフローチャートであり、ＣＭＯＳ集積回路の良否判定法の第２の実施の形態を示している。
【図１７】図９のテスタ内のコンピュータの処理を示す概略的なフローチャートであり、ＣＭＯＳ集積回路の良否判定法の第３の実施の形態を示している。
【図１８】図９のテスタ内のコンピュータの処理を示す概略的なフローチャートであり、ＣＭＯＳ集積回路の良否判定法の第４の実施の形態を示している。
【図１９】図９のテスタ内のコンピュータの処理を示す概略的なフローチャートであり、ＣＭＯＳ集積回路の良否判定法の第５の実施の形態を示している。
【図２０】図９のテスタ内のコンピュータの処理を示す概略的なフローチャートであり、ＣＭＯＳ集積回路の良否判定法の第６の実施の形態を示している。
【符号の説明】
１０…測定器、２０…コンピュータ、３０…テスタ、５０1 〜５０N …ＣＭＯＳ集積回路。
Claims (18)
- ＣＭＯＳ集積回路の良品判定を行う良品判定方法であって、
第１の前記ＣＭＯＳ集積回路における複数のベクトル点での静止電源電流の測定値を示す第１のベクトル波形と、第２の前記ＣＭＯＳ集積回路における前記複数の前記ベクトル点での静止電源電流の測定値を示す第２のベクトル波形について、上記第１のベクトル波形もしくは上記第２のベクトル波形のいずれか一方のベクトル波形を所定方向に拡大することにより得られたベクトル波形が上記いずれか一方のベクトル波形ではない上記いずれか他方のベクトル波形と重なった場合には上記第１のベクトル波形と上記第２のベクトル波形とが相似であるという定義の下で、当該相似であるか否かを検査する工程と、
前記第１および第２のベクトル波形が相似である場合に、前記第１および第２の前記ＣＭＯＳ集積回路を良品であると判定する工程と
を有する
ＣＭＯＳ集積回路の良品判定方法。 - 前記第１および第２のベクトル波形が相似でない場合に、前記第１または第２の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する
請求項１記載のＣＭＯＳ集積回路の良品判定方法。 - 前記検査する工程は、
前記第１および第２の前記ＣＭＯＳ集積回路の前記測定値の偏差に基づいて回帰分析を行い、決定係数と回帰直線の傾きとを算出する工程と、
前記決定係数が下限値よりも大きく、かつ、前記第１および第２の前記ＣＭＯＳ集積回路の前記測定値の平均値の比と前記傾きとの差異が許容範囲内である場合に、相似であると判定する工程と
を有する
請求項１記載のＣＭＯＳ集積回路の良品判定方法。 - 前記検査する工程は、
前記第１の前記ＣＭＯＳ集積回路の前記測定値の偏差をその標準偏差で除算した第１の標準値、および、前記第２の前記ＣＭＯＳ集積回路の前記測定値の偏差をその標準偏差で除算した第２の標準値を算出する工程と、
前記第１および第２の標準値に基づいて回帰分析を行い、決定係数と回帰直線の傾きとを算出する工程と、
前記決定係数が下限値よりも大きく、かつ、前記傾きと１との差異が許容範囲内である場合に、相似であると判定する工程と
を有する
請求項１記載のＣＭＯＳ集積回路の良品判定方法。 - 前記検査する工程は、
前記第１および第２の前記ＣＭＯＳ集積回路を含む数個以上の前記ＣＭＯＳ集積回路について、前記測定値の平均値および標準偏差を示すプロットが分布する散布図を作成する工程と、
前記散布図でプロットが集中する直線を求め、当該直線から許容範囲内に前記第１および第２の前記ＣＭＯＳ集積回路に対応するプロットが位置する場合に、相似であると判定する工程と
を有する
請求項１記載のＣＭＯＳ集積回路の良品判定方法。 - 前記検査する工程は、
前記第１および第２の前記ＣＭＯＳ集積回路を含む数個以上の前記ＣＭＯＳ集積回路について、前記測定値の平均値および偏差を示すプロットが分布する散布図を作成する工程と、
前記散布図でプロットが集中する直線を求め、当該直線から許容範囲内に前記第１および第２の前記ＣＭＯＳ集積回路に対応するプロットが位置する場合に、相似であると判定する工程と
を有する
請求項１記載のＣＭＯＳ集積回路の良品判定方法。 - ＣＭＯＳ集積回路の良品判定を行う良品判定方法であって、
良品の数個以上の前記ＣＭＯＳ集積回路について静止電源電流の測定値とその平均値とに基づき、前記測定値の偏差を前記平均値で除算した第１の係数を算出し、前記第１の係数を前記数個以上の前記ＣＭＯＳ集積回路で平均化した第２の係数を算出する工程と、
試験対象の前記ＣＭＯＳ集積回路について静止電源電流の測定値とその平均値とに基づいて偏差を算出する工程と、
前記第２の係数と前記偏差とに基づいて回帰分析を行い、決定係数および回帰直線の傾きを算出する工程と、
前記決定係数が下限値よりも大きく、かつ、前記試験対象の前記ＣＭＯＳ集積回路の前記平均値で前記傾きを除算した値と１との差異が許容範囲内である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程と
を有する
ＣＭＯＳ集積回路の良品判定方法。 - 前記決定係数が下限値よりも大きいという条件、および、前記平均値で前記傾きを除算した値と１との差異が許容範囲内であるという条件の何れかを満たさない場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する
請求項７記載のＣＭＯＳ集積回路の良品判定方法。 - ＣＭＯＳ集積回路の良品判定を行う良品判定方法であって、
良品の数個以上の前記ＣＭＯＳ集積回路についての静止電源電流の測定値に基づき、当該測定値の偏差をその標準偏差で除算した第１の標準値を算出し、前記第１の標準値を前記数個以上の前記ＣＭＯＳ集積回路で平均化した第２の標準値を算出する工程と、
試験対象の前記ＣＭＯＳ集積回路についての静止電源電流の測定値に基づき、当該測定値の偏差をその標準偏差で除算した第３の標準値を算出する工程と、
前記第２および第３の標準値に基づいて回帰分析を行い、決定係数および回帰直線の傾きを算出する工程と、
前記決定係数が下限値よりも大きく、かつ、前記傾きと１との差異が許容範囲内である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程と
を有する
ＣＭＯＳ集積回路の良品判定方法。 - 前記決定係数が下限値よりも大きいという条件、および、前記傾きと１との差異が許容範囲内であるという条件の何れかを満たさない場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する
請求項９記載のＣＭＯＳ集積回路の良品判定方法。 - ＣＭＯＳ集積回路の良品判定を行う良品判定方法であって、
良品の数個以上の前記ＣＭＯＳ集積回路についての静止電源電流の測定値に基づき、当該測定値の偏差をその標準偏差で除算した第１の標準値を算出し、前記第１の標準値を前記数個以上の前記ＣＭＯＳ集積回路で平均化した第２の標準値を算出する工程と、
前記測定値の偏差から、前記標準偏差と前記第２の標準値との乗算値を減算した値の絶対値の上限値を求める工程と、
試験対象の前記ＣＭＯＳ集積回路についての静止電源電流の測定値の偏差から、その標準偏差と前記第２の標準値との乗算値を減算した値の絶対値が、前記上限値未満であるか否かを検出する工程と、
前記絶対値が前記上限値未満である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程と
を有する
ＣＭＯＳ集積回路の良品判定方法。 - 前記絶対値が前記上限値未満でない場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する
請求項１１記載のＣＭＯＳ集積回路の良品判定方法。 - ＣＭＯＳ集積回路の良品判定を行う良品判定であって、
良品の数個以上の前記ＣＭＯＳ集積回路についての静止電源電流の測定値に基づき、その標準偏差および平均値を示すプロットが分布する散布図を作成し、前記散布図でプロットが集中する直線の傾きを求める工程と、
試験対象の前記ＣＭＯＳ集積回路についての静止電源電流の測定値の平均値から、当該測定値の標準偏差と前記傾きとの乗算値を減算した値が、上限値未満である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程と
を有する
ＣＭＯＳ集積回路の良品判定方法。 - 前記減算した値が前記上限値以上である場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する
請求項１３記載のＣＭＯＳ集積回路の良品判定方法。 - ＣＭＯＳ集積回路の良品判定を行う良品判定方法であって、
良品の前記ＣＭＯＳ集積回路についての静止電源電流の第１および第２のベクトル点での測定値の差を、当該測定値の平均値で除算した基準値を算出する工程と、
試験対象の前記ＣＭＯＳ集積回路についての静止電源電流の前記第１および第２のベクトル点での測定値の差を、当該測定値の平均値で除算した比較値を算出する工程と、
前記基準値と前記比較値との差異が許容範囲内である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程と
を有する
ＣＭＯＳ集積回路の良品判定方法。 - 前記差異が前記許容範囲内でない場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する
請求項１５記載のＣＭＯＳ集積回路の良品判定方法。 - ＣＭＯＳ集積回路の良品判定を行う良品判定方法であって、
良品の数個以上の前記ＣＭＯＳ集積回路についての静止電源電流の測定値に基づき、その偏差および平均値を示すプロットが分布する散布図を作成し、前記散布図でプロットが集中する一次直線による、良品の前記ＣＭＯＳ集積回路についての上記偏差を示す上記平均値の関数を求める工程と、
試験対象の前記ＣＭＯＳ集積回路についての前記測定値の平均値を、上記関数の、良品の前記ＣＭＯＳ集積回路についての上記平均値として代入することにより得られた予測偏差を算出する工程と、
前記試験対象の前記ＣＭＯＳ集積回路についての静止電源電流の測定値の偏差と前記予測偏差との差異が許容範囲内である場合に、前記試験対象の前記ＣＭＯＳ集積回路を良品であると判定する工程と
を有する
ＣＭＯＳ集積回路の良品判定方法。 - 前記差異が前記許容範囲内でない場合に、前記試験対象の前記ＣＭＯＳ集積回路を不良品であると判定する工程をさらに有する
請求項１７記載のＣＭＯＳ集積回路の良品判定方法。
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