JP4501497B2 - Gate drive circuit - Google Patents
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Description
本発明は、ゲート駆動回路に関する。 The present invention relates to a gate driving circuit.
特許文献１には、直列に接続された上アーム側トランジスタと下アーム側トランジスタとを、上アーム側ゲート駆動回路及び下アーム側ゲート駆動回路とでそれぞれ交互にオンさせるゲート駆動回路が示されている。
上アーム側トランジスタと下アーム側トランジスタとの接続点が負荷に接続されている。上アーム側トランジスタがオンすると、その接続点が高レベル（以下、“Ｈ”という）になり、下アーム側トランジスタがオンすると、接続点が低レベル（以下も、“Ｌ”という）になる。 A connection point between the upper arm side transistor and the lower arm side transistor is connected to a load. When the upper arm side transistor is turned on, the connection point becomes a high level (hereinafter referred to as “H”), and when the lower arm side transistor is turned on, the connection point becomes a low level (hereinafter also referred to as “L”).
上アーム側ゲート駆動回路及び下アーム側ゲート駆動回路は、直列のＮチャネルネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとでそれぞれ構成することができる。 The upper arm side gate driving circuit and the lower arm side gate driving circuit can be configured by serial N-channel MOS transistors and P-channel MOS transistors, respectively.
この場合、例えば上アーム側ゲート駆動回路となるＰチャネルＭＯＳトランジスタのドレインとＮチャネルＭＯＳトランジスタのドレインとが接続され、ＮチャネルＭＯＳトランジスタのソースが、上アーム側トランジスタと下アーム側トランジスタとの接続点に接続され、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタのゲートに制御信号が与えられる。 In this case, for example, the drain of the P-channel MOS transistor serving as the upper arm side gate drive circuit and the drain of the N-channel MOS transistor are connected, and the source of the N-channel MOS transistor is connected to the upper arm-side transistor and the lower arm-side transistor. A control signal is applied to the gates of the N channel MOS transistor and the P channel MOS transistor.
上アーム側トランジスタをオンからオフに切替える際には、ＮチャネルＭＯＳトランジスタをオンさせる。しかしながら、上アーム側トランジスタをオンからオフに切替える際には、下アーム側トランジスタとの接続点が“Ｈ”になっているので、ＮチャネルＭＯＳトランジスタのソース電位が“Ｈ”になっている。一方、バックゲートは接地電位に接続されている。そのため、ＮチャネルＭＯＳトランジスタのバックゲート・ソース間が逆バイアス状態になり、ゲート電位が“Ｈ”になってもＮチャネルＭＯＳトランジスタが正常にオンしないという問題があった。則ち、駆動の精度が悪かった。 When the upper arm side transistor is switched from on to off, the N-channel MOS transistor is turned on. However, when the upper arm side transistor is switched from on to off, the connection point with the lower arm side transistor is “H”, so that the source potential of the N-channel MOS transistor is “H”. On the other hand, the back gate is connected to the ground potential. Therefore, there is a problem that the N channel MOS transistor is not normally turned on even when the gate potential becomes “H” because the back gate and the source of the N channel MOS transistor are in a reverse bias state. In other words, the drive accuracy was poor.
本発明は、駆動精度が高いゲート駆動回路を実現することを目的とする。 An object of the present invention is to realize a gate driving circuit with high driving accuracy.
上記目的を達成するために、本発明の観点に係るゲート駆動回路は、出力用トランジスタのゲートに接続されたドレイン、該出力用トランジスタの出力端子に接続されたソース、及び制御信号が与えられるゲートを有するＮチャネル型の第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのドレインに接続されたドレイン、前記第１の電界効果トランジスタのゲートに接続されたゲート、及びソースを有するＰチャネル型の第２の電界効果トランジスタと、
前記第１の電界効果トランジスタのソースと前記第２の電界効果トランジスタのソースとの間に接続された充電素子と、
前記第１の電界効果トランジスタのドレインに接続されたソース、前記第１の電界効果トランジスタのソースに接続されたドレイン、及びゲートを有するＰチャネル型の第３の電界効果トランジスタと、
前記制御信号に対して相補的な相補信号を生成して前記第３の電界効果トランジスタのゲートに与える相補信号発生回路と、
を備えることを特徴とする。
To achieve the above object, a gate driving circuit according to an aspect of the present invention are given connected source drain connected to the gate of the output transistor, the output terminal of the transistor for output, and control signals An N-channel first field effect transistor having a gate ;
Said first drain connected to a drain of the field-effect transistor, the second field effect transistor of said first gate connected to the gate of a field effect transistor, and a P-channel type having a source,
A charging element connected between a source of the first field effect transistor and a source of the second field effect transistor ;
A P-channel third field effect transistor having a source connected to the drain of the first field effect transistor, a drain connected to the source of the first field effect transistor , and a gate ;
A complementary signal generating circuit that generates a complementary signal complementary to the control signal and applies the complementary signal to the gate of the third field effect transistor ;
It is characterized by providing.
このような構成を採用したことにより、Ｎチャネル型の第１の電界効果トランジスタに並列にＰチャネル型の第３の電界効果トランジスタが接続され、制御信号に相補的な相補信号で第３の電界効果トランジスタの導通状態が制御される。よって、第１の電界効果トランジスタが正常にオンすることができなかったときに、第３の電界効果トランジスタがそれを補完してオンする。 By adopting such a configuration, N parallel to the channel type first field effect transistor is connected to the third field-effect transistor of P-channel type, the third field in the complementary complementary signal to the control signal The conduction state of the effect transistor is controlled. Therefore, when the first field effect transistor cannot be normally turned on, the third field effect transistor is complemented and turned on.
なお、前記第１の電界効果トランジスタのオン期間の開始時に、該第１の電界効果トランジスタのバックゲート・ソース間が逆バイアス状態になってもよい。 Incidentally, at the start of the first on period of the field effect transistor, between the back gate and source of the first field effect transistor may be reversed biased.
また、ドレインが出力用トランジスタのゲートに接続され、ソースが該出力用トランジスタの出力端子に接続され、ゲートに制御信号が与えられるＮチャネルＭＯＳトランジスタと、ドレインが前記ＮチャネルＭＯＳトランジスタのドレインに接続され、ゲートに前記制御信号が与えられる第１のＰチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタのソースと前記ＮチャネルＭＯＳトランジスタのソースとの間に接続された充電素子と、ソースが前記ＮチャネルＭＯＳトランジスタのドレインに接続され、ドレインが前記ＮチャネルＭＯＳトランジスタのソースに接続された第２のＰチャネルＭＯＳトランジスタと、前記制御信号に対して相補的な相補信号を生成し、該相補信号を前記第２のＰチャネルＭＯＳトランジスタのゲートに与える相補信号発生回路と、を備えてもよい。 The drain is connected to the gate of the output transistor, the source is connected to the output terminal of the output transistor, the gate is supplied with a control signal, and the drain is connected to the drain of the N channel MOS transistor. A first P-channel MOS transistor whose gate is supplied with the control signal, a charging element connected between a source of the first P-channel MOS transistor and a source of the N-channel MOS transistor, A complementary signal complementary to the control signal is generated with the second P-channel MOS transistor having the drain connected to the drain of the N-channel MOS transistor and the drain connected to the source of the N-channel MOS transistor. The signal is sent to the second P-channel MOS transistor. A complementary signal generator to be supplied to the gate of the register, may be provided.
この場合、前記ＮチャネルＭＯＳトランジスタのオン期間の開始時に、該ＮチャネルＭＯＳトランジスタのバックゲート・ソース間が逆バイアス状態になってもよい。 In this case, the back gate and the source of the N channel MOS transistor may be in a reverse bias state at the start of the ON period of the N channel MOS transistor.
第１の電界効果トランジスタと並列に第３の電界効果トランジスタを接続し、制御信号に相補的な相補信号で第３の電界効果トランジスタの導通状態を制御する構成にしたので、第１の電界効果トランジスタが正常にオンすることができなかったときに、第３の電界効果トランジスタがそれを補完する。よって、出力用トランジスタのゲートを精度高く駆動できる。 A third field effect transistor connected in parallel with the first field effect transistor, since the configuration of controlling the conduction state of the third field-effect transistor in a complementary complementary signal to the control signal, the first field effect When the transistor fails to turn on normally, a third field effect transistor complements it. Therefore, the gate of the output transistor can be driven with high accuracy.
図１は、本発明の実施形態に係るゲート駆動回路と電源装置の出力段とを示した回路図である。
上側ゲート駆動回路１は、本発明に係るゲート駆動回路であり、出力用トランジスタであるＮチャネルパワーＭＯＳトランジスタＭ６をオン、オフさせるための回路である。
FIG. 1 is a circuit diagram illustrating a gate driving circuit and an output stage of a power supply device according to an embodiment of the present invention.
The upper
ＮチャネルパワーＭＯＳトランジスタＭ６のドレインは、電源電位ＶＣＣ２に接続され、ＮチャネルパワーＭＯＳトランジスタＭ６のソースにＮチャネルパワーＭＯＳトランジスタＭ７のドレインが接続されている。ＮチャネルパワーＭＯＳトランジスタＭ７のソースがグランド電位ＧＮＤに接続されている。ＮチャネルパワーＭＯＳトランジスタＭ６，Ｍ７が電源装置の出力段となる。ＮチャネルパワーＭＯＳトランジスタＭ６のソースが、例えばコイルＬ１に接続され、コイルＬ１がコンデンサＣ２を介してグランド電位ＧＮＤに接続されている。
ＮチャネルパワーＭＯＳトランジスタＭ７は、下側ゲート駆動回路２により、オン、オフされる。
The drain of N channel power MOS transistor M6 is connected to power supply potential VCC2, and the drain of N channel power MOS transistor M7 is connected to the source of N channel power MOS transistor M6. The source of the N-channel power MOS transistor M7 is connected to the ground potential GND. N-channel power MOS transistors M6 and M7 are output stages of the power supply device. The source of the N-channel power MOS transistor M6 is connected to the coil L1, for example, and the coil L1 is connected to the ground potential GND via the capacitor C2.
The N-channel power MOS transistor M7 is turned on and off by the lower
上側ゲート駆動回路１は、第２のトランジスタであるＰチャネルＭＯＳトランジスタＭ１と、第１のトランジスタであるＮチャネルＭＯＳトランジスタＭ２と、第３のトランジスタであるＰチャネルＭＯＳトランジスタＭ３と、充電素子であるコンデンサＣ１と、相補信号生成回路であるインバータＩＮＶ１とを備えている。
The upper
第４導通電極であるＰチャネルＭＯＳトランジスタＭ１のソースとコンデンサＣ１の一方の電極とは、ダイオードＤ１のカソードに接続され、ダイオードＤ１のアノードが、電源電位ＶＣＣ１に接続されている。 The source of the P-channel MOS transistor M1, which is the fourth conduction electrode, and one electrode of the capacitor C1 are connected to the cathode of the diode D1, and the anode of the diode D1 is connected to the power supply potential VCC1.
第２導通電極であるＮチャネルＭＯＳトランジスタＭ２のソース、第６導通電極であるＰチャネルＭＯＳトランジスタＭ３のドレイン及びコンデンサＣ１の他方の電極は、出力端子であるＮチャネルパワーＭＯＳトランジスタＭ６のソース端子に接続されている。 The source of the N-channel MOS transistor M2 as the second conduction electrode, the drain of the P-channel MOS transistor M3 as the sixth conduction electrode, and the other electrode of the capacitor C1 are connected to the source terminal of the N-channel power MOS transistor M6 as the output terminal. It is connected.
第３導通電極であるＰチャネルＭＯＳトランジスタＭ１のドレイン、第１導通電極であるＮチャネルＭＯＳトランジスタＭ２のドレイン及び第５導通電極であるＰチャネルＭＯＳトランジスタＭ３のソースは、ＮチャネルパワーＭＯＳトランジスタＭ６のゲートに接続されている。 The drain of the P-channel MOS transistor M1 that is the third conduction electrode, the drain of the N-channel MOS transistor M2 that is the first conduction electrode, and the source of the P-channel MOS transistor M3 that is the fifth conduction electrode are the N-channel power MOS transistor M6. Connected to the gate.
入力端子ＩＮ１は、ＰチャネルＭＯＳトランジスタＭ１及びＮチャネルＭＯＳトランジスタＭ２のゲートに直接接続され、ＰチャネルＭＯＳトランジスタＭ３のゲートにはインバータＩＮＶ１を介して接続されている。 Input terminal IN1 is directly connected to the gates of P-channel MOS transistor M1 and N-channel MOS transistor M2, and is connected to the gate of P-channel MOS transistor M3 via inverter INV1.
下側ゲート駆動回路２は、ＰチャネルＭＯＳトランジスタＭ４及びＮチャネルＭＯＳトランジスタＭ５で構成されている。
ＰチャネルＭＯＳトランジスタＭ４のソースは、電源電位ＶＣＣ１に接続されている。ＮチャネルＭＯＳトランジスタＭ５のソースは接地電位ＧＮＤに接続されている。ＰチャネルＭＯＳトランジスタＭ４のドレイン及びＮチャネルＭＯＳトランジスタＭ５のドレインは、ＮチャネルパワーＭＯＳトランジスタＭ７のゲートに接続されている。入力端子ＩＮ２は、ＰチャネルＭＯＳトランジスタＭ４及びＮチャネルＭＯＳトランジスタＭ５のゲートに接続されている。
The lower
The source of the P-channel MOS transistor M4 is connected to the power supply potential VCC1. The source of N channel MOS transistor M5 is connected to ground potential GND. The drain of the P-channel MOS transistor M4 and the drain of the N-channel MOS transistor M5 are connected to the gate of the N-channel power MOS transistor M7. Input terminal IN2 is connected to the gates of P-channel MOS transistor M4 and N-channel MOS transistor M5.
ＮチャネルパワーＭＯＳトランジスタＭ６のソース及びＮチャネルパワーＭＯＳトランジスタＭ７のドレインは、平滑用のインダクタＬ１及びコンデンサＣ２を介して接地電位ＧＮＤに接続されている。ＮチャネルパワーＭＯＳトランジスタＭ７には、ダイオードＤ２が並列に接続されている。 The source of the N-channel power MOS transistor M6 and the drain of the N-channel power MOS transistor M7 are connected to the ground potential GND through the smoothing inductor L1 and the capacitor C2. A diode D2 is connected in parallel to the N-channel power MOS transistor M7.
次に、図１の電源装置の出力段及びゲート駆動回路の動作を説明する。
上側ゲート駆動回路１のパルス入力端子ＩＮ１から制御信号として入力されるパルス信号に基づいて、ＰチャネルＭＯＳトランジスタＭ１がオンする期間と、ＮチャネルＭＯＳトランジスタＭ２及びＰチャネルＭＯＳトランジスタＭ３がオンする期間が時分割で切替わる。
Next, the operation of the output stage and gate drive circuit of the power supply device of FIG. 1 will be described.
Based on a pulse signal input as a control signal from the pulse input terminal IN1 of the upper
下側ゲート駆動回路２についても同様に、パルス入力端子ＩＮ２からパルス信号が入力され、そのパルス信号に基づいて、ＰチャネルＭＯＳトランジスタＭ４がオンする期間と、ＮチャネルＭＯＳトランジスタＭ５がオンする期間が時分割で切替わる。
Similarly, in the lower
コンデンサＣ１は、パワーＭＯＳトランジスタＭ６の駆動電源として働くコンデンサであり、ＮチャネルパワーＭＯＳトランジスタＭ６がオフして、ＮチャネルパワーＭＯＳトランジスタＭ７がオンしているときに充電される。
ＮチャネルパワーＭＯＳトランジスタＭ７がオンしているとき、ＮチャネルパワーＭＯＳトランジスタＭ７を流れる電流は、インダクタＬ１を介してコンデンサＣ２に流れ込む。従って、ダイオードＤ１における電圧降下をＶｂ、ＮチャネルパワーＭＯＳトランジスタＭ７のドレインの電位をＶｃとすれば、充電によってコンデンサＣ１の両端間に生じる電圧Ｖｑは次式（１）で与えられる。
Ｖｑ＝ＶＣＣ１−Ｖｂ−Ｖｃ……（１）
Capacitor C1 is a capacitor that acts as a driving power source for power MOS transistor M6, and is charged when N-channel power MOS transistor M6 is turned off and N-channel power MOS transistor M7 is turned on.
When the N-channel power MOS transistor M7 is on, the current flowing through the N-channel power MOS transistor M7 flows into the capacitor C2 via the inductor L1. Therefore, if the voltage drop in the diode D1 is Vb and the drain potential of the N-channel power MOS transistor M7 is Vc, the voltage Vq generated across the capacitor C1 by charging is given by the following equation (1).
Vq = VCC1-Vb-Vc (1)
ＮチャネルパワーＭＯＳトランジスタＭ６がオンするときは、上側ゲート駆動回路１のＰチャネルＭＯＳトランジスタＭ１がオンして、コンデンサＣ１の両端間の電圧Ｖｑが、ＰチャネルＭＯＳトランジスタＭ１を介してＮチャネルパワーＭＯＳトランジスタＭ６のゲート・ソース間に印加される。
このとき、ＰチャネルＭＯＳトランジスタＭ１における電圧降下をＶｄとすれば、ＮチャネルパワーＭＯＳトランジスタＭ６のゲート・ソース間の電圧Ｖａは次式（２）で与えられる。
When the N-channel power MOS transistor M6 is turned on, the P-channel MOS transistor M1 of the upper
At this time, if the voltage drop in the P-channel MOS transistor M1 is Vd, the gate-source voltage Va of the N-channel power MOS transistor M6 is given by the following equation (2).
Ｖａ＝ＶＣＣ１−Ｖｂ−Ｖｃ−Ｖｄ……（２）
ＮチャネルパワーＭＯＳトランジスタＭ６がオンしたときは、ＮチャネルパワーＭＯＳトランジスタＭ７がオフするので、ＮチャネルパワーＭＯＳトランジスタＭ６を流れる電流は、インダクタＬ１を介してコンデンサＣ２に流れ込む。このとき、ＮチャネルパワーＭＯＳトランジスタＭ６における電圧降下をＶｅとすれば、ＮチャネルパワーＭＯＳトランジスタＭ６のソース端子の電位Ｖｐは次式（３）で与えられる。
Va = VCC1-Vb-Vc-Vd (2)
When the N-channel power MOS transistor M6 is turned on, the N-channel power MOS transistor M7 is turned off, so that the current flowing through the N-channel power MOS transistor M6 flows into the capacitor C2 via the inductor L1. At this time, if the voltage drop in the N-channel power MOS transistor M6 is Ve, the potential Vp of the source terminal of the N-channel power MOS transistor M6 is given by the following equation (3).
Ｖｐ＝ＶＣＣ２−Ｖｅ……（３）
ＮチャネルパワーＭＯＳトランジスタＭ６のオン期間が終了して、ＮチャネルパワーＭＯＳトランジスタＭ６をオフさせるときには、上側ゲート駆動回路１のＰチャネルＭＯＳトランジスタＭ１をオフさせ、ＮチャネルＭＯＳトランジスタＭ２若しくはＰチャネルＭＯＳトランジスタＭ３オンさせなければならない。
Vp = VCC2-Ve (3)
When the ON period of the N channel power MOS transistor M6 ends and the N channel power MOS transistor M6 is turned OFF, the P channel MOS transistor M1 of the upper
このとき、ＮチャネルＭＯＳトランジスタＭ２のソース端子は、高電位（式（３）で与えられるＶｐ）になっているため、ＮチャネルＭＯＳトランジスタＭ２の閾値電圧Ｖｔが上昇している。従って、ＮチャネルＭＯＳトランジスタＭ２のゲート端子に、オンさせるためのパルス信号が入力されてもＮチャネルＭＯＳトランジスタＭ２が直ぐにオンすることができない。 At this time, since the source terminal of the N channel MOS transistor M2 is at a high potential (Vp given by the equation (3)), the threshold voltage Vt of the N channel MOS transistor M2 is increased. Therefore, even if a pulse signal for turning on is input to the gate terminal of the N channel MOS transistor M2, the N channel MOS transistor M2 cannot be turned on immediately.
上記現象を、図２を参照して説明する。
図２は、ＮチャネルＭＯＳトランジスタのドレインＤ、ゲートＧ、ソースＳ及びバックゲートＢを示している。
The above phenomenon will be described with reference to FIG.
FIG. 2 shows the drain D, gate G, source S, and back gate B of the N-channel MOS transistor.
バックゲートＢは、通常、接地電位に接続されているので、ソースＳの電位が上昇するとバックゲートＢ・ソースＳ間が逆バイアス状態になり、上記のようにＭＯＳトランジスタの閾値電圧Ｖｔが上昇してしまう。従って、ＮチャネルＭＯＳトランジスタＭ２の閾値電圧Ｖｔが高い状態は、ＮチャネルＭＯＳトランジスタＭ２のソースの電位が降下するまで維持される。 Since the back gate B is normally connected to the ground potential, when the potential of the source S rises, the back gate B and the source S are in a reverse bias state, and the threshold voltage Vt of the MOS transistor rises as described above. End up. Therefore, the state where threshold voltage Vt of N channel MOS transistor M2 is high is maintained until the potential of the source of N channel MOS transistor M2 drops.
一方、ＮチャネルパワーＭＯＳトランジスタＭ６のオン期間が終了して、ＮチャネルパワーＭＯＳトランジスタＭ６をオフさせるときに、ＰチャネルＭＯＳトランジスタＭ３のソースの電位（ＮチャネルパワーＭＯＳトランジスタＭ６のゲートの電位）は、式（３）で与えられる電位Ｖｐに式（２）で与えられる電圧Ｖａが重畳された電位になっている。 On the other hand, when the N-channel power MOS transistor M6 is turned on and the N-channel power MOS transistor M6 is turned off, the potential of the source of the P-channel MOS transistor M3 (the potential of the gate of the N-channel power MOS transistor M6) is The voltage Va given by the equation (2) is superimposed on the potential Vp given by the equation (3).
従って、ＰチャネルＭＯＳトランジスタＭ３のゲートの電位に、接地電位ＧＮＤに近い電位が供給されれば、ＰチャネルＭＯＳトランジスタＭ３は直ぐにオンすることができる。 Therefore, if a potential close to the ground potential GND is supplied to the gate potential of the P channel MOS transistor M3, the P channel MOS transistor M3 can be turned on immediately.
ＰチャネルＭＯＳトランジスタＭ３がオンするとＮチャネルパワーＭＯＳトランジスタＭ６のゲート・ソース間の電圧Ｖａが降下するため、ＮチャネルパワーＭＯＳトランジスタＭ６のソースの電位Ｖｐも降下する。更に、ＮチャネルパワーＭＯＳトランジスタＭ６のソースの電位Ｖｐが降下すると、ＮチャネルＭＯＳトランジスタＭ２の閾値電圧Ｖｔが低くなるので、ＮチャネルＭＯＳトランジスタＭ２もオンし易くなる。 When the P-channel MOS transistor M3 is turned on, the voltage Va between the gate and source of the N-channel power MOS transistor M6 drops, so that the source potential Vp of the N-channel power MOS transistor M6 also drops. Further, when the source potential Vp of the N-channel power MOS transistor M6 drops, the threshold voltage Vt of the N-channel MOS transistor M2 becomes low, so that the N-channel MOS transistor M2 is easily turned on.
図３は、ＮチャネルパワーＭＯＳトランジスタＭ６のゲート・ソース間の電圧Ｖａと、ＮチャネルＭＯＳトランジスタＭ２のオン抵抗Ｒｏｎ１及びＰチャネルＭＯＳトランジスタＭ３のオン抵抗Ｒｏｎ２の関係を示している。 FIG. 3 shows the relationship between the gate-source voltage Va of the N-channel power MOS transistor M6, the on-resistance Ron1 of the N-channel MOS transistor M2, and the on-resistance Ron2 of the P-channel MOS transistor M3.
ＮチャネルＭＯＳトランジスタＭ２のオン抵抗Ｒｏｎ１は、Ｖａが大きい領域で大きく、Ｖａが小さい領域で小さくなる。 The on-resistance Ron1 of the N-channel MOS transistor M2 is large in a region where Va is large and small in a region where Va is small.
一方、ＰチャネルＭＯＳトランジスタＭ３のオン抵抗Ｒｏｎ２は、Ｖａが大きい領域で小さく、Ｖａが小さい領域で大きくなる。従って、ＮチャネルＭＯＳトランジスタＭ２とＰチャネルＭＯＳトランジスタＭ３が並列に接続されていれば、Ｖａが大きい領域から小さい領域までオン抵抗が小さい状態が維持される。 On the other hand, the on-resistance Ron2 of the P-channel MOS transistor M3 is small in a region where Va is large and large in a region where Va is small. Therefore, if the N-channel MOS transistor M2 and the P-channel MOS transistor M3 are connected in parallel, the state in which the on-resistance is small is maintained from the region where Va is large to the region where Va is small.
上述のように、本発明に係るゲート駆動回路では、オン期間の開始時に、バックゲートＢ・ソースＳ間が逆バイアス状態になるために、閾値電圧Ｖｔが高くなるＮチャネルＭＯＳトランジスタＭ２に、ＰチャネルＭＯＳトランジスタＭ３を並列接続している。 As described above, in the gate drive circuit according to the present invention, since the back gate B and the source S are in a reverse bias state at the start of the ON period, the N channel MOS transistor M2 having a high threshold voltage Vt is connected to the P channel. Channel MOS transistors M3 are connected in parallel.
ＮチャネルＭＯＳトランジスタＭ２に並列接続されたＰチャネルＭＯＳトランジスタＭ３は、ＮチャネルＭＯＳトランジスタＭ２の閾値電圧Ｖｔが高い、オン期間の開始時にオンするように構成されているので、そのオン期間の開始時は、並列接続されたＰチャネルＭＯＳトランジスタＭ３のオン抵抗によって、ＮチャネルＭＯＳトランジスタＭ２のオン抵抗が補完される。 The P-channel MOS transistor M3 connected in parallel to the N-channel MOS transistor M2 is configured to be turned on at the start of the on-period when the threshold voltage Vt of the N-channel MOS transistor M2 is high. Is complemented by the on-resistance of the N-channel MOS transistor M2 by the on-resistance of the P-channel MOS transistor M3 connected in parallel.
尚、下側ゲート駆動回路２のＮチャネルＭＯＳトランジスタＭ５のようにソースが接地電位ＧＮＤに接続されている場合は、オン期間の開始時に、バックゲートＢ・ソースＳ間が逆バイアス状態になることがないので、本発明は適用されない。
When the source is connected to the ground potential GND like the N-channel MOS transistor M5 of the lower
以上のように、本実施形態では、上側ゲート駆動回路１にＰチャネルＭＯＳトランジスタＭ３とインバータＩＮＶ１とを設け、ＮチャネルＭＯＳトランジスタＭ２のオン期間をＰチャネルＭＯＳトランジスタＭ３で補完するようにしたので、高精度にＮチャネルパワーＭＯＳトランジスタＭ６を駆動できる。
As described above, in this embodiment, the upper
本発明は、上記実施形態に限定されず、種々の変形が可能てある。
図４は、本実施形態の変形例を示す図である。
例えば、図４に示したようにＮチャネルパワーＭＯＳトランジスタＭ７を用いずに、ダイオードＤ２だけにした場合であっても、上側ゲート駆動回路１のＮチャネルＭＯＳトランジスタ２は、オン期間の開始時に、バックゲートＢ・ソースＳ間が逆バイアス状態になるので、図１の場合と同様に本発明を適用することができる。この場合、下側ゲート駆動回路は削除され、ＮチャネルパワーＭＯＳトランジスタＭ６のオフ期間の出力電流は、ダイオードＤ２を流れインダクタＬ１を介してコンデンサＣ２に流れ込む。
The present invention is not limited to the above embodiment, and various modifications can be made.
FIG. 4 is a diagram illustrating a modification of the present embodiment.
For example, as shown in FIG. 4, even if the N-channel power MOS transistor M7 is not used and only the diode D2 is used, the N-
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５ ＭＯＳトランジスタ
Ｍ６、Ｍ７ パワーＭＯＳトランジスタ
Ｄ１、Ｄ２ ダイオード
インバータ ＩＮＶ１
M1, M2, M3, M4, M5 MOS transistors M6, M7 Power MOS transistors
D1, D2 Diode inverter INV1
Claims (4)
前記第１の電界効果トランジスタのドレインに接続されたドレイン、前記第１の電界効果トランジスタのゲートに接続されたゲート、及びソースを有するＰチャネル型の第２の電界効果トランジスタと、
前記第１の電界効果トランジスタのソースと前記第２の電界効果トランジスタのソースとの間に接続された充電素子と、
前記第１の電界効果トランジスタのドレインに接続されたソース、前記第１の電界効果トランジスタのソースに接続されたドレイン、及びゲートを有するＰチャネル型の第３の電界効果トランジスタと、
前記制御信号に対して相補的な相補信号を生成して前記第３の電界効果トランジスタのゲートに与える相補信号発生回路と、
を備えることを特徴とするゲート駆動回路。 A first field effect transistor of the N-channel type having a drain, a source connected to the output terminal of the transistor for output, and control the gate control signal is supplied that is connected to the gate of the output transistor,
Said first drain connected to a drain of the field-effect transistor, the second field effect transistor of said first gate connected to the gate of a field effect transistor, and a P-channel type having a source,
A charging element connected between a source of the first field effect transistor and a source of the second field effect transistor ;
A P-channel third field effect transistor having a source connected to the drain of the first field effect transistor, a drain connected to the source of the first field effect transistor , and a gate ;
A complementary signal generating circuit that generates a complementary signal complementary to the control signal and applies the complementary signal to the gate of the third field effect transistor ;
A gate drive circuit comprising:
ドレインが前記ＮチャネルＭＯＳトランジスタのドレインに接続され、ゲートに前記制御信号が与えられる第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのソースと前記ＮチャネルＭＯＳトランジスタのソースとの間に接続された充電素子と、
ソースが前記ＮチャネルＭＯＳトランジスタのドレインに接続され、ドレインが前記ＮチャネルＭＯＳトランジスタのソースに接続された第２のＰチャネルＭＯＳトランジスタと、
前記制御信号に対して相補的な相補信号を生成し、該相補信号を前記第２のＰチャネルＭＯＳトランジスタのゲートに与える相補信号発生回路と、
を備えることを特徴とするゲート駆動回路。 An N-channel MOS transistor having a drain connected to the gate of the output transistor, a source connected to the output terminal of the output transistor, and a control signal applied to the gate;
A first P-channel MOS transistor having a drain connected to the drain of the N-channel MOS transistor and a gate supplied with the control signal;
A charging element connected between a source of the first P-channel MOS transistor and a source of the N-channel MOS transistor;
A second P-channel MOS transistor having a source connected to the drain of the N-channel MOS transistor and a drain connected to the source of the N-channel MOS transistor;
A complementary signal generating circuit that generates a complementary signal complementary to the control signal and applies the complementary signal to the gate of the second P-channel MOS transistor;
A gate drive circuit comprising:
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