JP4579511B2

JP4579511B2 - Ｘ線検出アレイ素子を製造する方法

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Inventors: 博盛施
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Description

本発明はイメージセンサを製造する方法に関するもので、特に、コンデンサと薄膜トランジスタ（ＴＦＴ）をそれぞれに含む複数の画素から成るＸ線検出アレイ素子を製造する方法に関するものである。

近年、電子マトリクスアレイはＸ線イメージセンサにおいて応用され得るものであることが、見出された。そのデバイスは、一般的に、互いに水平と垂直に間隔を置いて交差し、複数の交差点を形成するＸとＹ（或いは行と列）アドレス線から成る。各交差点となる部分が、選択的にアドレス指定された素子（画素）である。多くの実施例においてこれらの素子は、電子的な調整が可能なメモリアレイ或いはＸ線撮像アレイのメモリセル或いは画素となっている。

概して、ダイオードや薄膜トランジスタ（ＴＦＴ）のような、少なくとも１つのスイッチング或いは絶縁デバイスは、各アレイ素子或いは画素に対応している。絶縁デバイスは、各Ｘ・Ｙアドレス線間を適した電位に調整することで、個々の画素にアドレス指定が行われるようにする。このように、ＴＦＴｓとダイオードは、対応するメモリセル或いはコンデンサを作動させる、或いはそのアドレス指定を行うスイッチング素子として作用する。

図１は、デジタルＸ線画像を取り込むことに用いる公知のＸ線検出装置を示している。Ｘ線検出装置は、スイッチング薄膜トランジスタ（ＴＦＴ）５とコンデンサ７をそれぞれに含む複数の画素３を含む。各画素３におけるコンデンサ７は、コンデンサの上電極として機能する電荷収集電極４と、コンデンサの下電極として機能する画素電極１１を含む。

図２Ａは、公知のＸ線検出画素の上面図であり、図２Ｂは、図２ＡのＣ−Ｃ´線に沿った断面図である。図２Ａと図２Ｂで示すように、公知技術の各画素は、基板２００、ゲート電極２０５、ゲート線２０６、第１ゲート絶縁層２１０、α‐Ｓｉ（アモルファスシリコン）層２１５、ｎ⁺α‐Ｓｉ層２２０、共通線２２５、ソース電極２３０、ドレイン電極２３５、データ線２４０、平坦化層２４５、第１ビアホール２５０、第２ビアホール２５５、下電極（画素電極）２６０、誘電層２６５、上電極（電荷収集電極）２７０から成る。加えて、符号Ｃｓはコンデンサを示す。

上記の公知のＸ線検出装置を製造する方法は、フォトリソグラフィ工程及びエッチング工程の７つのステップで構成される。つまり、７つのレクチル或いはマスクを必要とする。下記に、その製造過程のステップを簡潔に説明する。

フォトリソグラフィ工程の第１ステップ：ゲート電極２０５とゲート線２０６を定義(define)する。
フォトリソグラフィ工程の第２ステップ：α‐Ｓｉ層２１５とｎ⁺α‐Ｓｉ層２２０を定義し、半導体の島構造を得る。

フォトリソグラフィ工程の第３ステップ：共通線２２５、ソース電極２３０、ドレイン電極２３５、及びデータ線２４０を定義する。
フォトリソグラフィ工程の第４ステップ：第１ビアホール２５０を定義する。

フォトリソグラフィ工程の第５ステップ：下電極（画素電極）２６０を定義する。
フォトリソグラフィ工程の第６ステップ：第２ビアホール２５５を定義する。
フォトリソグラフィ工程の第７ステップ：上電極（電荷収集電極）２７０を定義する。

このように、公知技術は、７つのステップのフォトリソグラフィ工程を行う。このため、製造コストを減少させるためには、公知の製造工程を如何に改善して製造工程のステップを減少させるか、つまり如何に少ないマスクを使用するかが問題となっている。

上記の問題を解決するために、本発明は好適に製造工程を減少させるＸ線検出アレイ素子の製造方法を提供することを目的とする。
また、本発明のもう１つの目的は、フォトリソグラフィ工程において、６つのマスクのみを使用するＸ線検出アレイ素子を製造する方法を提供することである。

上記の目的を達成するために、本発明は、好適的な実施形態を挙げ、Ｘ線検出アレイ素子を製造する方法を提供する。それは、まずコンデンサ領域とトランジスタ領域を有する基板を提供する。それから、基板上に横方向に伸びるゲート線を形成し、そのゲート線はトランジスタ領域内にゲート電極を含む。ゲート絶縁層は、ゲート線、ゲート電極、及び基板上に形成する。半導体の島は、トランジスタ領域内のゲート絶縁層上に形成し、縦方向に伸びる共通線とデータ線はゲート絶縁層上に形成し、同時に半導体の島上にソース電極とドレイン電極を形成し、薄膜トランジスタ（ＴＦＴ）構造を形成し、ドレイン電極はデータ線に電気接続する。平坦化層は、ゲート絶縁層、共通線、ＴＦＴ構造、データ線、及びゲート線上に形成する。第１導電層は、コンデンサ領域の平坦化層上に形成し、誘電層は、第１導電層と平坦化層上に形成する。それから、第１ビアホールと第２ビアホールは、誘電層と平坦化層を貫通して形成され、第１ビアホールはソース電極の表面を露出させ、第２ビアホールは第１導電層と共通線の表面一部分を露出させる。保護用の第２導電層は、誘電層及び第１ビアホールと第２ビアホール内部周囲表面上に形成する。そして、第２導電層の一部分は除去されて、第３導電層、第４導電層、及び第１開口部を形成する。第３導電層は、第１開口部により第４導電層から絶縁され、第３導電層はソース電極に電気接続し、第１導電層は第４導電層により共通線に電気接続する。このように、コンデンサ構造は、コンデンサ領域内で、第１導電層、誘電層、及び第３導電層から構成される。

本発明はまた、もう１つの好適な実施形態を挙げ、Ｘ線検出アレイ素子を製造する方法を提供する。それは、まずコンデンサ領域とトランジスタ領域を有する基板を提供する。それから、基板上に横方向に伸びるゲート線を形成し、そのゲート線はトランジスタ領域内にゲート電極を含む。ゲート絶縁層は、ゲート線、ゲート電極、及び基板上に形成する。半導体の島は、トランジスタ領域内のゲート絶縁層上に形成し、縦方向に伸びる共通線とデータ線はゲート絶縁層上に形成し、同時に半導体の島上にソース電極とドレイン電極を形成し、薄膜トランジスタ（ＴＦＴ）構造を形成し、ドレイン電極はデータ線と電気接続する。平坦化層は、ゲート絶縁層、共通線、ＴＦＴ構造、データ線、及びゲート線上に形成する。そして、第１開口部を有する第１導電層は、コンデンサ領域の平坦化層上に形成し、第１開口部は共通線上の平坦化層を露出させる。誘電層は第１導電層と平坦化層上に形成する。それから、第１ビアホールと第２ビアホールは、誘電層と平坦化層を貫通して形成され、第１ビアホールはソース電極の表面を露出させ、第２ビアホールは第１導電層の表面一部分と共通線の表面一部分を露出させ、第１開口部と重なり合う。保護用の第２導電層は、誘電層及び第１ビアホールと第２ビアホール内部周囲表面上に形成する。そして、第２導電層の一部分は除去されて、第３導電層、第４導電層、及び第２開口部を形成する。第３導電層は、第２開口部により第４導電層から絶縁され、第３導電層はソース電極に電気接続し、第１導電層は第４導電層により共通線に電気接続する。このように、コンデンサ構造は、コンデンサ領域内で、第１導電層、誘電層、及び第３導電層から構成される。

公知技術と比較すると、本発明は、製造工程のステップを１つ減少させ、６つのマスクのみを用いてＸ線検出アレイ素子を製造することができる。そして、このことにより、製造コストを減少させることができる。

上述した本発明の目的、特徴、及び長所をいっそう明瞭にするため、以下に本発明の好ましい実施の形態を挙げ、図を参照しながらさらに詳しく説明する。
（第１実施形態）
図３Ａ〜図８Ａは、本発明の第１実施形態によるＸ線検出アレイ素子の上面図である。図３Ｂ〜図８Ｂは、図３Ａ〜図８Ａのｃ−ｃ´線に沿った断面図である。そして、図３Ｃ〜図８Ｃは、図３Ａ〜図８Ａのｄ−ｄ´線に沿った断面図である。説明を簡潔にするために、付随する図は、１つの画素領域内での１つの基板を示している。ここでは１つの画素領域のみを示しているが、実際には画素領域の数は非常に多いものである。

図３Ａ、図３Ｂ、及び図３Ｃによると、まず、コンデンサ領域３０１とトランジスタ領域３０２を有する、ガラス基板のような、基板３００を提供する。それから、堆積法と第１マスクを用いるフォトリソグラフィ工程の第１ステップ（以下、ＰＥＰ−I（first photo engraving process）とも呼ぶ）を行って、横方向に伸びるゲート線３１０を基板３００上に形成する。ゲート線３１０は、トランジスタ領域３０２内のゲート電極３２０を含む。

ここで、図３Ａにおいて、トランジスタ領域３０２にてゲート線３１０は突起部３２０を有しており、この突起部３２０がゲート電極３２０として提供されるということに注意されたい。しかし、本発明は、ゲート電極の位置を制限するものではない。例えば、図８Ｄと図８Ｅで示すように、トランジスタ領域３０２内に位置したゲート線３１０は、また、ゲート電極３２０となることができる。図８Ｄと図８Ｅは、第１実施形態の変形例を示している。

図３Ａ、図３Ｂ、及び図３Ｃでは、ゲート絶縁層３３０は、ゲート線３１０、ゲート電極３２０、及び基板３００上に形成される。金属層であり得るゲート線３１０とゲート電極３２０は、堆積法により形成される。そして、ＳｉＯ₂層、ＳｉＮｘ層、或いはＳｉＯＮ層であり得るゲート絶縁層３３０は、堆積法により形成される。

図４Ａ、図４Ｂ、及び図４Ｃでは、アモルファスシリコン層（α-Ｓｉ層、表示しない）は、ゲート絶縁層３３０上に堆積され、それからドープドアモルファスシリコン層（ｎ⁺α-Ｓｉ層、表示しない）はアモルファスシリコン層（α-Ｓｉ層）上に堆積される。次ぎに、第２マスクを用いるフォトリソグラフィ工程の第２ステップ（ＰＥＰ−II）を行って、ドープしたアモルファスシリコン層（ｎ⁺α-Ｓｉ層）とアモルファスシリコン層（α-Ｓｉ層）の一部分をエッチングして、トランジスタ領域３０２内のゲート絶縁層３３０上に半導体の島を形成する。このように、半導体の島は、パターン化されたα-Ｓｉ層４１０とパターン化されたｎ⁺α-Ｓｉ層４２０で構成される。

図５Ａ、図５Ｂ、及び図５Ｃでは、ゲート絶縁層３３０と半導体の島上に導電層（表示しない）を堆積する。それから、第３マスクを用いるフォトリソグラフィ工程の第３ステップ（ＰＥＰ−III）を行って、導電層（表示なし）の一部分を除去して、ゲート絶縁層３３０上に縦方向に伸びる共通線５１０とデータ線５２０を形成する。同時に、ｎ⁺α-Ｓｉ層４２０上にソース電極５３０とドレイン電極５４０を形成する。それから、ソース電極５３０とドレイン電極５４０をマスクとして用い、ｎ⁺α-Ｓｉ層４２０の一部分をエッチングして、α-Ｓｉ層４１０の表面一部分を露出させる。このように、薄膜トランジスタ（ＴＦＴ）構造をトランジスタ領域３０２内に形成し、また、ドレイン電極５４０はデータ線５２０に電気接続する。

図６Ａ、図６Ｂ、及び図６Ｃでは、ゲート絶縁層３３０、共通線５１０、ＴＦＴ構造、データ線５２０、及びゲート線３１０上に平坦化層６１０を形成する。スピンオンガラス（ＳＯＧ）層或いは有機層であり得る平坦化層６１０は、スピンコーティング法により形成される。それから、堆積法と第４マスクを用いるフォトリソグラフィ工程の第４ステップ（ＰＥＰ−IV）を行って、コンデンサ領域３０１内の平坦化層６１０上に第１導電層６２０を形成する。インジウムスズ酸化物（ＩＴＯ）層かインジウム亜鉛酸化物（ＩＺＯ）層であり得る第１導電層６２０は、堆積法により形成され、下電極或いは画素電極となる。

図７Ａ、図７Ｂ、及び図７Ｃでは、第１導電層６２０と平坦化層６１０上に誘電層７１０を形成する。ＳｉＮｘ層、ＳｉＯＮ層、或いはＳｉＯｘ層であり得る誘電層７１０は、堆積法により形成されて、コンデンサＣｓの誘電層となる。それから、第５マスクを用いるフォトリソグラフィ工程の第５ステップ（ＰＥＰ−V）を行って、第１ビアホール７２０と第２ビアホール７３０は、誘電層７１０と平坦化層６１０を貫通して形成される。第１ビアホール７２０は、ソース電極５３０の表面を露出させ、第２ビアホール７３０は、第１導電層６２０の表面一部分と共通線５１０の表面一部分を露出させる。

図８Ａ、図８Ｂ、及び図８Ｃでは、誘電層７１０、第１ビアホール７２０の内部周囲表面、及び第２ビアホール７３０の内部周囲表面上に、保護用の（conformal）第２導電層（表示しない）を形成する。インジウムスズ酸化物（ＩＴＯ）層或いはインジウム亜鉛酸化物（ＩＺＯ）層であり得る第２導電層は、堆積法により形成される。それから、第６マスクを用いるフォトリソグラフィ工程の第６ステップ（ＰＥＰ−VI）を行って、第２導電層の一部分を除去して、第３導電層８１０、第４導電層８２０、及び開口部８３０を形成する。第３導電層８１０は、開口部８３０により第４導電層８２０から絶縁される。そして、第３導電層８１０はソース電極５３０に電気接続し、第１導電層６２０は、第４導電層８２０により共通線５１０に電気接続する。また、第３導電層８１０は、上電極或いは電荷収集電極となる。このように、コンデンサ構造Ｃｓは、コンデンサ領域３０１内に第１導電層６２０、誘電層７１０、及び第３導電層８１０で構成される。

（第１実施形態の変形例）
図８Ｄは、本発明の第１実施形態の変形例による上面図である。そして、図８Ｅは、図８Ｄのｆ−ｆ´線に沿った断面図である。図８Ｄと図８Ｅの素子は、図８Ａ〜図８Ｃと同じ参照符号を繰り返し用いる。また、変形例において構成する材質は前述の第１実施形態と同じなので、簡潔にするために説明を省略する。

図８Ｄと図８Ｅでは、まず、コンデンサ領域３０１とトランジスタ領域３０２を有する基板３００を提供する。それから、基板３００上に横方向に伸びるゲート線３１０を形成する。ゲート線３１０は、トランジスタ領域３０２内のゲート電極３２０を含む。

次ぎに、ゲート絶縁層３３０は、ゲート線３１０、ゲート電極３２０、及び基板３００上に形成される。それから、ゲート絶縁層３３０の一部分上にα-Ｓｉ層４１０とｎ⁺α-Ｓｉ層４２０を形成する。このように、半導体の島は、α-Ｓｉ層４１０とｎ⁺α-Ｓｉ層４２０で構成される
次ぎに、ゲート絶縁層３３０上に縦方向に伸びる共通線５１０とデータ線５２０を形成し、同時に、ｎ⁺α-Ｓｉ層４２０上にソース電極５３０とドレイン電極５４０を形成する。それから、ソース電極５３０とドレイン電極５４０をマスクとして用い、ｎ⁺α-Ｓｉ層４２０の一部分をエッチングして、α-Ｓｉ層４１０の表面一部分を露出させる。このように、薄膜トランジスタ（ＴＦＴ）構造はゲート線３１０上に形成され、ドレイン電極５４０はデータ線５２０に電気接続する。

次ぎに、ゲート絶縁層３３０、共通線５１０、ＴＦＴ構造、データ線５２０、及びゲート線３１０上に平坦化層６１０を形成する。それから、コンデンサ領域３０１の平坦化層６１０上に第１導電層６２０を形成して、下電極或いは画素電極とする。

次ぎに、第１導電層６２０と平坦化層６１０上に誘電層７１０を形成して、コンデンサ構造Ｃｓの誘電層とさせる。それから、第１ビアホール７２０´と第２ビアホール７３０（図８Ｃで表示されている）は、誘電層７１０と平坦化層６１０を貫通して形成される。第１ビアホール７２０´は、ソース電極５３０の表面を含むＴＦＴ構造を露出させ、第２ビアホール７３０（図８Ｃで表示されている）は、第１導電層６２０の表面一部分と共通線５１０の表面一部分を露出させる。

次ぎに、保護用の第２導電層（表示しない）は、誘電層７１０、第１ビアホール７２０´の内部周囲表面、及び第２ビアホール７３０（図８Ｃで表示されている）の内部周囲表面上に形成される。それから、図８Ｃと図８Ｅによると、第２導電層の一部分を除去して、第３導電層８１０、第４導電層８２０、及び開口部８３０を形成する。第３導電層８１０は、開口部８３０により第４導電層８２０から絶縁される。そして、第３導電層８１０は、ソース電極５３０に電気接続し、第１導電層６２０は、第４導電層８２０により共通線５１０に電気接続する。そして、第３導電層８１０は、上電極或いは電荷収集電極となる。このように、コンデンサＣｓは、コンデンサ領域３０１内に第１導電層６２０、誘電層７１０、及び第３導電層８１０で構成される。

（第２実施形態）
図９Ａ〜図１４Ａは、本発明の第２実施形態によるＸ線検出アレイ素子の上面図である。図９Ｂ〜図１４Ｂは、図９Ａ〜図１４Ａのｃ−ｃ´線に沿った断面図である。そして、図９Ｃ〜図１４Ｃは、図９Ａ〜図１４Ａのｅ−ｅ´線に沿った断面図である。説明を簡潔にするために、添付の図は、１つの画素領域内での１つの基板を示している。ここでは１つの画素領域のみを示しているが、実際には画素領域の数は非常に多いものである。

図９Ａ、図９Ｂ、及び図９Ｃでは、まず、コンデンサ領域９０１とトランジスタ領域９０２を有する、ガラス基板のような、基板９００を提供する。それから、堆積法と第１マスクを用いるフォトリソグラフィ工程の第１ステップ（以下、ＰＥＰ−I（first photo engraving process）とも呼ぶ）を行って、基板９００上に横方向に伸びるゲート線９１０を形成する。ゲート線９１０は、トランジスタ領域９０２内のゲート電極９２０を含む。

ここで、図９Ａでは、ゲート線９１０は、トランジスタ領域９０２において突起部９２０を有し、この突起部がゲート電極９２０となることに注意されたい。しかし、本発明は、ゲート電極の位置を制限するものではない。例えば、トランジスタ領域９０２内に位置したゲート線９１０は、ゲート電極９２０となることができる。その説明は第１実施形態の変形例と似ているので、ここでは再度供述しない。

図９Ａ、図９Ｂ、及び図９Ｃでは、ゲート線９１０、ゲート電極９２０、及び基板９００上にゲート絶縁層９３０を形成する。金属層であり得るゲート線９１０とゲート電極９２０は、堆積法により形成される。そして、ＳｉＯ₂層、ＳｉＮｘ層、及びＳｉＯＮ層であり得るゲート絶縁層９３０は、堆積法により形成される。

図１０Ａ、図１０Ｂ、及び図１０Ｃでは、アモルファスシリコン層（α-Ｓｉ層、表示しない）は、ゲート絶縁層９３０上に堆積され、それからドープしたアモルファスシリコン層（ｎ⁺α-Ｓｉ層、表示しない）はアモルファスシリコン層（α-Ｓｉ層）上に堆積される。次ぎに、第２マスクを用いるフォトリソグラフィ工程の第２ステップ（ＰＥＰII）を行って、ドープしたアモルファスシリコン層（ｎ⁺α-Ｓｉ層）とアモルファスシリコン層（α-Ｓｉ層）の一部分をエッチングして、トランジスタ領域９０２内のゲート絶縁層９３０上に半導体の島を形成する。このように、半導体の島は、パターン化されたα-Ｓｉ層１０１０とパターン化されたｎ⁺α-Ｓｉ層１０２０で構成される。

図１１Ａ、図１１Ｂ、及び図１１Ｃでは、ゲート絶縁層９３０と半導体の島上に導電層（表示しない）を堆積する。それから、第３マスクを用いるフォトリソグラフィ工程の第３ステップ（ＰＥＰ−III）を行って、導電層（表示なし）の一部分を除去して、ゲート絶縁層９３０上に縦方向に伸びる共通線１１１０とデータ線１１２０を形成する。同時に、ｎ⁺α-Ｓｉ層１０２０上にソース電極１１３０とドレイン電極１１４０を形成する。それから、ソース電極１１３０とドレイン電極１１４０をマスクとして用い、ｎ⁺α-Ｓｉ層１０２０の一部分をエッチングして、α-Ｓｉ層１０１０の表面一部分を露出させる。このように、薄膜トランジスタ（ＴＦＴ）構造をトランジスタ領域９０２内に形成し、また、ドレイン電極１１４０はデータ線１１２０と電気接続する。

図１２Ａ、図１２Ｂ、及び図１２Ｃでは、ゲート絶縁層９３０、共通線１１１０、ＴＦＴ構造、データ線１１２０、及びゲート線９１０上に平坦化層１２１０を形成する。スピンオンガラス（ＳＯＧ）層或いは有機層であり得る平坦化層１２１０は、スピンコーティング法により形成される。それから、堆積法と第４マスクを用いるフォトリソグラフィ工程の第４ステップ（ＰＥＰIV）を行って、コンデンサ領域９０１内の平坦化層１２１０上に、第１開口部１２３０を有する第１導電層１２２０を形成する。インジウムスズ酸化物（ＩＴＯ）層かインジウム亜鉛酸化物（ＩＺＯ）層であり得る第１導電層１２２０は、堆積法により形成されて、下電極或いは画素電極となる。第１開口部１２３０は共通線１１１０の上方にあり、平坦化層１２１０の一部分を露出させる。

図１３Ａ、図１３Ｂ、及び図１３Ｃでは、第１導電層１２２０と平坦化層１２１０上に誘電層１３１０を形成する。ＳｉＮｘ層、ＳｉＯＮ層、或いはＳｉＯｘ層であり得る誘電層１３１０は、堆積法により形成される。それから、第５マスクを用いるフォトリソグラフィ工程の第５ステップ（ＰＥＰ−V）を行って、第１ビアホール１３２０と第２ビアホール１３３０は、誘電層１３１０と平坦化層１２１０を貫通して形成される。第１ビアホール１３２０は、ソース電極１１３０の表面を露出させ、第２ビアホール１３３０は、第１導電層１２２０の表面一部分と共通線１１１０の表面一部分を露出させる。また、第２ビアホール１３３０と第１開口部１２３０の開口範囲は重なり合う。

図１４Ａ、図１４Ｂ、及び図１４Ｃでは、誘電層１３１０、第１ビアホール１３２０の内部周囲表面、及び第２ビアホール１３３０の内部周囲表面上に、保護用の第２導電層（表示しない）を形成する。インジウムスズ酸化物（ＩＴＯ）層或いはインジウム亜鉛酸化物（ＩＺＯ）層であり得る第２導電層は、堆積法により形成される。それから、第６マスクを用いるフォトリソグラフィ工程の第６ステップ（ＰＥＰ−VI）を行って、第２導電層の一部分を除去して、第３導電層１４１０、第４導電層１４２０、及び第２開口部１４３０を形成する。第３導電層１４１０は、第２開口部１４３０により第４導電層１４２０から絶縁される。そして、第３導電層１４１０はソース電極１１３０に電気接続し、第１導電層１２２０は、第４導電層１４２０により共通線１１１０に電気接続する。また、第３導電層１４１０は、上電極或いは電荷収集電極となる。このように、コンデンサ構造Ｃｓは、コンデンサ領域９０１内に第１導電層１２２０、誘電層１３１０、及び第３導電層１４１０で構成される。

各画素がＴＦＴとコンデンサをそれぞれに含む公知のイメージセンサアレイの回路図面である。公知のＸ線検出画素の透視上面図である。図２ＡのＣ−Ｃ´線に沿った断面図である。本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。図３Ａのｃ−ｃ´線に沿った断面図である。図３Ａのｄ−ｄ´線に沿った断面図である。本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。図４Ａのｃ−ｃ´線に沿った断面図である。図４Ａのｄ−ｄ´線に沿った断面図である。本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。図５Ａのｃ−ｃ´線に沿った断面図である。図５Ａのｄ−ｄ´線に沿った断面図である。本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。図６Ａのｃ−ｃ´線に沿った断面図である。図６Ａのｄ−ｄ´線に沿った断面図である。本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。図７Ａのｃ−ｃ´線に沿った断面図である。図７Ａのｄ−ｄ´線に沿った断面図である。本発明の第１実施形態によるＸ線検出アレイ素子の透視上面図である。図８Ａのｃ−ｃ´線に沿った断面図である。図８Ａのｄ−ｄ´線に沿った断面図である。本発明の第１実施形態の変形例による透視上面図である。図８Ｄのｆ−ｆ´線に沿った断面図である。本発明の第２実施形態によるＸ線検出アレイ素子の透視上面図である。図９Ａのｃ−ｃ´線に沿った断面図である。図９Ａのｅ−ｅ´線に沿った断面図である。本発明の第２実施形態によるＸ線検出アレイ素子の透視上面図である。図１０Ａのｃ−ｃ´線に沿った断面図である。図１０Ａのｅ−ｅ´線に沿った断面図である。本発明の第２実施形態によるＸ線検出アレイ素子の透視上面図である。図１１Ａのｃ−ｃ´線に沿った断面図である。図１１Ａのｅ−ｅ´線に沿った断面図である。本発明の第２実施形態によるＸ線検出アレイ素子の透視上面図である。図１２Ａのｃ−ｃ´線に沿った断面図である。図１２Ａのｅ−ｅ´線に沿った断面図である。本発明の第２実施形態によるＸ線検出アレイ素子の透視上面図である。図１３Ａのｃ−ｃ´線に沿った断面図である。図１３Ａのｅ−ｅ´線に沿った断面図である。本発明の第２実施形態によるＸ線検出アレイ素子の透視上面図である。図９Ａのｃ−ｃ´線に沿った断面図である。図９Ａのｅ−ｅ´線に沿った断面図である。

符号の説明

３００…基板、３０１…コンデンサ領域、３０２…トランジスタ領域、３１０…ゲート線、３２０…ゲート電極、３３０…ゲート絶縁層、４１０…α-Ｓｉ層、４２０…ｎ⁺α-Ｓｉ層、５１０…共通線、５２０…データ線、５３０…ソース電極、５４０…ドレイン電極、６１０…平坦化層、６２０…第１導電層（下電極／画素電極）、７１０…誘電層、７２０、７２０´…第１ビアホール、７３０…第２ビアホール、８１０…第３導電層（上電極／電荷収集電極）、８２０…第４導電層、８３０…開口部、９００…基板、９０１…コンデンサ領域、９０２…トランジスタ領域、９１０…ゲート線、９２０…ゲート電極、９３０…ゲート絶縁層、１０１０…α-Ｓｉ層、１０２０…ｎ⁺α-Ｓｉ層、１１１０…共通線、１１２０…データ線、１１３０…ソース電極、１１４０…ドレイン電極、１２１０…平坦化層、１２２０…第１導電層（下電極／画素電極）、１２３０…第１開口部、１３１０…誘電層、１３２０…第１ビアホール、１３３０…第２ビアホール、１４１０…第３導電層（上電極／電荷収集電極）、１４２０…第２導電層、１４３０…第２開口部、Ｃｓ…コンデンサ。

Claims

コンデンサ領域とトランジスタ領域を有する基板を提供するステップと、
第１の堆積工程と、第１のマスクを用いる第１のフォトリソグラフィ工程とによって、前記トランジスタ領域内に位置するゲート電極を含むゲート線を、前記基板上に横方向に伸ばして形成するステップと、
前記ゲート線、前記ゲート電極、及び前記基板上にゲート絶縁層を形成するステップと、
第２の堆積工程と、第２のマスクを用いる第２のフォトリソグラフィ工程とによって、前記トランジスタ領域内の前記ゲート絶縁層上に半導体の島を形成するステップと、
第３の堆積工程と、第３のマスクを用いる第３のフォトリソグラフィ工程とによって、前記ゲート絶縁層上に共通線とデータ線を縦方向に伸ばして形成し、前記半導体の島上にソース電極と前記データ線に電気接続するドレイン電極とを形成して薄膜トランジスタ（ＴＦＴ）構造を形成するステップと、
前記ゲート絶縁層、前記共通線、前記ＴＦＴ構造、前記データ線、及び前記ゲート線上に平坦化層を形成するステップと、
第４の堆積工程と、第４のマスクを用いる第４のフォトリソグラフィ工程とによって、前記コンデンサ領域内の前記平坦化層上に第１導電層を形成するステップと、
前記第１導電層と前記平坦化層上に誘電層を形成するステップと、
第５のマスクを用いる第５のフォトリソグラフィ工程によって、前記誘電層と前記平坦化層を貫通する、前記ソース電極の表面を露出させる第１ビアホールと、前記第１導電層の表面一部分と前記共通線の表面一部分を露出させる第２ビアホールとを形成するステップと、
前記誘電層、第１ビアホールの内部周囲表面、及び第２ビアホールの内部周囲表面上に保護用の第２導電層を形成するステップと、
第６のマスクを用いる第６のフォトリソグラフィ工程によって、前記第２導電層の一部分を除去して、第１開口部によって第４導電層から絶縁される第３導電層、前記第４導電層、及び前記第１開口部を形成するステップとを、含み、
前記第３導電層は、前記ソース電極に電気接続し、
前記第１導電層は、前記第４導電層によって前記共通線に電気接続し、
コンデンサ構造は、前記コンデンサ領域内で、前記第１導電層、前記誘電層、及び前記第３導電層より構成されるものであるＸ線検出アレイ素子を製造する方法。
前記ゲート線は金属である請求項１記載の方法。
前記ゲート絶縁層は、ＳｉＯ_２層、ＳｉＮ_Ｘ層、及びＳｉＯＮ層のどれか一つである請求
項１記載の方法。
前記半導体の島を形成するステップが、
前記ゲート絶縁層上にアモルファスシリコン層を形成するステップと、
前記アモルファスシリコン層上にドープドアモルファスシリコン層を形成するステップと、
前記ドープドアモルファスシリコン層と前記アモルファスシリコン層の一部分を除去して、前記トランジスタ領域内に前記半導体の島を形成するステップと、
を含む請求項１記載の方法。
前記共通線、前記データ線、及び前記ＴＦＴ構造を形成するステップの後で、更に、
前記ソース電極と前記ドレイン電極をマスクとして用い、前記ドープドアモルファスシリコン層の一部分を除去して、前記アモルファスシリコン層の表面を露出させるステップを含む請求項４記載の方法。
前記平坦化層は、スピンオンガラス（ＳＯＧ）層及び有機層のどちらかである請求項１記載の方法。
前記第１導電層は、インジウムスズ酸化物（ＩＴＯ）層及びインジウム亜鉛酸化物（ＩＺＯ）層のどちらかであって、下電極或いは画素電極となる請求項１記載の方法。
前記誘電層はＳｉＯ_２層、ＳｉＮｘ層、及びＳｉＯＮ層のどれか一つである請求項１記載
の方法。
前記第２導電層は、インジウムスズ酸化物（ＩＴＯ）層及びインジウム亜鉛酸化物（ＩＺＯ）層のどちらかであって、上電極或いは電荷収集電極となる請求項１記載の方法。
前記ゲート線は前記トランジスタ領域内に突起部を有し、前記ゲート電極となる請求項１記載の方法。
前記ゲート線は前記トランジスタ領域内に位置し、前記ゲート電極となる請求項１記載の方法。
前記第１導電層を形成するステップ時に、
同時に第１導電層内に、前記共通線の上方の前記平坦化層を露出させる第２開口部を形成するステップを更に含む請求項１記載の方法。
前記第２ビアホールと前記第２開口部は、開口範囲が重なり合う請求項１２記載の方法。
コンデンサ領域とトランジスタ領域を有する基板を提供するステップと、
第１の堆積工程と、第１のマスクを用いる第１のフォトリソグラフィ工程とによって、前記トランジスタ領域内に位置するゲート電極を含むゲート線を、前記基板上に横方向に伸ばして形成するステップと、
前記ゲート線、前記ゲート電極、及び前記基板上にゲート絶縁層を形成するステップと、
第２の堆積工程と、第２のマスクを用いる第２のフォトリソグラフィ工程とによって、前記トランジスタ領域内の前記ゲート絶縁層上に半導体の島を形成するステップと、
第３の堆積工程と、第３のマスクを用いる第３のフォトリソグラフィ工程とによって、前記ゲート絶縁層上に共通線とデータ線を縦方向に伸ばして形成し、前記半導体の島上に、ソース電極と前記データ線に電気接続するドレイン電極とを形成して薄膜トランジスタ（ＴＦＴ）構造を形成するステップと、
前記ゲート絶縁層、前記共通線、前記ＴＦＴ構造、前記データ線、及び前記ゲート線上に平坦化層を形成するステップと、
第４の堆積工程と、第４のマスクを用いる第４のフォトリソグラフィ工程とによって、前記コンデンサ領域内の前記平坦化層上に、前記共通線の上方にあって前記平坦化層を露出させる第１開口部を有する前記第１導電層を形成するステップと、
前記第１導電層と前記平坦化層上に誘電層を形成するステップと、
第５のマスクを用いる第５のフォトリソグラフィ工程によって、前記誘電層と前記平坦化層を貫通する、前記ソース電極の表面を露出させる第１ビアホールと、前記第１導電層の表面一部分と前記共通線の表面一部分を露出させ、また前記第１開口部と開口範囲が重なり合う第２ビアホールとを形成するステップと、
前記誘電層、第１ビアホールの内部周囲表面、及び第２ビアホールの内部周囲表面上に保護用の第２導電層を形成するステップと、
第６のマスクを用いる第６のフォトリソグラフィ工程によって、前記第２導電層の一部分を除去して、第２開口部によって第４導電層から絶縁される第３導電層、前記第４導電層、及び前記第２開口部を形成するステップと、を含み、
前記第３導電層は、前記ソース電極に電気接続し、
前記第１導電層は、前記第４導電層によって前記共通線に電気接続し、
コンデンサ構造は、前記コンデンサ領域内で、前記第１導電層、前記誘電層、及び前記第３導電層より構成されるものであるＸ線検出アレイ素子を製造する方法。
前記半導体の島を形成するステップが、
前記ゲート絶縁層上にアモルファスシリコン層を形成するステップと、
前記アモルファスシリコン層上にドープドアモルファスシリコン層を形成するステップと、
前記ドープドアモルファスシリコン層と前記アモルファスシリコン層の一部分を除去して、前記トランジスタ領域内に前記半導体の島を形成するステップと、
を含む請求項１４記載の方法。
前記共通線、前記データ線、及び前記ＴＦＴ構造を形成するステップの後で、更に、
前記ソース電極と前記ドレイン電極をマスクとして用い、前記ドープドアモルファスシリコン層の一部分を除去して、前記アモルファスシリコン層の表面を露出させるステップを含む請求項１５記載の方法。
前記ゲート線は前記トランジスタ領域内に突起部を有して、前記ゲート電極となる請求項１４記載の方法。
前記ゲート線は前記トランジスタ領域内に位置して、前記ゲート電極となる請求項１４記載の方法。