JP4572612B2 - 出力回路 - Google Patents

Description

本発明は、内部回路の出力信号のレベルを外部に接続された装置に応じたレベルに変換して出力する出力回路を備えた入出力回路に関するものである。特に、その出力回路を構成する外部負荷駆動用出力トランジスタの電流駆動能力の制御とノイズ発生の低減を図る出力回路に関する。

ロジックLSIデバイスと複数のメモリLSIデバイスを組み合わせて使用する場合、ロジックLSIデバイスには、内部信号を増幅し、実装基板の信号線の負荷やメモリLSIデバイスの入力端子の負荷を駆動して、メモリLSIデバイスに信号を伝えるための出力回路が必要である。

図１に、この出力回路を含む入出力回路の基本構成図を示す。入出力回路９はLSI内部の信号を入力端子１で受け、LSI外部への信号へ変換して、外部入出力端子８から出力する機能と、LSI外部からの信号を外部入出力端子８で受け、LSI内部の信号へ変換して、LSI内部へ出力端子２から出力する機能を有する。この入出力回路９は、LSI内部の信号の振幅をLSI外部の信号がもつ信号振幅に変換する出力レベルコンバータ４と、LSI外部の負荷、例えば、実装ボード上の信号線の負荷や他のLSIの入力部が有する負荷を駆動する出力回路３と、LSI外部の信号が有する振幅をLSI内部の信号が有する信号の振幅に変換する入力コンバータ７とから構成されている。出力回路３は、LSI外部の負荷を直接的に駆動する最終段駆動バッファ回路６と、最終段駆動バッファ回路を駆動するプリバッファ回路５とから構成されている。

図２は、出力回路の詳細な回路構成である。図２の出力回路はプリバッファ回路のＰ型トランジスタ駆動部13、Ｎ型トランジスタ駆動部14と、最終段駆動バッファ回路12から構成される。P型トランジスタ駆動部13は最終段駆動バッファ回路12のP型トランジスタを駆動し、N型トランジスタ駆動部14はN型トランジスタを駆動する。プリバッファ回路は出力レベルコンバータからの入力信号を入力端子10で受け入れ、最終段駆動バッファ回路は出力信号を出力端子11から出力する。Ｐ型トランジスタ駆動部13は、LSIデバイスの外部の論理値Hに相当する電圧を供給する電源(以下、VDE電源という)と、グランド電源（以下、VSS電源という）間にあり、ゲート電極が入力信号10に接続するＰ型トランジスタ1個とＮ型トランジスタ1個、及びVDE電源に接続されているN型トランジスタ２個から構成さる。N型トランジスタ駆動部14は、VDE電源及びVSS電源間にあり、ゲート電極が入力信号10と接続されているＰ型トランジスタ１個とＮ型トランジスタ１個、及びVDE電源に接続されているP型トランジスタ2個とから構成されている。最終段駆動バッファ回路12は、P型トランジスタとN型トランジスタとから構成され、それぞれVDE電源とVSS電源とに接続される。

近年、デバイス間の信号線及び端子は増加傾向にあるため、ロジックLSIデバイスの出力回路を流れる電流量は増加しつつある。また、デバイス間の信号は年々高速化し、信号遷移期間の短縮が求められるため、出力回路が出力する信号の振幅は増大しつつある。出力回路の信号振幅の増大や出力回路の電流の増加は、ロジックLSIデバイスや実装ボード上の信号ノイズの発生や電源ノイズの発生の原因となる。このノイズにより、デバイス間の信号の伝達ができなくなる問題が顕在化してきた。

図３を用いて、図２の出力回路３におけるプリバッファ回路のＰ型トランジスタ駆動部13の出力信号の電位変化を説明する。図３は、出力回路３にVSS電源の電位からVDE電源の電位まで変化する入力信号が入力された場合に、プリバッファ回路のＰ型トランジスタ駆動部13が出力する出力信号の出力電位の時間変化を示す。このグラフの縦軸はプリバッファ回路のＰ型トランジスタ駆動部13の出力電位を示し、横軸は信号遷移の時間経過を示す。このグラフは、出力回路にVSS電源の電位からVDE電源の電位へ向け遷移する信号が入力されると、プリバッファ回路のＰ型トランジスタ駆動部の出力電位が、急激に低下することを示す。

図２の出力回路では、次のような課題がある。まず、プリバッファ回路のＰ型トランジスタ駆動部の出力電位は、急激に低下するため、最終段駆動バッファ回路12の駆動能力は急激に増加する。その結果、例えば、LSI外部の信号線の電位をVSS電源の電位からVDE電源の電位に向け駆動する場合に、LSI外部の信号線の電位が急激に遷移する。このため、図２の出力回路が駆動するLSI外部の信号線の電位はオーバーシュートし、他のLSI外部の信号線へのノイズの発生原因となる。また、図２に示した出力回路の最終段駆動バッファ回路12が、VDE電源及びVSS電源から消費する単位時間あたりの電流が増大し、最終段駆動バッファ回路12はVDE電源及びVSS電源のノイズの原因となる。

ノイズ発生を防止するため、図４に示す出力回路のように、信号遷移期間をある程度長くとり、緩やかに信号の遷移を行って、信号ノイズの低減を図る回路例がある（特許文献１参照）。図４の出力回路は、最終段駆動バッファ回路83、Ｐチャネル側プリバッファ回路82と、Ｎチャネル側プリバッファ回路84とから構成される。そして、信号線81の入力と同時に、Ｐチャネル側プリバッファ回路82及びＮチャネル側プリバッファ回路84とプリバッファ回路に電流を供給する電源線との間に配置されたトランジスタの接続を、クロック信号80により、断続的にオン・オフする構成となっている。Ｐチャネル側プリバッファ回路82とＮチャネル側プリバッファ回路84は、出力信号、例えばＰチャネル側プリバッファ回路の出力信号86を、ステップ上に出力する。最終駆動バッファ回路83は、ステップ上の出力信号86を受け、出力端子85を通じて、緩やかに外部負荷を駆動する。しかし、このような信号遷移期間を長くとる方法は、デバイス間の信号の高速化の要請に反している。
特開平５−３７３３８

本発明は、外部負荷への駆動能力の低下が少なく且つ信号遷移期間は変更せずに、出力回路の信号出力に伴う回路動作によるノイズ低減を図ることができる出力回路を提供することを課題とする。

上記の課題を解決するため、本発明による出力回路は、
第１のバッファ回路と第２のバッファ回路とを有する出力回路であって、
前記第１のバッファ回路は、入力信号を受け、バッファ信号を出力する信号駆動部と、
前記バッファ信号の電位に応じて前記信号駆動部の駆動能力を制御する駆動能力制御部とを有し、
前記第２のバッファ回路は、前記バッファ信号を受け、前記バッファ信号の電位に応じて外部負荷を駆動する回路であることを特徴とする。

この出力回路では、出力回路が出力する信号の遷移開始の時期に第１のバッファ回路の駆動能力を低く制御し、所定の電位以下となったときは駆動能力を高く制御することで、バッファ信号の電位の変化速度に緩急がつく。そのため、第２バッファの電流駆動能力にも緩急がつく。

本発明の別の側面による出力回路は、
第１のバッファ回路と、第２のバッファ回路と、フィードバック回路を有する信号出力回路であって、
前記フィードバック回路は、前記第１のバッファ回路からのバッファ信号の電位が所定の電位となったときにフィードバック信号を発生し、
前記第１のバッファ回路は、
前記出力回路に対する入力信号を受け、前記バッファ信号を出力する信号駆動部と、
前記フィードバック信号に応じて、前記信号駆動部の駆動能力を制御する駆動能力制御部とを有し、
前記第２のバッファ回路は、前記バッファ信号の電位に応じた負荷駆動能力により、信号線の負荷を駆動する回路であることを特徴とする。

この出力回路では、出力回路の入力信号が遷移することで、出力回路が出力する信号の遷移が開始される時期に、フィードバック回路からのフィードバックによって、バッファ回路の駆動能力を最初は高く、次に低く制御し、所定の電位以下となったときは、また高く制御することで、バッファ信号の電位の変化速度に緩急がつく。第２バッファの電流駆動能力にも緩急がつく。

本発明によれば、外部負荷を駆動する出力回路において、出力回路が出力する信号の遷移期間中である所定期間に、外部負荷駆動用トランジスタのプリバッファ回路の駆動能力を低く制御し、この所定期間以外は高く制御することで、外部負荷駆動用トランジスタが駆動する信号線の電位がオーバーシュートをおこさないようにするとともに、信号遷移期間は一定に保つことができる。その結果、オーバーシュートに伴うノイズ発生を低減し、かつ、高速動作が可能となる。

また、外部負荷駆動用トランジスタを流れる単位時間あたりの電源からの電流が制御されるため、外部負荷を駆動する出力回路が動作することに伴う電源ノイズを低減する効果がある。

最初に、本発明の発明者が第一に考えた基本的な回路構成である実施例１を図５、図６を用いて説明する。図５の出力回路は、図２の出力回路と同様に、Ｐ型トランジスタ駆動部とＮ型トランジスタ駆動部を有するプリバッファ回路、及び最終段駆動バッファ回路とから構成されている。図５のP型トランジスタ駆動部22は入力端子20から入力信号を受け、最終段駆動バッファ回路17のP型トランジスタを駆動する回路である。図５のＮ型トランジスタ駆動部は入力端子20から入力信号を受け、最終段駆動バッファ回路17のN型トランジスタを駆動する回路である。また、最終段駆動バッファ回路17は出力端子18を通じて、外部負荷を駆動する。

図５のプリバッファ回路のＰ型トランジスタ駆動部22は、プリバッファ回路への入力信号から、一定期間の遅延を有する遅延信号を発生する機能を持つ遅延バッファ回路21と、信号駆動部24と、駆動能力制御部23とから構成されている。信号駆動部24は、VDE電源及びVSS電源間に直列に接続されたＰ型トランジスタとＮ型トランジスタとから構成されている。そのゲート電極に入力端子20が接続されており、反転信号を出力する。信号駆動部24は、駆動能力制御部23を通じてVSS電源と接続されているCMOSインバータである。また、駆動能力制御部23は、遅延バッファ回路からの信号線にゲート電極が接続されているＮ型トランジスタ２個と、VDE電源にゲート電極が接続されているＮ型トランジスタ２個とから構成されており、信号駆動部の駆動能力を制御する機能を有する。

図５に示すＰ型トランジスタ駆動部22の駆動能力は以下のようになる。当初は、ゲート電極がVDEに接続されている2個のＮ型トランジスタのみがオン状態であり、当該Ｎ型トランジスタで決定されるＰ型トランジスタ駆動部22の駆動能力は低い。次に、遅延バッファ回路21からの信号線にゲート電極が接続されている2個のＮ型トランジスタも、遅延バッファ回路からの遅延信号を受けて、オン状態となる。その結果、ゲート電極がVDE電源に接続されている2個のＮ型トランジスタと、遅延バッファ回路21からの信号線にゲート電極が接続されている2個のＮ型トランジスタとで決定される抵抗が低下する。このため、プリバッファ回路のＰ型トランジスタ駆動部22の駆動能力は増大するように制御される。

図６は図５の出力回路のＰ型トランジスタ駆動部の出力信号の電位変化を示すグラフである。このグラフの縦軸はプリバッファ回路のＰ型トランジスタ駆動部22の出力電位を示し、横軸は信号遷移の時間経過を示す。実線で示した曲線はＰ型トランジスタ駆動部22の出力電位であり、最初はなだらかに低下し、一定期間経過後は急激にVSS電源に向け低下する。点線で示した曲線は、比較用に示す図３の出力回路のプリバッファ回路のＰ型トランジスタ駆動部13が出力する出力信号の出力電位であり、急激にVSS電源に向けて低下している。なお、矢印26が示す期間は、遅延バッファ回路21が信号を発生する時期が不安定なため、Ｐ型トランジスタ駆動部22の出力電位が急激に低下を開始する可能性のある期間を示す。四角で示す領域25は、オーバーシュートの原因及びVDE電源及びVSS電源のノイズの原因となる所定の電位帯を示す。加えて、複数の点線で示される縦線Ａ、Ｂ、及び、ＣはＰ型トランジスタ駆動部22の出力電位が急激に低下する時点を示す。

図6のグラフ上で、図２の出力回路の電位と比較して、図５の出力回路の電位の方がなだらかに低下しているのは、以下の理由による。図２のプリバッファ回路のＰ型トランジスタ駆動部13と、図５のプリバッファ回路のＰ型トランジスタ駆動部22とを比較した場合、プリバッファ回路の出力信号の遷移開始時点では、双方ともに、VDE電源にゲート電極が接続されている２個のＮ型トランジスタにより、駆動能力が決定される。しかし、図５のＰ型トランジスタ駆動部22を構成するN型トランジスタのオン抵抗のほうが、図２のＰ型トランジスタ駆動部13を構成するN型トランジスタのオン抵抗に比較し、2倍程度大きい。このため、出力電位の低下がゆるやかになる。なお、オン抵抗の差は、例えば、N型トランジスタのゲート幅、すなわち、電流を流す領域の幅を2倍程度とすることで実現できる。

しかし、図５の出力回路には以下のような課題がある。まず、遅延バッファ回路21により与えられた遅延期間は、LSIの動作環境、特にVDE電源の電位やLSIの動作温度により影響を受け、安定しているとはいいがたい。また、プリバッファ回路への入力信号を受けた後において、プリバッファ回路のＰ型トランジスタ駆動部22の出力信号の電位変化を正確に予測することは困難であるため、遅延期間と、Ｐ型トランジスタ駆動部22の出力信号の電位が所定の電位帯を経過する期間が一致するとは限らない。

すなわち、図５の出力回路においては、出力回路が有するプリバッファ回路のＰ型トランジスタ駆動部22の出力電位を急激に低下させるべき時期が不安定となる。さらに、図５の出力回路においては、図6のグラフに示すように、出力電位が急激に低下を開始する可能性がある期間が長いため、プリバッファ回路のＰ型トランジスタ駆動部22の出力電位が、VSS電源の電位となる時期が、不安定となる。

今後、出力回路を駆動する信号の高速化はさらに進むことが予想され、短い期間に信号の状態が確定する必要がある状況においては、プリバッファ回路のＰ型トランジスタ駆動部の出力電位がVSS電位となる時期の不安定期間を抑えなければならない。

このような課題を解決するため、更に工夫した実施例２を説明する。実施例２では、プリバッファ回路が出力した最終段駆動バッファ回路への出力信号の電位の状態を検出し、検出結果をプリバッファ回路へフィードバックして、プリバッファ回路の信号駆動能力を制御する。そうすると、最終段駆動バッファ回路への出力信号の電位をなだらかに低下させた後、急激にVSS電源の電位へ駆動する時期を、即時に、出力信号の電位により特定することができるため、プリバッファ回路のＰ型トランジスタ駆動部の出力電位がVSS電位となる時期の不安定期間を短くすることができる。その結果、出力回路が出力する信号の電位の遷移期間が許容範囲内に納めることができる。また、最終段駆動バッファ回路への出力信号の電位をなだらかに低下させる期間も充分にとれるため、出力回路が出力する信号の電位のオーバーシュートの発生も抑えられ、VDE電源及びVSS電源のノイズも抑えられる。

図７に、このような考えの下、考案した出力回路を示す。この出力回路は、プリバッファ回路と最終段駆動バッファ回路とを有する点や最終段駆動バッファ回路の構成は図５と同様である。しかし、プリバッファ回路のＰ型トランジスタ駆動部31が、図５に示す出力回路と異なる構成となっている。このＰ型トランジスタ駆動部31は入力端子30からの反転信号を出力し、最終段駆動バッファ回路35のＰ型トランジスタのゲート電極へと出力する。また、最終段駆動バッファ回路35は出力端子36を通じて外部信号線を駆動する。Ｐ型トランジスタ駆動部31は、信号駆動部33と駆動能力制御部32とバッファ34とから構成されている。信号駆動部33は、VDE電源及びVSS電源間に直列に接続されたＰ型トランジスタとＮ型トランジスタとから構成されている。そのゲート電極に入力端子30が接続されており、反転信号を出力する信号駆動部33は、駆動能力制御部32を通じてVSS電源と接続されているCMOSインバータである。駆動能力制御部32は、バッファ34からの信号線にゲート電極が接続されているＮ型トランジスタ２個と、VDE電源にゲート電極が接続されているＮ型トランジスタ２個とから構成されており、信号駆動部の駆動能力を制御する機能を有する。

信号駆動部33は、入力信号を受けた当初は、駆動能力制御部32のVDE電源にゲート電極が接続されているＮ型トランジスタ２個のみにより、VSS電源に接続されている。そのため、信号駆動部33の駆動能力は、Ｎ型トランジスタ2個がオンすることによる抵抗に制限されている。その後、信号駆動部33の出力信号が遷移することにより、バッファの出力信号が遷移すると、バッファ34からの信号線にゲート電極が接続されているＮ型トランジスタ２個もオンする。その結果、信号駆動部33の駆動能力は、VDE電源にゲート電極が接続されているＮ型トランジスタ２個のオン抵抗、バッファからの信号線にゲート電極が接続されているＮ型トランジスタ２個のオン抵抗から形成される合成抵抗により制限される。従って、VDE電源にゲート電極が接続されているＮ型トランジスタ２個のオン抵抗より、合成抵抗は低くなるため、信号駆動部33の駆動能力が増加する。

図８に、図７の出力回路のプリバッファ回路からの出力信号の信号電位の遷移を示す。このグラフの縦軸はプリバッファ回路のＰ型トランジスタ駆動部31の出力電位を示し、横軸は信号遷移の時間経過を示す。実線の曲線は出力回路が有するプリバッファ回路のＰ型トランジスタ駆動部31の出力電位であり、まず、なだらかに低下するものの、その後、出力電位が一定の電位に達すると、急激に出力電位は低下している。点線の曲線は比較用に示す図２の出力回路のＰ型トランジスタ駆動部の出力電位を示し、急激に低下する。四角で囲んだ領域37は、オーバーシュートの原因、及び、VDE電源及びVSS電源のノイズの原因となる所定の電位帯を示す。Ｐ型トランジスタ駆動部31の出力電位がなだらかに低下するのは、Ｐ型トランジスタ駆動部31の信号駆動部33の駆動能力がVDE電源にゲート電極が接続されているＮ型トランジスタ２個のオン抵抗に制限されているためである。また、その後、急激に出力電位が低下するのは、バッファからの信号線にゲート電極が接続されているＮ型トランジスタ２個もオンして、Ｐ型トランジスタ駆動部31の信号駆動部33の駆動能力が増加するためである。

なお、図２に示すプリバッファ回路のＰ型トランジスタ駆動部13と、図７に示すプリバッファ回路のＰ型トランジスタ駆動部31とを比較した場合、プリバッファ回路の出力信号の遷移開始時点では、双方ともに、VDE電源にゲート電極が接続されている２個のＮ型トランジスタにより、駆動能力が決定されている。しかし、図２の出力回路の電位に比較し、図７の出力回路の電位のほうがなだらかに低下しているのは、図６のグラフにおいて行った説明と同様な理由による。

次に、図９を用いて、図７の出力回路の最終段駆動バッファ35のＰ型トランジスタを通過する、VDE電源からの電流のピーク電流値と、図２の出力回路の最終段駆動バッファのＰ型トランジスタを通過する、VDE電源からの電流のピーク電流値とを比較する。このグラフの横軸は抵抗値を示す。このグラフの縦軸は、出力回路の最終駆動バッファのピーク電流値の比率を示す。記号Ａで示した抵抗値は、図２に示すプリバッファ回路のＰ型トランジスタ駆動部13を構成するVDE電源にゲート電極が接続されている２個のＮ型トランジスタのオン抵抗を示し、記号Ｂで示した抵抗値は、図７に示すプリバッファ回路のＰ型トランジスタ駆動部31を構成するVDE電源にゲート電極が接続されている２個のＮ型トランジスタのオン抵抗を示す。このグラフは、図７の出力回路の最終駆動バッファ35のピーク電流を１、すなわち基準とすると、図２に示す出力回路の最終駆動バッファのピーク電流は1.3程度となることを示す。このように最終駆動バッファのピーク電流に差があるのは、図７に示すプリバッファ回路のＰ型トランジスタ駆動部31の駆動能力が、図２に示すプリバッファ回路のＰ型トランジスタ駆動部13の駆動能力に比較して小さいためであり、Ｐ型トランジスタ駆動部31の出力信号の電位が緩やかに低下することによる。すなわち、Ｐ型トランジスタ駆動部31の駆動能力を小さくするように制御すると、最終駆動バッファを構成するP型トランジスタの駆動能力は制御され、単位時間あたりのVDE電源からの電流が抑制されるためである。

図７の出力回路によれば、プリバッファ回路のＰ型トランジスタ駆動部31の出力電位を、P型トランジスタ駆動部31を構成するバッファ34により自動的に検出して、即時に、フィードバックをかけることにより、Ｐ型トランジスタ駆動部31の駆動能力を制御するため、最終段駆動バッファ回路35による外部信号線の電位のオーバーシュートを防止するに充分な期間を安定して持つことができる。また、なだらかにＰ型トランジスタ駆動部31の出力電位を低下させた後、出力回路が出力する信号の電位の遷移期間を許容範囲内の短い期間に納めるため、即時に、Ｐ型トランジスタ駆動部31の出力電位を低下させることができる効果がある。また、上記のようにプリバッファ回路の電流駆動能力を制御することにより、最終駆動バッファを構成するP型トランジスタの駆動能力は制御される、すなわち、単位時間あたりのVDE電源からの電流が制御されるため、出力回路部の動作に起因するVDE電源のノイズが抑止される効果がある。

次に、プリバッファ回路のＰ型トランジスタ駆動部側に、プリバッファ回路の駆動能力を制御する回路を付加した実施例３の出力回路について、図10及び図11を用いて説明する。図10に示すプリバッファ回路のＰ型トランジスタ駆動部43は、信号駆動部41、駆動能力制御部42、バッファ45、インバータ44とから構成されている。

信号駆動部41は、VDE電源及びVSS電源間に直列に接続されており、入力端子40がゲート電極に接続されている、Ｐ型トランジスタと、Ｎ型トランジスタから構成され、入力信号を受け、反転信号を出力する機能を有する。信号駆動部41は、駆動能力制御部42を通じてVSS電源と接続されているCMOSインバータである。

駆動能力制御部42は、バッファ45からの信号線にゲート電極が接続されているＮ型トランジスタ２個と、VDE電源にゲート電極が接続されているＮ型トランジスタ２個と、インバータからの信号線にゲート電極が接続されているＮ型トランジスタ３個とから構成され、信号駆動部41の駆動能力を制御する機能を有する。

信号駆動部41は、入力信号の電位の遷移が始まった当初は、駆動能力制御部42のVDE電源にゲート電極が接続されているＮ型トランジスタ２個と、インバータからの信号線にゲート電極が接続されているＮ型トランジスタ３個とにより、VSS電源に接続されている。そのため、信号駆動部41の駆動能力は、Ｎ型トランジスタ2個がオンすることによる抵抗及びインバータ44からの信号線にゲート電極が接続されているＮ型トランジスタ３個がオンすることによる抵抗との第１の合成抵抗により制限されている。

その後、信号駆動部41の出力信号の電位が遷移することにより、インバータ44の出力信号の電位が遷移すると、インバータ44からの信号線にゲート電極が接続されているＮ型トランジスタ３個がオフし、信号駆動部41の駆動能力は、Ｎ型トランジスタ2個がオンすることによる抵抗により制限される。

一方、さらに信号駆動部41の出力信号の電位が遷移することにより、バッファ45の出力信号の電位が遷移すると、バッファ45からの信号線にゲート電極が接続されているＮ型トランジスタ２個がオンする。

その結果、信号駆動部41の駆動能力は、VDE電源にゲート電極が接続されているＮ型トランジスタ２個のオン抵抗、バッファ45からの信号線にゲート電極が接続されているＮ型トランジスタ２個のオン抵抗から形成される第２の合成抵抗により制限される。

従って、信号駆動部41の駆動能力は、当初は第１の合成抵抗により決定され、その後、VDE電源にゲート電極が接続されているＮ型トランジスタ２個のオン抵抗より決定され、さらに第２の合成抵抗により決定されるため、信号駆動部41の駆動能力は、当初は大きく、その後、減少し、さらにその後、増加する。

図11に、図10の出力回路のプリバッファ回路のＰ型トランジスタ駆動部43が出力する出力信号の電位の遷移を示す。このグラフの縦軸はプリバッファ回路のＰ型トランジスタ駆動部43の出力電位を示し、横軸は信号遷移の時間経過を示す。点線の曲線は、図２に示したプリバッファ回路のＰ型トランジスタ駆動部13が出力する出力信号の電位の時間変化を示す。四角で示した領域48は、オーバーシュートを起こす原因、及び、VDE電源及びVSS電源のノイズの原因となる電位帯を示す。実線の曲線は、プリバッファ回路のＰ型トランジスタ駆動部43の出力電位の時間変化を示し、まず、最終段駆動バッファ回路46のＰ型トランジスタがオンする程度まで、急激に低下し、その後、なだらかに低下するものの、さらにその後、出力電位が一定の電位に達すると、急激に出力電位は低下する。

当初において、急激に電位が低下するのは、Ｐ型トランジスタ駆動部43の信号駆動部の駆動能力41がVDE電源にゲート電極が接続されているＮ型トランジスタ２個と、インバータ44からの信号がゲート電極に接続されているＮ型トランジスタ３個とがオンしているため、プリバッファ回路のＰ型トランジスタ駆動部43の駆動能力が大きいことを意味する。その後、なだらかにＰ型トランジスタ駆動部43の出力電位が低下するのは、インバータ44からの信号が、インバータ44が電位の低下を検出することにより、Ｎ型のトランジスタがオフする電位へ遷移するため、Ｐ型トランジスタ駆動部43の信号駆動部41の駆動能力がVDE電源にゲート電極が接続されているＮ型トランジスタ２個のオン抵抗のみに制限されているためである。その後、急激に出力電位が低下するのは、バッファ45からの信号が、バッファ45が電位の低下を検出することにより、N型トランジスタがオンする電位へ遷移するため、バッファ45からの信号線にゲート電極が接続されているＮ型トランジスタ２個がオンして、Ｐ型トランジスタ駆動部43の信号駆動部41の駆動能力が増加するためである。

図10の出力回路によれば、プリバッファ回路のＰ型トランジスタ駆動部43の出力電位を、Ｐ型トランジスタ駆動部43を構成するバッファ45とインバータ44により検出して、フィードバックをかけることにより、実施例２に係る出力回路と同様な効果がある。さらに、プリバッファ回路の出力信号の遷移の初期段階においも、急激に電位を低下させる期間を追加することにより、出力回路が出力する信号の電位の遷移期間が、さらに短い場合においても、許容範囲内に納めることができる効果がある。

なお、P型トランジスタ駆動部43の出力電位の低下はなだらかであるため、実施例２の説明において、図９に示したのと同様の効果がある。すなわち、最終駆動バッファを構成するP型トランジスタの駆動能力は制御される、言い換えれば、単位時間あたりのVDE電源からの電流が制御されるため、出力回路部の動作に起因するVDE電源のノイズが抑止される。

次に、プリバッファ回路のＰ型トランジスタ駆動部側に、プリバッファ回路の駆動能力を制御する回路を付加し、当該制御する回路にフィードバック回路からの信号で制御した実施例４に係る出力回路について、図12を用いて説明する。

実施例４の出力回路は、図２と同様な構成をとるプリバッファ回路と、フィードバック回路53と、最終段駆動バッファ回路55とを有する。フィードバック回路53は、プリバッファ回路のＰ型トランジスタ駆動部54の駆動能力制御部51に対して、フィードバックをかける。なお、プリバッファ回路のＰ型トランジスタ駆動部54は、入力端子50から入力された信号を受けて、信号駆動部52により、反転信号を出力する。また、最終駆動バッファ回路55は、出力端子56を通じて、外部信号線を駆動する。

そして、フィードバック回路53は、プリバッファ回路のＰ型トランジスタ駆動部54の出力電位が、VDEから最終段駆動バッファ回路55のＰ型トランジスタの閾値分低下するまでの間は、VDE電位を有する信号、すなわち、論理値が’Ｈ’である信号を、Ｐ型トランジスタ駆動部54の駆動能力制御部51に対して出力する。また、VDEから最終段駆動バッファ回路55のＰ型トランジスタの閾値分低下した電位から、VSSからＮ型トランジスタの閾値分高い電位になるまでは、フィードバック回路のＰ型トランジスタ駆動部54は、VSS電位を有する信号、すなわち、論理値が’Ｌ’となる信号を出力する。さらに、VSSからＮ型トランジスタの閾値分高い電位からVSS電位までの間は、フィードバック回路53は、VDE電位を有する信号、すなわち、論理値が’Ｈ’である信号を出力する。

プリバッファ回路のＰ型トランジスタ駆動部54は、VDE電源及びVSS電源間に直列に接続されており、入力端子50がゲート電極に接続されているＰ型トランジスタ1個、入力端子50がゲート電極に接続されているＮ型トランジスタ1個と、ゲート電極がVDEに接続されている、2個のＮ型トランジスタから構成されている回路部と、ゲート電極がVDEに接続されている2個のＮ型トランジスタと並列に配置されており、フィードバック回路53からの信号線にゲート電極が接続されている2個のＮ型トランジスタとから構成されている。

実施例４の出力回路によっても、プリバッファ回路のＰ型トランジスタ駆動部54の出力電位の遷移が開始された当初において、ゲート電極がVDEに接続されている、2個のＮ型トランジスタと、フィードバック回路からの信号線にゲート電極が接続されている2個のＮ型トランジスタとがオンしているため、プリバッファ回路のＰ型トランジスタ駆動部54の駆動能力を大きくすることができる。また、その後、ゲート電極がVDEに接続されている、2個のＮ型トランジスタのみがオンすることとなるため、プリバッファ回路のＰ型トランジスタ駆動部54の駆動能力は減少することとなる。さらに、その後、再び、フィードバック回路からの信号線にゲート電極が接続されている2個のＮ型トランジスタがオンすることとなるため、プリバッファ回路のＰ型トランジスタ駆動部54の駆動能力は増加する。従って、プリバッファ回路のＰ型トランジスタ駆動部54の出力信号の電位は、ほぼ、図８に示すような遷移をすることとなる。

実施例４の出力回路によっても、実施例２の出力回路と同様な効果を奏する。

図13及び図14を用い、プリバッファ回路のＮ型トランジスタ駆動部側に、プリバッファ回路の駆動能力を制御する回路を付加した実施例５を説明する。

図13の出力回路は、プリバッファ回路と、図２と同様な構成をとる最終段駆動バッファ回路65とを有し、プリバッファ回路のＮ型トランジスタ駆動部61は、バッファ63と、信号駆動部64と、駆動能力制御部62とから構成されている。

図13の出力回路は、入力端子60からの信号を受けて、Ｎ型トランジスタ駆動部61の信号駆動部64から反転信号を出力する。信号駆動部64は、VDE電源及びVSS電源間に直列に接続されており、入力端子60がゲート電極に接続されているＰ型トランジスタ１個とＮ型トランジスタ１個とから構成されている。信号駆動部64は、駆動能力制御部62を通じてVDE電源と接続されているCMOSインバータである。

反転信号を受けたＮ型トランジスタ駆動部61のバッファ63は、Ｎ型トランジスタ駆動部61の駆動能力制御部62へ信号を出力する。駆動能力制御部62は、バッファ63からの信号線にゲート電極が接続されているＰ型トランジスタ２個と、VSS電源にゲート電極が接続されているＰ型トランジスタ２個とから構成されており、信号駆動部64の駆動能力を制御する機能を有する。

信号駆動部64から反転信号を受けた最終段駆動バッファ回路65は、出力端子66を通じて、外部信号線を駆動する。

信号駆動部64は、入力信号を受けた当初は、駆動能力制御部62のVSS電源にゲート電極が接続されているＰ型トランジスタ２個のみにより、VDE電源に接続されている。そのため、信号駆動部の駆動能力は、Ｐ型ランジスタ2個がオンすることによる抵抗に制限されている。その後、信号駆動部の出力信号が遷移することにより、バッファ63が電位の上昇を検出した結果、バッファ63の出力信号が、Ｐ型トランジスタをオンする電位へ遷移すると、バッファからの信号線にゲート電極が接続されているＰ型トランジスタ２個もオンする。この結果、信号駆動部64の駆動能力は、VSS電源にゲート電極が接続されているＰ型トランジスタ２個のオン抵抗と、バッファ63からの信号線にゲート電極が接続されているＰ型トランジスタ２個のオン抵抗から形成される合成抵抗により制限される。従って、VSS電源にゲート電極が接続されているＰ型トランジスタ２個のオン抵抗より、合成抵抗は低くなるため、信号駆動部64の駆動能力は増加する。

図14に、図13の出力回路に係る、プリバッファ回路のＮ型トランジスタ駆動部の出力信号の電位の遷移を示す。このグラフの縦軸はプリバッファ回路のＮ型トランジスタ駆動部の出力電位を示し、横軸は信号遷移の時間経過を示す。実線の曲線は、プリバッファ回路のＮ型トランジスタ駆動部61の出力電位の時間変化を示す。点線の曲線は、図２の出力回路のＮ型トランジスタ駆動部の出力電位の時間変化を示す。また、四角で示す領域67は、オーバーシュートの原因、及び、VDE電源及びVSS電源のノイズの原因となる所定の電位帯を示す。

図14に示すように、Ｎ型トランジスタ駆動部61の出力電位は、まず、なだらかに上昇するものの、その後、出力電位が一定の電位に達すると、急激に出力電位はVDE電源の電位にむけ上昇する。当初はなだらかにＮ型トランジスタ駆動部61の出力電位が上昇するのは、Ｎ型トランジスタ駆動部61の信号駆動部64の駆動能力がVSS電源にゲート電極が接続されているＰ型トランジスタ２個のオン抵抗に制限されているためである。また、その後、急激に出力電位が上昇するのは、バッファ63からの信号線にゲート電極が接続されているＰ型トランジスタ２個もオンして、Ｎ型トランジスタ駆動部61の信号駆動部64の駆動能力が増加するためである。

図13の出力回路によれば、プリバッファ回路のＮ型トランジスタ駆動回路61の出力電位を検出してフィードバックをかけることにより、プリバッファ回路のＮ型トランジスタ駆動回路の駆動能力を制御するため、最終段駆動バッファ回路65による外部信号線の電位のオーバーシュートを防止するに充分な期間、なだらかにプリバッファ回路のＮ型トランジスタ駆動回路の出力電位を上昇させた後、安定的かつ適当な時期に、出力回路が出力する信号の電位の遷移期間が許容範囲内に納めるため、即時にプリバッファ回路のＮ型トランジスタ駆動回路の出力電位をさらに上昇させることができる効果がある。

なお、Ｎ型トランジスタ駆動回路61の出力電位の上昇をなだらかとしたため、実施例２の説明において、図９に示したのと同様な効果がある。すなわち、最終駆動バッファを構成するN型トランジスタを流れる、単位時間あたりのVSS電源からの電流が制御されるため、出力回路部の動作に起因するVSS電源のノイズが抑止される効果がある。

次に、実施例５の変形例について、図15及び図16を用いて説明する。図15に示すプリバッファ回路のＮ型トランジスタ駆動部71は、バッファ76と、インバータ73と、信号駆動部75と、駆動能力制御部72とから構成されている。信号駆動部75は、図13の回路と同様である。駆動能力制御部72は、バッファ76からの信号線にゲート電極が接続されているＰ型トランジスタ２個と、VSS電源にゲート電極が接続されているＰ型トランジスタ２個と、インバータ73からの信号線にゲート電極が接続されているＰ型トランジスタ３個とから構成されており、信号駆動部75の駆動能力を制御する機能を有する。

信号駆動部75は、入力信号を受けた当初は、駆動能力制御部72のVSS電源にゲート電極が接続されているＰ型トランジスタ２個と、インバータ73からの信号線にゲート電極が接続されているＰ型トランジスタ３個とにより、VDE電源に接続されている。そのため、信号駆動部72の駆動能力は、Ｐ型トランジスタ2個がオンすることによる抵抗及びインバータ73からの信号線にゲート電極が接続されているＰ型トランジスタ３個がオンすることによる抵抗との第１の合成抵抗により制限されている。

その後、信号駆動部75の出力信号が遷移することにより、インバータ73が出力信号の電位の上昇を検出し、インバータ73の出力信号が、Ｐ型トランジスタがオフする電位に遷移すると、インバータ73からの信号線にゲート電極が接続されているＰ型トランジスタ３個がオフし、信号駆動部の駆動能力は、Ｐ型トランジスタ2個がオンすることによる抵抗により制限される。

一方、さらに信号駆動部の出力信号が遷移することにより、バッファ76が電位の上昇を検出して、バッファ76の出力信号の電位が、Ｐ型トランジスタがオンする電位へ遷移すると、バッファ76からの信号線にゲート電極が接続されているＰ型トランジスタ２個がオンする。

その結果、信号駆動部75の駆動能力は、VSS電源にゲート電極が接続されているＰ型トランジスタ２個のオン抵抗、バッファ76からの信号線にゲート電極が接続されているＰ型トランジスタ２個のオン抵抗から形成される第２の合成抵抗により制限される。

この結果、図16に示すように、プリバッファ回路のＮ型トランジスタ駆動回路71の出力信号の電位は遷移する。図16のグラフの縦軸はプリバッファ回路のN型トランジスタ駆動部の出力電位を示し、横軸は信号遷移の時間経過を示す。点線の曲線は、比較用に示す図２のＮ型トランジスタ駆動部の出力電位の時間変化を示す。また、四角で示す領域78は、オーバーシュートの原因、及び、VDE電源及びVSS電源のノイズの原因となる所定の電位帯を示す。出力回路が有するプリバッファ回路のN型トランジスタ駆動部71の出力電位は、まず、急激に上昇し、その後、なだらかに上昇するものの、さらにその後、出力電位が一定の電位に達すると、急激に出力電位は上昇する。

図15の出力回路は、実施例４に係る出力回路と同様な効果を奏する。プリバッファ回路の出力信号の遷移の初期段階においても、急激に電位を上昇させる期間を追加することにより、出力回路が出力する信号の電位の遷移期間が、さらに短い場合においても、許容範囲内に納めることができる効果がある。
以下に本発明の特徴を付記する。
（付記１）
第１のバッファ回路と、第２のバッファ回路とを有する出力回路であって、
前記第１のバッファ回路は、
入力信号を受け、バッファ信号を出力する信号駆動部と、
前記バッファ信号の電位に応じて、前記信号駆動部の駆動能力を制御する駆動能力制御部とを有し、
前記第２のバッファ回路は、前記バッファ信号を受け、前記バッファ信号の電位に応じて外部負荷を駆動することを特徴とする出力回路。
（付記２）
前記第１のバッファ回路の信号駆動部は、
前記入力信号が第１の電位から第２の電位に遷移する場合に、前記第２の電位から前記第１の電位に遷移するバッファ信号を出力し、
前記第１のバッファ回路の駆動能力制御部は、
前記バッファ信号の電位が前記第２の電位から第３の電位に遷移するまでは、前記バッファ回路の駆動能力を第１の駆動能力とし、
前記バッファ信号の電位が前記第３の電位から前記第１の電位に遷移するまでは、前記バッファ回路の駆動能力を第２の駆動能力とするように制御することを特徴とする付記１記載の出力回路。
（付記３）
前記第２の駆動能力は前記第１の駆動能力より大きいことを特徴とする付記２記載の出力回路。
（付記４）
第１のバッファ回路と第２のバッファ回路とを有する出力回路であって、
前記第１のバッファ回路は、
入力信号を受け、バッファ信号を出力する信号駆動部と、
前記バッファ信号を入力し、フィードバック信号を出力するインバータ回路と、
前記信号駆動部と接続される駆動能力制御部であって、前記フィードバック信号をゲートに入力する、スタック接続された複数の第１トランジスタと、第１の電源をゲートに入力する、スタック接続された複数の第２トランジスタとを含み、前記第１トランジスタと前記第２トランジスタとが並列接続され、グランド電源に接続された駆動能力制御部とを有し、
前記第２のバッファ回路は、前記バッファ信号を受け、前記バッファ信号の電位に応じて外部負荷を駆動することを特徴とする出力回路。
（付記５）
バッファ回路と、少なくとも外部信号線を駆動するP型トランジスタを含む最終出力部とを有する出力回路であって、
前記バッファ回路は、
前記出力回路に対する入力信号が第１の電位から第２の電位に遷移する場合に、前記第２の電位から前記第１の電位に遷移するバッファ信号を出力する信号駆動部と、
前記バッファ信号の電位が前記第２の電位から第３の電位に遷移するまでは、前記バッファ回路の駆動能力を第１の駆動能力とし、
前記バッファ信号の電位が前記第３の電位から第４の電位に遷移するまでは、前記バッファ回路の駆動能力を第２の駆動能力とし、
前記バッファ信号の電位が前記第４の電位から前記第１の電位に遷移するまでは、前記バッファ回路の駆動能力を第３の駆動能力とするように制御する駆動能力制御部とを有し、
前記最終出力部の前記Ｐ型トランジスタのゲート電極に、前記バッファ信号は接続されていることを特徴とする出力回路。
（付記６）
付記５に記載した出力回路において、
前記第１の駆動能力及び前記第３の駆動能力は前記第２の駆動能力より大きいことを特徴とする出力回路。
（付記７）
バッファ回路と、フィードバックバッファ回路と、インバータ回路と、少なくとも外部信号線を駆動するＰ型トランジスタを含む最終出力部とを有する出力回路であって、
前記バッファ回路は、
少なくとも、
ゲート電極がVDE電源と接続されている第１のN型トランジスタと、
ゲート電極が前記フィードバックバッファ回路からの第1のフィードバック信号に接続されており、前記第１のＮ型トランジスタと並列接続されている第２のＮ型トランジスタと、
ゲート電極が前記インバータ回路からの第2のフィードバック信号に接続されており、前記第１のＮ型トランジスタ及び前記第２のＮ型トランジスタと並列接続されている第３のＮ型トランジスタとを含む駆動能力制御部と、
前記出力回路に対する入力信号がゲート電極に接続され、前記駆動能力制御部を通じてグランド電源と接続されているCMOSインバータとを有し、
前記フィードバックバッファ回路は、前記CMOSインバータの出力電位が、所定の閾値以下となった場合に、前記第２のＮ型トランジスタを導通させる電位へ遷移する前記第１のフィードバック信号を発生し、
前記インバータ回路は、前記CMOSインバータの出力電位が、所定の閾値以下となった場合に、前記第３のＮ型トランジスタを非導通とする電位へ遷移する前記第２のフィードバック信号を発生し、
前記最終出力部の前記Ｐ型トランジスタのゲート電極に、前記CMOSインバータの出力信号が接続されていることを特徴とする出力回路。
（付記８）
バッファ回路と、少なくとも外部信号線を駆動するN型トランジスタを含む最終出力部とを有する出力回路であって、
前記バッファ回路は、
前記信号出力回路に対する入力信号が第２の電位から第１の電位に遷移する場合に、前記第１の電位から前記第２の電位に遷移するバッファ信号を出力する信号駆動部と、
前記バッファ信号の電位が前記第１の電位から第３の電位に遷移するまでは、前記バッファ回路の駆動能力を第１の駆動能力とし、
前記バッファ信号の電位が前記第３の電位から前記第２の電位に遷移するまでは、前記バッファ回路の駆動能力を第２の駆動能力とするように制御する駆動能力制御部とを有し、
前記最終出力部の前記Ｎ型トランジスタのゲート電極に、前記バッファ信号は接続されていることを特徴とする出力回路。
（付記９）
付記８に記載した出力回路において、
前記第２の駆動能力は前記第１の駆動能力より大きいことを特徴とする出力回路。
（付記10）
バッファ回路と、フィードバックバッファ回路と、少なくとも外部信号線を駆動するＮ型トランジスタを含む最終出力部とを有する出力回路であって、
前記バッファ回路は、
少なくとも、
ゲート電極がVSS電源と接続されている第１のP型トランジスタと、
ゲート電極が前記フィードバックバッファ回路からのフィードバック信号に接続されており、前記第１のＰ型トランジスタと並列接続されている第２のＰ型トランジスタとを含む駆動能力制御部と、
前記出力回路に対する入力信号がゲート電極に接続され、前記駆動能力制御部を通じてVDE電源と接続されているCMOSインバータとを有し、
前記フィードバックバッファ回路は、前記CMOSインバータの出力電位が、所定の閾値以上となった場合に、前記第２のP型トランジスタを導通させる電位へ遷移する前記フィードバック信号を発生し、
前記最終出力部の前記Ｎ型トランジスタのゲート電極に、前記CMOSインバータの出力信号が接続されていることを特徴とする出力回路。
（付記11）
第１のバッファ回路と、第２のバッファ回路と、フィードバック回路を有する信号出力回路であって、
前記フィードバック回路は、前記第１のバッファ回路からのバッファ信号の電位が所定の電位となったときにフィードバック信号を発生する信号発生部を有し、
前記第１のバッファ回路は、
前記出力回路に対する入力信号を受け、前記バッファ信号を出力する信号駆動部と、
前記フィードバック信号に応じて、前記信号駆動部の駆動能力を制御する駆動能力制御部とを有し、
前記第２のバッファ回路は、前記バッファ信号の電位に応じた負荷駆動能力により、信号線の負荷を駆動する回路であることを特徴とする出力回路。

図１は入出力回路における出力回路の基本構成図である。 図２は従来例に係る出力回路を説明する図である。 図３は図２の出力回路が有するプリバッファ回路のＰ型トランジスタ駆動部の出力信号の電位変化を説明する図である。 図４は従来例に係る出力回路の回路構成を説明する図である。 図５は本発明の発明者が第一に考えた基本的な回路構成である実施例１の出力回路を説明する図である。 図６は図５の出力回路が有するプリバッファ回路のＰ型トランジスタ駆動部の出力信号の電位変化を説明する図である。 図７は、課題を解決するため、更に工夫した実施例２の出力回路を説明する図である。 図８は実施例２の出力回路が有するプリバッファ回路のＰ型トランジスタ駆動部の出力信号の電位変化を説明する図である。 図９は最終段駆動バッファのＰ型トランジスタを通過する、VDE電源からの電流のピーク電流比率とプリバッファ回路のＰ型トランジスタ駆動部を構成するＮ型トランジスタのオン抵抗の関係を表したグラフである。 図10は実施例３の出力回路を説明する図である。 図11は実施例３の出力回路が有するプリバッファ回路のＰ型トランジスタ駆動部の出力信号の電位変化を説明する図である。 図12は実施例４の出力回路を説明する図である。 図13は実施例５の出力回路を説明する図である。 図14は実施例５の出力回路が有するプリバッファ回路のＰ型トランジスタ駆動部の出力信号の電位変化を説明する図である。 図15は実施例５の変形例に係わる出力回路を説明する図である。 図16は実施例５の変形例に係わる出力回路が有するプリバッファ回路のＰ型トランジスタ駆動部の出力信号の電位変化を説明する図である。

符号の説明

１ 入力端子
２ 出力端子
３ 出力回路
４ 出力レベルコンバータ
５ プリバッファ回路
６ 最終段駆動バッファ回路
７ 入力レベルコンバータ
８ 外部入出力端子
９ 入出力回路
10、20、30、40、50、60、70 入力端子
11、18、36、47、56、66、77 出力端子
12、17、35、46、55、65、74 最終段駆動バッファ回路
13、22、31、43、54 Ｐ型トランジスタ駆動部
14、61、71 Ｎ型トランジスタ駆動部
21 遅延バッファ回路
23、32、42、51、62、72 駆動能力制御部
24、33、41、52、64、75 信号駆動部
25、37、48、67、78 オーバーシュートの原因、及び、VDE電源及びVSS電源のノイズの原因となる所定の電位帯
26 両端に矢印を有する実線
34、45、63、76 バッファ
44、73 インバータ
53 フィードバック回路
80 クロック信号
81 信号線
82 Ｐチャネル側プリバッファ回路
83 最終駆動バッファ回路
84 Ｎチャネル側プリバッファ回路
85 出力端子
86 出力信号

Claims (4)

1. 第１のバッファ回路と、第２のバッファ回路とを有する出力回路であって、
   前記第１のバッファ回路は、
   入力信号を受け、バッファ信号を出力する信号駆動部と、
   前記バッファ信号の電位に応じて、前記信号駆動部の駆動能力を制御する駆動能力制御部とを有し、
   前記第１のバッファ回路の信号駆動部は、前記入力信号が第１の電位から第２の電位に遷移する場合に、前記第２の電位から前記第１の電位に遷移するバッファ信号を出力し、
   前記第１のバッファ回路の駆動能力制御部は、前記バッファ信号の電位が前記第２の電位から第３の電位に遷移するまでは、前記バッファ回路の駆動能力を第１の駆動能力とし、前記バッファ信号の電位が前記第３の電位から前記第１の電位に遷移するまでは、前記バッファ回路の駆動能力を第２の駆動能力とするように制御し、
   前記第２のバッファ回路は、前記バッファ信号を受け、前記バッファ信号の電位に応じて外部負荷を駆動することを特徴とする出力回路。
2. 前記第２の駆動能力は前記第１の駆動能力より大きいことを特徴とする請求項１記載の出力回路。
3. 第１のバッファ回路と第２のバッファ回路とを有する出力回路であって、
   前記第１のバッファ回路は、
   入力信号を受け、バッファ信号を出力する信号駆動部と、
   前記バッファ信号が入力され、フィードバック信号を出力するインバータ回路と、
   前記信号駆動部と接続される駆動能力制御部であって、前記フィードバック信号をゲートに入力する、スタック接続された複数の第１トランジスタと、第１の電源をゲートに入力する、スタック接続された複数の第２トランジスタとを含み、
   前記第１トランジスタと前記第２トランジスタとが並列接続され、グランド電源に接続された駆動能力制御部とを有し、
   前記第２のバッファ回路は、前記バッファ信号を受け、前記バッファ信号の電位に応じて外部負荷を駆動することを特徴とする出力回路。
4. 第１のバッファ回路と、第２のバッファ回路と、フィードバック回路を有する信号出力回路であって、
   前記フィードバック回路は、前記第１のバッファ回路からのバッファ信号の電位が所定の電位となったときにフィードバック信号を発生する信号発生部を有し、
   前記第１のバッファ回路は、
   前記出力回路に対する入力信号を受け、前記バッファ信号を出力する信号駆動部と、
   前記フィードバック信号を受けたときは、前記信号駆動部の駆動能力を増加するように制御する駆動能力制御部とを有し、
   前記第２のバッファ回路は、前記バッファ信号の電位に応じた負荷駆動能力により、信号線の負荷を駆動する回路であることを特徴とする出力回路。

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