JP4571853B2 - Wiring board - Google Patents
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- 239000010410 layer Substances 0.000 claims description 106
- 239000004020 conductor Substances 0.000 claims description 48
- 239000000758 substrate Substances 0.000 claims description 48
- 238000005219 brazing Methods 0.000 claims description 41
- 239000000463 material Substances 0.000 claims description 40
- 239000000919 ceramic Substances 0.000 claims description 36
- 239000000843 powder Substances 0.000 claims description 24
- 239000002241 glass-ceramic Substances 0.000 claims description 22
- 239000011521 glass Substances 0.000 claims description 21
- 238000002844 melting Methods 0.000 claims description 19
- 230000008018 melting Effects 0.000 claims description 19
- 239000011247 coating layer Substances 0.000 claims description 13
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 238000001465 metallisation Methods 0.000 claims description 5
- 229910045601 alloy Inorganic materials 0.000 description 15
- 239000000956 alloy Substances 0.000 description 15
- 238000007747 plating Methods 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 8
- 241000587161 Gomphocarpus Species 0.000 description 7
- 229910017944 Ag—Cu Inorganic materials 0.000 description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 239000011230 binding agent Substances 0.000 description 4
- 229910000881 Cu alloy Inorganic materials 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 239000006023 eutectic alloy Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000007650 screen-printing Methods 0.000 description 3
- 229910017980 Ag—Sn Inorganic materials 0.000 description 2
- 229910020935 Sn-Sb Inorganic materials 0.000 description 2
- 229910008757 Sn—Sb Inorganic materials 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 229910000833 kovar Inorganic materials 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052863 mullite Inorganic materials 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000003960 organic solvent Substances 0.000 description 2
- 239000004014 plasticizer Substances 0.000 description 2
- 229910001404 rare earth metal oxide Inorganic materials 0.000 description 2
- 238000005096 rolling process Methods 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 229910017982 Ag—Si Inorganic materials 0.000 description 1
- 239000004372 Polyvinyl alcohol Substances 0.000 description 1
- 229910020836 Sn-Ag Inorganic materials 0.000 description 1
- 229910020988 Sn—Ag Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- 239000002585 base Substances 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 229920002678 cellulose Polymers 0.000 description 1
- 239000001913 cellulose Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 229910052878 cordierite Inorganic materials 0.000 description 1
- JSKIRARMQDRGJZ-UHFFFAOYSA-N dimagnesium dioxido-bis[(1-oxido-3-oxo-2,4,6,8,9-pentaoxa-1,3-disila-5,7-dialuminabicyclo[3.3.1]nonan-7-yl)oxy]silane Chemical compound [Mg++].[Mg++].[O-][Si]([O-])(O[Al]1O[Al]2O[Si](=O)O[Si]([O-])(O1)O2)O[Al]1O[Al]2O[Si](=O)O[Si]([O-])(O1)O2 JSKIRARMQDRGJZ-UHFFFAOYSA-N 0.000 description 1
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 description 1
- 238000007606 doctor blade method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229920001519 homopolymer Polymers 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002037 poly(vinyl butyral) polymer Polymers 0.000 description 1
- -1 polypropylene carbonate Polymers 0.000 description 1
- 229920000379 polypropylene carbonate Polymers 0.000 description 1
- 229920002451 polyvinyl alcohol Polymers 0.000 description 1
- RMAQACBXLXPBSY-UHFFFAOYSA-N silicic acid Chemical compound O[Si](O)(O)O RMAQACBXLXPBSY-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 229910052596 spinel Inorganic materials 0.000 description 1
- 239000011029 spinel Substances 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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Description
本発明は、ガラス−セラミックからなる基板本体の表面および裏面の少なくとも一方に形成したCuメタライズ層に導体ピンをロウ付けした配線基板に関する。 The present invention relates to a wiring board in which conductor pins are brazed to a Cu metallized layer formed on at least one of a front surface and a back surface of a substrate body made of glass-ceramic.
低誘電損失のガラス−セラミックからなる基板本体と、かかる基板本体の表面および裏面の少なくとも一方に形成した低抵抗のCuメタライズ層と、を含む配線基板は、高周波領域で使用される電子部品の実装用に好適である。更に、上記Cuメタライズ層に導体ピンをロウ付けすることで、MPUの実装用や、例えば光通信用素子を実装する光通信用の分野などに広く利用することができる。
ところで、例えばガラス−セラミックからなる基板本体の裏面に形成したCuメタライズ層に対し、低融点(約220℃)であるSn−Sb系のロウ材を介して、導体ピンをロウ付けすると、上記基板本体の表面に上記ロウ材よりも高融点のSn−Ag系合金を介して電子部品を実装する際のリフロー時に、上記ロウ材の軟化ないし溶融して上記導体ピンが倒れる、という問題があった。
しかも、基板本体のガラス−セラミックとCuメタライズ層との間では、密着性が低いため、基板本体の内部配線と上記メタライズ層との導電性が低下したり、上記メタライズ層が剥離して導体ピンが不用意に外れる、という問題もあった。
A wiring board including a low-dielectric loss glass-ceramic substrate body and a low-resistance Cu metallization layer formed on at least one of the front and back surfaces of the substrate body is mounted on an electronic component used in a high-frequency region. Suitable for use. Furthermore, by brazing a conductor pin to the Cu metallized layer, it can be widely used for mounting an MPU, for example, an optical communication field in which an optical communication element is mounted.
By the way, when the conductor pin is brazed to the Cu metallized layer formed on the back surface of the substrate body made of, for example, glass-ceramic via a Sn—Sb brazing material having a low melting point (about 220 ° C.), the substrate At the time of reflow when mounting an electronic component on the surface of the main body via an Sn-Ag alloy having a melting point higher than that of the brazing material, there is a problem that the brazing material softens or melts and the conductor pin falls down. .
Moreover, since the adhesion between the glass-ceramic of the substrate main body and the Cu metallized layer is low, the conductivity between the internal wiring of the substrate main body and the metallized layer is reduced, or the metallized layer is peeled off to form a conductor pin. There was also a problem that was accidentally removed.
一方、ガラスセラミック基板の表面に位置するTi/Mo/Ni3Moなどからなる薄膜パッドの上方に、Ag−Cu系共晶合金またはAg−Sn系合金のロウ材を介して、42アロイからなる入出力ピンをロウ付けする多層配線基板が提案されている(例えば、特許文献1参照)。
また、ガラスセラミックからなる絶縁基体の下面に位置するCu製の接続パッドに対し、Ag−Sn系またはAg−Si系合金のロウ材をNiメッキ層およびAuリッチ層を介してネールヘッド部の上に設けたリードピンを、かかるロウ材によりロウ付けしたリードピン付きセラミックパッケージも提案されている(例えば、特許文献2参照)。
On the other hand, above the thin film pad made of Ti / Mo / Ni 3 Mo or the like located on the surface of the glass ceramic substrate, it is made of 42 alloy through the brazing material of Ag—Cu eutectic alloy or Ag—Sn alloy. A multilayer wiring board in which input / output pins are brazed has been proposed (see, for example, Patent Document 1).
In addition, an Ag—Sn or Ag—Si alloy brazing material is placed on the nail head portion through the Ni plating layer and the Au rich layer on the Cu connection pad located on the lower surface of the insulating base made of glass ceramic. There has also been proposed a ceramic package with a lead pin in which the lead pin provided in is brazed with such a brazing material (see, for example, Patent Document 2).
しかながら、前述したガラス−セラミックの基板本体に形成されたCuメタライズ層に対し、Ag−Cu系共晶合金を用いてロウ付けする場合、かかるAg−Cu系共晶合金の融点付近では、ロウ材、ガラス−セラミックの基板本体、およびCuメタライズ層の3者間の熱膨張係数の差が大きくなる。このため、前記導体ピンの取り付け部分にクラックが発生し、かかる導体ピンの取り付け強度が低下することにより、上記導体ピンが倒れるおそれがあった。 However, when brazing the above-mentioned Cu metallized layer formed on the glass-ceramic substrate body using an Ag-Cu eutectic alloy, the brazing metal is near the melting point of the Ag-Cu eutectic alloy. The difference in coefficient of thermal expansion among the three members, the material, the glass-ceramic substrate body, and the Cu metallized layer is increased. For this reason, a crack is generated in the mounting portion of the conductor pin, and the conductor pin may fall due to a decrease in the mounting strength of the conductor pin.
本発明は、前記背景技術において示した問題点を解決し、ガラス−セラミックからなる基板本体とこれに形成するCuメタライズ層との密着性を高めると共に、かかるCuメタライズ層にロウ付けする導体ピンの取り付け強度を高めた配線基板を提供する、ことを課題とする。 The present invention solves the problems shown in the background art, improves the adhesion between the substrate body made of glass-ceramic and the Cu metallized layer formed thereon, and the conductor pin brazed to the Cu metallized layer. It is an object of the present invention to provide a wiring board with increased attachment strength.
本発明は、前記課題を解決するため、基板本体のガラス−セラミックとCuメタライズ層との間にCu−セラミック混合層を設け、且つCuメタライズ層に導体ピンをロウ付けするロウ材に高融点の合金を適用する、ことに着想して成されたものである。
即ち、本発明の配線基板(請求項1)は、ガラス−セラミックからなり且つ表面および裏面を有する基板本体と、かかる基板本体の表面および裏面の少なくとも一方に形成され且つCu粉末とセラミック粉末とを混合してなるCu−セラミック混合層と、かかるCu−セラミック混合層の上に形成されたCuメタライズ層と、かかるCuメタライズ層の上方に融点が500℃以上のロウ材を介して立設された導体ピンと、を含む、ことを特徴とする。
In order to solve the above problems, the present invention provides a Cu-ceramic mixed layer between a glass-ceramic and a Cu metallized layer of a substrate body, and a brazing material having a high melting point for brazing a conductor pin to the Cu metallized layer. The idea is to apply an alloy.
That is, the wiring board of the present invention (Claim 1) comprises a substrate body made of glass-ceramic and having a front surface and a back surface, and formed on at least one of the front surface and the back surface of the substrate body, and Cu powder and ceramic powder. A Cu-ceramic mixed layer formed by mixing, a Cu metallized layer formed on the Cu-ceramic mixed layer, and a standing part above the Cu metallized layer via a brazing material having a melting point of 500 ° C. or more. And a conductor pin.
これによれば、前記Cu−セラミック混合層が、ガラス−セラミックの基板本体とその表面および裏面の少なくとも一方に形成されたCuメタライズ層との間に介在しているので、これら3者間での密着性が確実に高められ、且つ基板本体とCuメタライズ層と前記ロウ材との熱膨張係数の差を抑制できる。このため、前記基板本体の内部配線と上記メタライズ層との導電性が低下したり、上記メタライズ層が剥離して導体ピンが不用意に外れる事態を確実に防止できる。
しかも、前記Cuメタライズ層の上方に500℃以上の高融点のロウ材を介して導体ピンを立設しているため、例えば基板本体の表面にICチップなどの電子部品を実装する際のリフロー時に、上記導体ピンの取り付け部分にクラックの発生を防止でき、上記導体ピンの倒れを確実に防ぐことができる。
従って、上記導体ピンを介してマザーボードなどのプリント基板との導通が確実に取れると共に、電子部品の実装も確実に行える配線基板となる。
According to this, since the Cu-ceramic mixed layer is interposed between the glass-ceramic substrate body and the Cu metallized layer formed on at least one of the front surface and the back surface thereof, Adhesion can be reliably improved, and a difference in thermal expansion coefficient among the substrate body, the Cu metallized layer, and the brazing material can be suppressed. For this reason, it is possible to reliably prevent the conductivity between the internal wiring of the substrate body and the metallized layer from being lowered, or the metallized layer from being peeled off and the conductor pins being inadvertently detached.
Moreover, since the conductor pins are erected above the Cu metallization layer via a high melting point brazing material of 500 ° C. or higher, for example, at the time of reflow when mounting an electronic component such as an IC chip on the surface of the substrate body Further, it is possible to prevent the occurrence of cracks in the mounting portion of the conductor pin, and to reliably prevent the conductor pin from falling down.
Accordingly, the wiring board can be reliably connected to a printed board such as a mother board through the conductor pins, and the electronic component can be mounted reliably.
尚、前記ガラス−セラミックには、ガラス−アルミナ(Al2O3)、ガラス−珪酸(SiO2)、ガラス−窒化アルミニウム、ガラス−酸化ジルコニウム、ガラス−ムライトなどが含まれる。
また、前記Cu−セラミック混合層には、例えばCu粉末とアルミナ粉末との混合材からなり、その体積割合は、例えば約5:1のものが用いられる。
更に、前記融点が500℃以上のロウ材には、例えば融点が約780℃の72wt%Ag−28wt%Cu合金などが用いられる。
加えて、前記導体ピンには、いわゆる42アロイ(Fe−42wt%Ni)、あるいはコバール(Fe−29wt%Ni−17wt%Co)などが用いられる。
The glass-ceramic includes glass-alumina (Al 2 O 3 ), glass-silicic acid (SiO 2 ), glass-aluminum nitride, glass-zirconium oxide, glass-mullite, and the like.
The Cu-ceramic mixed layer is made of, for example, a mixed material of Cu powder and alumina powder, and the volume ratio is, for example, about 5: 1.
Furthermore, for the brazing material having a melting point of 500 ° C. or higher, for example, a 72 wt% Ag-28 wt% Cu alloy having a melting point of about 780 ° C. is used.
In addition, so-called 42 alloy (Fe-42 wt% Ni), Kovar (Fe-29 wt% Ni-17 wt% Co), or the like is used for the conductor pin.
また、本発明には、前記Cu−セラミック混合層と前記Cuメタライズ層の周囲には、これらの外周部に開口縁が覆っているガラスよりなる被覆層が形成されている、配線基板(請求項2)も含まれる。
これによれば、ガラスよりなる被覆層が、Cu−セラミック混合層およびCuメタライズ層の外周部を覆うように形成されているので、これらを物理的にも基板本体のガラス−セラミック寄りに強固に密着させることができる。従って、基板本体の内部配線とCuメタライズ層との導電性が低下したり、Cuメタライズ層が剥離して前記導体ピンとが不用意に外れる事態を、一層確実に防止することができる。
Further, in the present invention, a wiring layer made of glass with an opening edge covering the outer peripheral portion thereof is formed around the Cu-ceramic mixed layer and the Cu metallized layer. 2) is also included.
According to this, since the coating layer made of glass is formed so as to cover the outer peripheral portion of the Cu-ceramic mixed layer and the Cu metallized layer, these are physically strengthened closer to the glass-ceramic of the substrate body. It can be adhered. Therefore, it is possible to more reliably prevent a situation in which the conductivity between the internal wiring of the substrate body and the Cu metallized layer is reduced or the Cu metallized layer is peeled off and the conductor pin is inadvertently detached.
更に、本発明には、前記ガラス−セラミックは、ガラス−アルミナであり、前記セラミック粉末は、アルミナ粉末である、配線基板(請求項3)も含まれる。
尚、Cuメタライズ層の表面には、予めNiメッキ層を形成した後に、前記ロウ材を介して導体ピンをロウ付けしても良い。かかるNiメッキ層により、Cuメタライズ層の耐食性およびロウ材との濡れ性を向上させることが可能となる。
また、Cuメタライズ層の上方にロウ付けされた導体ピンの表面とそのネールヘッド部寄りの前記ロウ材の表面とにも、Niメッキ層およびAuメッキ層を形成することにより、これらの耐食性を確保することが可能となる。
Further, the present invention, the glass - ceramic, glass - is alumina, the ceramic powder is alumina powder, the wiring substrate (claim 3) are also included.
In addition, after forming a Ni plating layer in advance on the surface of the Cu metallized layer, conductor pins may be brazed via the brazing material. Such a Ni plating layer makes it possible to improve the corrosion resistance of the Cu metallized layer and the wettability with the brazing material.
In addition, the Ni plating layer and the Au plating layer are formed on the surface of the conductor pin brazed above the Cu metallized layer and the surface of the brazing material near the nail head portion, thereby ensuring the corrosion resistance. It becomes possible to do.
以下において、本発明を実施するための最良の形態について説明する。
図1は、本発明の配線基板1の概略を示す断面図、図2は、図1中の一点鎖線部分Aの部分拡大図である。
基板本体2は、図1,図2に示すように、表面3および裏面4を有する基板本体2と、当該基板本体2の裏面4に形成された複数のCu−セラミック混合層20と、各Cu−セラミック混合層20ごとの上に形成された複数のCuメタライズ層22と、各Cuメタライズ層22ごとの上方にロウ材23を介して立設された導体ピン26と、を含んでいる。
基板本体2は、ガラス−アルミナ(セラミック)からなる絶縁層5〜7を一体に積層したものである。また、Cu−セラミック混合層20は、Cu粉末とアルミナ(セラミック)粉末とを所定比で混合したものである。更に、上記ロウ材23は、融点が約780℃(500℃以上)の72wt%Ag−28wt%Cu合金からなる。
In the following, the best mode for carrying out the present invention will be described.
FIG. 1 is a cross-sectional view showing an outline of a wiring board 1 of the present invention, and FIG. 2 is a partially enlarged view of a one-dot chain line portion A in FIG.
As shown in FIGS. 1 and 2, the
The
図1,図2に示すように、基板本体2の絶縁層5〜7間には、Cuからなる配線層9,10が形成され、基板本体2の表面3には、Cuからなる複数の接続パッド14が形成されると共に、これらの間および裏面4のCuメタライズ層22との間を、Cuからなるビア導体11〜13が接続している。
基板本体2の裏面4には、前記Cu−セラミック混合層20と前記Cuメタライズ層22との外周部に貫通孔18の開口縁19が覆っているガラスよりなる被覆層8が所要の厚みで形成されている。かかる被覆層8は、例えば、珪酸を主成分とするガラスからなり、その表面8aに複数の貫通孔18が開口している。
尚、上記ガラスよりなる被覆層8には、基板本体2と同じ成分のガラス−アルミナに、Cr、Mn、またはFeなどの色粉を混ぜたものを用いても良い。
As shown in FIGS. 1 and 2,
On the back surface 4 of the
For the
図2に示すように、各Cuメタライズ層22ごとの上方(図示では下方)には、例えば42アロイからなる導体ピン26がロウ材23を介して立設されている。かかる導体ピン26のネールヘッド部28は、隙間24を介してCuメタライズ層22と対向している。複数の導体ピン26は、配線基板1自体を図示しない中継基板やマザーボートの表面電極などに接続するために活用される。
尚、導体ピン26およびロウ材23の表面には、図示しないNiメッキ層およびAuメッキ層が所定の厚みで被覆されている。また、Cuメタライズ層22の表面に対し、Niメッキ層を被覆しても良い。
As shown in FIG. 2, a
The surfaces of the
因みに、基板本体2のサイズは、51mm×51mm×厚み2mm、ガラスよりなる被覆層8の厚みは、約20μm、導体ピン26の直径は、0.3mm、そのネールヘッド部28の直径は、0.65mmである。
図1に示すように、基板本体2の表面3上に位置する複数の接続パッド14上には、融点が約230℃の低い合金(例えば、96.5wt%Sn−3.5wt%Sb)からなるロウ材15を介して、ICチップ(電子部品)16の底面に設けた外部電極17が接続されることで、当該ICチップ16が実装される。
Incidentally, the size of the
As shown in FIG. 1, on the plurality of
前記配線基板1によれば、Cu−セラミック混合層20が、基板本体2のガラス−セラミックとその裏面4に形成されたCuメタライズ層22との間に介在しているので、これら3者間での密着性が確実に高められ、且つ基板本体2とCuメタライズ層22と前記ロウ材23との熱膨張係数の差を抑制できる。このため、前記ビア導体11〜13を介して配線層9,10とメタライズ層22との導通が確実に取れると共に、メタライズ層22が剥離し導体ピン26が不用意に外れる事態を確実に防止できる。しかも、Cuメタライズ層22の上方に500℃以上の高融点のロウ材23を介して導体ピン26を立設しているため、基板本体2の表面3にICチップ30を実装する際のリフロー時に、上記導体ピン26の取り付け部分の前記被覆層8にクラックが生じなくなり、かかる導体ピン26の倒れを確実に防ぐことができる。更に、ガラスよりなる被覆層8がCu−セラミック混合層20とCuメタライズ層22との外周部を覆うように形成されているため、これらを物理的にも基板本体2のガラス−セラミック側に強固に密着させている。従って、導体ピン26を介してマザーボードなどのプリント基板との導通が確実に取れると共に、表面3上へのICチップ16の実装も確実に行うことができる。
According to the wiring substrate 1, the Cu-ceramic mixed
以下において、前記配線基板1の製造方法について説明する。
予め、複数枚のガラス−セラミックのグリーンシートを用意する。かかるグリーンシートは、ガラス粉末、フィラであるセラミック粉末、有機バインダ、可塑剤、および有機溶剤などを混合したものからなる。
上記ガラス粉末のガラス成分には、例えばSiO2−B2O3−Al2O3系、SiO2−B2O3−Al2O3−MO系(但し、MはCa、Sr、Mg、Ba、またはZrを示す)、PB系ガラス、あるいはBi系ガラスなどが含まれる。
また、上記セラミック粉末には、例えばAl2O3−SiO2−ZrO2とアルカリ希土類金属酸化物との複合酸化物、TiO2とアルカリ希土類金属酸化物との複合酸化物、Al2O3およびSiO2から選ばれる少なくとも1種を含む複合酸化物である例えばスピネル、ムライト・コージェライトなど、が含まれる。
上記ガラス粉末とセラミック粉末とを、重量比で40:60〜99:1の割合で混合する。
Below, the manufacturing method of the said wiring board 1 is demonstrated.
A plurality of glass-ceramic green sheets are prepared in advance. Such a green sheet is made of a mixture of glass powder, ceramic powder as a filler, an organic binder, a plasticizer, an organic solvent, and the like.
Examples of the glass component of the glass powder include SiO 2 —B 2 O 3 —Al 2 O 3 system, SiO 2 —B 2 O 3 —Al 2 O 3 —MO system (where M is Ca, Sr, Mg, Ba or Zr), PB glass, Bi glass or the like.
Examples of the ceramic powder include composite oxides of Al 2 O 3 —SiO 2 —ZrO 2 and alkali rare earth metal oxides, composite oxides of TiO 2 and alkali rare earth metal oxides, Al 2 O 3 and Examples include composite oxides containing at least one selected from SiO 2 such as spinel and mullite cordierite.
The glass powder and ceramic powder are mixed at a weight ratio of 40:60 to 99: 1.
更に、前記グリーンシートに配合する有機バインダには、例えばアクリル系、ポリビニルブチラール系、ポリビニルアルコール系、アクリル−スチレン系、ポリプロピレンカーボネート系、あるいはセルロース系の単独重合体または共重合体などが含まれる。
前記グリーンシートは、前記ガラス粉末、セラミック粉末、および有機バインダに加え、必要に応じて所要量の可塑剤、溶剤(有機溶剤または水)を更に加えてスラリとし、かかるスラリをドクターブレード法、圧延法、カレンダロール法、金型プレス法などにより、厚さ数10〜数100μmのシート状に成形することで得られる。
Furthermore, the organic binder blended in the green sheet includes, for example, acrylic, polyvinyl butyral, polyvinyl alcohol, acrylic-styrene, polypropylene carbonate, or cellulose homopolymers or copolymers.
In addition to the glass powder, the ceramic powder, and the organic binder, the green sheet further includes a necessary amount of plasticizer and solvent (organic solvent or water) to form a slurry, and the slurry is subjected to a doctor blade method, rolling It can be obtained by molding into a sheet having a thickness of several tens to several hundreds of micrometers by a method, a calender roll method, a die press method, or the like.
そして、得られた複数枚のガラス−セラミック・グリ−ンシートの表面および裏面の少なくとも一方に、Cu粉末を含む導電性ペーストをスクリーン印刷などにより、所定パターンで印刷・形成すると共に、上記グリ−ンシートを貫通するビアホールにも上記導電性ペーストを充填する。
その結果、図3で例示するように、追って前記絶縁層7となり、内部の配線層10、およびビア導体13、を有するグリーンシートs7が得られる。
次いで、図3中の一点鎖線部分Bを拡大した図4に示すように、グリーンシートs7の裏面4における所定の位置に、Cu粉末とアルミナ粉末とを体積比5:1で配合した混合材からなり且つ厚み約20μmのCu−セラミック混合層20を、スクリーン印刷などによりそれぞれ形成する。
Then, a conductive paste containing Cu powder is printed and formed in a predetermined pattern on at least one of the front and back surfaces of the obtained plurality of glass-ceramic green sheets by screen printing or the like, and the green sheet The conductive paste is also filled in the via hole penetrating through.
As a result, as illustrated in FIG. 3, a green sheet s 7 having the insulating
Next, as shown in FIG. 4 in which the one-dot chain line portion B in FIG. 3 is enlarged, from a mixed material in which Cu powder and alumina powder are blended at a volume ratio of 5: 1 at a predetermined position on the back surface 4 of the green sheet s7. And a Cu-ceramic
更に、図5に示すように、各Cu−セラミック混合層20の表面(上)に、スクリーン印刷法により、厚み約15μmのCuメタライズ層22を形成する。かかるCuメタライズ層22は、Cu−セラミック混合層20を介して、ビア導体13の端面を含むグリーンシートs7の裏面4に形成されるため、かかる裏面4に直に形成する場合に比べ、強固に接合される。
引き続いて、Cu−セラミック混合層20とCuメタライズ層22との外周部を囲うように所定のマスキング(図示せず)を施した後、図6に示すように、基板本体2の裏面4上に、前記ガラス成分からなる軟質ガラスの被覆層8を、塗布コーティングなどにより形成する。かかる被覆層8が固化すると、図6に示すように、ガラスよりなる被覆層8の表面8aに開口する貫通孔18の開口縁19がCu−セラミック混合層20およびCuメタライズ層22の外周部を覆う形状になる。
Further, as shown in FIG. 5, a Cu metallized
Subsequently, after applying a predetermined masking (not shown) so as to surround the outer periphery of the Cu-ceramic
かかる状態で、前記被覆層8を含むグリーンシートs7と追って前記絶縁層5,6となるグリーンシートとを積層し、得られた積層体を例えば100〜800℃の温度域に加熱して前記有機バインダなどの有機成分を除去し、更に約800〜1000℃の温度域に加熱して焼成する。
その結果、図7に示すように、ガラス−セラミックの絶縁層5〜7からなり、内部の配線層9,10、ビア導体11〜13、および表面3の接続パッド14を有する基板本体2と、その裏面4に形成された被覆層8とが得られる。
次いで、図7中の一点鎖線部分Cを拡大した図8に示すように、前記Cuメタライズ層22の表面に対し、厚み2〜5μmのNiメッキ層21を被覆する。
In this state, the green sheet s7 including the
As a result, as shown in FIG. 7, the
Next, as shown in FIG. 8 in which the one-dot chain line portion C in FIG. 7 is enlarged, the surface of the Cu metallized
更に、図8中の矢印で示すように、ガラスよりなる被覆層8において、底面に露出するCuメタライズ層22の表面、あるいは前記Niメッキ層21が底面に露出する貫通孔18内に、例えば42アロイからなる導体ピン26を、そのネールヘッド部28が対向するようにして挿入する。かかるネールヘッド部28の上面には、融点が約780℃(500℃以上)の72wt%Ag−28wt%Cu合金からなるロウ材25がほぼ半球形状にして予め形成されている。
かかるロウ材25とCuメタライズ層22、あるいは前記Niメッキ層21とが接触し且つ導体ピン26の軸心が基板本体2の裏面4に直角に保たれた状態として、上記ロウ材25をその融点直上の温度付近に加熱(シンタリング)する。
Further, as indicated by an arrow in FIG. 8, in the
With the
その結果、図9に示すように、前記ロウ材25が溶融されると、前記メッキ層21との隙間24を含めて導体ピン26のネールヘッド部28を包囲するように凝固したほぼ円錐形状のロウ材23となる。このため、かかるロウ材23を介して、導体ピン26を基板本体2の裏面4上方に立設することができる。
そして、導体ピン26および上記ロウ材23の表面に対し、NiメッキおよびAuメッキを施す。その結果、図9中の一点鎖線部分Cを拡大した同図中の部分面で例示するように、ピン本体27の表面に厚み3〜7μmのNiメッキ層29aと厚み約1〜2μmのAuメッキ層29bとが被覆される。かかるAuメッキ層29bにより、導体ピン26およびロウ材23の耐食性が確保される。
以上のような各工程を経ることで、前記図1に示した配線基板1が得られる。
As a result, as shown in FIG. 9, when the
Then, Ni plating and Au plating are applied to the surfaces of the conductor pins 26 and the
The wiring substrate 1 shown in FIG. 1 is obtained through the above steps.
更に、基板本体2の表面3上方にICチップ16を実装するため、表面3に位置する複数の接続パッド14上に、低融点の前記Sn−Sb系合金からなるロウ材15を介してICチップ16の底面に設けた外部電極17を載置した状態で、上記ロウ材15をその融点付近に加熱(リフロー)する。かかるリフロー時においても、約230℃付近の温度域にあるため、基板本体2の裏面4側で導体ピン26をロウ付けしている高融点の前記Ag−Cu系合金のロウ材23は、軟化しない。このため、配線基板1では、ピン倒れを確実に防ぐことが可能となる。
尚、前記Cuメタライズ層22の表面に対し、前記Niメッキ層21を被覆する工程は、省略することも可能である。
Further, in order to mount the
The step of coating the
本発明は、前述した形態に限定されるものではない。
例えば、前記Cu−セラミック混合層20におけるCuとセラミックとの体積割合は、10:1〜2:1の範囲で適宜選択することが可能である。
また、前記Cu−セラミック混合層20やCuメタライズ層22を基板本体2の表面3のみに形成し、かかる表面3側に前記ロウ材23を介して導体ピン26を立設することも可能であり、あるいは、基板本体2の表面3と裏面4との双方に導体ピン26を立設することも可能である。
更に、前記基板本体2は、表面3に開口するキャビティを有する形態として良く、かかる形態では前記ICチップ16などの電子部品は、上記キャビティ内において実装される。
また、前記ロウ材25は、融点が500℃以上であれば、前記組成以外のAg−Cu系合金やその他の合金を適用することも可能である。
加えて、前記導体ピン26の材質は、42アロイに限らず、コバールやCu基合金(例えば、Cu−2.3wt%Fe−0.03wt%P)としても良い。
The present invention is not limited to the form described above.
For example, the volume ratio of Cu and ceramic in the Cu-ceramic
It is also possible to form the Cu-ceramic
Further, the substrate
The
In addition, the material of the
1……配線基板
2……基板本体
3……表面
4……裏面
8……ガラスよりなる被覆層
20…Cu−セラミック混合層
22…Cuメタライズ層
23…ロウ材
26…導体ピン
DESCRIPTION OF SYMBOLS 1 ...
Claims (3)
上記基板本体の表面および裏面の少なくとも一方に形成され且つCu粉末とセラミック粉末とを混合してなるCu−セラミック混合層と、
上記Cu−セラミック混合層の上に形成されたCuメタライズ層と、
上記Cuメタライズ層の上方に融点が500℃以上のロウ材を介して立設された導体ピンと、を含む、
ことを特徴とする配線基板。 A substrate body made of glass-ceramic and having a front surface and a back surface;
A Cu-ceramic mixed layer formed on at least one of the front surface and the back surface of the substrate body and formed by mixing Cu powder and ceramic powder;
A Cu metallization layer formed on the Cu-ceramic mixed layer;
A conductor pin standing above the Cu metallization layer via a brazing material having a melting point of 500 ° C. or higher,
A wiring board characterized by that.
ことを特徴とする請求項1に記載の配線基板。 Around the Cu-ceramic mixed layer and the Cu metallized layer, a coating layer made of glass with an opening edge covering these outer peripheral portions is formed.
The wiring board according to claim 1.
ことを特徴とする請求項1または2に記載の配線基板。 The glass-ceramic is glass-alumina, and the ceramic powder is alumina powder .
The wiring board according to claim 1 or 2, wherein
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004360828A JP4571853B2 (en) | 2004-12-14 | 2004-12-14 | Wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004360828A JP4571853B2 (en) | 2004-12-14 | 2004-12-14 | Wiring board |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006173222A JP2006173222A (en) | 2006-06-29 |
JP4571853B2 true JP4571853B2 (en) | 2010-10-27 |
Family
ID=36673659
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004360828A Expired - Fee Related JP4571853B2 (en) | 2004-12-14 | 2004-12-14 | Wiring board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4571853B2 (en) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013081110A1 (en) * | 2011-11-30 | 2013-06-06 | 京セラ株式会社 | Ceramic structure, ceramic heater, and glow plug provided with same |
JP5981389B2 (en) * | 2013-05-28 | 2016-08-31 | 京セラ株式会社 | Wiring board |
JP6151784B2 (en) * | 2013-07-29 | 2017-06-21 | 京セラ株式会社 | Wiring board, wiring board with leads, and electronic device |
JP6699723B2 (en) * | 2016-05-09 | 2020-05-27 | 株式会社村田製作所 | Ceramic electronic components |
CN109156080B (en) * | 2016-05-16 | 2021-10-08 | 株式会社村田制作所 | Ceramic electronic component |
WO2017217174A1 (en) * | 2016-06-15 | 2017-12-21 | 株式会社村田製作所 | Ceramic electronic component |
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-
2004
- 2004-12-14 JP JP2004360828A patent/JP4571853B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
JP2006173222A (en) | 2006-06-29 |
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