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JP4570365B2 - Game machine - Google Patents

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JP4570365B2
JP4570365B2 JP2004009051A JP2004009051A JP4570365B2 JP 4570365 B2 JP4570365 B2 JP 4570365B2 JP 2004009051 A JP2004009051 A JP 2004009051A JP 2004009051 A JP2004009051 A JP 2004009051A JP 4570365 B2 JP4570365 B2 JP 4570365B2
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JP2004009051A
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詔八 鵜川
正登 安藤
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Sankyo Co Ltd
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Description

本発明は、パチンコ遊技機やスロットマシン等の遊技機に係り、詳しくは、可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、可変表示の表示結果が予め定められた特定表示結果となったときに、遊技者にとって有利な特定遊技状態に制御する遊技機に関する。   The present invention relates to a gaming machine such as a pachinko gaming machine or a slot machine, and more specifically, based on the fact that the variable display start condition is satisfied after the variable display execution condition is satisfied, a plurality of types of each identifiable The present invention relates to a gaming machine that includes a variable display device that variably displays identification information, and that controls a specific gaming state advantageous to a player when the display result of the variable display is a predetermined specific display result.

パチンコ遊技機やスロットマシン等の遊技機においては、複数種類の識別情報（以下、表示図柄）を可変表示装置における複数列の表示部にて可変表示し、その表示結果により所定の遊技価値を付与するか否かを決定する、いわゆる可変表示ゲームによって遊技興趣を高めたものがある。可変表示ゲームでは、例えば所定領域を通過する遊技球を検出したことやスタートレバーの操作を検出したことといった、所定の条件が成立したときに、表示図柄の可変表示が開始される。そして、表示図柄の可変表示が完全に停止した際の停止図柄態様が特定表示態様となっているときに、遊技者にとって有利な特定遊技状態（大当り遊技状態）となる。例えば、大当り遊技状態となったパチンコ遊技機は、大入賞口又はアタッカと呼ばれる特別電動役物を開放状態とし、遊技者に対して遊技球の入賞が極めて容易となる状態を一定時間継続的に提供する。   In gaming machines such as pachinko machines and slot machines, multiple types of identification information (hereinafter referred to as display symbols) are variably displayed on multiple rows of display units in a variable display device, and given game values are given based on the display results. There is a game that has been enhanced by a so-called variable display game that determines whether or not to do so. In the variable display game, for example, when a predetermined condition such as detection of a game ball passing through a predetermined area or detection of an operation of a start lever is satisfied, variable display of display symbols is started. Then, when the stop symbol mode when the variable display of the display symbol is completely stopped is the specific display mode, the specific game state (big hit game state) advantageous to the player is obtained. For example, a pachinko gaming machine that has become a big hit game state has a special electric accessory called a big prize opening or an attacker opened, and a state where a player can easily win a game ball for a certain period of time continuously. provide.

こうした遊技機において、「大当り」とするか否かを判定するために用いられる乱数（大当り判定用乱数）を、マイクロプロセッサが所定のアプリケーションプログラムを実行することにより生成するものが知られている（例えば、特許文献１）。
特開２００２−２８２４５７号公報 In such gaming machines, it is known that a random number used for determining whether or not to make a “big hit” (a big hit determination random number) is generated by a microprocessor executing a predetermined application program ( For example, Patent Document 1).
JP 2002-282457 A

しかしながら特許文献１に開示されている技術では、プログラムによって乱数を発生させるので、マイクロプロセッサにおける処理負担が大きい。特に、遊技制御のためのタイマ割込処理の実行中に乱数の更新処理を行っているため、遊技制御用と同様のプログラム開発が必要であり、また、限られた割込処理時間の間で乱数発生のための処理を開始・終了しなければならず、マイクロプロセッサの処理負担が増大するといった問題があった。   However, in the technique disclosed in Patent Document 1, since a random number is generated by a program, the processing load on the microprocessor is large. In particular, since random number update processing is performed during execution of timer interrupt processing for game control, it is necessary to develop a program similar to that for game control, and within a limited interrupt processing time. There was a problem that processing for generating a random number had to be started and ended, increasing the processing load on the microprocessor.

そこで、クロックパルス（又はこのクロックパルスを反転させた反転クロックパルス）の立ち上がりエッヂに応答してクロックカウント回路が更新したカウント値を、反転クロックパルス（又はクロックパルス）の立ち上がりエッヂに同期したラッチ信号に基づいて乱数値としてカウント値記憶回路に記憶することにより、ハードウェアによる乱数の発生を可能とした遊技機等も提案されている（例えば、特許文献２）。
特開２００３−１９０４８３号公報 Therefore, a latch signal in which the count value updated by the clock count circuit in response to the rising edge of the clock pulse (or the inverted clock pulse obtained by inverting this clock pulse) is synchronized with the rising edge of the inverted clock pulse (or clock pulse). Based on the above, a gaming machine or the like that can generate a random number by hardware by storing it in a count value storage circuit as a random value has been proposed (for example, Patent Document 2).
JP 2003-190483 A

特許文献２に開示されている技術では、遊技機等の制御を実行するメインコントロール部と、このメインコントロール部の制御とは無関係に乱数を発生させる乱数発生装置との配置については、何ら考慮されていない。この点について、第三者機関による検査を容易にするとの観点から、遊技制御用のマイクロプロセッサに外付けされた乱数回路により乱数を生成するものが提案されている（例えば、特許文献３）。
特開２０００−３００８１３号公報 In the technique disclosed in Patent Document 2, no consideration is given to the arrangement of a main control unit that executes control of a gaming machine or the like and a random number generation device that generates random numbers regardless of the control of the main control unit. Not. With respect to this point, from the viewpoint of facilitating inspection by a third-party organization, there has been proposed one that generates random numbers using a random number circuit externally attached to a game control microprocessor (for example, Patent Document 3).
JP 2000-300183 A

特許文献３に開示されている技術では、マイクロプロセッサとは別個に乱数発生用の回路を配置しなければならず、ハードウェア量が増加するとともに多くの基板スペースを占有してしまうことになる。また、例えば不正基板の設置等により、乱数回路で生成された乱数値を示す数値データが不正に書き換えられるといった、偽造を防止することが困難になるという問題があった。また、特許文献３の乱数回路は、一定周波数でパルスを連続して出力するパルスジェネレータからの出力を、例えば０〜１０２３といった、所定範囲において単調に１ずつカウントアップし、最大値に達した後に再度０（最小値）からカウントアップするようにしているだけなので、発生する乱数に周期性が発生するなどしてランダム性が低くなるおそれがあった。   In the technique disclosed in Patent Document 3, a circuit for generating random numbers must be arranged separately from the microprocessor, which increases the amount of hardware and occupies a lot of board space. Further, there has been a problem that it is difficult to prevent forgery, for example, numerical data indicating a random number value generated by a random number circuit is illegally rewritten due to installation of an illegal substrate or the like. In addition, the random number circuit of Patent Document 3 counts up the output from the pulse generator that continuously outputs pulses at a constant frequency one by one in a predetermined range, for example, 0 to 1023, and reaches the maximum value. Since only counting up from 0 (minimum value) is performed again, there is a possibility that the randomness may be lowered due to the occurrence of periodicity in the generated random numbers.

加えて、特許文献２に記載された遊技機では、クロックパルスの立ち下がりエッヂが緩やかな場合、反転クロックパルスの立ち上がりエッヂも緩やかになるため、この反転クロックパルスの立ち上がりエッヂに同期するラッチ信号の出力タイミングが不安定になり、乱数値の取得を確実且つ安定的に行うことができないおそれがあった。   In addition, in the gaming machine described in Patent Document 2, when the falling edge of the clock pulse is gentle, the rising edge of the inverted clock pulse also becomes gentle. Therefore, the latch signal synchronized with the rising edge of the inverted clock pulse The output timing becomes unstable, and there is a possibility that acquisition of a random number value cannot be performed reliably and stably.

この発明は、上記実状に鑑みてなされたものであり、基板スペースの確保及び偽造の防止を可能としつつ、ランダム性の高い乱数値の取得を確実且つ安定的に行うことができる遊技機を提供することを目的とする。   The present invention has been made in view of the above circumstances, and provides a gaming machine capable of reliably and stably obtaining a random value having high randomness while ensuring board space and preventing forgery. The purpose is to do.

上記目的を達成するため、本願の請求項１に記載の遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報（例えば特別図柄）を可変表示する可変表示装置（例えば可変表示装置４）を備え、可変表示の表示結果が予め定められた特定表示結果となったときに、遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）に制御する遊技機（例えばパチンコ遊技機１）であって、遊技機に電力を供給する電力供給手段（例えば電源基板１０）と、乱数（例えばランダムＲなど）を発生する乱数回路（例えば乱数回路１０３）と遊技の進行を制御する遊技制御手段（例えばＣＰＵ１０６）とを内蔵し、前記電力供給手段から供給される電力を用いて動作するマイクロプロセッサ（例えば主基板１１に搭載された遊技制御用マイクロプロセッサ１００）と、所定の周期の基準クロック信号（例えば基準クロック信号ＣＬＫ）を生成して前記乱数回路に出力するクロック信号生成手段（例えばクロック回路１０１）と、前記実行条件が成立したことに基づいて、始動信号（例えば始動入賞信号ＳＳ）を前記乱数回路と前記遊技制御手段とに出力する始動信号出力手段（例えば始動入賞口スイッチ７０）と、前記マイクロプロセッサからの制御信号に基づいて前記可変表示装置における識別情報の可変表示を制御する可変表示制御手段（例えば表示制御基板１２）とを備え、前記乱数回路は、前記クロック信号生成手段から入力される基準クロック信号を用いて所定の周期の先行クロック信号（例えば乱数発生用クロック信号Ｓ１）を生成し、該先行クロック信号を出力する先行クロック信号生成手段（例えばクロック信号出力回路１２４）と、前記先行クロック信号生成手段から入力される先行クロック信号を前記所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延クロック信号（例えば遅延クロック信号Ｓ２）を生成し、該遅延クロック信号を出力するクロック信号遅延手段（例えば遅延回路１３２）と、前記先行クロック信号生成手段から出力される先行クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミングと前記クロック信号遅延手段から出力される遅延クロック信号が該所定の周期毎に所定の態様で変化する第２のタイミングとのうちいずれか一方のタイミング（例えば乱数発生用クロック信号Ｓ１がローレベルからハイレベルへと立上がるタイミングＴ１１，Ｔ１２，…など）において、数値データ（例えばカウント値Ｃ）を更新する数値更新手段（例えばカウンタ１２１）と、前記第１のタイミングと前記第２のタイミングとのうち前記数値更新手段により数値データが更新されるタイミングとは異なるタイミング（例えばタイミングＴ２３など）において、前記始動信号出力手段から入力される始動信号をラッチ信号（例えばラッチ信号ＳＬ）として出力するラッチ信号出力手段（例えばラッチ信号生成回路１３３）と、前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値更新手段により更新された数値データを乱数値（例えばランダムＲの値など）として記憶する乱数値記憶手段（例えば乱数値記憶回路１３１）とを含み、前記遊技制御手段は、前記電力供給手段による電力の供給開始後、前記乱数回路に前記乱数値を更新させるための設定を行う乱数回路設定手段（例えばＣＰＵ１０６がステップＳ１０の乱数回路設定処理を実行する部分）と、前記乱数回路設定手段により前記乱数回路に前記設定が行われた後、定期的（例えば２ミリ秒ごと）に発生するタイマ割込処理の実行を許可するタイマ割込処理実行許可手段（例えばＣＰＵ１０６がステップＳ１４での処理を実行する部分）と、前記タイマ割込処理の実行中（例えばＣＰＵ１０６による遊技制御割込処理の実行中）、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出して、該読み出した乱数値が所定の判定値データ（例えば「３」など）と合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段（例えばＣＰＵ１０６がステップＳ１４２の入賞処理とステップＳ１５０の特別図柄通常処理とステップＳ１５１の大当り判定処理とを実行する部分）と、前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号（例えば出力制御信号ＳＣ）を出力して該乱数値記憶手段を読出可能状態に制御し、該表示結果決定手段が前記乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段（例えばＣＰＵ１０６がステップＳ１７２及びステップＳ１７５の処理を実行する部分）とを含み、前記乱数値記憶手段は、前記ラッチ信号出力手段からラッチ信号が入力されているとき、前記読出制御手段から出力される出力制御信号に対して受信不能状態に制御する出力制御信号受信制御手段（例えばＡＮＤ回路２０３など）を含む。 In order to achieve the above object, a gaming machine according to claim 1 of the present application provides a variable display start condition (for example, a variable display device) after a variable display execution condition (for example, winning a normal variable winning ball device 6) is established. 4, a variable display device (for example, the variable display device 4) that variably displays a plurality of types of identification information (for example, special symbols) that can each be identified based on the establishment of the previous variable display and the end of the big hit gaming state) A gaming machine (for example, a pachinko gaming machine 1) that controls to a specific gaming state (for example, a big hit gaming state) advantageous to the player when the display result of variable display becomes a predetermined specific display result. Thus, the power supply means (for example, the power supply board 10) for supplying power to the gaming machine, the random number circuit (for example, the random number circuit 103) for generating random numbers (for example, the random R), and the progress of the game are controlled. A microprocessor (for example, a CPU 106 mounted on the main board 11) that operates using electric power supplied from the power supply means, and a predetermined period Generating a reference clock signal (for example, a reference clock signal CLK) and outputting it to the random number circuit and a start signal (for example, a start prize) based on the fact that the execution condition is satisfied Start signal output means (for example, start winning port switch 70) for outputting the signal SS) to the random number circuit and the game control means, and variable display of the identification information on the variable display device based on the control signal from the microprocessor Variable display control means (for example, display control board 12) for controlling the random number circuit, Using a reference clock signal input from the clock signal generation means, a preceding clock signal generation means (for example, a clock signal S1) for generating a preceding clock signal (for example, a random number generation clock signal S1) having a predetermined period and outputting the preceding clock signal. A delayed clock signal (for example, delayed clock signal S2) is generated by delaying the preceding clock signal input from the signal output circuit 124) and the preceding clock signal generating means by a period different from an integer multiple of the predetermined period. And a clock signal delay means (for example, delay circuit 132) for outputting the delayed clock signal, and a preceding clock signal output from the preceding clock signal generating means is changed in a predetermined manner every predetermined period. The timing and the delayed clock signal output from the clock signal delaying means are set at predetermined intervals. Numerical data (for example, timing T11, T12,..., For example, when the random number generation clock signal S1 rises from a low level to a high level) is selected from any one of the second timings that change in a fixed manner. A numerical value updating means (for example, counter 121) for updating the count value C) and a timing (for example, timing) different from the timing at which numerical data is updated by the numerical value updating means among the first timing and the second timing. T23, etc.), a latch signal output means (for example, a latch signal generation circuit 133) that outputs a start signal input from the start signal output means as a latch signal (for example, a latch signal SL), and an input from the latch signal output means Updated by the numerical value updating means in response to the latch signal Random value storage means (for example, random value storage circuit 131) for storing value data as random value (for example, random R value), and the game control means, after the start of power supply by the power supply means, Random number circuit setting means (for example, a portion where the CPU 106 executes the random number circuit setting process in step S10) for setting the random number circuit to update the random number value, and the random number circuit setting means performs the setting on the random number circuit. Timer interrupt process execution permission means (for example, the part where the CPU 106 executes the process in step S14) that permits execution of a timer interrupt process that occurs periodically (for example, every 2 milliseconds), and the timer During the execution of the interrupt process (for example, during the execution of the game control interrupt process by the CPU 106), the start signal is input from the start signal output means. Subsequently, the random number value is read from the random number storage means, and it is determined whether or not the read random number value matches predetermined determination value data (for example, “3”, etc.). A display result determining means for determining whether or not the result is a specific display result (for example, a portion where the CPU 106 executes a winning process in step S142, a special symbol normal process in step S150, and a jackpot determining process in step S151) ; Before the display result determining means reads out the random value from the random value storage means, an output control signal (for example, an output control signal SC) is output to the random value storage means to control the random value storage means to be readable. And after the display result determining means reads the random value from the random value storage means, the output of the output control signal to the random value storage means is stopped and the random value storage means Read control means (for example, the part where the CPU 106 executes the processing of step S172 and step S175), and the random value storage means receives a latch signal from the latch signal output means Output control signal reception control means (for example, an AND circuit 203) for controlling the output control signal output from the read control means to be incapable of receiving .

請求項２に記載の遊技機において、前記乱数回路は、前記数値更新手段により更新される数値データの更新順である順列の変更を要求する数値順列変更データ（例えばカウント値順列変更データ「０１ｈ」）を格納する数値順列変更レジスタ（例えばカウント値順列変更レジスタ１３６）と、前記数値順列変更レジスタに前記数値順列変更データが格納されているとき、該数値順列変更データが格納されていないときの順列とは異なる更新順の順列に変更する数値順列変更手段（例えばカウント値順列変更回路１２３）とを含み、前記遊技制御手段は、前記タイマ割込処理の実行中、前記数値順列変更レジスタに前記数値順列変更データを書き込む数値順列変更データ書込手段（例えばＣＰＵ１０６がステップＳ１０５のカウント値順列変更処理を実行する部分）を含む。 3. The gaming machine according to claim 2 , wherein the random number circuit requests numerical permutation change data (for example, count value permutation change data “01h”) for requesting a change in permutation that is an update order of the numerical data updated by the numerical value updating means. ) For storing a numerical permutation change register (for example, count value permutation change register 136), and when the numerical permutation change data is stored in the numerical permutation change register, the permutation when the numerical permutation change data is not stored Numerical value permutation changing means (for example, count value permutation changing circuit 123) for changing to a permutation of an update order different from the above, and the game control means stores the numerical value in the numerical permutation change register during execution of the timer interrupt process. Numerical permutation change data writing means for writing permutation change data (for example, the CPU 106 changes the count value permutation in step S105) It includes a portion) to perform management.

本発明は、以下に示す効果を有する。   The present invention has the following effects.

請求項１に記載の構成によれば、乱数回路は遊技制御手段とともにマイクロプロセッサに内蔵されていることから、基板スペースを確保することができる。また、乱数回路をマイクロプロセッサに内蔵させたことで、不正基板の設置等によって乱数回路で生成された乱数値を示す数値データを外部から書き換えることが困難になり、偽造の防止を図ることができる。さらに、マイクロプロセッサは、乱数回路設定手段による設定に従って乱数値記憶手段に記憶される乱数値の更新動作を制御できるため、例えば遊技機毎に異なる設定を行うことにより、乱数値記憶手段から読み出されて可変表示における表示結果を特定表示結果とするか否かの決定等に用いられる乱数のランダム性を高めることができる。加えて、乱数回路は、クロック信号生成手段から出力される基準クロック信号を反転させることなく先行クロック信号生成手段により先行クロック信号を生成し、該先行クロック信号が所定の周期毎に所定の態様で変化する第１のタイミングと遅延クロック信号生成手段から出力される遅延クロック信号が所定の周期毎に所定の態様で変化する第２のタイミングとのうちのいずれか一方のタイミングにおいて、数値更新手段により数値データを更新し、第１のタイミングと第２のタイミングとのうちの数値更新手段により数値データが更新されるタイミングとは異なるタイミングにおいて、始動信号出力手段から入力される始動信号をラッチ信号出力手段によりラッチ信号として出力する。これにより、数値データの更新タイミングと、ラッチ信号の出力タイミング（ラッチタイミング）とを確実に異ならせることができるため、乱数値の取得を確実且つ安定的に行うことができる。また、この構成によれば、始動信号が入力されたことに基づいて、表示結果決定手段が乱数値記憶手段から乱数値を読み出すため、無駄な処理を省略することができる。また、遊技制御手段は、表示結果決定手段が乱数値を読み出すときのみ、乱数値記憶手段を読出可能状態にすることができるため、乱数値の取得を確実且つ安定的に行うことができる。また、乱数回路は、乱数値記憶手段に記憶されている乱数値が更新されているときに、表示結果決定手段により乱数値記憶手段から乱数値が読み出されることを防止することができるため、乱数値の更新を確実且つ安定的に行うことができる。 According to the configuration of the first aspect, since the random number circuit is built in the microprocessor together with the game control means, a board space can be secured. In addition, since the random number circuit is built in the microprocessor, it becomes difficult to rewrite the numerical data indicating the random number value generated by the random number circuit due to the installation of an illegal board or the like from the outside, and forgery can be prevented. . Further, since the microprocessor can control the update operation of the random number value stored in the random value storage unit according to the setting by the random number circuit setting unit, for example, by performing a different setting for each gaming machine, the microprocessor reads the random value from the random value storage unit. Thus, the randomness of the random number used for determining whether or not the display result in the variable display is the specific display result can be improved. In addition, the random number circuit generates the preceding clock signal by the preceding clock signal generating unit without inverting the reference clock signal output from the clock signal generating unit, and the preceding clock signal is generated in a predetermined mode every predetermined period. At any one of the changing first timing and the second timing at which the delayed clock signal output from the delayed clock signal generating means changes in a predetermined manner every predetermined cycle, the numerical value updating means The numerical data is updated, and the start signal input from the start signal output means is output as a latch signal at a timing different from the timing at which the numerical data is updated by the numerical value update means in the first timing and the second timing. The signal is output as a latch signal by means. Thereby, the update timing of the numerical data and the output timing (latch timing) of the latch signal can be reliably made different, so that the random value can be acquired reliably and stably. Further, according to this configuration, since the display result determination unit reads the random number value from the random value storage unit based on the input of the start signal, useless processing can be omitted. Further, the game control means can make the random value storage means readable only when the display result determining means reads the random value, so that the random value can be acquired reliably and stably. The random number circuit can prevent the display result determining unit from reading the random number value from the random value storage unit when the random number stored in the random number storage unit is updated. Numerical values can be updated reliably and stably.

請求項２に記載の構成によれば、乱数値記憶手段に入力される数値データの更新順である順列を変更させることにより、乱数値記憶手段から読み出され、可変表示における表示結果を特定表示結果とする否かを決定するのに用いられる乱数のランダム性を高めることができる。 According to the configuration of the second aspect , by changing the permutation that is the update order of the numerical data input to the random value storage means, it is read from the random value storage means and the display result in the variable display is specified and displayed. The randomness of the random numbers used to determine whether or not the result can be increased.

以下、図面を参照しつつ、本発明の一実施形態を詳細に説明する。なお、以下の説明においてリーチ表示状態とは、表示結果として導出表示した図柄（リーチ図柄という）が大当り図柄の一部を構成しているときに未だ導出表示していない図柄（リーチ可変図柄という）については可変表示が行われている状態、あるいは、全て又は一部の図柄が大当り図柄の全て又は一部を構成しながら同期して可変表示している状態のことである。具体的には、予め定められた複数の表示領域に、予め定められた図柄が停止することで大当りとなる有効ラインが定められ、その有効ライン上の一部の表示領域に予め定められた図柄が停止しているときに未だ停止していない有効ライン上の表示領域において可変表示が行われている状態（例えば、左、中、右の表示領域のうち左、右の表示領域には大当り図柄の一部となる（例えば「７」）が停止表示されている状態で中の表示領域は未だ可変表示が行われている状態）、あるいは、有効ライン上の表示領域の全て又は一部の図柄が大当り図柄の全て又は一部を構成しながら同期して可変表示している状態（例えば、左、中、右の表示領域の全てで可変表示が行われてどの状態が表示されても同一の図柄が揃っている態様で可変表示が行われている状態）である。
本実施例における遊技機は、ＬＣＤ等からなる画像表示装置により特図ゲームを行う遊技機であり、プリペイドカードによって球貸しを行うカードリーダ（ＣＲ：Card Reader）式のパチンコ遊技機や、ＬＣＤを搭載したスロットマシン等の遊技機である。 Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings. In the following description, the reach display state means a symbol that is derived and displayed as a display result (referred to as a reach symbol) and is not yet derived and displayed when the symbol is a part of the jackpot symbol (referred to as a reach variable symbol). Is a state in which variable display is being performed, or a state in which all or some of the symbols are variably displayed synchronously while constituting all or part of the jackpot symbol. Specifically, an effective line that becomes a big hit is determined in a plurality of predetermined display areas by stopping predetermined symbols, and predetermined symbols are displayed in some display areas on the effective lines. A state in which variable display is being performed in the display area on the active line that has not been stopped when the is stopped (for example, the left, right, and right display areas are jackpot symbols in the left, middle, and right display areas) (For example, “7”) is stopped and displayed, and the display area inside is still in variable display), or all or part of the display area on the active line Is a variable display that is synchronously displayed while constituting all or part of the jackpot symbol (for example, variable display is performed in all of the left, middle, and right display areas, and any state is displayed. Variable display is performed with the pattern being aligned. And is that state).
The gaming machine in the present embodiment is a gaming machine that performs a special game with an image display device such as an LCD, and a card reader (CR: Pachinko) gaming machine that lends a ball with a prepaid card, or an LCD. It is a gaming machine such as a slot machine installed.

図１は、本実施例におけるパチンコ遊技機の正面図であり、主要部材の配置レイアウトを示す。パチンコ遊技機（遊技機）１は、大別して、遊技盤面を構成する遊技盤（ゲージ盤）２と、遊技盤２を支持固定する遊技機用枠（台枠）３と、から構成されている。遊技盤２にはガイドレールによって囲まれた、ほぼ円形状の遊技領域が形成されている。この遊技領域のほぼ中央位置には、各々が識別可能な識別情報として特別図柄を可変表示可能に表示する可変表示装置４が設けられている。この可変表示装置４の下側には、普通可変入賞球装置（始動入賞口）６が配置されている。普通可変入賞球装置６の下側には、特別可変入賞球装置（大入賞口）７や普通図柄表示器４０などが設けられている。   FIG. 1 is a front view of a pachinko gaming machine according to the present embodiment and shows an arrangement layout of main members. A pachinko gaming machine (gaming machine) 1 is roughly divided into a gaming board (gauge board) 2 constituting a gaming board surface and a gaming machine frame (base frame) 3 for supporting and fixing the gaming board 2. . The game board 2 is formed with a substantially circular game area surrounded by guide rails. A variable display device 4 that displays special symbols as variable identification information that can be variably displayed is provided at a substantially central position of the game area. Under the variable display device 4, an ordinary variable winning ball device (start winning port) 6 is disposed. On the lower side of the ordinary variable winning ball apparatus 6, a special variable winning ball apparatus (large winning opening) 7, an ordinary symbol display 40, and the like are provided.

可変表示装置４は、複数の表示領域において識別情報としての図柄を可変表示するＬＣＤ（Liquid Crystal Display）モジュール等を備えて構成され、例えば、普通可変入賞球装置６に遊技球が入賞することが実行条件となる特図ゲームにおいて、数字、文字、図柄等から構成される３つの表示図柄（特別図柄）の可変表示を開始し、一定時間が経過すると、左、右、中の順で表示図柄を確定する。可変表示装置４には、普通可変入賞球装置６に入った有効入賞球数すなわち始動記憶数を表示する４つの始動記憶表示エリアが設けられていてもよい。   The variable display device 4 includes an LCD (Liquid Crystal Display) module that variably displays symbols as identification information in a plurality of display areas. For example, a game ball may win a normal variable winning ball device 6. In the special figure game that is the execution condition, variable display of three display symbols (special symbols) composed of numbers, letters, symbols, etc. is started, and after a certain period of time, the symbols are displayed in the order of left, right, and middle. Confirm. The variable display device 4 may be provided with four start memory display areas for displaying the number of effective winning balls that have entered the normal variable winning ball device 6, that is, the start memory number.

この実施の形態では、図柄番号が偶数である特別図柄を通常大当り図柄とし、図柄番号が奇数である特別図柄を確変大当り図柄とする。すなわち、可変表示装置４による特図ゲームにおいて、特別図柄の可変表示を開始した後、左・中・右の表示領域にて同一の特別図柄が表示結果として導出表示されて確定したときには、パチンコ遊技機１は、大当り遊技状態となる。ここで、可変表示装置４による特図ゲームにおいて、特別図柄の可変表示を開始した後、左・中・右の表示領域にて同一の確変大当り図柄が表示結果として導出表示されて確定したときには、パチンコ遊技機１は大当り遊技状態の終了に続いて特別遊技状態（確率向上状態）となり、以後、所定条件が成立するまで特図ゲームにおける表示結果が大当り組合せとなる確率が向上する。また、確率向上状態では、普通可変入賞球装置６の開放時間が通常遊技状態よりも長くなるとともに、その開放回数が通常遊技状態のときよりも増加するなど、大当り遊技状態とは異なる遊技者にとって有利な状態となる。なお、通常遊技状態とは、大当り遊技状態や確率向上状態以外の遊技状態のことである。   In this embodiment, a special symbol with an even symbol number is a normal jackpot symbol, and a special symbol with an odd symbol number is an odd jackpot symbol. In other words, in the special game with the variable display device 4, after starting the variable display of special symbols, when the same special symbols are derived and displayed as display results in the left, middle and right display areas, the pachinko game The machine 1 is in a big hit gaming state. Here, in the special figure game by the variable display device 4, after starting the variable display of the special symbol, when the same probability variation big winning symbol is derived and displayed as the display result in the left, middle and right display areas, The pachinko gaming machine 1 enters a special game state (probability improvement state) following the end of the big hit game state, and thereafter, the probability that the display result in the special figure game becomes a big hit combination is increased until a predetermined condition is satisfied. In the probability improvement state, the opening time of the normally variable winning ball apparatus 6 is longer than that in the normal gaming state, and the number of times of opening is increased compared to that in the normal gaming state. This is an advantageous state. The normal gaming state is a gaming state other than the big hit gaming state or the probability improvement state.

普通図柄表示器４０は、発光ダイオード（ＬＥＤ）等を備えて構成され、遊技領域に設けられた所定の通過ゲートを遊技球が通過することを実行条件とする普通図ゲームにおいて、点灯、点滅、発色などが制御される。この普通図ゲームにおいて所定の当りパターンで表示が行われると、普通図ゲームにおける表示結果が「当り」となり、普通可変入賞球装置６を構成する電動チューリップの可動翼片を所定時間が経過するまで傾動制御する。   The normal symbol display 40 is configured to include a light emitting diode (LED) or the like, and is lit, flashed, or flashed in a normal game where a game ball passes through a predetermined passing gate provided in the game area. Color development is controlled. When a display with a predetermined hit pattern is performed in this normal figure game, the display result in the normal figure game is “win”, and the movable wing piece of the electric tulip constituting the normal variable winning ball apparatus 6 is passed for a predetermined time. Tilt control.

普通可変入賞球装置６は、ソレノイド２１（図３）によって垂直（通常開放）位置と傾動（拡大開放）位置との間で可動制御される一対の可動翼片を有するチューリップ型役物（普通電動役物）を備えて構成される。普通可変入賞球装置６への遊技球の入賞に基づく特別図柄の可変表示は、所定回数（本実施形態では、４回）まで後述する特図保留メモリ１７０（図２５）に記憶される。   The normally variable winning ball apparatus 6 is a tulip-type accessory (ordinary electric motor) having a pair of movable wing pieces that are controlled to move between a vertical (normally open) position and a tilt (enlarged open) position by a solenoid 21 (FIG. 3). (Community). The variable display of the special symbol based on the winning of the game ball on the normal variable winning ball apparatus 6 is stored in the special figure holding memory 170 (FIG. 25) described later up to a predetermined number of times (in this embodiment, four times).

特別可変入賞球装置７は、ソレノイド２２（図３）によって入賞領域を開成・閉成制御する開閉板を備える。この開閉板は、通常時には閉成し、普通可変入賞球装置６への遊技球の入賞に基づいて可変表示装置４による特図ゲームが行われた結果、大当り遊技状態となった場合に、ソレノイド２２によって入賞領域を所定期間（例えば、２９秒）あるいは所定個数（例えば、１０個）の入賞球が発生するまで開成（開成サイクル）する状態となるように設定され、その開成している間に遊技領域を落下する遊技球を受け止める。そして、この開成サイクルを例えば最高１６回繰り返すことができるようになっている。特別可変入賞球装置７に入賞した遊技球は、所定の検出部により検出される。入賞球の検出に応答し、後述する主基板１１と払出制御基板１５（図２）とにより、所定数の賞球の払い出しが行われる。   The special variable winning ball apparatus 7 includes an opening / closing plate that opens and closes a winning area by a solenoid 22 (FIG. 3). This opening / closing plate is normally closed, and when a special game is played by the variable display device 4 based on the winning of the game ball to the normal variable winning ball device 6, the solenoid is turned on when the big hit gaming state is achieved. 22 is set so that the winning area is opened (opening cycle) until a predetermined period (for example, 29 seconds) or a predetermined number (for example, 10) of winning balls are generated. Receiving game balls falling in the game area. The opening cycle can be repeated up to 16 times, for example. A game ball won in the special variable winning ball apparatus 7 is detected by a predetermined detection unit. In response to detection of a winning ball, a predetermined number of winning balls are paid out by a main board 11 and a payout control board 15 (FIG. 2), which will be described later.

また、遊技盤２の表面には、上記した構成以外にも、ランプを内蔵した風車、アウト口等が設けられている。また、パチンコ遊技機１には、点灯又は点滅する遊技効果ランプ９や効果音を発生するスピーカ８Ｌ、８Ｒが設けられている。   In addition to the above-described configuration, the surface of the game board 2 is provided with a windmill with a built-in lamp, an out port, and the like. Further, the pachinko gaming machine 1 is provided with a game effect lamp 9 that lights or flashes and speakers 8L and 8R that generate sound effects.

図２は、パチンコ遊技機１の背面図であり、主要基板の配置レイアウトを示す。本実施例におけるパチンコ遊技機１は、主として、電力供給手段として機能する電源基板１０と、主基板１１と、表示制御基板１２と、音声制御基板１３と、ランプ制御基板１４と、払出制御基板１５と、情報端子基板１６と、を備え、それぞれ適所に配設されている。なお、表示制御基板１２、音声制御基板１３及びランプ制御基板１４は、それぞれ独立した基板として、例えば、パチンコ遊技機１の裏面において、１つのボックスに収容された状態で配置されてもよい。さらに、表示制御基板１２、音声制御基板１３及びランプ制御基板１４を、まとめて１つの基板として構成してもよい。   FIG. 2 is a rear view of the pachinko gaming machine 1 and shows an arrangement layout of main boards. The pachinko gaming machine 1 in this embodiment mainly includes a power supply board 10 that functions as power supply means, a main board 11, a display control board 12, a voice control board 13, a lamp control board 14, and a payout control board 15. And an information terminal board 16 are disposed at appropriate positions. In addition, the display control board 12, the audio | voice control board 13, and the lamp | ramp control board 14 may be arrange | positioned in the state accommodated in one box, for example in the back surface of the pachinko gaming machine 1, as an independent board | substrate, for example. Furthermore, the display control board 12, the sound control board 13, and the lamp control board 14 may be configured as a single board.

電源基板１０は、パチンコ遊技機１内の各回路に所定の電力を供給するものである。   The power supply board 10 supplies predetermined power to each circuit in the pachinko gaming machine 1.

主基板１１は、メイン側の制御基板であり、パチンコ遊技機１における遊技の進行を制御するための各種回路が搭載されている。主基板１１は、主として、所定位置に配設されたスイッチ等からの信号の入力を行う機能、表示制御基板１２と音声制御基板１３とランプ制御基板１４と払出制御基板１５となどからなるサブ側の制御基板に対して、それぞれ指令情報の一例となる制御データを出力して送信する機能、ホールの管理コンピュータに対して各種情報を出力する機能などを備えている。   The main board 11 is a main-side control board on which various circuits for controlling the progress of the game in the pachinko gaming machine 1 are mounted. The main board 11 mainly has a function of inputting a signal from a switch or the like disposed at a predetermined position, a sub-side including a display control board 12, a sound control board 13, a lamp control board 14, a payout control board 15, and the like. Each control board has a function of outputting and transmitting control data, which is an example of command information, and a function of outputting various information to a hall management computer.

主基板１１から表示制御基板１２へ送信される制御コマンドは表示制御コマンドである。図３は、主基板１１における回路構成、及び主基板１１から表示制御基板１２に送信される表示制御コマンドの信号線等を示すブロック図である。図３に示すように、この実施の形態では、表示制御コマンドが、表示制御信号ＣＤ０〜ＣＤ７の８本の信号線で主基板１１から表示制御基板１２に対して送出される。また、主基板１１と表示制御基板１２との間には、ストローブ信号を送受するための表示制御ＩＮＴ信号の信号線も配線されている。   The control command transmitted from the main board 11 to the display control board 12 is a display control command. FIG. 3 is a block diagram showing a circuit configuration of the main board 11 and signal lines of display control commands transmitted from the main board 11 to the display control board 12. As shown in FIG. 3, in this embodiment, a display control command is sent from the main board 11 to the display control board 12 through eight signal lines of display control signals CD0 to CD7. A signal line for a display control INT signal for transmitting and receiving a strobe signal is also wired between the main board 11 and the display control board 12.

主基板１１には、図３に示すように、始動入賞口スイッチ７０からの配線が接続されている。また、主基板１１には、大入賞口である特別可変入賞球装置７や、その他の入賞口への遊技球の入賞等を検出するための各種スイッチからの配線も接続されている。さらに、主基板１１には、普通可変入賞球装置６における可動翼片の可動制御や特別可変入賞球装置７における開成・閉成制御を行うためのソレノイド２１、２２への配線が接続されている。   As shown in FIG. 3, the main board 11 is connected with wiring from the start winning a prize opening switch 70. The main board 11 is also connected with wiring from a special variable winning ball apparatus 7 which is a big winning opening and various switches for detecting winning of a game ball to other winning openings. Further, the main board 11 is connected to wirings to solenoids 21 and 22 for performing movable control of the movable blade piece in the normal variable winning ball apparatus 6 and opening / closing control in the special variable winning ball apparatus 7. .

主基板１１は、遊技制御用マイクロプロセッサ１００、スイッチ回路１０９、ソレノイド回路１１０などを搭載して構成される。遊技制御用マイクロプロセッサ１００は、例えば１チップマイクロプロセッサであり、クロック回路１０１、システムリセット手段として機能するリセットコントローラ１０２、乱数回路１０３、ゲーム制御用のプログラム等を記憶するＲＯＭ（Read Only Memory）１０４、ワークメモリとして使用されるＲＡＭ（Random Access Memory）１０５、制御動作を行うＣＰＵ（Central Processing Unit）１０６、ＣＰＵに割込要求信号を送出するＣＴＣ（Counter Timer Circuit）１０７及びＩ／Ｏ（Input/Output）ポート１０８を内蔵している。   The main board 11 includes a game control microprocessor 100, a switch circuit 109, a solenoid circuit 110, and the like. The game control microprocessor 100 is, for example, a one-chip microprocessor, and includes a clock circuit 101, a reset controller 102 that functions as a system reset means, a random number circuit 103, a ROM (Read Only Memory) 104 that stores a game control program, and the like. A RAM (Random Access Memory) 105 used as a work memory, a CPU (Central Processing Unit) 106 that performs a control operation, a CTC (Counter Timer Circuit) 107 that sends an interrupt request signal to the CPU, and an I / O (Input / Output) Output) port 108 is built-in.

クロック回路１０１は、システムクロック信号をＣＰＵ１０６に出力し、このシステムクロック信号を２７（＝１２８）分周して生成した所定の周期の基準クロック信号ＣＬＫを、乱数回路１０３に出力する。リセットコントローラ１０２は、ローレベルの信号が一定期間入力されたとき、ＣＰＵ１０６及び乱数回路１０３等に所定の初期化信号を出力して、遊技制御用マイクロプロセッサ１００をシステムリセットする。 The clock circuit 101 outputs a system clock signal to the CPU 106, and outputs a reference clock signal CLK having a predetermined cycle generated by dividing the system clock signal by 2 7 (= 128) to the random number circuit 103. When a low level signal is input for a certain period, the reset controller 102 outputs a predetermined initialization signal to the CPU 106, the random number circuit 103, and the like, thereby resetting the game control microprocessor 100 as a system.

図４は、乱数回路１０３の構成例を示すブロック図である。図４に示すように、乱数回路１０３は、数値更新手段として機能するカウンタ１２１と、更新範囲規制手段として機能する比較器１２２と、数値順列変更手段として機能するカウント値順列変更回路１２３と、乱数発生用クロック信号生成手段として機能するクロック信号出力回路１２４と、カウント値更新信号出力回路１２５と、乱数値読取信号出力回路１２６と、乱数更新方式選択信号出力回路１２７と、更新信号選択手段として機能するセレクタ１２８と、乱数回路起動信号出力回路１３０と、乱数値記憶手段として機能する乱数値記憶回路１３１と、クロック信号遅延手段として機能する遅延回路１３２と、ラッチ信号出力手段として機能するラッチ信号生成回路１３３と、タイマ手段として機能するタイマ回路１３４とから構成されている。乱数回路１０３は、例えば、大当りを発生させてパチンコ遊技機１を大当り遊技状態とするか否かを決定する大当り判定用の乱数であるランダムＲを発生する。   FIG. 4 is a block diagram illustrating a configuration example of the random number circuit 103. As shown in FIG. 4, the random number circuit 103 includes a counter 121 functioning as a numerical value updating unit, a comparator 122 functioning as an update range regulating unit, a count value permutation changing circuit 123 functioning as a numerical value permutation changing unit, and a random number Clock signal output circuit 124 that functions as a generation clock signal generation unit, count value update signal output circuit 125, random number read signal output circuit 126, random number update method selection signal output circuit 127, and function as update signal selection unit Selector 128, random number circuit activation signal output circuit 130, random value storage circuit 131 that functions as random number storage means, delay circuit 132 that functions as clock signal delay means, and latch signal generation that functions as latch signal output means Circuit 133 and timer circuit 134 functioning as a timer means. To have. For example, the random number circuit 103 generates a random R, which is a random number for determining a big hit that determines whether or not the pachinko gaming machine 1 is put into a big hit gaming state by generating a big hit.

カウンタ１２１は、セレクタ１２８により選択されて入力される信号に応答して、出力するカウント値Ｃを、一定の規則に従って、初期値から最終値まで循環的に更新する。そして、カウンタ１２１は、カウント値Ｃを最終値まで更新すると、その旨を通知する通知信号をＣＰＵ１０６に出力し、この通知信号に応答したＣＰＵ１０６により初期値が変更される。この実施の形態において、カウンタ１２１は、セレクタ１２８からの信号における立ち上がりエッヂが入力される毎に、カウント値Ｃを「１」から「４０９５」まで１ずつカウントアップして行き、「４０９５」までカウントアップすると、その旨を通知する通知信号をＣＰＵ１０６に出力する。そして、この通知信号に応答したＣＰＵ１０６により、初期値が変更され、カウンタ１２１は、この変更された初期値から再び「４０９５」までカウントアップする。   In response to the signal selected and input by the selector 128, the counter 121 cyclically updates the count value C to be output from the initial value to the final value according to a certain rule. When the counter 121 updates the count value C to the final value, the counter 121 outputs a notification signal to that effect to the CPU 106, and the CPU 106 responding to this notification signal changes the initial value. In this embodiment, every time the rising edge in the signal from the selector 128 is input, the counter 121 counts up the count value C from “1” to “4095” by one and counts up to “4095”. When it is up, a notification signal to that effect is output to the CPU 106. Then, the CPU 106 responding to this notification signal changes the initial value, and the counter 121 counts up again from this changed initial value to “4095”.

カウント値順列変更回路１２３は、カウント値の更新順である順列の変更を要求するカウント値順列変更データ「０１ｈ」を格納するカウント値順列変更レジスタ（ＲＳＣ）１３６と、更新規則選択レジスタ（ＲＲＣ）１４２と、更新規則メモリ１４３と、を備える。カウント値順列変更回路１２３は、カウント値順列変更レジスタ１３６に数値順列変更データ「０１ｈ」が格納されているとき、カウント値順列変更データ「０１ｈ」が格納されていないときの順列とは異なる順列に変更する。   The count value permutation change circuit 123 includes a count value permutation change register (RSC) 136 that stores count value permutation change data “01h” for requesting a change in permutation that is the update order of count values, and an update rule selection register (RRC). 142 and an update rule memory 143. When the count value permutation change data “01h” is stored in the count value permutation change register 136, the count value permutation change circuit 123 sets the permutation different from the permutation when the count value permutation change data “01h” is not stored. change.

図５は、更新規則選択レジスタ１４２の構成例を示すブロック図である。図５に示すように、更新規則選択レジスタ１４２は、８ビットレジスタであり、その初期値は、「０（＝００ｈ）」に設定されている。更新規則選択レジスタ１４２は、ビット０〜ビット３が書込可能及び読出可能に、ビット４〜ビット７が書込不能及び読出不能に構成されている。したがって、更新規則選択レジスタ１４２のビット４〜ビット７に値を書き込んでも、その値は無効であり、ビット４〜ビット７から読み出した値は全て「０（＝００００ｂ）」となる。   FIG. 5 is a block diagram illustrating a configuration example of the update rule selection register 142. As shown in FIG. 5, the update rule selection register 142 is an 8-bit register, and its initial value is set to “0 (= 00h)”. The update rule selection register 142 is configured such that bits 0 to 3 are writable and readable, and bits 4 to 7 are not writable and readable. Therefore, even if a value is written in bit 4 to bit 7 of the update rule selection register 142, the value is invalid, and all the values read from bit 4 to bit 7 are “0 (= 0000b)”.

更新規則選択レジスタ１４２の値（レジスタ値）は、カウント値順列変更レジスタ１３６にカウント値順列変更データ「０１ｈ」が書き込まれたことに応答して、「０（＝００ｈ）」から「１５（＝０Ｆｈ）」まで循環的に更新される。すなわち、カウント値順列変更レジスタ１３６にカウント値順列データ「０１ｈ」が書き込まれる毎に、レジスタ値は、「０」から「１」ずつ加算され、「１５」になると再び「０」に戻る。   In response to the count value permutation change data “01h” being written in the count value permutation change register 136, the value (register value) of the update rule selection register 142 is changed from “0 (= 00h)” to “15 (= 0Fh) ”is updated cyclically. That is, each time the count value permutation data “01h” is written to the count value permutation change register 136, the register value is incremented by “1” from “0”, and when it becomes “15”, it returns to “0” again.

図６は、更新規則メモリ１４３の構成例を示すブロック図である。図６に示すように、更新規則メモリ１４３は、カウント値の更新規則と、更新規則選択レジスタ１４２の値と、を対応付けて格納している。更新規則メモリ１４３には、カウンタ１２１の更新規則と同一の更新規則Ａがレジスタ値「０」と対応して格納され、カウンタ１２１の更新規則とは異なる更新規則Ｂ〜Ｐがレジスタ値「１」〜「１５」と対応して格納されている。   FIG. 6 is a block diagram illustrating a configuration example of the update rule memory 143. As shown in FIG. 6, the update rule memory 143 stores the count value update rule and the value of the update rule selection register 142 in association with each other. The update rule memory 143 stores the same update rule A as the update rule of the counter 121 in correspondence with the register value “0”, and the update rules B to P different from the update rule of the counter 121 have the register value “1”. To "15".

図４に示すカウント値順列変更回路１２３は、カウント値順列変更レジスタ１３６にカウント値順列変更データ「０１ｈ」が書き込まれているとき、カウンタ１２１からカウント値の最終値「４０９５」が入力されると、更新されたレジスタ値に基づいて、更新規則メモリ１４３のうちから更新規則を選択して設定することにより、出力するカウント値の更新規則を切り替える。そして、カウント値順列変更回路１２３は、カウンタ１２１からの入力に応答して、この切り替えた更新規則に従って、カウント値を更新して出力する。   When the count value permutation change data “01h” is written in the count value permutation change register 136, the count value permutation change circuit 123 shown in FIG. 4 receives the final count value “4095” from the counter 121. Based on the updated register value, the update rule of the count value to be output is switched by selecting and setting the update rule from the update rule memory 143. In response to the input from the counter 121, the count value permutation changing circuit 123 updates and outputs the count value according to the switched update rule.

このように、カウント値順列変更回路１２３は、カウント値順列変更レジスタ１３６にカウント値順列変更データ「０１ｈ」が書き込まれたことに応答して、更新規則を切り替えることにより、出力するカウント値の順列を変更する。   In this way, the count value permutation changing circuit 123 switches the update rule in response to the count value permutation change data “01h” being written in the count value permutation change register 136, thereby outputting the permutation of the count values to be output. To change.

図７は、カウント値順列変更回路１２３におけるカウント値順列の変更動作の説明図である。図７に示すように、ＣＰＵ１０６により所定のタイミングにカウント値順列変更データ「０１ｈ」がカウント値順列変更レジスタ１３６に書き込まれると、レジスタ値は、１加算され、例えば「０」から「１」に更新される。この後、カウント値順列変更回路１２３は、カウンタ１２１からカウント値の最終値「４０９５」が入力されるまで、更新前のレジスタ値「０」に対応する「更新規則Ａ」に従ってカウント値を更新して出力する。このとき、カウント値順列変更回路１２３から出力されるカウント値の順列は、「１→２→…→４０９５」である。   FIG. 7 is an explanatory diagram of the operation of changing the count value permutation in the count value permutation changing circuit 123. As shown in FIG. 7, when the count value permutation change data “01h” is written to the count value permutation change register 136 at a predetermined timing by the CPU 106, the register value is incremented by 1, for example, from “0” to “1”. Updated. Thereafter, the count value permutation changing circuit 123 updates the count value according to the “update rule A” corresponding to the register value “0” before the update until the final value “4095” of the count value is input from the counter 121. Output. At this time, the permutation of count values output from the count value permutation changing circuit 123 is “1 → 2 →... → 4095”.

そして、カウンタ１２１からカウント値の最終値「４０９５」が入力されると、カウント値順列変更回路１２３は、更新規則メモリ１４３から、更新後のレジスタ値「１」に対応する「更新規則Ｂ」を選択して設定する。カウント値順列変更回路１２３は、カウンタ１２１からの入力に応答して、この選択設定した「更新規則Ｂ」に従って、カウント値を更新して出力する。これにより、カウント値順列変更回路１２３から出力されるカウント値の順列は、「１→２→…→４０９５」から「４０９５→４０９４→…→１」に変更される。   When the final value “4095” of the count value is input from the counter 121, the count value permutation changing circuit 123 stores “update rule B” corresponding to the updated register value “1” from the update rule memory 143. Select and set. In response to the input from the counter 121, the count value permutation changing circuit 123 updates and outputs the count value in accordance with the “update rule B” selected and set. Thereby, the permutation of the count values output from the count value permutation changing circuit 123 is changed from “1 → 2 →... → 4095” to “4095 → 4094 →.

この後、後述するようにカウント値順列変更レジスタ１３６は初期化され、カウント値順列変更回路１２３から出力されるカウント値の順列は、「４０９５→４０９４→…→１」のままとなる。   Thereafter, the count value permutation change register 136 is initialized as will be described later, and the permutation of count values output from the count value permutation change circuit 123 remains “4095 → 4094 →... → 1”.

ＣＰＵ１０６によりカウント値順列変更データ「０１ｈ」がカウント値順列変更レジスタ１３６に再度書き込まれると、レジスタ値は「１」から「２」に更新される。そして、カウンタ１２１からカウント値の最終値「４０９５」が入力されると、カウント値順列変更回路１２３は、更新規則メモリ１４３から、レジスタ値「２」に対応する「更新規則Ｃ」を選択して設定する。カウント値順列変更回路１２３は、カウンタ１２１からの入力に応答して、この選択設定した「更新規則Ｃ」に従って、カウント値を更新して出力することにより、カウント値の順列は、さらに変更され、「１→３→…→４０９５→２…→４０９４」となる。   When the count value permutation change data “01h” is written again to the count value permutation change register 136 by the CPU 106, the register value is updated from “1” to “2”. When the final value “4095” of the count value is input from the counter 121, the count value permutation changing circuit 123 selects “update rule C” corresponding to the register value “2” from the update rule memory 143. Set. In response to the input from the counter 121, the count value permutation changing circuit 123 updates and outputs the count values according to the “update rule C” selected and set, thereby further changing the permutation of the count values, "1 → 3 → ... → 4095 → 2 ... → 4094".

このように、カウント値順列変更レジスタ１３６が初期化された後、カウント値順列データ「０１ｈ」をカウント値順列変更レジスタ１３６に再度書き込むことにより、変更したカウント値の順列をさらに変更することができる。   As described above, after the count value permutation change register 136 is initialized, the count value permutation data “01h” is written again in the count value permutation change register 136, so that the permutation of the changed count value can be further changed. .

図８は、カウント値順列変更レジスタ１３６の構成例を示す図である。図８に示すように、カウント値順列変更レジスタ１３６は、読出可能な８ビットレジスタであり、その初期値は、「０（＝００ｈ）」に設定されている。また、カウント値順列変更レジスタ１３６は、ビット０のみが書込可能及び書込可能に構成され、したがって、ビット１〜ビット７に値を書き込んでも、その値は無効であり、ビット１〜ビット７から読み出した値は全て「０（＝０００００００ｂ）」となる。   FIG. 8 is a diagram illustrating a configuration example of the count value permutation change register 136. As shown in FIG. 8, the count value permutation change register 136 is a readable 8-bit register, and its initial value is set to “0 (= 00h)”. The count value permutation change register 136 is configured so that only bit 0 can be written and writable. Therefore, even if a value is written in bits 1 to 7, the value is invalid, and bits 1 to 7 are written. All the values read from “0” are “0 (= 0000000b)”.

なお、カウント値順列変更回路１２３が、切り替えた更新規則に従ってカウント値の更新動作を開始したことに応答して、ＣＰＵ１０６は、カウント値順列変更データ「０１ｈ」が書き込まれたカウント値順列変更レジスタ１３６を初期化して格納されている値を初期値である「０（＝００ｈ）」に戻す。   In response to the count value permutation change circuit 123 starting the update operation of the count values according to the switched update rule, the CPU 106 counts the count value permutation change register 136 in which the count value permutation change data “01h” is written. Is initialized and the stored value is returned to the initial value “0 (= 00h)”.

図４に示す比較器１２２は、ランダムＲの最大値（乱数最大値）を指定する乱数最大値設定データを格納する乱数最大値設定レジスタ（ＲＭＸ）１３５を備える。比較器１２２は、乱数最大値設定レジスタ１３５に格納されている乱数最大値設定データに応じて、カウンタ１２１によるカウント値の更新範囲を規制する。この実施の形態において、カウンタ１２１から入力されたカウント値と乱数最大値設定レジスタ１３５に格納されている乱数最大値設定データ（例えば「００ＦＦｈ」）により指定される乱数最大値（例えば「２５５」）とを比較し、入力されたカウント値が乱数最大値以下のとき、入力されたカウント値を乱数値記憶回路１３１に出力し、入力されたカウント値が乱数最大値より大きいとき、カウント値更新信号をカウンタ１２１に出力する。   The comparator 122 illustrated in FIG. 4 includes a random number maximum value setting register (RMX) 135 that stores random number maximum value setting data that specifies the maximum value of random R (random number maximum value). The comparator 122 regulates the update range of the count value by the counter 121 according to the random number maximum value setting data stored in the random number maximum value setting register 135. In this embodiment, the random number maximum value (for example, “255”) designated by the count value input from the counter 121 and the random number maximum value setting data (for example, “00FFh”) stored in the random number maximum value setting register 135. When the input count value is less than or equal to the random number maximum value, the input count value is output to the random value storage circuit 131, and when the input count value is greater than the random number maximum value, the count value update signal Is output to the counter 121.

図９は、カウンタ１２１及び比較器１２２におけるカウント値の更新動作の説明図である。なお、図９では、カウント値順列変更回路１２３において更新規則Ａが選択され、乱数最大値を「２５５」と設定した場合を例に説明する。   FIG. 9 is an explanatory diagram of a count value update operation in the counter 121 and the comparator 122. FIG. 9 illustrates an example in which the update rule A is selected in the count value permutation changing circuit 123 and the maximum random number is set to “255”.

入力されるカウント値が「１」から「２５５」までのとき、比較器１２２は、この入力されたカウント値をそのまま乱数値記憶回路１３１に出力する。そして、入力されるカウント値が乱数最大値「２５５」より大きい値「２５６」になると、比較器１２２は、カウンタ１２１にカウント値更新信号を出力してカウント値を「２５７」に更新させる。このような動作を繰り返すことにより、比較器１２２は、入力されるカウント値をカウンタ１２１により「２５６」から「４０９５」まで連続的にカウントアップさせる。そして、カウンタ１２１は、「４０９５」までカウントアップすると、その旨を通知する通知信号をＣＰＵ１０６に出力する。   When the input count value is “1” to “255”, the comparator 122 outputs the input count value to the random value storage circuit 131 as it is. When the input count value becomes a value “256” larger than the random number maximum value “255”, the comparator 122 outputs a count value update signal to the counter 121 to update the count value to “257”. By repeating such an operation, the comparator 122 continuously counts up the input count value from “256” to “4095” by the counter 121. When the counter 121 counts up to “4095”, it outputs a notification signal to that effect to the CPU 106.

この通知信号に応答したＣＰＵ１０６により変更された初期値が乱数最大値「２５５」より大きい場合（例えば「２５６」）、カウンタ１２１は、この変更された初期値のカウント値を比較器１２２に出力し、比較器１２２は、カウンタ１２１にカウント値更新信号を出力してカウント値を更新させる。このような動作を繰り返すことにより、比較器１２２は、入力されるカウント値をカウンタ１２１により「４０９５」まで連続的にカウントアップさせ、カウンタ１２１に通知信号を出力させる。そして、この通知信号に応答したＣＰＵ１０６により、初期値がさらに変更される。このようにして、初期値は、乱数最大値以下の値になるまで変更される。そして、この通知信号に応答したＣＰＵ１０６により変更された初期値が乱数最大値「２５５」以下になった場合（例えば「１５」）、カウンタ１２１は、この変更された初期値のカウント値を比較器１２２に出力し、比較器１２２は、入力されたカウント値をそのまま乱数値記憶回路１３１に出力する。   When the initial value changed by the CPU 106 in response to the notification signal is larger than the random number maximum value “255” (for example, “256”), the counter 121 outputs the count value of the changed initial value to the comparator 122. The comparator 122 outputs a count value update signal to the counter 121 to update the count value. By repeating such an operation, the comparator 122 causes the counter 121 to continuously count up the input count value to “4095” and cause the counter 121 to output a notification signal. Then, the initial value is further changed by the CPU 106 responding to the notification signal. In this way, the initial value is changed until it becomes a value equal to or less than the maximum random number. When the initial value changed by the CPU 106 in response to the notification signal is equal to or less than the random number maximum value “255” (for example, “15”), the counter 121 compares the count value of the changed initial value with a comparator. The comparator 122 outputs the input count value to the random value storage circuit 131 as it is.

上記説明したカウンタ１２１及び比較器１２２における動作により、乱数最大値設定レジスタ１３５に格納されている乱数最大値以下のカウント値のみを乱数値記憶回路１３１に出力することにより、乱数回路１０３は、乱数最大値設定レジスタ１３５に格納した乱数最大値「２５５」を上限としたランダムＲを発生することができる。また、初期値が乱数最大値以下になるまで変更されることにより、乱数値記憶回路１３１には、乱数最大値「２５５」以下の値が、変更された初期値として入力される。   By the operation in the counter 121 and the comparator 122 described above, the random number circuit 103 outputs only the count value less than or equal to the random number maximum value stored in the random number maximum value setting register 135 to the random number value storage circuit 131, It is possible to generate a random R whose upper limit is the random number maximum value “255” stored in the maximum value setting register 135. Further, by changing until the initial value becomes equal to or less than the maximum random value, a value equal to or less than the maximum random value “255” is input to the random value storage circuit 131 as the changed initial value.

図１０は、乱数最大値設定レジスタ１３５の構成例を示すブロック図である。図１０に示すように、乱数最大値設定レジスタ１３５は、１６ビットレジスタであり、その初期値は、「４０９５（＝０ＦＦＦｈ）」に設定されている。乱数最大値設定レジスタ１３５は、ビット０〜ビット１１が書込可能及び読出可能に、ビット１２〜ビット１５が書込不能及び読出不能に構成されている。したがって、乱数最大値設定レジスタ１３５のビット１２〜ビット１５に値を書き込んでも、その値は無効であり、ビット１２〜ビット１５から読み出した値は全て「０（＝００００ｂ）」となる。   FIG. 10 is a block diagram illustrating a configuration example of the random number maximum value setting register 135. As shown in FIG. 10, the random number maximum value setting register 135 is a 16-bit register, and its initial value is set to “4095 (= 0FFFh)”. The random number maximum value setting register 135 is configured so that bits 0 to 11 are writable and readable, and bits 12 to 15 are not writable and readable. Therefore, even if a value is written in bit 12 to bit 15 of the random number maximum value setting register 135, the value is invalid, and all the values read from bit 12 to bit 15 are “0 (= 0000b)”.

また、乱数最大値設定レジスタ１３５に下限値「４」より小さい値を指定する乱数最大値設定データ「００００ｈ」〜「０００３ｈ」が書き込まれた場合、乱数最大値設定レジスタ１３５には、ＣＰＵ１０６により、初期値「４０９５」を指定する乱数最大値設定データ「０ＦＦＦｈ」が格納される。即ち、乱数最大値設定レジスタ１３５に設定可能な乱数最大値は、「４」から「４０９５」までである。なお、ＣＰＵ１０６は、リセットコントローラ１０２により遊技制御用マイクロプロセッサ１００がシステムリセットされるまで、乱数最大値設定データが書き込まれた乱数最大値設定レジスタ１３５を書込不能に制御する。   When random number maximum value setting data “0000h” to “0003h” for designating a value smaller than the lower limit value “4” is written in the random number maximum value setting register 135, the random number maximum value setting register 135 is stored in the random number maximum value setting register 135 by the CPU 106. The random number maximum value setting data “0FFFh” designating the initial value “4095” is stored. That is, the maximum random number values that can be set in the random number maximum value setting register 135 are “4” to “4095”. The CPU 106 controls the random number maximum value setting register 135 in which the random number maximum value setting data is written to be unwritable until the game controller microprocessor 100 is system-reset by the reset controller 102.

図４に示すクロック信号出力回路１２４は、セレクタ１２８と遅延回路１３２に出力するクロック信号の周期（カウント値の更新周期）を指定する周期設定データを格納する周期設定レジスタ（ＲＰＳ）１３７を備える。クロック信号出力回路１２４は、周期設定レジスタ１３７に格納されている周期設定データに基づいて、乱数回路１０３外部のクロック回路１０１から入力される基準クロック信号ＣＬＫを分周して、乱数回路１０３内部で乱数値の発生に用いるクロック信号（乱数発生用クロック信号Ｓ１）を生成し、この生成した乱数発生用クロック信号Ｓ１をセレクタ１２８と遅延回路１３２に出力する。例えば、周期設定レジスタ１３７に書き込まれた周期設定データが「０Ｆｈ（＝１６）」の場合、クロック信号出力回路１２４は、クロック回路１０１から入力される基準クロック信号ＣＬＫを１６分周して乱数発生用クロック信号Ｓ１を生成する。このとき生成された乱数発生用クロック信号Ｓ１の周期は、「システムクロック信号の周期×１２８×１６」となる。   The clock signal output circuit 124 shown in FIG. 4 includes a cycle setting register (RPS) 137 that stores cycle setting data that specifies the cycle of the clock signal output to the selector 128 and the delay circuit 132 (count value update cycle). The clock signal output circuit 124 divides the reference clock signal CLK input from the clock circuit 101 outside the random number circuit 103 based on the period setting data stored in the period setting register 137, A clock signal (random number generation clock signal S1) used for generating a random number value is generated, and the generated random number generation clock signal S1 is output to the selector 128 and the delay circuit 132. For example, when the cycle setting data written in the cycle setting register 137 is “0Fh (= 16)”, the clock signal output circuit 124 divides the reference clock signal CLK input from the clock circuit 101 by 16 to generate a random number. A clock signal S1 is generated. The cycle of the random number generation clock signal S1 generated at this time is “system clock signal cycle × 128 × 16”.

図１１は、周期設定レジスタ１３７の構成例を示すブロック図である。図１１に示すように、周期設定レジスタ１３７は、書込可能及び読出可能な８ビットレジスタであり、その初期値は、「２５６（＝ＦＦｈ）」に設定されている。   FIG. 11 is a block diagram illustrating a configuration example of the period setting register 137. As shown in FIG. 11, the period setting register 137 is a writable and readable 8-bit register, and its initial value is set to “256 (= FFh)”.

また、周期設定レジスタ１３７に下限値「システムクロック信号の周期×１２８×７」より小さい値を指定する周期設定データ「００ｈ〜０６ｈ」が書き込まれた場合、ＣＰＵ１０６は、周期設定レジスタ１３７に下限値「システムクロック信号の周期×１２８×７」を指定する周期設定データ「０７ｈ」を格納する。即ち、周期設定レジスタ１３７に設定可能な周期は、「システムクロック信号の周期×１２８×７」から「システムクロック信号の周期×１２８×２５６」までである。なお、ＣＰＵ１０６は、リセットコントローラ１０２により遊技制御用マイクロプロセッサ１００がシステムリセットされるまで、周期設定データが書き込まれた周期設定レジスタ１３７を書込不能に制御する。   When the cycle setting data “00h to 06h” designating a value smaller than the lower limit value “system clock signal cycle × 128 × 7” is written in the cycle setting register 137, the CPU 106 stores the lower limit value in the cycle setting register 137. Cycle setting data “07h” for designating “cycle of system clock signal × 128 × 7” is stored. That is, the period that can be set in the period setting register 137 is from “system clock signal period × 128 × 7” to “system clock signal period × 128 × 256”. The CPU 106 controls the period setting register 137 in which the period setting data is written to be unwritable until the game controller microprocessor 100 is system reset by the reset controller 102.

図４に示すカウント値更新信号出力回路１２５は、カウント値の更新を要求するカウント値更新データ「０１ｈ」を格納するカウント値更新レジスタ（ＲＧＮ）１３８を備える。カウント値更新信号出力回路１２５は、カウント値更新レジスタ１３８にカウント値更新データ「０１ｈ」が書き込まれたことに応答して、カウント値更新信号Ｓ３をセレクタ１２８に出力する。   The count value update signal output circuit 125 shown in FIG. 4 includes a count value update register (RGN) 138 that stores count value update data “01h” for requesting update of the count value. In response to the count value update data “01h” being written in the count value update register 138, the count value update signal output circuit 125 outputs the count value update signal S3 to the selector 128.

図１２は、カウント値更新レジスタ１３８の構成例を示すブロック図である。図１２に示すように、カウント値更新レジスタ１３８は、読出不能な８ビットレジスタであり、ビット０のみが書込可能に構成され、ビット１〜ビット７に値を書き込んでも、その値は無効である。   FIG. 12 is a block diagram illustrating a configuration example of the count value update register 138. As shown in FIG. 12, the count value update register 138 is an 8-bit register that cannot be read. Only the bit 0 is writable, and even if a value is written to the bits 1 to 7, the value is invalid. is there.

図４に示す乱数値読取信号出力回路１２６は、乱数値記憶回路１３１へのカウント値の取込を要求する乱数値取込データ「０１ｈ」を格納する乱数値取込レジスタ（ＲＬＴ）１３９を備える。乱数値読取信号出力回路１２６は、乱数値取込レジスタ１３９に乱数値取込データ「０１ｈ」が書き込まれたことに応答して、乱数値読取信号をラッチ信号生成回路１３３に出力する。   The random value read signal output circuit 126 shown in FIG. 4 includes a random value acquisition register (RLT) 139 that stores random value acquisition data “01h” for requesting acquisition of the count value to the random value storage circuit 131. . The random value read signal output circuit 126 outputs a random value read signal to the latch signal generation circuit 133 in response to the random value fetch data “01h” being written in the random value fetch register 139.

図１３は、乱数値取込レジスタ１３９の構成例を示すブロック図である。図１３に示すように、乱数値取込レジスタ１３９は、読出不能な８ビットレジスタであり、ビット０のみが書込可能に構成され、ビット１〜ビット７に値を書き込んでも、その値は無効である。   FIG. 13 is a block diagram illustrating a configuration example of the random value acquisition register 139. As shown in FIG. 13, the random value fetch register 139 is an unreadable 8-bit register and is configured so that only bit 0 can be written. Even if a value is written in bits 1 to 7, the value is invalid. It is.

図４に示す乱数更新方式選択信号出力回路１２７は、ランダムＲの値を更新する方式である第１及び第２の乱数更新方式のうちから選択された乱数更新方式を指定する乱数更新方式選択データを格納する乱数更新方式選択レジスタ（ＲＴＳ）１４０を備える。乱数更新方式選択信号出力回路１２７は、乱数更新方式選択レジスタ１４０に乱数更新方式選択データが書き込まれたことに応答して、この書き込まれた乱数更新方式選択データにより指定される乱数更新方式に対応する乱数更新方式選択信号をセレクタ１２８とラッチ信号生成回路１３３に出力する。   The random number update method selection signal output circuit 127 shown in FIG. 4 is a random number update method selection data that designates a random number update method selected from the first and second random number update methods that are methods for updating the value of the random R. Random number update method selection register (RTS) 140 is stored. The random number update method selection signal output circuit 127 responds to the fact that the random number update method selection data is written in the random number update method selection register 140 and corresponds to the random number update method specified by the written random number update method selection data. The random number update method selection signal to be output is output to the selector 128 and the latch signal generation circuit 133.

図１４（Ａ）は、乱数更新方式選択レジスタ１４０の構成例を示すブロック図である。図１４（Ａ）に示すように、乱数更新方式選択レジスタ１４０は、８ビットレジスタであり、その初期値は、「００ｈ」に設定されている。乱数更新方式選択レジスタ１４０は、ビット０〜ビット１が書込可能及び読出可能に、ビット２〜ビット７が書込不能及び読出不能に構成されている。したがって、乱数更新方式選択レジスタ１４０のビット２〜ビット７に値を書き込んでも、その値は無効であり、ビット２〜ビット７から読み出した値は全て「０（＝００００００ｂ）」となる。   FIG. 14A is a block diagram illustrating a configuration example of the random number update method selection register 140. As shown in FIG. 14A, the random number update method selection register 140 is an 8-bit register, and its initial value is set to “00h”. The random number update method selection register 140 is configured so that bits 0 to 1 are writable and readable, and bits 2 to 7 are not writable and readable. Therefore, even if a value is written in bits 2 to 7 of the random number update method selection register 140, the value is invalid, and all values read from bits 2 to 7 are “0 (= 000000b)”.

図１４（Ｂ）は、乱数更新方式選択レジスタ１４０に書き込まれる乱数更新方式選択データの一例の説明図である。図１４（Ｂ）に示すように、乱数更新方式選択データは、２ビットのデータから構成され、「０１ｂ」は、第１の乱数更新方式を指定するデータであり、「１０ｂ」は、第２の乱数更新方式を指定するデータである。乱数更新方式選択データ「００ｂ」又は「１１ｂ」が乱数更新方式選択レジスタ１４０に書き込まれた場合、乱数回路１０３は起動不能となる。   FIG. 14B is an explanatory diagram of an example of random number update method selection data written to the random number update method selection register 140. As shown in FIG. 14B, the random number update method selection data is composed of 2-bit data, “01b” is data specifying the first random number update method, and “10b” is the second This data specifies the random number update method. When the random number update method selection data “00b” or “11b” is written in the random number update method selection register 140, the random number circuit 103 cannot be activated.

図４に示すセレクタ１２８は、乱数更新方式選択信号出力回路１２７から第１の乱数更新方式に対応する乱数更新方式選択信号（第１の乱数更新方式選択信号）が入力されたとき、カウント値更新信号出力回路１２５から出力されるカウント値更新信号Ｓ３を選択してカウンタ１２１に出力する。一方、セレクタ１２８は、乱数更新方式選択信号出力回路１２７から第２の乱数更新方式に対応する乱数更新方式選択信号（第２の乱数更新方式選択信号）が入力されたとき、クロック信号出力回路１２４から出力される乱数発生用クロック信号Ｓ１を選択してカウンタ１２１に出力する。なお、セレクタ１２８は、乱数更新方式選択信号出力回路１２７から第１の更新方式選択信号が入力されたとき、カウント値更新信号出力回路１２５から出力されるカウント値更新信号Ｓ３に応答して、クロック信号出力回路１２４から出力される乱数発生用クロック信号Ｓ１に同期した数値データの更新を指示する数値更新指示信号を、カウンタ１２１に出力してもよい。   When the random number update method selection signal output circuit 127 receives a random number update method selection signal (first random number update method selection signal) corresponding to the first random number update method, the selector 128 shown in FIG. The count value update signal S3 output from the signal output circuit 125 is selected and output to the counter 121. On the other hand, when the random number update method selection signal (second random number update method selection signal) corresponding to the second random number update method is input from the random number update method selection signal output circuit 127, the selector 128 receives the clock signal output circuit 124. The random number generation clock signal S1 output from the above is selected and output to the counter 121. Note that the selector 128 receives a clock signal in response to the count value update signal S3 output from the count value update signal output circuit 125 when the first update method selection signal is input from the random number update method selection signal output circuit 127. A numerical value update instruction signal for instructing update of numerical data synchronized with the random number generating clock signal S 1 output from the signal output circuit 124 may be output to the counter 121.

乱数回路起動信号出力回路１３０は、乱数回路１０３の起動を要求する乱数回路起動データ「８０ｈ」を格納する乱数回路起動レジスタ（ＲＳＴ）１４１を備える。乱数回路起動信号出力回路１３０は、乱数回路起動レジスタ１４１に乱数回路起動データ「８０ｈ」が書き込まれたことに応答して、所定の乱数回路起動信号を出力し、カウンタ１２１とクロック信号出力回路１２４とをオンして、カウンタ１２１によるカウント値の更新動作とクロック信号出力回路１２４による内部クロック信号の出力動作とを開始させることにより、乱数回路１０３を起動させる。   The random number circuit activation signal output circuit 130 includes a random number circuit activation register (RST) 141 that stores random number circuit activation data “80h” for requesting activation of the random number circuit 103. The random number circuit activation signal output circuit 130 outputs a predetermined random number circuit activation signal in response to the random number circuit activation data “80h” being written in the random number circuit activation register 141, and the counter 121 and the clock signal output circuit 124. And the random number circuit 103 is activated by starting the update operation of the count value by the counter 121 and the output operation of the internal clock signal by the clock signal output circuit 124.

図１５は、乱数回路起動レジスタ１４１の構成例を示すブロック図である。図１５に示すように、乱数回路起動レジスタ１４１は、８ビットレジスタであり、その初期値は、「００ｈ」に設定されている。乱数回路起動レジスタ１４１は、ビット７のみが読出可能及び読出可能に構成され、ビット０〜ビット６に値を書き込んでも、その値は無効であり、ビット０〜ビット６から読み出した値は全て「０（＝００００ｂ）」となる。   FIG. 15 is a block diagram illustrating a configuration example of the random number circuit activation register 141. As shown in FIG. 15, the random number circuit activation register 141 is an 8-bit register, and its initial value is set to “00h”. The random number circuit starting register 141 is configured so that only bit 7 can be read and read. Even if a value is written in bits 0 to 6, the value is invalid, and all the values read from bit 0 to bit 6 are “ 0 (= 0000b) ".

図４に示す乱数値記憶回路１３１は、例えば８ビットレジスタであり、後述するステップＳ１４２の入賞処理において抽出されるランダムＲの値を格納する。乱数値記憶回路１３１は、ラッチ信号生成回路１３３から出力されるラッチ信号ＳＬに応答して、カウンタ１２１から比較器１２２を介して出力されるカウント値ＣをランダムＲの値として格納することにより、ランダムＲの値を更新する。   The random value storage circuit 131 shown in FIG. 4 is an 8-bit register, for example, and stores a random R value extracted in a winning process in step S142 described later. In response to the latch signal SL output from the latch signal generation circuit 133, the random value storage circuit 131 stores the count value C output from the counter 121 via the comparator 122 as a random R value. Update the value of random R.

図１６は、乱数値記憶回路１３１の一構成例を示す回路図である。乱数値記憶回路１３１は、図１６に示すように、２個のＡＮＤ回路２０１，２０３と、２個のＮＯＴ回路２０２，２０４と、８個のフリップフロップ回路２１１〜２１８と、８個のＯＲ回路２２１〜２２８と、から構成されている。   FIG. 16 is a circuit diagram showing a configuration example of the random value storage circuit 131. As shown in FIG. 16, the random value storage circuit 131 includes two AND circuits 201 and 203, two NOT circuits 202 and 204, eight flip-flop circuits 211 to 218, and eight OR circuits. 221 to 228.

ＡＮＤ回路２０１の入力端子は、ラッチ信号生成回路１３３の出力端子とＮＯＴ回路２０４の出力端子とに接続され、出力端子は、ＮＯＴ回路２０２の入力端子とフリップフロップ回路２１１〜２１８のクロック端子Ｃｌｋ１〜Ｃｌｋ８とに接続されている。ＮＯＴ回路２０２の入力端子は、ＡＮＤ回路２０１の出力端子に接続され、出力端子は、ＡＮＤ回路２０３の一方の入力端子に接続されている。   The input terminal of the AND circuit 201 is connected to the output terminal of the latch signal generation circuit 133 and the output terminal of the NOT circuit 204, and the output terminals are the input terminal of the NOT circuit 202 and the clock terminals Clk1 to Clk1 of the flip-flop circuits 211 to 218. It is connected to Clk8. The input terminal of the NOT circuit 202 is connected to the output terminal of the AND circuit 201, and the output terminal is connected to one input terminal of the AND circuit 203.

ＡＮＤ回路２０３の入力端子は、ＮＯＴ回路２０２の出力端子と遊技制御用マイクロプロセッサ１００に内蔵されたＣＰＵ１０６とに接続され、出力端子は、ＮＯＴ回路２０４の入力端子に接続されている。ＮＯＴ回路２０４の入力端子は、ＡＮＤ回路２０３の出力端子に接続され、出力端子は、ＡＮＤ回路２０１の一方の入力端子とＯＲ回路２２１〜２２８の各々の一方の入力端子とに接続されている。   The input terminal of the AND circuit 203 is connected to the output terminal of the NOT circuit 202 and the CPU 106 built in the game control microprocessor 100, and the output terminal is connected to the input terminal of the NOT circuit 204. An input terminal of the NOT circuit 204 is connected to an output terminal of the AND circuit 203, and an output terminal is connected to one input terminal of the AND circuit 201 and one input terminal of each of the OR circuits 221 to 228.

フリップフロップ回路２１１〜２１８の入力端子Ｄ１〜Ｄ８は、比較器１２２の出力端子に接続されている。フリップフロップ回路２１１〜２１８のクロック端子Ｃｌｋ１〜Ｃｌｋ８は、ＡＮＤ回路２０１の出力端子に接続され、出力端子Ｑ１〜Ｑ８は、ＯＲ回路２２１〜２２８の各々の他方の入力端子に接続されている。   Input terminals D1 to D8 of the flip-flop circuits 211 to 218 are connected to an output terminal of the comparator 122. The clock terminals Clk1 to Clk8 of the flip-flop circuits 211 to 218 are connected to the output terminal of the AND circuit 201, and the output terminals Q1 to Q8 are connected to the other input terminals of the OR circuits 221 to 228, respectively.

ＯＲ回路２２１〜２２８の入力端子は、ＮＯＴ回路２０４の出力端子とフリップフロップ回路２１１〜２１８の出力端子とに接続され、出力端子は、遊技制御用マイクロプロセッサ１００に内蔵されたＣＰＵ１０６に接続されている。   The input terminals of the OR circuits 221 to 228 are connected to the output terminal of the NOT circuit 204 and the output terminals of the flip-flop circuits 211 to 218, and the output terminal is connected to the CPU 106 built in the game control microprocessor 100. Yes.

上記構成を備える乱数値記憶回路１３１の動作を図１７に示すタイミングチャートを参照して説明する。   The operation of the random value storage circuit 131 having the above configuration will be described with reference to a timing chart shown in FIG.

遊技制御用マイクロプロセッサ１００に内蔵されたＣＰＵ１０６から出力制御信号ＳＣ（ハイレベルの信号）が入力されていない場合に（ＡＮＤ回路２０３の一方の入力がローレベルの場合に）、ラッチ信号生成回路１３３からラッチ信号ＳＬが入力されると（図１７に示す例では、タイミングＴ１，Ｔ２，Ｔ７のとき）、ＡＮＤ回路２０１の入力は、共にハイレベルとなり、その出力端子から出力される信号ＳＲは、ハイレベルとなる。そして、ＡＮＤ回路２０１から出力された信号ＳＲは、フリップフロップ回路２１１〜２１８のクロック端子Ｃｌｋ１〜Ｃｌｋ８に入力される。   When the output control signal SC (high level signal) is not input from the CPU 106 built in the gaming control microprocessor 100 (when one input of the AND circuit 203 is low level), the latch signal generation circuit 133 When the latch signal SL is input from (when the timing T1, T2, T7 in the example shown in FIG. 17), the inputs of the AND circuit 201 are both high level, and the signal SR output from the output terminal is Become high level. The signal SR output from the AND circuit 201 is input to the clock terminals Clk1 to Clk8 of the flip-flop circuits 211 to 218.

フリップフロップ回路２１１〜２１８は、クロック端子Ｃｌｋ１〜Ｃｌｋ８から入力される信号ＳＲの立ち上がりエッヂに応答して、比較器１２２から入力端子Ｄ１〜Ｄ８を介して入力されるカウント値ＣのビットデータＣ１〜Ｃ８を乱数値のビットデータＲ１〜Ｒ８としてラッチして記憶し、記憶したランダムＲのビットデータＲ１〜Ｒ８を出力端子Ｑ１〜Ｑ８から出力する。   The flip-flop circuits 211 to 218 respond to the rising edges of the signal SR input from the clock terminals Clk1 to Clk8, and receive bit data C1 to the count value C input from the comparator 122 via the input terminals D1 to D8. C8 is latched and stored as bit data R1 to R8 of random values, and the stored random R bit data R1 to R8 is output from the output terminals Q1 to Q8.

出力制御信号ＳＣが入力されていない場合（図１７に示す例では、タイミングＴ３までの期間、タイミングＴ６以降の期間）、ＡＮＤ回路２０３の一方の入力がローレベルとなるため、その出力端子から出力される信号ＳＧは、ローレベルとなる。信号ＳＧは、ＮＯＴ回路２０４において反転され、ＯＲ回路２２１〜２２８の一方の入力端子には、ハイレベルの信号が入力される。   When the output control signal SC is not input (in the example shown in FIG. 17, in the period up to the timing T3 and in the period after the timing T6), one input of the AND circuit 203 is at the low level, so that the output is output from the output terminal. The signal SG to be output becomes a low level. The signal SG is inverted in the NOT circuit 204, and a high level signal is input to one input terminal of the OR circuits 221 to 228.

このようにＯＲ回路２２１〜２２８の一方の入力がハイレベルとなるため、他方の入力端子に入力される信号がハイレベルであるかローレベルであるかに関わらず、即ち、入力されるランダムＲのビットデータＲ１〜Ｒ８の値が「０」であるか「１」であるかに関わらず、ＯＲ回路２２１〜２２８から出力される信号ＳＯ１〜ＳＯ８は、全てハイレベル（「１」）となる。これにより、乱数値記憶回路１３１から出力される値は、常に「２５５（＝１１１１１１１１ｂ）」となるため、乱数値記憶回路１３１からランダムＲを読み出すことはできなくなる。即ち、出力制御信号ＳＣが入力されていない場合、乱数値記憶回路１３１は、読出不能（ディセイブル）状態となる。   Since one input of the OR circuits 221 to 228 becomes high level in this way, regardless of whether the signal input to the other input terminal is high level or low level, that is, the input random R Regardless of whether the values of the bit data R1 to R8 are “0” or “1”, the signals SO1 to SO8 output from the OR circuits 221 to 228 are all at a high level (“1”). . As a result, the value output from the random value storage circuit 131 is always “255 (= 11111111b)”, and the random R cannot be read from the random value storage circuit 131. That is, when the output control signal SC is not input, the random value storage circuit 131 is in a non-readable (disabled) state.

そして、ラッチ信号生成回路１３３からラッチ信号ＳＬが入力されていないときに、ＣＰＵ１０６から出力制御信号ＳＣが入力されると（図１７に示す例では、タイミングＴ４からタイミングＴ６までの期間）、ＡＮＤ回路２０３の入力が共にハイレベルとなるため、その出力端子から出力される信号ＳＧは、ハイレベルとなる。信号ＳＧは、ＮＯＴ回路２０４において反転され、ＯＲ回路２２１〜２２８の一方の入力端子には、ローレベルの信号が入力される。   When the latch signal SL is not input from the latch signal generation circuit 133 and the output control signal SC is input from the CPU 106 (in the example shown in FIG. 17, the period from the timing T4 to the timing T6), the AND circuit Since both inputs 203 are at a high level, the signal SG output from the output terminal is at a high level. The signal SG is inverted in the NOT circuit 204, and a low level signal is input to one input terminals of the OR circuits 221 to 228.

このようにＯＲ回路２２１〜２２８の一方の入力がローレベルとなるため、他方の入力端子に入力される信号がハイレベルのときは、その出力端子からハイレベルの信号が出力され、ローレベルのときは、ローレベルの信号が出力される。即ち、ＯＲ回路２２１〜２２８の他方の入力端子に入力されるランダムＲのビットデータＲ１〜Ｒ８の値は、ＯＲ回路２２１〜２２８の出力端子からそのまま（ビットデータＲ１〜Ｒ８の値が「１」のときは「１」が、「０」のときは「０」）出力される。これにより、乱数値記憶回路１３１からのランダムＲの読出が可能となる。即ち、出力制御信号ＳＣが入力されている場合、乱数値記憶回路１３１は、読出可能（イネイブル）状態となる。   Since one input of the OR circuits 221 to 228 is at a low level in this way, when a signal input to the other input terminal is at a high level, a high level signal is output from the output terminal, and a low level signal is output. When a low level signal is output. That is, the values of the random R bit data R1 to R8 input to the other input terminals of the OR circuits 221 to 228 are directly output from the output terminals of the OR circuits 221 to 228 (the values of the bit data R1 to R8 are “1”). "1" and "0" when "0") are output. Thereby, the random R can be read from the random value storage circuit 131. That is, when the output control signal SC is input, the random value storage circuit 131 is in a readable (enable) state.

但し、ＣＰＵ１０６から出力制御信号ＳＣが入力される前に、ラッチ信号生成回路１３３からラッチ信号ＳＬが入力されている場合、ＡＮＤ回路２０３の一方の入力がローレベルとなるため、その後、ラッチ信号ＳＬが入力されている状態のままで、出力制御信号ＳＣが入力されても（図１７に示す例では、タイミングＴ３からタイミングＴ４の期間）、その出力端子から出力される信号ＳＧは、ローレベルのままとなる。そして、信号ＳＧは、ＮＯＴ回路２０４において反転され、ＯＲ回路２２１〜２２８の一方の入力端子には、ハイレベルの信号が入力される。   However, when the latch signal SL is input from the latch signal generation circuit 133 before the output control signal SC is input from the CPU 106, one input of the AND circuit 203 is at a low level. Even when the output control signal SC is input (in the example shown in FIG. 17, the period from the timing T3 to the timing T4), the signal SG output from the output terminal is low level. Will remain. The signal SG is inverted in the NOT circuit 204, and a high level signal is input to one of the input terminals of the OR circuits 221 to 228.

このようにＯＲ回路２２１〜２２８の一方の入力がハイレベルとなるため、他方の入力端子に入力される信号がハイレベルであるかローレベルであるかに関わらず、ＯＲ回路２２１〜２２８から出力される信号ＳＯ１〜ＳＯ８は、全てハイレベルとなり、出力制御信号ＳＣが入力されているにも関わらず、乱数値記憶回路１３１からランダムＲを読み出すことができない状態のままとなる。即ち、ラッチ信号ＳＬが入力されているとき、乱数値記憶回路１３１は、出力制御信号ＳＣに対して受信不能状態となる。   Thus, since one input of the OR circuits 221 to 228 is at a high level, the output from the OR circuits 221 to 228 is output regardless of whether the signal input to the other input terminal is at a high level or a low level. The signals SO1 to SO8 are all at a high level and remain in a state where the random R cannot be read from the random value storage circuit 131 in spite of the input of the output control signal SC. That is, when the latch signal SL is input, the random value storage circuit 131 becomes incapable of receiving the output control signal SC.

また、ラッチ信号生成回路１３３からラッチ信号ＳＬが入力される前に、ＣＰＵ１０６から出力制御信号ＳＣが入力されている場合、ＡＮＤ回路２０１の一方の入力がローレベルとなるため、その後、出力制御信号ＳＣが入力されているままの状態で、ラッチ信号ＳＬが入力されても（図１７に示す例では、タイミングＴ５）、その出力端子から出力される信号ＳＲは、ローレベルのままとなる。このため、フリップフロップ回路２１１〜２１８のクロック端子Ｃｌｋ１〜Ｃｌｋ８に入力される信号ＳＲは、ローレベルからハイレベルに立ち上がらず、フリップフロップ回路２１１〜２１８に格納されているランダムＲのビットデータＲ１〜Ｒ８は、ラッチ信号ＳＬが入力されているにも関わらず、更新されない。即ち、出力制御信号ＳＣが入力されているとき、乱数値記憶回路１３１は、ラッチ信号ＳＬに対して受信不能状態となる。   When the output control signal SC is input from the CPU 106 before the latch signal SL is input from the latch signal generation circuit 133, one input of the AND circuit 201 is at a low level. Even if the latch signal SL is input while SC is being input (timing T5 in the example shown in FIG. 17), the signal SR output from the output terminal remains at the low level. For this reason, the signal SR input to the clock terminals Clk1 to Clk8 of the flip-flop circuits 211 to 218 does not rise from the low level to the high level, and the random R bit data R1 to R1 stored in the flip-flop circuits 211 to 218 R8 is not updated despite the latch signal SL being input. That is, when the output control signal SC is input, the random value storage circuit 131 becomes incapable of receiving the latch signal SL.

図４に示す遅延回路１３２は、クロック信号出力回路１２４から入力された乱数発生用クロック信号Ｓ１を、この乱数発生用クロック信号Ｓ１の周期の整数倍の期間とは異なる期間だけ遅延させて、遅延クロック信号Ｓ２を生成する。遅延回路１３２は、生成した遅延クロック信号Ｓ２をラッチ信号生成回路１３３に出力する。   The delay circuit 132 shown in FIG. 4 delays the random number generation clock signal S1 input from the clock signal output circuit 124 by a period different from a period that is an integral multiple of the period of the random number generation clock signal S1. A clock signal S2 is generated. The delay circuit 132 outputs the generated delayed clock signal S2 to the latch signal generation circuit 133.

ラッチ信号生成回路１３３は、セレクタ及びフリップフロップ回路等を用いて構成され、乱数値読取信号出力回路１２６からの乱数値読取信号と遅延回路１３２からの遅延クロック信号Ｓ２とを入力し、乱数更新方式選択信号出力回路１２７からの乱数更新方式選択信号によって指定された乱数値更新方式に応じて、ラッチ信号ＳＬを出力する。すなわち、ラッチ信号生成回路１３３は、乱数更新方式選択信号出力回路１２７から第１の乱数更新方式選択信号が入力されたとき、遅延回路１３２から出力される遅延クロック信号Ｓ２を選択し、ラッチ信号ＳＬとして乱数値記憶回路１３１に出力する。一方、ラッチ信号生成回路１３３は、乱数更新方式選択信号出力回路１２７から第２の乱数更新方式選択信号が入力されたとき、乱数値読取信号出力回路１２６から出力される乱数値読取信号を、遅延回路１３２から出力される遅延クロック信号Ｓ２の立ち上がりエッヂに同期させて、ラッチ信号ＳＬとして乱数値記憶回路１３１に出力する。   The latch signal generation circuit 133 is configured using a selector, a flip-flop circuit, and the like, and receives the random number read signal from the random value read signal output circuit 126 and the delayed clock signal S2 from the delay circuit 132, and receives a random number update method. The latch signal SL is output in accordance with the random value update method designated by the random number update method selection signal from the selection signal output circuit 127. That is, when the first random number update method selection signal output circuit 127 receives the first random number update method selection signal output circuit 127, the latch signal generation circuit 133 selects the delay clock signal S2 output from the delay circuit 132, and the latch signal SL. Is output to the random value storage circuit 131. On the other hand, the latch signal generation circuit 133 delays the random value read signal output from the random value read signal output circuit 126 when the second random number update method selection signal is input from the random number update method selection signal output circuit 127. In synchronization with the rising edge of the delayed clock signal S2 output from the circuit 132, it is output to the random value storage circuit 131 as a latch signal SL.

タイマ回路１３４は、始動入賞口スイッチ７０から始動入賞信号ＳＳが入力されている時間を計測し、計測した時間が所定の時間（例えば３ミリ秒）になったとき、乱数値読取信号出力回路１２６の乱数値取込レジスタ１３９に乱数値取込データ「０１ｈ」を書き込む。例えば、タイマ回路１３４は、ハイレベルの信号が入力されたことに応答して起動するアップカウンタ又はダウンカウンタによって構成され、入力がハイレベルとなっている間、クロック回路１０１から順次入力される基準クロック信号ＣＬＫをアップカウント又はダウンカウントする。そして、アップカウント又はダウンカウントしたカウント値が３ミリ秒に対応する値となったとき、入力された信号が始動入賞信号ＳＳであると判断して、始動入賞信号ＳＳに対応した乱数値取込データ「０１ｈ」を乱数値取込レジスタ１３９に書き込む。   The timer circuit 134 measures the time during which the start winning signal SS is input from the start winning opening switch 70, and when the measured time reaches a predetermined time (for example, 3 milliseconds), the random value read signal output circuit 126 The random value fetch data “01h” is written in the random number fetch register 139. For example, the timer circuit 134 is configured by an up counter or a down counter that starts in response to the input of a high level signal, and a reference that is sequentially input from the clock circuit 101 while the input is at a high level. The clock signal CLK is counted up or down. When the count value obtained by counting up or down reaches a value corresponding to 3 milliseconds, it is determined that the input signal is the start winning signal SS, and the random number value corresponding to the start winning signal SS is fetched. The data “01h” is written into the random value fetch register 139.

図１８は、図３に示す遊技制御用マイクロプロセッサ１００におけるアドレスマップの一例を示す図である。図１８に示すように、００００ｈ番地〜１ＦＦＦｈ番地の領域は、ＲＯＭ１０４に割り当てられ、７Ｅ００ｈ番地〜７ＦＦＦｈ番地の領域は、ＲＡＭ１０５に割り当てられ、ＦＤ００ｈ番地〜ＦＥ００ｈ番地の領域は、乱数最大値設定レジスタ１３５等の内蔵レジスタに割り当てられている。   FIG. 18 is a diagram showing an example of an address map in the game control microprocessor 100 shown in FIG. As shown in FIG. 18, the area from address 0000h to 1FFFh is allocated to the ROM 104, the area from address 7E00h to 7FFFh is allocated to the RAM 105, and the area from address FD00h to address FE00h is the random number maximum value setting register 135. Etc. are assigned to built-in registers.

ＲＯＭ１０４における００００ｈ番地〜１Ｆ７Ｆｈ番地の領域のユーザプログラムエリアには、ユーザにより予め作成されたプログラム（ユーザプログラム）１５０が記憶され、１Ｆ８０ｈ番地〜１ＦＦＦｈ番地の領域のユーザプログラム管理エリアには、ＣＰＵ１０６がユーザプログラム１５０を実行するために必要となるデータ（ユーザプログラム実行データ）が記憶されている。また、ＲＡＭ１０５における７Ｅ００ｈ番地〜７ＥＦＦｈ番地の領域は、使用されておらず、７ＥＦＦｈ番地〜７ＦＦＦｈ番地は、ワークエリアとして使用されている。   A program (user program) 150 created in advance by the user is stored in the user program area in the area from 0000h to 1F7Fh in the ROM 104. In the user program management area in the area from 1F80h to 1FFFh, the CPU 106 is the user. Data necessary for executing the program 150 (user program execution data) is stored. Further, the area from 7E00h to 7EFFh in the RAM 105 is not used, and the 7EFFh to 7FFFh addresses are used as work areas.

図１９は、図１８に示すユーザプログラム管理エリアにおけるアドレスマップの一例を示す図である。図１９に示すように、１Ｆ９７ｈ番地の領域には、初期値を変更させる方式である第１，第２及び第３の初期値変更方式のうちからユーザが選択した初期値変更方式を指定する初期値変更方式設定データが記憶されている。１Ｆ９８ｈ番地の領域には、ＲＡＭ１０５に割り当てられた７ＥＦＦｈ番地〜７ＦＦＦｈ番地のうちから、ユーザにより予め指定されたＲＡＭ１０５における番地（指定ＲＡＭ番地）を特定するＲＡＭ番地データが下位の値として記憶されている。１Ｆ９９ｈ番地の領域には、指定ＲＡＭ番地の次の番地のＲＡＭ番地データが上位の値として記憶されている。   FIG. 19 is a diagram showing an example of an address map in the user program management area shown in FIG. As shown in FIG. 19, in the area of address 1F97h, an initial value change method selected by the user from the first, second, and third initial value change methods, which are methods for changing the initial value, is designated. Value change method setting data is stored. In the area of address 1F98h, RAM address data for specifying an address in RAM 105 (designated RAM address) designated in advance by the user from among addresses 7EFFh to 7FFFh assigned to RAM 105 is stored as a lower value. . In the area of address 1F99h, the RAM address data at the address next to the designated RAM address is stored as a higher value.

図２０は、ユーザにより選択される初期値変更方式設定データの一例の説明図である。図２０に示すように、初期値変更データは、８ビットのデータから構成され、「００ｈ」は、初期値を変更しないことを指定するデータであり、「０１ｈ」は、第１の初期値変更方式を指定するデータである。また、「０２ｈ」は、第２の初期値変更方式を指定するデータであり、「０３ｈ」は、第３の初期値変更方式を指定するデータである。   FIG. 20 is an explanatory diagram of an example of initial value change method setting data selected by the user. As shown in FIG. 20, the initial value change data is composed of 8-bit data, “00h” is data specifying that the initial value is not changed, and “01h” is the first initial value change. This data specifies the method. “02h” is data specifying the second initial value changing method, and “03h” is data specifying the third initial value changing method.

図２１は、ユーザプログラム１５０の構成例を示す図である。この実施の形態において、ユーザプログラム１５０は、図２１に示すように、複数種類のプログラムモジュールから構成される乱数回路設定プログラム１５１と、表示結果決定プログラム１５２と、初期値変更プログラム１５３と、カウント値順列変更プログラム１５４と、乱数値更新プログラム１５５と、を含んで構成されている。   FIG. 21 is a diagram illustrating a configuration example of the user program 150. In this embodiment, as shown in FIG. 21, the user program 150 includes a random number circuit setting program 151 composed of a plurality of types of program modules, a display result determination program 152, an initial value change program 153, a count value, A permutation change program 154 and a random value update program 155 are included.

乱数回路設定プログラム１５１は、乱数回路１０３にランダムＲの値を更新するための設定を行う乱数回路設定処理を実行するためのプログラムであり、ＣＰＵ１０６は、この乱数回路設定プログラム１５１を実行することにより、乱数回路設定手段として機能する。   The random number circuit setting program 151 is a program for executing a random number circuit setting process for setting the random number circuit 103 to update the random R value. The CPU 106 executes the random number circuit setting program 151 by executing the random number circuit setting program 151. , Function as random number circuit setting means.

図２２は、乱数回路設定プログラム１５１の構成例を示す図である。図２２に示すように、乱数回路設定プログラム１５１は、前述した複数種類のプログラムモジュールとして、乱数最大値設定モジュール１５１ａと、乱数更新方式選択モジュール１５１ｂと、周期設定モジュール１５１ｃと、乱数回路起動モジュール１５１ｄと、を含んで構成されている。   FIG. 22 is a diagram illustrating a configuration example of the random number circuit setting program 151. As shown in FIG. 22, the random number circuit setting program 151 includes a random number maximum value setting module 151a, a random number update method selection module 151b, a cycle setting module 151c, and a random number circuit activation module 151d as the above-described plural types of program modules. And.

乱数最大値設定モジュール１５１ａは、ユーザにより予め設定されたランダムＲの最大値を乱数回路１０３に設定するためのプログラムモジュールである。ＣＰＵ１０６は、この乱数最大値設定モジュール１５１ａを実行して、ユーザにより予め設定されたランダムＲの最大値を指定する乱数最大値設定データを書き込むことにより、この予め設定されたランダムＲの最大値を乱数回路１０３に設定する。例えば、ユーザにより予め設定されたランダムＲの最大値が「２５５」の場合、ＣＰＵ１０６は、乱数最大値設定レジスタ１３５に乱数最大値設定データ「００ＦＦｈ」を書き込んで、ランダムＲの最大値「２５５」を乱数回路１０３に設定する。   The random number maximum value setting module 151 a is a program module for setting a random R maximum value preset by the user in the random number circuit 103. The CPU 106 executes the random number maximum value setting module 151a and writes the random number maximum value setting data designating the maximum value of the random R preset by the user, thereby obtaining the preset maximum value of the random R. The random number circuit 103 is set. For example, when the maximum value of the random R preset by the user is “255”, the CPU 106 writes the random number maximum value setting data “00FFh” in the random number maximum value setting register 135 and the maximum value of the random R “255”. Is set in the random number circuit 103.

乱数更新方式選択モジュール１５１ｂは、ユーザが第１及び第２の乱数更新方式のうちから選択した乱数更新方式を乱数回路１０３に設定するためのプログラムモジュールである。ＣＰＵ１０６は、この乱数更新方式選択モジュール１５１ｂを実行して、ユーザが選択した乱数更新方式を指定する乱数更新方式選択データ「０１ｂ」又は「１０ｂ」を乱数更新方式選択レジスタ１４０に書き込むことにより、この選択した乱数更新方式を乱数回路１０３に設定する。これにより、遊技制御用マイクロプロセッサ１００は、乱数回路１０３に設定する乱数更新方式を第１及び前記第２の乱数更新方式のうちから選択する機能を発揮することができる。   The random number update method selection module 151 b is a program module for setting a random number update method selected by the user from the first and second random number update methods in the random number circuit 103. The CPU 106 executes the random number update method selection module 151b and writes the random number update method selection data “01b” or “10b” for designating the random number update method selected by the user into the random number update method selection register 140, thereby The selected random number update method is set in the random number circuit 103. Accordingly, the game control microprocessor 100 can exhibit a function of selecting a random number update method set in the random number circuit 103 from the first and second random number update methods.

周期設定モジュール１５１ｃは、ユーザにより予め設定された内部クロック信号の周期を乱数回路１０３に設定するためのプログラムモジュールである。ＣＰＵ１０６は、この周期設定モジュール１５１ｃを実行して、ユーザにより予め設定された内部クロック信号の周期を指定する周期設定データを周期設定レジスタ１３７に書き込むことにより、この予め設定された内部クロック信号の周期を乱数回路１０３に設定する。例えば、ユーザにより予め設定された内部クロック信号の周期が「システムクロック信号の周期×１２８×１６」の場合、ＣＰＵ１０６は、周期設定レジスタ１３７に周期設定データ「０Ｆｈ」を書き込んで、内部クロック信号の周期「システムクロック信号の周期×１２８×１６」を乱数回路１０３に設定する。   The cycle setting module 151 c is a program module for setting the cycle of the internal clock signal preset by the user in the random number circuit 103. The CPU 106 executes the period setting module 151c and writes the period setting data for specifying the period of the internal clock signal preset by the user in the period setting register 137, whereby the period of the preset internal clock signal is set. Is set in the random number circuit 103. For example, when the period of the internal clock signal preset by the user is “system clock signal period × 128 × 16”, the CPU 106 writes the period setting data “0Fh” in the period setting register 137 and sets the internal clock signal The cycle “cycle of system clock signal × 128 × 16” is set in the random number circuit 103.

乱数回路起動モジュール１５１ｄは、乱数回路１０３を起動させるためのプログラムモジュールである。ＣＰＵ１０６は、この乱数回路起動モジュール１５１ｄを実行して、乱数回路起動データ「８０ｈ」を乱数回路起動レジスタ１４１に書き込むことにより、乱数回路１０３を起動させる。   The random number circuit activation module 151 d is a program module for activating the random number circuit 103. The CPU 106 activates the random number circuit 103 by executing the random number circuit activation module 151 d and writing the random number circuit activation data “80h” in the random number circuit activation register 141.

乱数値更新プログラム１５５は、第１の乱数更新方式が選択されているときに、乱数値記憶回路１３１に格納されているランダムＲの値を更新するためのプログラムである。ＣＰＵ１０６は、この乱数値更新プログラム１５５を実行することにより、乱数値更新手段として機能する。ＣＰＵ１０６は、この乱数値更新プログラム１５５を実行して、カウント値更新データ「０１ｈ」をカウント値更新レジスタ１３８に書き込むことにより、乱数値記憶回路１３１に格納さているランダムＲの値を更新させる。   The random value update program 155 is a program for updating the random R value stored in the random value storage circuit 131 when the first random number update method is selected. The CPU 106 functions as a random value updating unit by executing the random value updating program 155. The CPU 106 executes this random number update program 155 and writes the count value update data “01h” to the count value update register 138 to update the random R value stored in the random value storage circuit 131.

表示結果決定プログラム１５２は、特図ゲームにおける表示結果を大当りとするか否かを決定するためのプログラムであり、ＣＰＵ１０６は、この表示結果決定プログラム１５２を実行することにより、表示結果決定手段として機能する。   The display result determination program 152 is a program for determining whether or not the display result in the special figure game is a big hit, and the CPU 106 functions as a display result determination means by executing the display result determination program 152. To do.

ＣＰＵ１０６は、遊技球が普通可変入賞球装置６に入賞して特別図柄の可変表示（特図ゲーム）を実行するための条件（実行条件）が成立したことに応じて、この表示結果決定プログラム１５２を実行することにより、乱数値記憶回路１３１からこの更新させたランダムＲの値を読み出して、可変表示装置４による特図ゲームの表示結果を大当りとするか否かを決定する。   In response to the fact that the game ball wins the normal variable winning ball device 6 and the condition (execution condition) for executing the variable display (special game) of the special symbol is established, the display result determination program 152 Is executed to read the updated random R value from the random value storage circuit 131 and determine whether or not the display result of the special figure game by the variable display device 4 is a big hit.

図２３は、第１の乱数更新方式が選択されているときのＣＰＵ１０６によるランダムＲの値の更新動作及び読出動作の説明図である。図２３に示すように、第１の乱数更新方式が選択されているとき、ＣＰＵ１０６は、カウント値更新データ「０１ｈ」をカウント値更新レジスタ１３８に書き込むことにより、乱数値記憶回路１３１に記憶されたランダムＲの値（例えば「２」）を更新させる。そして、ＣＰＵ１０６は、遊技球が普通可変入賞球装置６に入賞して特別図柄の可変表示（特図ゲーム）を実行するための条件（実行条件）が成立したことに応じて、乱数値記憶回路１３１からランダムＲの値（例えば「２」）を読み出す。乱数値記憶回路１３１に記憶されているランダムＲの値をさらに更新させる場合は、前回のランダムＲの値を更新したときからクロック回路１０１により出力されるシステムクロック信号の周期以上の間隔をあけて、カウント値更新レジスタ１３８にカウント値更新データ「０１ｈ」を書き込まなければならない。これは、更新させたランダムＲの値を乱数値記憶回路１３１から読み出す時間を確保するためである。   FIG. 23 is an explanatory diagram of a random R value update operation and a read operation performed by the CPU 106 when the first random number update method is selected. As shown in FIG. 23, when the first random number update method is selected, the CPU 106 writes the count value update data “01h” into the count value update register 138, thereby storing the random number value storage circuit 131. The value of random R (for example, “2”) is updated. Then, the CPU 106 determines whether the game ball has won the normal variable winning ball device 6 and the condition (execution condition) for executing the variable symbol display (special game) is established. A random R value (eg, “2”) is read from 131. When the value of the random R stored in the random value storage circuit 131 is further updated, an interval equal to or longer than the period of the system clock signal output by the clock circuit 101 from when the previous random R value was updated. The count value update data “01h” must be written to the count value update register 138. This is to secure a time for reading the updated random R value from the random value storage circuit 131.

図２４は、第２の乱数更新方式が選択されているときのＣＰＵ１０６によるランダムＲの値の更新動作及び読出動作の説明図である。図２４に示すように、第２の乱数更新方式が選択されているとき、ＣＰＵ１０６は、乱数値取込コマンド「０１ｈ」を乱数値取込レジスタ１３９に書き込むことにより、カウンタ１２１から出力されるカウント値（例えば「２」）を乱数値記憶回路１３１に取り込ませて、乱数値記憶回路１３１に記憶されているランダムＲの値を更新させる。そして、乱数値記憶回路１３１からこの更新させたランダムＲの値（例えば「２」）を読み出す。   FIG. 24 is an explanatory diagram of a random R value update operation and a read operation performed by the CPU 106 when the second random number update method is selected. As shown in FIG. 24, when the second random number update method is selected, the CPU 106 writes the random value acquisition command “01h” into the random value acquisition register 139 to output the count output from the counter 121. A value (for example, “2”) is taken into the random value storage circuit 131 to update the random R value stored in the random value storage circuit 131. Then, the updated random R value (for example, “2”) is read from the random value storage circuit 131.

なお、第２の乱数更新方式が選択されているときには、ＣＰＵ１０６が乱数値取込コマンド「０１ｈ」を乱数値取込レジスタ１３９に書き込まなければ、カウンタ１２１から出力されるカウント値が更新されていても、乱数値記憶回路１３１に記憶されている乱数値は更新されない。例えば、ＣＰＵ１０６が乱数値取込コマンド「０１ｈ」を乱数値取込レジスタ１３９に書き込み、カウンタ１２１から出力されるカウント値「３」を乱数値記憶回路１３１に取り込ませて、乱数値記憶回路１３１に記憶されているランダムＲの値「３」を更新させた場合、その後、ＣＰＵ１０６が乱数値取込コマンド「０１ｈ」を乱数値取込レジスタ１３９に書き込まなければ、カウンタ１２１から出力されるカウント値が「３」から「４」や「５」に更新されていても、乱数値記憶回路１３１に記憶されている乱数値は更新されず、乱数値記憶回路１３１から読み出される乱数値は「３」のままとなる。   Note that when the second random number update method is selected, the count value output from the counter 121 is updated unless the CPU 106 writes the random value capture command “01h” in the random value capture register 139. However, the random value stored in the random value storage circuit 131 is not updated. For example, the CPU 106 writes a random number value capture command “01h” into the random number value capture register 139, causes the count value “3” output from the counter 121 to be captured in the random value storage circuit 131, and When the stored random R value “3” is updated, if the CPU 106 does not subsequently write the random value fetch command “01h” in the random value fetch register 139, the count value output from the counter 121 is Even if “3” is updated to “4” or “5”, the random value stored in the random value storage circuit 131 is not updated, and the random value read from the random value storage circuit 131 is “3”. Will remain.

図２１に示す初期値変更プログラム１５３は、カウンタ１２１により更新されるカウント値の初期値を変更させるためのプログラムであり、ＣＰＵ１０６は、この初期値変更プログラム１５３を実行することにより、初期値変更手段として機能する。ＣＰＵ１０６は、この初期値変更プログラム１５３を実行して、第１，第２及び第３の初期値変更方式のうちからユーザが選択した初期値変更方式により、カウンタ１２１により更新されるカウント値の初期値を変更させる。これにより、遊技制御用マイクロプロセッサ１００は、初期値を変更させる方式を第１，第２及び第３の初期値変更方式のうちから選択する機能を発揮することができる。   The initial value changing program 153 shown in FIG. 21 is a program for changing the initial value of the count value updated by the counter 121, and the CPU 106 executes the initial value changing program 153 to thereby change the initial value changing means. Function as. The CPU 106 executes the initial value change program 153, and uses the initial value change method selected by the user from the first, second, and third initial value change methods to initialize the count value updated by the counter 121. Change the value. Thereby, the microprocessor 100 for game control can exhibit the function which selects the system which changes an initial value from the 1st, 2nd and 3rd initial value change system.

より詳細に説明すれば、図１９に示すユーザプログラム管理エリアの１Ｆ９７ｈ番地の領域に第１の初期値変更方式を指定する初期値変更方式設定データ「０１ｈ」が記憶されている場合、ＣＰＵ１０６は、初期値を遊技制御用マイクロプロセッサ１００固有のＩＤ（Identification）ナンバに基づいて設定された値に変更させる。   More specifically, when initial value change method setting data “01h” for specifying the first initial value change method is stored in the area of address 1F97h in the user program management area shown in FIG. The initial value is changed to a value set based on an ID (Identification) number unique to the game control microprocessor 100.

また、ユーザプログラム実行データエリアの１Ｆ９７ｈ番地の領域に第２の初期値変更方式を指定する初期値変更方式設定データ「０２ｈ」が記憶されている場合、ＣＰＵ１０６は、ユーザプログラム実行データエリアの１Ｆ９７ｈ番地の領域に記憶されている番地データから指定ＲＡＭ番地を特定し、特定した指定ＲＡＭ番地の領域に格納されている値を読み出し、初期値を読み出した値に変更させる。   When initial value change method setting data “02h” for designating the second initial value change method is stored in the area of the user program execution data area at address 1F97h, the CPU 106 addresses address 1F97h in the user program execution data area. The designated RAM address is specified from the address data stored in the area, the value stored in the area of the specified designated RAM address is read, and the initial value is changed to the read value.

ユーザプログラム実行データエリアの１Ｆ９７ｈ番地の領域に第３の初期値変更方式を指定する初期値変更方式設定データ「０３ｈ」が記憶されている場合、ＣＰＵ１０６は、ＲＡＭ１０５の各番地に格納されている値を読み出し、この読み出した値を加算する。そして、ＣＰＵ１０６は、初期値をこの加算値に変更させる。   When initial value change method setting data “03h” for designating the third initial value change method is stored in the area of address 1F97h in the user program execution data area, the CPU 106 stores the values stored in the respective addresses of the RAM 105. And the read value is added. Then, the CPU 106 changes the initial value to this added value.

カウント値順列変更プログラム１５４は、カウント値順列変更レジスタ１３６にカウント値順列変更データ「０１ｈ」を書き込んで、乱数値記憶回路１３１に記憶されているカウント値の順列を変更するカウント値順列変更処理を実行するためのプログラムであり、ＣＰＵ１０６は、このカウント値順列変更プログラム１５４を実行することにより、数値データ順列変更手段として機能する。ＣＰＵ１０６は、このカウント値順列変更プログラム１５４を実行して、カウント値順列変更レジスタ１３６にカウント値順列変更データ「０１ｈ」を書き込むことにより、カウント値順列変更回路１２３から出力され、乱数値記憶回路１３１に入力されるカウント値の順列を変更させる。   The count value permutation change program 154 writes count value permutation change data “01h” into the count value permutation change register 136 and performs count value permutation change processing for changing the permutation of the count values stored in the random value storage circuit 131. The CPU 106 functions as numerical data permutation changing means by executing the count value permutation changing program 154. The CPU 106 executes the count value permutation change program 154 and writes the count value permutation change data “01h” in the count value permutation change register 136, so that the CPU 106 outputs the random number value storage circuit 131. The permutation of the count values input to is changed.

また、図３に示す遊技制御用マイクロプロセッサ１００は、図２５に示すように、特図保留メモリ１７０と、大当り判定用テーブルメモリ１７１と、フラグメモリ１７２と、始動入賞口スイッチタイマメモリ１７３と、を備えている。   Further, as shown in FIG. 25, the gaming control microprocessor 100 shown in FIG. 3 includes a special figure holding memory 170, a jackpot determination table memory 171, a flag memory 172, a start winning port switch timer memory 173, It has.

特図保留メモリ１７０は、遊技球が普通可変入賞球装置６に入賞して特別図柄の可変表示（特図ゲーム）を実行するための条件（実行条件）が成立したが、従前の可変表示を実行中である等の理由のために可変表示を実際に開始するための条件（開始条件）が成立していない保留状態を記憶するためのメモリである。特図保留メモリ１７０は、４つのエントリを備え、各エントリには、普通可変入賞球装置６への入賞順に、保留番号と、その入賞に応じて乱数値記憶回路１３１から読み出したランダムＲの値とが対応付けて格納される。主基板１１から表示制御基板１２へ可変表示装置４における特別図柄の可変表示の終了を指示する特別図柄確定コマンドが送出されて特別図柄の可変表示が１回終了したり、大当り遊技状態が終了したりするごとに、最上位の情報に基づいた可変表示の開始条件が成立し、最上位の情報に基づいた可変表示が実行される。このとき、第２位以下の登録情報が１位ずつ繰り上がる。また、特別図柄の可変表示中等に遊技球が普通可変入賞球装置６に新たに入賞した場合には、その入賞に基づいて乱数値記憶回路１３１から読み出されたランダムＲの値が最上位の空エントリに登録される。   In the special figure holding memory 170, the condition (execution condition) for executing the variable display (special game) of the special symbol when the game ball wins the normal variable winning ball apparatus 6 is established, but the previous variable display is displayed. This is a memory for storing a pending state in which a condition (start condition) for actually starting variable display is not satisfied due to reasons such as being executed. The special figure holding memory 170 includes four entries, and each entry has a holding number and a random R value read from the random value storage circuit 131 according to the winning order in the winning order to the ordinary variable winning ball apparatus 6. Are stored in association with each other. A special symbol confirmation command is sent from the main board 11 to the display control board 12 to instruct the variable display device 4 to end the variable symbol variable display, and the special symbol variable display is terminated once or the jackpot gaming state is terminated. Each time a variable display start condition is established based on the highest level information, variable display based on the highest level information is executed. At this time, the second and lower registration information is moved up by one place. In addition, when a game ball newly wins the normal variable winning ball apparatus 6 during variable display of a special symbol or the like, the random R value read from the random value storage circuit 131 based on the winning is the highest value. Registered in an empty entry.

図２５に示す大当り判定用テーブルメモリ１７１は、ＣＰＵ１０６が特図ゲームにおける表示結果を大当りとするか否かを判定するために設定される複数の大当り判定テーブルを記憶する。具体的には、大当り判定用テーブルメモリ１７１は、図２６（Ａ）に示す通常時大当り判定テーブル１７１ａ、図２６（Ｂ）に示す確変時大当り判定テーブル１７１ｂを格納する。   The jackpot determination table memory 171 shown in FIG. 25 stores a plurality of jackpot determination tables set in order for the CPU 106 to determine whether or not the display result in the special figure game is a jackpot. Specifically, the big hit determination table memory 171 stores a normal big hit determination table 171a shown in FIG. 26A and a probable change big hit determination table 171b shown in FIG.

図２５に示すフラグメモリ１７２は、パチンコ遊技機１において遊技の進行を制御するために用いられる各種のフラグが設定される。例えば、フラグメモリ１７２には、特別図柄プロセスフラグ、普通図柄プロセスフラグ、大当り状態フラグ、入力状態フラグ、タイマ割込フラグ、初期値変更フラグなどが設けられている。   In the flag memory 172 shown in FIG. 25, various flags used for controlling the progress of the game in the pachinko gaming machine 1 are set. For example, the flag memory 172 is provided with a special symbol process flag, a normal symbol process flag, a big hit state flag, an input state flag, a timer interrupt flag, an initial value change flag, and the like.

特別図柄プロセスフラグは、後述する特別図柄プロセス処理（図３２）において、どの処理を選択・実行すべきかを指示する。普通図柄プロセスフラグは、普通図柄表示器４０の表示状態を所定の順序で制御するために、所定の普通図柄プロセス処理においてどの処理を選択・実行すべきかを指示する。大当り状態フラグは、可変表示装置４による特図ゲームの表示結果が大当りとなるときにオン状態にセットされ、大当り遊技状態が終了するときにクリアされてオフ状態となる。   The special symbol process flag indicates which process should be selected and executed in the special symbol process (described later) (FIG. 32). The normal symbol process flag indicates which process should be selected and executed in a predetermined normal symbol process in order to control the display state of the normal symbol display 40 in a predetermined order. The big hit state flag is set to the on state when the display result of the special figure game by the variable display device 4 is a big hit, and is cleared to the off state when the big hit gaming state is finished.

入力状態フラグは、Ｉ／Ｏポート１０８に入力される各種信号の状態や始動入賞口スイッチ７０等から入力される検出信号の状態等に応じて各々セットあるいはクリアさせる複数ビットからなるフラグである。タイマ割込フラグは、所定時間が経過してタイマ割込みが発生するごとにオン状態にセットされる。初期値変更フラグは、乱数回路１０３から通知信号が出力されたことに応答してオン状態にセットされ、初期値が変更されたときにクリアされてオフ状態となる。   The input state flag is a flag composed of a plurality of bits that are set or cleared according to the state of various signals input to the I / O port 108, the state of the detection signal input from the start winning award opening switch 70, and the like. The timer interrupt flag is set to the on state every time a predetermined time elapses and a timer interrupt is generated. The initial value change flag is set to an on state in response to the notification signal output from the random number circuit 103, and is cleared to an off state when the initial value is changed.

始動入賞口スイッチタイマメモリ１７３は、始動入賞口スイッチ７０から入力される始動入賞信号ＳＳに応じ加算あるいはクリアされるタイマ値を記憶するためのものである。   The start winning port switch timer memory 173 stores a timer value that is added or cleared in accordance with the start winning signal SS input from the start winning port switch 70.

図３に示すスイッチ回路１０９は、始動入賞口スイッチ７０等の各入賞口スイッチからの検出信号を取り込んで、遊技制御用マイクロプロセッサ１００に伝達する。ソレノイド回路１１０は、遊技制御用マイクロプロセッサ１００からの指令に従って各ソレノイド２１、２２を駆動する。ソレノイド２１は、リンク機構を介して普通可変入賞球装置６の可動翼片に連結されている。ソレノイド２２は、リンク機構を介して特別可変入賞球装置７の開閉板に連結されている。   The switch circuit 109 shown in FIG. 3 takes in a detection signal from each winning port switch such as the starting winning port switch 70 and transmits it to the game control microprocessor 100. The solenoid circuit 110 drives the solenoids 21 and 22 in accordance with a command from the game control microprocessor 100. The solenoid 21 is connected to the movable wing piece of the normally variable winning ball apparatus 6 through a link mechanism. The solenoid 22 is connected to the opening / closing plate of the special variable winning ball apparatus 7 through a link mechanism.

始動入賞口スイッチ７０は、始動入賞口である普通可変入賞球装置６への遊技球の入賞等を検出したことに基づいて、始動入賞信号（ハイレベルの信号）ＳＳを、スイッチ回路１０９を介して乱数回路１０３とＣＰＵ１０６とに出力する。   The start winning opening switch 70 sends a start winning signal (high level signal) SS via the switch circuit 109 based on detecting the winning of a game ball to the ordinary variable winning ball apparatus 6 which is the starting winning opening. To the random number circuit 103 and the CPU 106.

表示制御基板１２は、主基板１１から受信した制御コマンドに従って演出制御を行うためのものである。具体的には、表示制御基板１２は、可変表示装置４の表示制御や、遊技効果ランプ９及び普通図柄表示器４０の点灯制御を行う。   The display control board 12 is for performing effect control according to the control command received from the main board 11. Specifically, the display control board 12 performs display control of the variable display device 4 and lighting control of the game effect lamp 9 and the normal symbol display 40.

音声制御基板１３、ランプ制御基板１４は、主基板１１から送信される制御コマンドに基づいて、音声出力制御、ランプ出力制御を、それぞれ主基板１１とは独立して実行するサブ側の制御基板である。払出制御基板１５は、遊技球の貸出や賞球等の払出制御を行うものである。情報端子基板１６は、各種の遊技関連情報を外部に出力するためのものである。   The audio control board 13 and the lamp control board 14 are sub-side control boards that execute audio output control and lamp output control independently of the main board 11 based on control commands transmitted from the main board 11. is there. The payout control board 15 performs payout control for game balls, prize balls, and the like. The information terminal board 16 is for outputting various game-related information to the outside.

次に、本実施例におけるパチンコ遊技機１の動作（作用）を説明する。図２７は、主基板１１に搭載された遊技制御用マイクロプロセッサ１００が実行する遊技制御メイン処理を示すフローチャートである。主基板１１では、電源基板１０からの電力が供給されると、遊技制御用マイクロプロセッサ１００が起動し、ＣＰＵ１０６が、まず、図２７のフローチャートに示す遊技制御メイン処理を実行する。遊技制御メイン処理を開始すると、まず、ＣＰＵ１０６は、割込禁止に設定し（ステップＳ１）、続いて、割込モードをモード２に設定する（ステップＳ２）。   Next, the operation (action) of the pachinko gaming machine 1 in this embodiment will be described. FIG. 27 is a flowchart showing a game control main process executed by the game control microprocessor 100 mounted on the main board 11. In the main board 11, when power from the power supply board 10 is supplied, the game control microprocessor 100 is activated, and the CPU 106 first executes a game control main process shown in the flowchart of FIG. When the game control main process is started, first, the CPU 106 sets the interrupt prohibition (step S1), and then sets the interrupt mode to mode 2 (step S2).

この後、ＣＰＵ１０６は、スタックポインタにスタックポインタ指定アドレスを設定する（ステップＳ３）。そして、遊技制御用マイクロプロセッサ１００の内蔵デバイスであるＣＴＣ１０７などのレジスタ設定を行う（ステップＳ４）。例えば、ＣＴＣ１０７に対して、割込ベクタを設定する。   Thereafter, the CPU 106 sets a stack pointer designation address in the stack pointer (step S3). Then, register setting is performed for the CTC 107, which is a built-in device of the game control microprocessor 100 (step S4). For example, an interrupt vector is set for the CTC 107.

ステップＳ４に続いて、ＣＰＵ１０６は、例えばＲＡＭ１０５に設けられたバックアップフラグ領域をチェックするなどして（ステップＳ５）、前回の電源断時にＲＡＭ１０５の全部又は一部について所定のデータ保護処理によるバックアップがなされたか否かを判別する（ステップＳ６）。パチンコ遊技機１では、不測の電源断が生じたときに、ＲＡＭ１０５に記憶されたデータの全部又は一部を保護するためのデータ保護処理が行われる。このようなデータ保護処理が行われていた場合には、バックアップありと判別される。   Subsequent to step S4, the CPU 106 checks, for example, a backup flag area provided in the RAM 105 (step S5), and all or part of the RAM 105 is backed up by a predetermined data protection process when the power is last turned off. It is determined whether or not (step S6). In the pachinko gaming machine 1, when an unexpected power failure occurs, a data protection process for protecting all or a part of the data stored in the RAM 105 is performed. If such data protection processing has been performed, it is determined that there is a backup.

ステップＳ６にてバックアップありと判別したとき（ステップＳ６；Ｙｅｓ）、ＣＰＵ１０６は、バックアップデータのチェックとしてパリティチェックを行い、チェック結果が正常であるか否かを判別する（ステップＳ７）。チェック結果が正常であれば（ステップＳ７；Ｙｅｓ）、主基板１１の内部状態とサブ側の各制御基板（表示制御基板１２、音声制御基板１３、ランプ制御基板１４、及び払出制御基板１５）の制御状態を電源断時の状態に戻すための遊技状態復旧処理を実行する（ステップＳ８）。その後、ステップＳ１０に進む。   When it is determined in step S6 that there is a backup (step S6; Yes), the CPU 106 performs a parity check as a backup data check, and determines whether the check result is normal (step S7). If the check result is normal (step S7; Yes), the internal state of the main board 11 and the control boards on the sub side (display control board 12, voice control board 13, lamp control board 14, and payout control board 15). A game state restoration process for returning the control state to the state at the time of power-off is executed (step S8). Then, it progresses to step S10.

ステップＳ６にてバックアップなしと判別したときや（ステップＳ６；Ｎｏ）、ステップＳ７にてチェック結果が正常ではなかったとき（ステップＳ７；Ｎｏ）、ＣＰＵ１０６は、ＲＡＭ１０５のクリアや、所定の作業領域に対する初期設定などの初期化処理を行う（ステップＳ９）。   When it is determined in step S6 that there is no backup (step S6; No), or when the check result is not normal in step S7 (step S7; No), the CPU 106 clears the RAM 105 or performs a predetermined work area. Initialization processing such as initial setting is performed (step S9).

図２８は、ステップＳ１０の乱数回路設定処理を示すフローチャートである。この乱数回路設定処理において、ＣＰＵ１０６は、まず、乱数回路設定プログラム１５１に含まれる乱数最大値設定モジュール１５１ａを実行して、ユーザにより予め設定された乱数最大値を指定する乱数最大値設定データを乱数最大値設定レジスタ１３５に書き込むことにより、この予め設定されたランダムＲの最大値を乱数回路１０３に設定する（ステップＳ２１）。   FIG. 28 is a flowchart showing the random number circuit setting process in step S10. In this random number circuit setting process, the CPU 106 first executes a random number maximum value setting module 151a included in the random number circuit setting program 151, and sets random number maximum value setting data for specifying a random number maximum value preset by the user as a random number. By writing in the maximum value setting register 135, the preset maximum value of the random R is set in the random number circuit 103 (step S21).

次に、ＣＰＵ１０６は、乱数回路設定プログラム１５１に含まれる乱数更新方式選択モジュール１５１ｂを実行して、乱数更新方式選択データ「１０ｂ」を乱数更新方式選択レジスタ１４０に書き込むことにより、第２の乱数更新方式を乱数回路１０３に設定する（ステップＳ２２）。   Next, the CPU 106 executes the random number update method selection module 151b included in the random number circuit setting program 151 and writes the random number update method selection data “10b” in the random number update method selection register 140, thereby performing the second random number update. The method is set in the random number circuit 103 (step S22).

続いて、ＣＰＵ１０６は、乱数回路設定プログラム１５１に含まれる周期設定モジュール１５１ｃを実行して、ユーザにより予め設定された乱数発生用クロック信号Ｓ１の周期を指定する周期設定データを周期設定レジスタ１３７に書き込むことにより、この予め設定された乱数発生用クロック信号Ｓ１の周期を乱数回路１０３に設定する（ステップＳ２３）。   Subsequently, the CPU 106 executes the period setting module 151c included in the random number circuit setting program 151, and writes the period setting data specifying the period of the random number generation clock signal S1 preset by the user in the period setting register 137. Thus, the preset cycle of the random number generating clock signal S1 is set in the random number circuit 103 (step S23).

この後、ＣＰＵ１０６は、乱数回路設定プログラム１５１に含まれる乱数回路起動モジュール１５１ｄを実行して、乱数回路起動データ「８０ｈ」を乱数回路起動レジスタ１４１に書き込むことにより、乱数回路１０３を起動させる（ステップＳ２４）。   Thereafter, the CPU 106 executes the random number circuit starting module 151d included in the random number circuit setting program 151, and writes the random number circuit starting data “80h” in the random number circuit starting register 141, thereby starting the random number circuit 103 (step). S24).

こうして図２８に示すような乱数回路設定処理が実行されることにより、乱数回路１０３は、例えば図２９に示すようなタイミングチャートに従って動作する。   By executing the random number circuit setting process as shown in FIG. 28 in this way, the random number circuit 103 operates according to a timing chart as shown in FIG. 29, for example.

図２９に示す動作例において、クロック回路１０１から乱数回路１０３へは、図２９（Ａ）に示す基準クロック信号ＣＬＫが供給されるものとする。   In the operation example shown in FIG. 29, the reference clock signal CLK shown in FIG. 29A is supplied from the clock circuit 101 to the random number circuit 103.

クロック信号出力回路１２４は、クロック回路１０１から供給された基準クロック信号ＣＬＫを分周して、例えばタイミングＴ１１，Ｔ１２，…においてローレベルからハイレベルに立ち上がる周期Ｔの、図２９（Ｂ）に示す乱数発生用クロック信号Ｓ１を生成する。なお、図２９に示す動作例では、説明のために、クロック信号出力回路１２４が基準クロック信号ＣＬＫを２分周して乱数発生用クロック信号Ｓ１を生成する場合を示している。しかしながら、実際には、周期設定レジスタ１３７に設定可能な周期は、「システムクロック信号の周期×１２８×７」から「システムクロック信号の周期×１２８×２５６」までとなっており、この範囲で周期設定レジスタ１３７に設定される周期設定データ「０７ｈ」〜「ＦＦｈ」に対応した分周比で、基準クロック信号ＣＬＫを分周することにより乱数発生用クロック信号Ｓ１が生成されることになる。クロック信号出力回路１２４によって生成された乱数発生用クロック信号Ｓ１は、セレクタ１２８と遅延回路１３２とに出力される。   The clock signal output circuit 124 divides the reference clock signal CLK supplied from the clock circuit 101 and is shown in FIG. 29B, for example, at a period T that rises from a low level to a high level at timings T11, T12,. A random number generating clock signal S1 is generated. In the example of operation shown in FIG. 29, for the sake of explanation, the clock signal output circuit 124 divides the reference clock signal CLK by 2 to generate the random number generating clock signal S1. However, in practice, the period that can be set in the period setting register 137 is from “system clock signal period × 128 × 7” to “system clock signal period × 128 × 256”. By dividing the reference clock signal CLK by a frequency dividing ratio corresponding to the cycle setting data “07h” to “FFh” set in the setting register 137, the random number generating clock signal S1 is generated. The random number generating clock signal S 1 generated by the clock signal output circuit 124 is output to the selector 128 and the delay circuit 132.

セレクタ１２８は、乱数更新方式選択信号出力回路１２７から第２の乱数更新方式選択信号が入力されることに応答して、クロック信号出力回路１２４から出力された乱数発生用クロック信号Ｓ１を選択してカウンタ１２１に出力する。カウンタ１２１は、セレクタ１２８から供給される乱数発生用クロック信号Ｓ１の立ち上がりエッヂが入力される毎に、カウント値Ｃを更新してカウント値順列変更回路１２３に出力する。   The selector 128 selects the random number generating clock signal S1 output from the clock signal output circuit 124 in response to the second random number update method selection signal output from the random number update method selection signal output circuit 127. Output to the counter 121. The counter 121 updates the count value C and outputs it to the count value permutation change circuit 123 every time the rising edge of the random number generation clock signal S1 supplied from the selector 128 is input.

遅延回路１３２は、クロック信号出力回路１２４から出力された乱数発生用クロック信号Ｓ１をΔＴ（≠ｎＴ：ｎは整数）だけ遅延させて、例えばタイミングＴ２１，Ｔ２２，…においてローレベルからハイレベルに立ち上がる周期Ｔの、図２９（Ｃ）に示す遅延クロック信号Ｓ２を生成する。遅延回路１３２によって生成された遅延クロック信号Ｓ２は、ラッチ信号生成回路１３３に出力される。   The delay circuit 132 delays the random number generating clock signal S1 output from the clock signal output circuit 124 by ΔT (≠ nT: n is an integer), and rises from a low level to a high level at timings T21, T22,. A delayed clock signal S2 having a period T shown in FIG. The delayed clock signal S2 generated by the delay circuit 132 is output to the latch signal generation circuit 133.

ラッチ信号生成回路１３３では、図２９（Ｄ）に示す始動入賞信号ＳＳがタイマ回路１３４に入力されてからの経過時間が所定時間（例えば３ミリ秒）に達したときに、乱数値読取信号出力回路１２６からの乱数値読取信号がローレベルからハイレベルに立ち上がる。ラッチ信号生成回路１３３は、乱数更新方式選択信号出力回路１２７から第２の乱数更新方式選択信号が入力されることに応答して、乱数値読取信号出力回路１２６から入力される乱数値読取信号を、遅延回路１３２から供給される遅延クロック信号Ｓ２の立ち上がりエッヂに同期させ、図２９（Ｅ）に示すラッチ信号ＳＬを出力する。   The latch signal generation circuit 133 outputs a random number read signal when the elapsed time after the start winning signal SS shown in FIG. 29D is input to the timer circuit 134 reaches a predetermined time (for example, 3 milliseconds). The random number read signal from the circuit 126 rises from a low level to a high level. In response to the input of the second random number update method selection signal from the random number update method selection signal output circuit 127, the latch signal generation circuit 133 receives the random number value read signal input from the random number value read signal output circuit 126. In synchronization with the rising edge of the delayed clock signal S2 supplied from the delay circuit 132, the latch signal SL shown in FIG.

これにより、乱数回路１０３は、タイミングＴ１１，Ｔ２１，Ｔ１２，Ｔ２２，Ｔ１３，Ｔ２３…のうち、タイミングＴ１１，Ｔ１２，Ｔ１３…において、カウント値Ｃを更新し、タイミングＴ１１，Ｔ１２，Ｔ１３とは異なるタイミングＴ２３において、ラッチ信号ＳＬを出力することができる。   Accordingly, the random number circuit 103 updates the count value C at timings T11, T12, T13,... Among timings T11, T21, T12, T22, T13, T23. At T23, the latch signal SL can be output.

図２７に示す遊技制御メイン処理では、ステップＳ１０の乱数回路設定処理に続いて、ＣＰＵ１０６がＣＴＣ１０７によるタイマ割込みのための設定を行う（ステップＳ１１）。具体的には、ＣＴＣ１０７に対して、ＣＴＣ１０７が備える複数のチャネルのうちの１つ（具体的には、第０チャネルから第３チャネルのうちの第３チャネル）に割込許可を与えてタイマモードで動作させるとともに、当該チャネルのカウント初期値を指定する。これにより、以後、所定時間（例えば２ミリ秒）ごとにＣＴＣ１０７から割込要求信号がＣＰＵ１０６へ送出され、ＣＰＵ１０６は定期的にタイマ割込処理を実行することができる。   In the game control main process shown in FIG. 27, following the random number circuit setting process in step S10, the CPU 106 performs setting for timer interruption by the CTC 107 (step S11). Specifically, the timer mode is set by giving interrupt permission to one of a plurality of channels included in the CTC 107 (specifically, the third channel from the 0th channel to the third channel) of the CTC 107. And specify the initial count value for the channel. Thereby, thereafter, an interrupt request signal is sent from the CTC 107 to the CPU 106 every predetermined time (for example, 2 milliseconds), and the CPU 106 can periodically execute a timer interrupt process.

この後、ＣＰＵ１０６は、ＣＴＣ１０７からの割込要求信号によるタイマ割込が発生したか否かを監視するためのループ処理に移行する。このループ処理では、割込禁止に設定した後（ステップＳ１２）、表示用乱数更新処理（ステップＳ１３）が実行され、表示用乱数更新処理が完了すると、割込許可に設定する（ステップＳ１４）。   Thereafter, the CPU 106 proceeds to a loop process for monitoring whether or not a timer interrupt has occurred due to an interrupt request signal from the CTC 107. In this loop process, after setting the interrupt prohibition (step S12), the display random number update process (step S13) is executed, and when the display random number update process is completed, the interrupt permission is set (step S14).

図２７に示す遊技制御メイン処理を実行したＣＰＵ１０６は、ＣＴＣ１０７からの割込要求信号を受信して割込要求を受け付けると、図３０に示す遊技制御割込処理の実行を開始する。   When the CPU 106 that has executed the game control main process shown in FIG. 27 receives the interrupt request signal from the CTC 107 and receives the interrupt request, the CPU 106 starts executing the game control interrupt process shown in FIG.

遊技制御割込処理を開始すると、ＣＰＵ１０６は、所定の電源断処理を実行することにより、電源基板１０から供給される電力が低下したときなどに所定のデータ保護処理等を実行可能とする（ステップＳ１０１）。続いて、所定のスイッチ処理を実行することにより、始動入賞口スイッチ７０等の各入賞口スイッチから入力される検出信号の状態を判定する（ステップＳ１０２）。スイッチ処理では、スイッチ回路１０９を介して始動入賞口スイッチ７０から入力される始動入賞信号ＳＳがオン状態となっているか否かを判別する。始動入賞信号ＳＳがオン状態である場合には、タイマ値を「１」加算して始動入賞口スイッチタイマメモリ１７３に格納する。一方、始動入賞信号ＳＳがオフ状態である場合には、タイマ値をクリアする。   When the game control interrupt process is started, the CPU 106 executes a predetermined power-off process, thereby making it possible to execute a predetermined data protection process or the like when the power supplied from the power supply board 10 is reduced (step) S101). Subsequently, by executing a predetermined switch process, the state of the detection signal input from each winning a prize port switch such as the starting winning a prize port switch 70 is determined (step S102). In the switch process, it is determined whether or not the start winning signal SS input from the start winning port switch 70 via the switch circuit 109 is in an ON state. When the start winning signal SS is on, the timer value is incremented by “1” and stored in the start winning port switch timer memory 173. On the other hand, when the start winning signal SS is in an off state, the timer value is cleared.

次に、ＣＰＵ１０６は、表示用乱数更新処理（ステップＳ１０３）を実行する。続いて、ＣＰＵ１０６は、初期値変更プログラム１５３を実行して、初期値変更処理を行う（ステップＳ１０４）。   Next, the CPU 106 executes a display random number update process (step S103). Subsequently, the CPU 106 executes the initial value change program 153 to perform an initial value change process (step S104).

図３１は、ステップＳ１０４の初期値変更処理を示すフローチャートである。この初期値変更処理において、ＣＰＵ１０６は、まず、フラグメモリ１７２に設けられた初期値変更フラグをチェックすることにより、乱数回路１０３から通知信号が出力されたか否かを判別する（ステップＳ１２１）。初期値フラグがオフ状態にある場合（ステップＳ１２１；Ｎｏ）、カウンタ１２１のカウント値が最終値までカウントアップされていないと判別して初期値変更処理を終了する。一方、初期値フラグがオン状態にある場合（ステップＳ１２１；Ｙｅｓ）、ユーザプログラム実行データエリアの１Ｆ９７ｈ番地の領域に記憶されている初期値変更方式設定データを読み出して、ユーザが選択した初期値変更方式を特定する（ステップＳ１２２，Ｓ１２３及びＳ１２４）。   FIG. 31 is a flowchart showing the initial value changing process in step S104. In this initial value change process, the CPU 106 first checks an initial value change flag provided in the flag memory 172 to determine whether or not a notification signal is output from the random number circuit 103 (step S121). When the initial value flag is in the off state (step S121; No), it is determined that the count value of the counter 121 has not been counted up to the final value, and the initial value change process is terminated. On the other hand, when the initial value flag is in the ON state (step S121; Yes), the initial value change method selected by the user is read by reading the initial value change method setting data stored in the area 1F97h in the user program execution data area A method is specified (steps S122, S123, and S124).

第１の初期値変更方式を指定する初期値変更方式設定データ「０１ｈ」が記憶されている場合（ステップＳ１２２；Ｙｅｓ）、ＣＰＵ１０６は、初期値を遊技制御用マイクロプロセッサ１００固有のＩＤ（Identification）ナンバに基づいて設定された値に変更させる（ステップＳ１２５）。   When initial value change method setting data “01h” for designating the first initial value change method is stored (step S122; Yes), the CPU 106 sets the initial value as an ID (Identification) unique to the gaming control microprocessor 100. The value is changed to a value set based on the number (step S125).

第２の初期値変更方式を指定する初期値変更方式設定データ「０２ｈ」が記憶されている場合（ステップＳ１２２；Ｎｏ，ステップＳ１２３；Ｙｅｓ）、ＣＰＵ１０６は、ユーザプログラム実行データエリアの１Ｆ９７ｈ番地の領域に記憶されているＲＡＭ番地データから指定ＲＡＭ番地を特定し、特定した指定ＲＡＭ番地の領域に格納されている値を読み出す（ステップＳ１２６）。そして、ＣＰＵ１０６は、初期値を読み出した値に変更させる（ステップＳ１２７）。   When initial value change method setting data “02h” for designating the second initial value change method is stored (step S122; No, step S123; Yes), the CPU 106 stores the area 1F97h in the user program execution data area. The specified RAM address is specified from the RAM address data stored in the memory, and the value stored in the area of the specified specified RAM address is read (step S126). Then, the CPU 106 changes the initial value to the read value (step S127).

第３の初期値変更方式を指定する初期値変更方式設定データ「０３ｈ」が記憶されている場合（ステップＳ１２２；Ｎｏ，ステップＳ１２３；Ｎｏ，ステップＳ１２４；Ｙｅｓ）、ＣＰＵ１０６は、ＲＡＭ１０５の各番地に格納されている値を読み出して（ステップＳ１２８）、読み出した値を加算する（ステップＳ１２９）。そして、ＣＰＵ１０６は、初期値をこの加算値に変更させる（ステップＳ１３０）。   When initial value change method setting data “03h” for designating the third initial value change method is stored (step S122; No, step S123; No, step S124; Yes), the CPU 106 at each address of the RAM 105. The stored value is read (step S128), and the read value is added (step S129). Then, the CPU 106 changes the initial value to this added value (step S130).

また、ステップＳ１２２，ステップＳ１２３及びステップＳ１２４にてＮｏと判別した場合、ユーザプログラム実行データエリアの１Ｆ９７ｈ番地の領域に記憶されている初期値変更方式設定データを「００ｈ」と判別し、初期値を変更せず、そのままステップＳ１３１に進む。   If it is determined No in step S122, step S123, and step S124, the initial value change method setting data stored in the area 1F97h in the user program execution data area is determined as “00h”, and the initial value is set. The process proceeds to step S131 without change.

この後、ＣＰＵ１０６は、初期値変更フラグをクリアしてオフ状態とし（ステップＳ１３１）、初期値変更処理を終了する。   Thereafter, the CPU 106 clears the initial value change flag to turn it off (step S131), and ends the initial value change process.

こうして初期値変更処理が終了した後、ＣＰＵ１０６は、カウント値順列変更プログラム１５４を実行して、カウント値順列変更処理を行う（ステップＳ１０５）。このカウント値順列更新処理において、ＣＰＵ１０６は、カウント値順列変更レジスタ１３６にカウント値順列変更データ「０１ｈ」を書き込むことにより、乱数値記憶回路１３１に入力されるカウント値Ｃの順列を変更させる。   After the initial value change process is completed in this way, the CPU 106 executes the count value permutation change program 154 to perform the count value permutation change process (step S105). In this count value permutation update process, the CPU 106 changes the permutation of the count values C input to the random value storage circuit 131 by writing the count value permutation change data “01h” into the count value permutation change register 136.

続いて、ＣＰＵ１０６は、特別図柄プロセス処理を実行する（ステップＳ１０６）。特別図柄プロセス処理では、遊技状態に応じてパチンコ遊技機１を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選択されて実行される。特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。   Subsequently, the CPU 106 executes special symbol process processing (step S106). In the special symbol process, the corresponding process is selected and executed according to a special symbol process flag for controlling the pachinko gaming machine 1 in a predetermined order according to the gaming state. The value of the special symbol process flag is updated during each process according to the gaming state.

また、ＣＰＵ１０６は、普通図柄プロセス処理を実行する（ステップＳ１０７）。普通図柄プロセス処理では、普通図柄表示器４０を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選択されて実行される。普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。さらに、特別図柄コマンド制御処理（ステップＳ１０８）と、普通図柄コマンド制御処理（ステップＳ１０９）と、を順次実行する。これにより、ＣＰＵ１０６は、主基板１１から表示制御基板１２に対して表示制御コマンドを送ることにより、可変表示装置４の表示制御や普通図柄表示器４０の点灯制御を指示する。   Further, the CPU 106 executes normal symbol process processing (step S107). In the normal symbol process, the corresponding process is selected and executed according to the normal symbol process flag for controlling the normal symbol display 40 in a predetermined order. The value of the normal symbol process flag is updated during each process according to the gaming state. Further, the special symbol command control process (step S108) and the normal symbol command control process (step S109) are sequentially executed. Thus, the CPU 106 sends a display control command from the main board 11 to the display control board 12 to instruct display control of the variable display device 4 and lighting control of the normal symbol display 40.

続いて、ＣＰＵ１０６は、所定の情報出力処理を実行することにより、各種出力データをＩ／Ｏポート１０８に含まれる各出力ポートに出力する（ステップＳ１１０）。この情報出力処理では、主基板１１から情報端子基板１６に、大当り情報、始動情報、確率可変情報などをホール管理用コンピュータに対して出力する指令の送出も行われる。   Subsequently, the CPU 106 executes predetermined information output processing to output various output data to each output port included in the I / O port 108 (step S110). In this information output process, a command for outputting jackpot information, starting information, probability variable information, etc. to the hall management computer is also sent from the main board 11 to the information terminal board 16.

また、ＣＰＵ１０６は、所定の賞球処理を実行することにより、始動入賞口スイッチ７０等の各入賞口スイッチから入力された検出信号に基づく賞球数の設定などを行い、払出制御基板１５に対して払出制御コマンドを出力可能とする（ステップＳ１１１）。さらに、ＣＰＵ１０６は、所定のソレノイド出力処理を実行することにより、所定の条件が成立したときに普通可変入賞球装置６における可動翼片や特別可変入賞球装置７における開閉板の開閉駆動を行う（ステップＳ１１２）。   Further, the CPU 106 performs predetermined prize ball processing to set the number of prize balls based on the detection signal input from each prize opening switch such as the start prize opening switch 70 and the like, and to the payout control board 15. The payout control command can be output (step S111). Further, the CPU 106 performs a predetermined solenoid output process to open and close the movable wing piece in the normal variable winning ball device 6 and the open / close plate in the special variable winning ball device 7 when a predetermined condition is satisfied ( Step S112).

図３２は、ステップＳ１０６にて実行される特別図柄プロセス処理を示すフローチャートである。特別図柄プロセス処理を開始すると、ＣＰＵ１０６は、まず、表示結果決定プログラム１５２を実行して、遊技球が普通可変入賞球装置６に入賞したか否かを、始動入賞口スイッチタイマメモリ１７３に記憶されているタイマ値をチェックすることにより、判別する（ステップＳ１４１）。ステップＳ１４１において、ＣＰＵ１０６は、始動入賞口スイッチタイマメモリ１７３に記憶されているタイマ値をロードし、ロードしたタイマ値を所定のスイッチオン判定値（例えば「２」）と比較する。ここで、スイッチオン判定値は、遊技制御割込処理の実行回数（例えば「２」）に対応して予め定められている。これにより、ＣＰＵ１０６は、所定回（例えば２回）の遊技制御割込処理が実行されている間（例えば４ミリ秒）、始動入賞口スイッチ７０から始動入賞信号ＳＳが継続して入力されたが否かを判別することができる。   FIG. 32 is a flowchart showing the special symbol process executed in step S106. When the special symbol process is started, the CPU 106 first executes the display result determination program 152 and stores in the start winning opening switch timer memory 173 whether or not the game ball has won the normal variable winning ball device 6. A determination is made by checking the timer value (step S141). In step S141, the CPU 106 loads the timer value stored in the start winning a prize opening switch timer memory 173, and compares the loaded timer value with a predetermined switch-on determination value (for example, “2”). Here, the switch-on determination value is determined in advance corresponding to the number of executions of the game control interrupt process (for example, “2”). Thereby, the CPU 106 continuously receives the start winning signal SS from the start winning port switch 70 while the game control interruption process is executed a predetermined number of times (for example, twice) (for example, 4 milliseconds). It can be determined whether or not.

そして、この比較結果に基づいて、ＣＰＵ１０６は、タイマ値がスイッチオン判定値「２」以上であるか否かを判別する。タイマ値がスイッチオン判定値「２」以上である場合には、遊技球が入賞しているものと判別して（ステップＳ１４１；Ｙｅｓ）、入賞処理を実行する（ステップＳ１４２）と共に、タイマ値をクリアする。一方、タイマ値がスイッチオン判定値「２」未満である場合には、遊技球が入賞していないものと判別して（ステップＳ１４１；Ｎｏ）、入賞処理をスキップする。   Based on the comparison result, the CPU 106 determines whether or not the timer value is equal to or greater than the switch-on determination value “2”. When the timer value is greater than or equal to the switch-on determination value “2”, it is determined that the game ball has won (Step S141; Yes), and the winning process is executed (Step S142). clear. On the other hand, when the timer value is less than the switch-on determination value “2”, it is determined that the game ball has not won (step S141; No), and the winning process is skipped.

図３３は、ステップＳ１４２の入賞処理を示すフローチャートである。この入賞処理において、ＣＰＵ１０６は、まず、特図保留メモリ１７０が記憶している始動入賞記憶数が所定の最大値（例えば、「４」）であるか否かを判別する（ステップＳ１７１）。ここで、特図保留メモリ１７０において、例えば始動入賞記憶番号「４」に対応したランダムＲが記憶されている場合には、始動入賞記憶数が最大値であると判別される。   FIG. 33 is a flowchart showing the winning process in step S142. In this winning process, the CPU 106 first determines whether or not the starting winning memory number stored in the special figure reservation memory 170 is a predetermined maximum value (for example, “4”) (step S171). Here, in the special figure holding memory 170, for example, when a random R corresponding to the start winning storage number “4” is stored, it is determined that the start winning storage number is the maximum value.

始動入賞記憶数が最大値であるときには（ステップＳ１７１；Ｙｅｓ）、今回の入賞による始動検出は無効として、そのまま入賞処理が終了する。一方、始動入賞記憶数が最大値ではないときには（ステップＳ１７１；Ｎｏ）、乱数値記憶回路１３１に出力制御信号ＳＣを送出して、乱数値記憶回路１３１を読出可能（イネイブル）状態に制御する（ステップＳ１７２）。   When the start winning memory number is the maximum value (step S171; Yes), the start detection by the current winning is invalidated and the winning process is ended as it is. On the other hand, when the start winning memorized number is not the maximum value (step S171; No), an output control signal SC is sent to the random value memory circuit 131 to control the random value memory circuit 131 to a readable (enable) state ( Step S172).

続いて、ＣＰＵ１０６は、乱数値記憶回路１３１から乱数値として記憶されているランダムＲの値を読み出し（ステップＳ１７３）、この読み出したランダムＲの値を、例えばＲＡＭ１０５に設けられた所定のバッファ領域に格納した後（ステップＳ１７４）、乱数値記憶回路１３１への出力制御信号ＳＣの送出を停止して、乱数値記憶回路１３１を読出不能（ディセイブル）状態に制御する（ステップＳ１７５）。そして、ＣＰＵ１０６は、始動入賞記憶数を「１」加算し（ステップＳ１７６）、所定のバッファ領域に格納したランダムＲの値を特図保留メモリ１７０の空エントリの先頭にセットする（ステップＳ１７７）。   Subsequently, the CPU 106 reads a random R value stored as a random value from the random value storage circuit 131 (step S173), and stores the read random R value in a predetermined buffer area provided in the RAM 105, for example. After the storage (step S174), the transmission of the output control signal SC to the random value storage circuit 131 is stopped, and the random value storage circuit 131 is controlled to be unreadable (disabled) (step S175). Then, the CPU 106 adds “1” to the start winning memory number (step S176), and sets the random R value stored in the predetermined buffer area to the head of the empty entry in the special figure reservation memory 170 (step S177).

この後、ＣＰＵ１０６は、フラグメモリ１７２に格納されている特別図柄プロセスフラグの値に基づいて、図３２に示すステップＳ１５０〜Ｓ１５８の９個の処理のいずれかを選択する。以下に、ステップＳ１５０〜Ｓ１５８の各処理について説明する。   Thereafter, the CPU 106 selects one of the nine processes of steps S150 to S158 shown in FIG. 32 based on the value of the special symbol process flag stored in the flag memory 172. Below, each process of step S150-S158 is demonstrated.

ステップＳ１５０の特別図柄通常処理は、特別図柄プロセスフラグの値が初期値「０」のときに実行される処理である。この処理において、ＣＰＵ１０６は、特図保留メモリ１７０が記憶している保留記憶数が「０」であるか否かを判別する。ここで、特図保留メモリ１７０において、保留番号「１」に対応したランダムＲ等の各種データが記憶されていない場合には、保留記憶数が「０」であると判別される。保留記憶数が「０」であれば、表示制御基板１２を介して可変表示装置４上にデモンストレーション画面を表示するなどして、特別図柄通常処理を終了する。一方、保留記憶数が「０」ではないと判別すると、特別図柄プロセスフラグの値を大当り判定処理に対応した値である「１」に更新する。   The special symbol normal process of step S150 is a process executed when the value of the special symbol process flag is the initial value “0”. In this process, the CPU 106 determines whether or not the number of reserved memories stored in the special figure reservation memory 170 is “0”. Here, when various data such as random R corresponding to the hold number “1” is not stored in the special figure hold memory 170, it is determined that the hold storage number is “0”. If the reserved storage number is “0”, the special symbol normal process is terminated by displaying a demonstration screen on the variable display device 4 via the display control board 12. On the other hand, if it is determined that the number of reserved memories is not “0”, the value of the special symbol process flag is updated to “1” which is a value corresponding to the big hit determination process.

ステップＳ１５１の大当り判定処理は、特別図柄プロセスフラグの値が「１」のときに実行される処理である。この処理において、ＣＰＵ１０６は、図３４に示すように、まず、特図保留メモリ１７０から保留番号「１」に対応して格納されているランダムＲの値を読み出す（ステップＳ１８１）。この際、保留記憶数を１減算し、且つ、特図保留メモリ１７０の第２〜第４エントリ（保留番号「２」〜「４」）に格納されたランダムＲの値を１エントリずつ上位にシフトする（ステップＳ１８２）。   The jackpot determination process in step S151 is a process executed when the value of the special symbol process flag is “1”. In this process, as shown in FIG. 34, the CPU 106 first reads the random R value stored in correspondence with the hold number “1” from the special figure hold memory 170 (step S181). At this time, 1 is subtracted from the reserved storage number, and the value of the random R stored in the second to fourth entries (holding numbers “2” to “4”) of the special figure holding memory 170 is increased by one entry. Shift (step S182).

続いて、ＣＰＵ１０６は、確率向上状態（確変中）であるか否かを判別し（ステップＳ１８３）、確変中ではなければ（ステップＳ１８３；Ｎｏ）、通常遊技状態であると判断し、特図ゲームの表示結果を大当りとするか否かを判定するためのテーブルとして、図２６（Ａ）に示すような通常時大当り判定テーブル１７１ａを設定する（ステップＳ１８４）。これに対して、確変中であれば（ステップＳ１８３；Ｙｅｓ）、図２６（Ｂ）に示すような確変時大当り判定テーブル１７１ｂを設定する（ステップＳ１８５）。   Subsequently, the CPU 106 determines whether or not the probability improvement state (probability change is in progress) (step S183). If the probability change is not in progress (step S183; No), the CPU 106 determines that the game is in the normal game state and the special game. As a table for determining whether or not the display result is a big hit, a normal big hit determination table 171a as shown in FIG. 26A is set (step S184). On the other hand, if the probability change is in progress (step S183; Yes), a probability change big hit determination table 171b as shown in FIG. 26B is set (step S185).

ＣＰＵ１０６は、ステップＳ１８１にて読み出したランダムＲの値に基づき、ステップＳ１８４又はＳ１８５にて設定した大当り判定テーブル１７１ａ又は１７１ｂを用いて特図ゲームの表示結果を大当りとするか否かを判定する（ステップＳ１８６）。そして、大当りとすることに決定した場合には（ステップＳ１８６；Ｙｅｓ）、フラグメモリ１７２に設けられた大当り状態フラグをオン状態にセットし（ステップＳ１８７）、ハズレとすることに決定した場合には（ステップＳ１８６；Ｎｏ）、大当り状態フラグをクリアしてオフ状態とする（ステップＳ１８８）。この後、特別図柄プロセスフラグの値を確定図柄決定処理に対応した値である「２」に更新する（ステップＳ１８９）。   Based on the random R value read in step S181, the CPU 106 uses the jackpot determination table 171a or 171b set in step S184 or S185 to determine whether or not to display the special game display result as a jackpot ( Step S186). If it is determined to be a big hit (step S186; Yes), the big hit state flag provided in the flag memory 172 is set to the on state (step S187), and if it is determined to be lost. (Step S186; No), the big hit state flag is cleared and turned off (Step S188). Thereafter, the value of the special symbol process flag is updated to “2” which is a value corresponding to the fixed symbol determination process (step S189).

図３２に示すステップＳ１５２の確定図柄決定処理は、特別図柄プロセスフラグの値が「２」のときに実行される処理である。この処理において、ＣＰＵ１０６は、フラグメモリ１７２に設けられた大当り状態フラグがオンとなっているか否かを判別するとともに、所定のリーチ判定用乱数を抽出した結果等に基づいて、リーチとするか否かを判別する。これらの判別結果に従って、可変表示装置４による特図ゲームにおける最終的な確定図柄が設定される。その後、特別図柄プロセスフラグの値を可変表示パターン設定処理に対応した値である「３」に更新する。   The confirmed symbol determination process in step S152 shown in FIG. 32 is a process executed when the value of the special symbol process flag is “2”. In this processing, the CPU 106 determines whether or not the big hit state flag provided in the flag memory 172 is on, and determines whether or not to reach based on the result of extracting a predetermined reach determination random number or the like. Is determined. According to these determination results, a final fixed symbol in the special figure game by the variable display device 4 is set. Thereafter, the value of the special symbol process flag is updated to “3” which is a value corresponding to the variable display pattern setting process.

ステップＳ１５３の可変表示パターン設定処理は、特別図柄プロセスフラグの値が「３」のときに実行される処理である。この処理において、ＣＰＵ１０６は、まず、フラグメモリ１７２に設けられた大当り状態フラグがオンとなっているか否かを判別するとともに、上記ステップＳ１５２の確定図柄決定処理にてリーチとすることが決定されたか否かを判別し、これらの判別結果に従って、所定の可変表示パターンテーブルを設定する。そして、所定の可変表示パターン決定用乱数を抽出した結果等に基づいて、設定した可変表示パターンテーブルのうちから、今回の特図ゲームで使用する可変表示パターンを決定する。こうして可変表示パターンを決定した後、ＣＰＵ１０６は、特別図柄プロセスフラグの値を可変表示指令処理に対応した値である「４」に更新する。   The variable display pattern setting process of step S153 is a process executed when the value of the special symbol process flag is “3”. In this process, the CPU 106 first determines whether or not the big hit state flag provided in the flag memory 172 is turned on, and whether or not it is determined to reach in the determined symbol determination process in step S152. Is determined, and a predetermined variable display pattern table is set according to these determination results. Then, based on the result of extracting the predetermined variable display pattern determination random number, etc., the variable display pattern to be used in the current special figure game is determined from the set variable display pattern table. After determining the variable display pattern in this way, the CPU 106 updates the value of the special symbol process flag to “4”, which is a value corresponding to the variable display command process.

ステップＳ１５４の可変表示指令処理は、特別図柄プロセスフラグの値が「４」のときに実行される処理である。この処理において、ＣＰＵ１０６は、可変表示装置４において特別図柄の全図柄が可変表示を開始するように制御する。具体的には、上述したステップＳ１５２の確定図柄決定処理にて決定した特別図柄の確定図柄に対応する制御データや、ステップＳ１５３の可変表示パターン設定処理にて決定した可変表示パターンに対応する制御データを、所定のコマンド送信テーブルに設定するなどして、可変表示開始コマンドと左・中・右の図柄指定コマンドを表示制御基板１２に対して送出可能に設定する。そして、可変表示パターンに対応する総可変表示時間を所定の可変表示時間タイマに設定し、可変表示開始コマンドが送信されるとともにカウントダウンを開始する。この後、所定の可変表示時間タイマがタイムアウトすると、特別図柄プロセスフラグの値を可変表示停止時処理に対応した値である「５」に更新する。   The variable display command process of step S154 is a process executed when the value of the special symbol process flag is “4”. In this process, the CPU 106 controls the variable display device 4 to start variable display for all the special symbols. Specifically, control data corresponding to the fixed symbol of the special symbol determined in the fixed symbol determination process in step S152 described above, or control data corresponding to the variable display pattern determined in the variable display pattern setting process in step S153 Is set in a predetermined command transmission table so that the variable display start command and the left / middle / right symbol designation command can be sent to the display control board 12. Then, the total variable display time corresponding to the variable display pattern is set in a predetermined variable display time timer, a variable display start command is transmitted, and countdown is started. Thereafter, when the predetermined variable display time timer times out, the value of the special symbol process flag is updated to “5” which is a value corresponding to the variable display stop process.

ステップＳ１５５の可変表示停止時処理は、特別図柄プロセスフラグの値が「５」のときに実行される処理である。この処理において、ＣＰＵ１０６は、主基板１１から表示制御基板１２に対して特別図柄確定コマンドを送出するための設定を行う。具体的には、特別図柄確定コマンドに対応する制御データを、所定のコマンド送信テーブルに設定するなどして、特別図柄確定コマンドを表示制御基板１２に対して送出可能に設定する。また、パチンコ遊技機１が確率向上状態となっているときには、確率向上状態から通常遊技状態に戻すか否かを判定し、戻すと判定すると、パチンコ遊技機１における遊技状態を確率向上状態から通常遊技状態に移行させる。そして、可変表示の表示結果が大当りになるときは、特別図柄プロセスフラグの値を大入賞口開放前処理に対応した値である「６」に更新し、ハズレとなるときには、特別図柄プロセスフラグの値を「０」に更新する。   The variable display stop process in step S155 is a process executed when the value of the special symbol process flag is “5”. In this process, the CPU 106 performs settings for sending a special symbol confirmation command from the main board 11 to the display control board 12. Specifically, the special symbol confirmation command is set to be able to be sent to the display control board 12 by setting control data corresponding to the special symbol confirmation command in a predetermined command transmission table. Further, when the pachinko gaming machine 1 is in the probability improved state, it is determined whether to return from the probability improved state to the normal gaming state, and if it is determined to return, the gaming state in the pachinko gaming machine 1 is changed from the probability improved state to the normal state. Transition to the gaming state. When the display result of variable display is a big hit, the value of the special symbol process flag is updated to “6” which is a value corresponding to the pre-opening process for the big prize opening. Update the value to “0”.

ステップＳ１５６の大入賞口開放前処理は、特別図柄プロセスフラグの値が「６」のときに実行される処理である。この処理において、ＣＰＵ１０６は、大入賞口としての特別可変入賞球装置７を開放する制御を開始するための設定を行う。そして、特別可変入賞球装置７を開放する制御を開始するとともに、特別図柄プロセスフラグの値を大入賞口開放中処理に対応した値である「７」に更新する。   The pre-opening process for the special winning opening in step S156 is a process executed when the value of the special symbol process flag is “6”. In this process, the CPU 106 performs setting for starting control for opening the special variable winning ball apparatus 7 as a big winning opening. Then, the control for opening the special variable winning ball apparatus 7 is started, and the value of the special symbol process flag is updated to “7” which is a value corresponding to the large winning opening opening process.

ステップＳ１５７の大入賞口開放中処理は、特別図柄プロセスフラグの値が「７」のときに実行される処理である。この処理において、ＣＰＵ１０６は、開成された特別可変入賞球装置７への遊技球の入賞検出、賞球の払出指令、開成時間の計測、及び開成サイクルのラウンド数表示のための表示制御コマンド設定等を行う。そして、例えば、１回の大当りについて、特別可変入賞球装置７の開成回数をカウントし、開成回数が例えば１６回に達していれば、特定遊技状態（大当り遊技状態）を終了する条件が終了したとして特別図柄プロセスフラグの値を大当り終了処理に対応した値である「８」に更新する。一方、開成回数が１６回に達していなければ、特別可変入賞球装置７を一旦閉成した後、所定時間が経過するのを待って再度開成する。   The special winning opening opening process in step S157 is a process executed when the value of the special symbol process flag is “7”. In this processing, the CPU 106 detects the winning of the game ball to the opened special variable winning ball device 7, sets the display control command for the winning ball payout command, the measurement of the opening time, and the round number of the opening cycle. I do. For example, the number of opening of the special variable winning ball apparatus 7 is counted for one big hit, and if the number of opening reaches 16 times, the condition for ending the specific gaming state (big hit gaming state) is finished. As a result, the value of the special symbol process flag is updated to “8” which is a value corresponding to the big hit end process. On the other hand, if the number of opening times has not reached 16, the special variable winning ball apparatus 7 is once closed and then opened again after a predetermined time has elapsed.

ステップＳ１５８の大当り終了処理は、特別図柄プロセスフラグの値が「８」のときに実行される処理である。この処理において、ＣＰＵ１０６は、表示制御基板１２に対して所定の大当り終了コマンドを送出するための設定を行うなどして、大当り遊技状態を終了させる。また、ＣＰＵ１０６は、フラグメモリ１７２に設けられた大当り状態フラグをクリアしてオフ状態とする。そして、特別図柄プロセスフラグの値を「０」に更新する。   The jackpot end process in step S158 is a process executed when the value of the special symbol process flag is “8”. In this process, the CPU 106 ends the jackpot gaming state by making settings for sending a predetermined jackpot end command to the display control board 12. Further, the CPU 106 clears the big hit state flag provided in the flag memory 172 and sets it to the off state. Then, the value of the special symbol process flag is updated to “0”.

以上説明したように、この実施例においては、乱数更新方式選択信号出力回路１２７から第２の乱数更新方式選択信号が入力されることに応答して、セレクタ１２８がクロック信号出力回路１２４から出力される乱数発生用クロック信号Ｓ１を選択してカウンタ１２１に出力する。これにより、カウンタ１２１には、タイミングＴ１１，Ｔ１２，Ｔ１３，…において、ローレベルからハイレベルに立ち上がる乱数発生用クロック信号Ｓ１が供給される。また、クロック信号出力回路１２４から出力される乱数発生用クロック信号Ｓ１は、遅延回路１３２に入力され、ΔＴ（≠ｎＴ）だけ遅延させた後、遅延クロック信号Ｓ２としてラッチ信号生成回路１３３に出力される。ラッチ信号生成回路１３３は、乱数更新方式選択信号出力回路１２７から第２の乱数更新方式選択信号が入力されていることに応答して、乱数値読取信号出力回路１２６から出力される乱数値読取信号を、遅延回路１３２から入力される遅延クロック信号Ｓ２に同期させ、タイミングＴ２３において、ローレベルからハイレベルに立ち上がるラッチ信号ＳＬとして乱数値記憶回路１３１に出力する。   As described above, in this embodiment, the selector 128 is output from the clock signal output circuit 124 in response to the second random number update method selection signal output circuit 127 receiving the second random number update method selection signal input. The random number generating clock signal S 1 is selected and output to the counter 121. Accordingly, the counter 121 is supplied with a random number generating clock signal S1 that rises from a low level to a high level at timings T11, T12, T13,. The random number generation clock signal S1 output from the clock signal output circuit 124 is input to the delay circuit 132, delayed by ΔT (≠ nT), and then output to the latch signal generation circuit 133 as the delayed clock signal S2. The The latch signal generation circuit 133 responds to the input of the second random number update method selection signal from the random number update method selection signal output circuit 127 and outputs the random value read signal output from the random value read signal output circuit 126. Is synchronized with the delayed clock signal S2 input from the delay circuit 132, and is output to the random value storage circuit 131 as the latch signal SL rising from the low level to the high level at the timing T23.

このようにして、乱数回路１０３は、クロック信号出力回路１２４から出力される乱数発生用クロック信号Ｓ１がローレベルからハイレベルに立ち上がるタイミングＴ１１，Ｔ１２，Ｔ１３，…においてカウント値Ｃを更新し、これらのタイミングＴ１１，Ｔ１２，Ｔ１３，…とは異なるタイミングＴ２１，Ｔ２２，Ｔ２３，…においてラッチ信号ＳＬを出力することができる。そして、乱数値記憶回路１３１は、この更新されたカウント値Ｃをラッチ信号ＳＬの立ち上がりエッヂに応答して、ランダムＲとして記憶する。   In this way, the random number circuit 103 updates the count value C at the timings T11, T12, T13,... At which the random number generation clock signal S1 output from the clock signal output circuit 124 rises from the low level to the high level. The latch signal SL can be output at timings T21, T22, T23,... Different from the timings T11, T12, T13,. The random value storage circuit 131 stores the updated count value C as a random R in response to the rising edge of the latch signal SL.

このため、乱数回路１０３は、カウンタ１２１によるカウント値Ｃの更新タイミングと、ラッチ信号生成回路１３３によるラッチ信号ＳＬの出力タイミング（ラッチタイミング）とを、確実に異ならせることができる。また、乱数回路１０３は、乱数発生用クロック信号Ｓ１を反転させることなく、カウント値Ｃの更新とラッチ信号ＳＬの出力とを行っているため、乱数発生用クロック信号Ｓ１の立ち下がりが緩やかな場合でも、更新タイミングやラッチタイミングを安定させることができる。この結果、パチンコ遊技機１は、乱数値の取得を確実且つ安定的に行うことができる。   For this reason, the random number circuit 103 can reliably change the update timing of the count value C by the counter 121 and the output timing (latch timing) of the latch signal SL by the latch signal generation circuit 133. Since the random number circuit 103 updates the count value C and outputs the latch signal SL without inverting the random number generation clock signal S1, the random number generation clock signal S1 falls slowly. However, the update timing and latch timing can be stabilized. As a result, the pachinko gaming machine 1 can reliably and stably acquire a random value.

また、ＣＰＵ１０６は、パチンコ遊技機１に電力が供給され、遊技制御メイン処理が開始された後、タイマ割込処理の実行を許可してループ処理に移行する前に、乱数回路設定プログラム１５１を実行して乱数回路設定処理を行うため、限られた割り込み処理時間（例えば２ミリ秒）の間で乱数発生のための処理を開始・終了する必要はなくなり、遊技制御用マイクロプロセッサ１００の処理負担の増加を防止することができる。さらに、乱数回路１０３がＣＰＵ１０６とともに遊技制御用マイクロプロセッサ１００に内蔵されているため、主基板１１のスペースを確保することができ、また、不正基板の設置等の偽造を困難にすることができる。   In addition, after the power is supplied to the pachinko gaming machine 1 and the game control main process is started, the CPU 106 executes the random number circuit setting program 151 before allowing the timer interrupt process to be executed and proceeding to the loop process. Since the random number circuit setting process is performed, it is not necessary to start / end the random number generation process within a limited interrupt processing time (for example, 2 milliseconds), and the processing load of the game control microprocessor 100 is reduced. An increase can be prevented. Further, since the random number circuit 103 is built in the game control microprocessor 100 together with the CPU 106, a space for the main board 11 can be secured, and counterfeiting such as installation of an unauthorized board can be made difficult.

なお、好適には、乱数回路設定処理は、遊技状態復旧処理の実行後又はＲＡＭ１０５のクリアや所定の作業領域に対する初期設定などの初期化処理の実行後、タイマ割込処理の実行を許可してループ処理に移行する前に、実行されることが望ましい。   Preferably, the random number circuit setting process permits the timer interrupt process to be executed after the game state restoration process is executed or after the RAM 105 is cleared or an initialization process such as an initial setting for a predetermined work area is executed. It is desirable to be executed before the loop process is entered.

また、ＣＰＵ１０６は、乱数回路１０３が発生するランダムＲの値を用いて特図ゲームおける表示結果を大当りとするか否かを決定するため、ＲＯＭ１０４等に記憶するプログラムの容量を削減することができる。   Further, since the CPU 106 determines whether or not the display result in the special game is to be a big hit using the value of the random R generated by the random number circuit 103, the capacity of the program stored in the ROM 104 or the like can be reduced. .

さらに、ランダムＲの値は、乱数回路１０３にて更新されるので、ソフトウェアで更新するものに比べて、ＲＯＭ１０４等が記憶するプログラムの容量を少なくすることできる。   Furthermore, since the value of the random R is updated by the random number circuit 103, the capacity of the program stored in the ROM 104 or the like can be reduced as compared with that updated by software.

また、乱数値記憶回路１３１に記憶されているランダムＲの値を、乱数回路設定プログラム１５１を実行してなされた設定に従って、更新させることができるため、パチンコ遊技機１毎に異なる設定を行うことにより、乱数値記憶回路１３１から読み出され、特図ゲームおける表示結果を大当りとするか否かを判定するのに用いられる乱数値のランダム性を高めることができる。   Further, since the value of random R stored in the random value storage circuit 131 can be updated according to the setting made by executing the random number circuit setting program 151, different settings are made for each pachinko gaming machine 1. Thus, the randomness of the random number value read from the random value storage circuit 131 and used to determine whether or not the display result in the special figure game is a big hit can be improved.

より詳細には、ＣＰＵ１０６は、乱数回路設定プログラム１５１に含まれる乱数最大値設定モジュール１５１ａ，乱数更新方式選択モジュール１５１ｂ及び周期設定モジュール１５１ｃを実行して、ユーザがパチンコ遊技機１毎に適宜設定したランダムＲの最大値、乱数更新方式及び乱数発生用クロック信号Ｓ１の周期を乱数回路１０３に設定し、その後、乱数回路起動モジュール１５１ｄを実行して乱数回路１０３を起動させる。このようにして乱数回路１０３に設定されたランダムＲの最大値、乱数更新方式及び乱数発生用クロック信号Ｓ１の周期に従って、乱数値記憶回路１３１に格納されているランダムＲの値を更新させることにより、乱数値記憶回路１３１から読み出され、特図ゲームおける表示結果を大当りとするか否かを判定するのに用いられる乱数値のランダム性を高めることができる。   More specifically, the CPU 106 executes the random number maximum value setting module 151a, the random number update method selection module 151b, and the period setting module 151c included in the random number circuit setting program 151, and the user appropriately sets for each pachinko gaming machine 1. The maximum value of the random R, the random number update method, and the cycle of the random number generating clock signal S1 are set in the random number circuit 103, and then the random number circuit activation module 151d is executed to activate the random number circuit 103. By updating the value of the random R stored in the random value storage circuit 131 in accordance with the maximum value of the random R, the random number update method, and the cycle of the random number generating clock signal S1 set in the random number circuit 103 in this way. Thus, the randomness of the random number value read from the random value storage circuit 131 and used to determine whether or not the display result in the special figure game is a big hit can be improved.

さらに、カウント値順列変更プログラム１５４を実行して、カウント値の更新順である順列を変更させることにより、乱数値記憶回路１３１に入力されるカウント値のランダム性が高まる結果、乱数値記憶回路１３１から読み出され、特図ゲームおける表示結果を大当りとするか否かを判定するのに用いられる乱数値のランダム性を高めることができる。   Further, by executing the count value permutation change program 154 and changing the permutation that is the update order of the count values, the randomness of the count values input to the random value storage circuit 131 is increased. As a result, the random value storage circuit 131 Thus, the randomness of the random number value used for determining whether or not the display result in the special figure game is a big hit can be improved.

また、カウント値順列変更回路１２３が、切り替えた更新規則に従ってカウント値の更新動作を開始したことに応答して、ＣＰＵ１０６は、カウント値順列変更データ「０１ｈ」が書き込まれたカウント値順列変更レジスタ１３６を初期化するため、カウント値順列変更回路１２３から出力され、乱数値記憶回路１３１に入力されるカウント値の順列が連続的に変更されるといった不具合を防止することができる。   Further, in response to the count value permutation change circuit 123 starting the update operation of the count value according to the switched update rule, the CPU 106 counts the count value permutation change register 136 in which the count value permutation change data “01h” is written. Can be prevented from being continuously changed in the permutation of count values output from the count value permutation changing circuit 123 and input to the random value storage circuit 131.

さらに、カウント値順列変更レジスタ１３６が初期化された後、ＣＰＵ１０６は、カウント値順列データ「０１ｈ」をカウント値順列変更レジスタ１３６に再度書き込むことにより、変更したカウント値の順列をさらに変更することができる。   Further, after the count value permutation change register 136 is initialized, the CPU 106 can further change the permutation of the changed count value by rewriting the count value permutation data “01h” in the count value permutation change register 136. it can.

また、カウンタ１２１により更新されるカウント値の初期値を変更させることにより、カウント値が初期値から最終値までカウントアップされる周期の検出を困難にすることができる。これにより、ステップＳ１７３にて乱数値記憶回路１３１から読み出されるランダムＲの値と大当り判定値とが合致するタイミングを狙って所定の信号を出力し、大当りを頻発させるといった不正行為を防止することができる。   Further, by changing the initial value of the count value updated by the counter 121, it is possible to make it difficult to detect the cycle in which the count value is counted up from the initial value to the final value. This prevents a fraudulent act such as outputting a predetermined signal at the timing when the random R value read from the random value storage circuit 131 matches the jackpot determination value in step S173 and causing frequent jackpots. it can.

さらに、ＣＰＵ１０６は、リセットコントローラ１０２によりシステムリセットされるまで、乱数最大値設定データが書き込まれた乱数最大値設定レジスタ１３５、周期設定データが書き込まれた周期設定レジスタ１３７及び乱数更新方式選択データが書き込まれた乱数更新方式選択レジスタ１４０を書込不能に制御して乱数回路１０３に設定された乱数最大値、乱数発生用クロック信号Ｓ１の周期及び乱数更新方式を変更不能にする。これにより、悪質な遊技客が乱数最大値、乱数発生用クロック信号Ｓ１の周期及び乱数更新方式を変更して乱数値記憶回路１３１から読み出されるランダムＲの値と大当り判定値とが一致するタイミングを自在に設定し、大当りを頻発させるといった不正行為を防止することができる。   Further, the CPU 106 writes the random number maximum value setting register 135 in which the random number maximum value setting data is written, the cycle setting register 137 in which the cycle setting data is written, and the random number update method selection data until the system is reset by the reset controller 102. The random number update method selection register 140 is controlled to be unwritable so that the random number maximum value, the cycle of the random number generation clock signal S1 and the random number update method set in the random number circuit 103 cannot be changed. As a result, the malicious player changes the random number maximum value, the cycle of the random number generation clock signal S1 and the random number update method, and the timing at which the random R value read from the random value storage circuit 131 matches the jackpot determination value. It can be set freely and fraudulent actions such as frequent hits can be prevented.

また、ユーザがパチンコ遊技機１毎に適宜選択した初期値変更方式によりカウント値の初期値を変更させるため、乱数値記憶回路１３１から読み出され、特図ゲームおける表示結果を大当りとするか否かを判定するのに用いられる乱数値のランダム性を高めることができる。   Further, in order to change the initial value of the count value by the initial value changing method appropriately selected by the user for each pachinko gaming machine 1, whether or not the display result in the special game is read out from the random value storage circuit 131 It is possible to improve the randomness of the random number value used to determine whether or not.

さらに、乱数最大値設定レジスタ１３５に、下限値「４」以下の値を指定する乱数最大値設定データ「００００ｈ」〜「０００３ｈ」が書き込まれた場合、ＣＰＵ１０６は、この乱数最大値設定レジスタ１３５に「０ＦＦＦｈ」を格納するため、「４」以下の値が乱数最大値として乱数回路１０３に設定されることを防止することができる。   Further, when random number maximum value setting data “0000h” to “0003h” designating a value lower than the lower limit “4” is written in the random number maximum value setting register 135, the CPU 106 stores the random number maximum value setting register 135 in this random number maximum value setting register 135. Since “0FFFh” is stored, a value of “4” or less can be prevented from being set in the random number circuit 103 as the maximum random number.

また、ＣＰＵ１０６により変更された初期値が乱数最大値より大きい場合、比較器１２２は、カウント値更新信号を順次出力して、カウンタ１２１に、カウント値を変更された初期値から最終値まで連続的に更新させ、通知信号を出力させることにより、この変更された初期値をＣＰＵ１０６にさらに変更させることができる。これにより、乱数値記憶回路１３１に出力されるカウント値が乱数最大値より大きくなることを防止することができる。   When the initial value changed by the CPU 106 is larger than the random number maximum value, the comparator 122 sequentially outputs a count value update signal and continuously outputs the count value to the counter 121 from the changed initial value to the final value. The updated initial value can be further changed by the CPU 106 by outputting the notification signal. Thereby, it is possible to prevent the count value output to the random value storage circuit 131 from becoming larger than the random number maximum value.

さらに、周期設定レジスタ１３７に、下限値「システムクロック信号の周期×１２８×７」以下の値を指定する周期設定コマンド「００ｈ」〜「０６ｈ」が書き込まれた場合、ＣＰＵ１０６は、この周期設定レジスタ１３７に「０７ｈ」を格納するため、「システムクロック信号の周期×１２８×７」より小さい値が内部クロック信号の周期として乱数回路１０３に設定されることを防止することができる。   Further, when a cycle setting command “00h” to “06h” for designating a value less than or equal to the lower limit value “system clock signal cycle × 128 × 7” is written in the cycle setting register 137, the CPU 106 Since “07h” is stored in 137, it is possible to prevent a value smaller than “system clock signal cycle × 128 × 7” from being set in the random number circuit 103 as the cycle of the internal clock signal.

また、ＣＰＵ１０６は、乱数回路１０３に乱数の最大値、乱数更新方式及び乱数発生用クロック信号Ｓ１の周期を設定した後に、乱数回路１０３を起動させるため、電力の供給開始後、乱数の最大値、乱数更新方式及び乱数発生用クロック信号Ｓ１の周期の設定を行う前に、この乱数回路１０３から乱数が発生してしまうといった不具合を防止することができる。   In addition, the CPU 106 sets the maximum value of the random number, the random number update method, and the cycle of the random number generation clock signal S1 in the random number circuit 103, and then starts the random number circuit 103. It is possible to prevent a problem that random numbers are generated from the random number circuit 103 before setting the random number update method and the cycle of the random number generating clock signal S1.

また、リセットコントローラ１０２によりシステムリセットされたときは、乱数回路起動レジスタ１４１に乱数回路起動データ「８０ｈ」を書き込むことにより、乱数回路１０３を再度起動させることができる。   When the system is reset by the reset controller 102, the random number circuit 103 can be restarted by writing the random number circuit starting data “80h” into the random number circuit starting register 141.

始動入賞口スイッチ７０は、始動入賞口である普通可変入賞球装置６へ遊技球が入賞したことに基づいて、始動入賞信号ＳＳを乱数回路１０３とＣＰＵ１０６とに出力する。ＣＰＵ１０６は、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ミリ秒）、始動入賞口スイッチ７０から始動入賞信号ＳＳが継続して入力されたことに基づいて、入賞処理を実行する。この入賞処理において、ＣＰＵ１０６は、乱数値記憶回路１３１に出力制御信号ＳＣを送出して乱数値記憶回路１３１を読出可能（イネイブル）状態に制御した後、乱数値記憶回路１３１からランダムＲの値を読み出す。そして、ＣＰＵ１０６は、乱数値記憶回路１３１への出力制御信号ＳＣの送出を停止して乱数値記憶回路１３１を読出不能（ディセイブル）状態に制御した後、読み出したランダムＲの値が所定の判定値「３」などと一致するか否かを判定することにより、可変表示装置４による特図ゲームの表示結果を大当り遊技状態とするか否かを決定する。   The start winning opening switch 70 outputs a start winning signal SS to the random number circuit 103 and the CPU 106 based on the fact that the game ball has won the normal variable winning ball apparatus 6 which is the start winning opening. The CPU 106 is based on the fact that the start winning signal SS is continuously input from the start winning port switch 70 while the timer interruption process is executed a predetermined number of times (for example, twice) (for example, 4 milliseconds). The winning process is executed. In this winning process, the CPU 106 sends an output control signal SC to the random value storage circuit 131 to control the random value storage circuit 131 to a readable state (enable), and then obtains a random R value from the random value storage circuit 131. read out. Then, after the CPU 106 stops sending the output control signal SC to the random value storage circuit 131 and controls the random value storage circuit 131 to the unreadable state, the read random R value is set to a predetermined determination value. By determining whether or not it matches “3” or the like, it is determined whether or not the display result of the special figure game by the variable display device 4 is a big hit gaming state.

このように、ＣＰＵ１０６がランダムＲの値を読み出すときのみ、乱数値記憶回路１３１を読出可能状態に制御することにより、パチンコ遊技機１は、乱数値の取得をより一層、確実且つ安定的に行うことができる。また、ＣＰＵ１０６は、始動入賞口である普通可変入賞球装置６へ遊技球が入賞したときのみ、乱数値記憶回路１３１からランダムＲの値を読み出すため、パチンコ遊技機１は、無駄な処理を省略することができる。   In this way, the pachinko gaming machine 1 acquires the random number value more reliably and stably by controlling the random value storage circuit 131 to the readable state only when the CPU 106 reads the random R value. be able to. Further, since the CPU 106 reads out the random R value from the random value storage circuit 131 only when the game ball wins the normal variable winning ball device 6 which is the start winning opening, the pachinko gaming machine 1 omits useless processing. can do.

なお、乱数回路１０３は、始動入賞口スイッチ７０から出力された始動入賞信号ＳＳをラッチ信号生成回路１３３に直接入力するのではなく、一旦タイマ回路１３４に入力して、始動入賞信号ＳＳの入力時間を計測し、計測した時間が予め設定された時間（３ミリ秒）になったとき、乱数値取込レジスタ１３９に乱数値取込データ「０１ｈ」をセットすることにより、乱数値読取信号をラッチ信号生成回路１３３に入力する。このため、パチンコ遊技機１は、ラッチ信号生成回路１３３がノイズの影響等により誤って乱数値記憶回路１３１にラッチ信号ＳＬを出力することを防止することができる。また、タイマ回路１３４には、２回のタイマ割込処理の実行間「４ミリ秒」よりも短い「３ミリ秒」が設定されているため、ＣＰＵ１０６が乱数値記憶回路１３１から読み出したランダムＲの値が前回の入賞時に読み出したランダムＲの値と同じ値となることを防止することができる。   The random number circuit 103 does not directly input the start prize signal SS output from the start prize port switch 70 to the latch signal generation circuit 133 but temporarily inputs it to the timer circuit 134 to input the start prize signal SS. When the measured time reaches a preset time (3 milliseconds), the random value read signal is latched by setting the random value fetch data “01h” in the random value fetch register 139 The signal is input to the signal generation circuit 133. For this reason, the pachinko gaming machine 1 can prevent the latch signal generation circuit 133 from erroneously outputting the latch signal SL to the random value storage circuit 131 due to the influence of noise or the like. Since the timer circuit 134 is set to “3 milliseconds” shorter than “4 milliseconds” between the executions of the two timer interrupt processes, the random R value read out from the random value storage circuit 131 by the CPU 106 is set. Can be prevented from becoming the same value as the random R value read at the time of the previous winning.

また、乱数値記憶回路１３１は、ラッチ信号生成回路１３３からラッチ信号ＳＬが入力されているとき、遊技制御用マイクロプロセッサ１００から入力される出力制御信号（ハイレベルの信号）ＳＣをローレベルの信号に変換することにより、出力制御信号ＳＣに対して受信不能状態に制御する。これにより、乱数値記憶回路１３１に記憶されているランダムＲの値が更新されているときに、ＣＰＵ１０６により乱数値記憶回路１３１からランダムＲの値が読み出されることを防止することができるため、パチンコ遊技機１は、乱数値の更新を確実且つ安定的に行うことができる。   In addition, when the latch signal SL is input from the latch signal generation circuit 133, the random value storage circuit 131 converts the output control signal (high level signal) SC input from the game control microprocessor 100 to a low level signal. By converting to, the output control signal SC is controlled so as not to be received. This prevents the CPU 106 from reading the random R value from the random value storage circuit 131 when the random R value stored in the random value storage circuit 131 is updated. The gaming machine 1 can reliably and stably update the random number value.

さらに、乱数値記憶回路１３１は、遊技制御用マイクロプロセッサ１００から出力制御信号ＳＣが入力されているとき、ラッチ信号生成回路１３３から入力されるラッチ信号（ハイレベルの信号）ＳＬをローレベルの信号に変換することにより、ラッチ信号ＳＬに対して受信不能状態に制御する。これにより、遊技制御用マイクロプロセッサ１００が乱数値記憶回路１３１からランダムＲの値を読み出しているときに、乱数値記憶回路１３１に記憶されているランダムＲの値が更新されることを防止することができるため、パチンコ遊技機１は、乱数値の取得を確実且つ安定的に行うことができる。   Further, when the output control signal SC is input from the game control microprocessor 100, the random value storage circuit 131 uses the latch signal (high level signal) SL input from the latch signal generation circuit 133 as a low level signal. By converting to, the latch signal SL is controlled so as not to be received. This prevents the random R value stored in the random value storage circuit 131 from being updated when the gaming control microprocessor 100 reads the random R value from the random value storage circuit 131. Therefore, the pachinko gaming machine 1 can reliably and stably acquire a random value.

上記の実施例では、ユーザにより第２の乱数更新方式が選択された場合について説明した。これに対して、第１の乱数更新方式が選択された場合には、図２７に示すステップＳ１０の乱数回路設定処理として、図３５のフローチャートに示す処理が実行される。   In the above embodiment, the case where the second random number update method is selected by the user has been described. On the other hand, when the first random number update method is selected, the process shown in the flowchart of FIG. 35 is executed as the random number circuit setting process of step S10 shown in FIG.

図３５に示す乱数回路設定処理において、ＣＰＵ１０６は、まず、乱数回路設定プログラム１５１に含まれる乱数最大値設定モジュール１５１ａを実行して、ユーザにより予め設定された乱数最大値を指定する乱数最大値設定データを乱数最大値設定レジスタ１３５に書き込むことにより、この予め設定されたランダムＲの最大値を乱数回路１０３に設定する（ステップＳ３１）。次に、ＣＰＵ１０６は、乱数回路設定プログラム１５１に含まれる乱数更新方式選択モジュール１５１ｂを実行して、乱数更新方式選択データ「０１ｂ」を乱数更新方式選択レジスタ１４０に書き込むことにより、第１の乱数更新方式を乱数回路１０３に設定する（ステップＳ３２）。この後、ＣＰＵ１０６は、乱数回路設定プログラム１５１に含まれる乱数回路起動モジュール１５１ｄを実行して、乱数回路起動データ「８０ｈ」を乱数回路起動レジスタ１４１に書き込むことにより、乱数回路１０３を起動させる（ステップＳ３３）。   In the random number circuit setting process shown in FIG. 35, the CPU 106 first executes the random number maximum value setting module 151a included in the random number circuit setting program 151, and sets a random number maximum value setting that specifies a random number maximum value preset by the user. By writing data into the random number maximum value setting register 135, the preset maximum value of the random R is set in the random number circuit 103 (step S31). Next, the CPU 106 executes the random number update method selection module 151b included in the random number circuit setting program 151, and writes the random number update method selection data “01b” in the random number update method selection register 140, whereby the first random number update method is selected. The method is set in the random number circuit 103 (step S32). Thereafter, the CPU 106 executes the random number circuit starting module 151d included in the random number circuit setting program 151, and writes the random number circuit starting data “80h” in the random number circuit starting register 141, thereby starting the random number circuit 103 (step). S33).

こうして図３５に示すような乱数回路設定処理が実行されることにより、乱数回路１０３は、例えば図３６に示すようなタイミングチャートに従って動作する。   By executing the random number circuit setting process as shown in FIG. 35 in this way, the random number circuit 103 operates according to a timing chart as shown in FIG. 36, for example.

図３６に示す動作例において、クロック回路１０１から乱数回路１０３へは、図３６（Ａ）に示す基準クロック信号ＣＬＫが供給されるものとする。   In the operation example shown in FIG. 36, the reference clock signal CLK shown in FIG. 36A is supplied from the clock circuit 101 to the random number circuit 103.

クロック信号出力回路１２４は、クロック回路１０１から供給された基準クロック信号ＣＬＫを分周して乱数発生用クロック信号Ｓ１を生成し、セレクタ１２８と遅延回路１３２とに出力する。セレクタ１２８は、乱数更新方式選択信号出力回路１２７から第１の乱数更新方式選択信号が入力されることに応答して、カウント値更新信号出力回路１２５から出力されるカウント値更新信号Ｓ３を選択してカウンタ１２１に出力する。カウンタ１２１は、セレクタ１２８から供給されるカウント値更新信号Ｓ３の立ち上がりエッヂが入力されるタイミングにおいて、カウント値Ｃを更新してカウント値順列変更回路１２３に出力する。ここで、セレクタ１２８は、乱数更新方式選択信号出力回路１２７から第１の乱数更新方式選択信号が入力されたときに、カウント値更新信号出力回路１２５から出力されるカウント値更新信号Ｓ３に応答して、クロック信号出力回路１２４から出力される乱数発生用クロック信号Ｓ１に同期した数値データの更新を指示する数値更新指示信号を、カウンタ１２１に出力してもよい。   The clock signal output circuit 124 divides the reference clock signal CLK supplied from the clock circuit 101 to generate a random number generation clock signal S 1, and outputs it to the selector 128 and the delay circuit 132. The selector 128 selects the count value update signal S3 output from the count value update signal output circuit 125 in response to the input of the first random number update method selection signal from the random number update method selection signal output circuit 127. To the counter 121. The counter 121 updates the count value C and outputs it to the count value permutation change circuit 123 at the timing when the rising edge of the count value update signal S3 supplied from the selector 128 is input. Here, the selector 128 responds to the count value update signal S3 output from the count value update signal output circuit 125 when the first random number update method selection signal output circuit 127 receives the first random number update method selection signal. Thus, a numerical value update instruction signal for instructing the update of numerical data synchronized with the random number generation clock signal S1 output from the clock signal output circuit 124 may be output to the counter 121.

遅延回路１３２は、クロック信号出力回路１２４から出力された乱数発生用クロック信号Ｓ１をΔＴ（≠ｎＴ：ｎは整数）だけ遅延させて、例えばタイミングＴ４１，Ｔ４２，…においてローレベルからハイレベルに立ち上がる周期Ｔの、図３６（Ｃ）に示す遅延クロック信号Ｓ２を生成する。遅延回路１３２によって生成された遅延クロック信号Ｓ２は、ラッチ信号生成回路１３３に出力される。   The delay circuit 132 delays the random number generation clock signal S1 output from the clock signal output circuit 124 by ΔT (≠ nT: n is an integer), and rises from a low level to a high level at timings T41, T42,. A delayed clock signal S2 having a period T shown in FIG. The delayed clock signal S2 generated by the delay circuit 132 is output to the latch signal generation circuit 133.

ラッチ信号生成回路１３３は、乱数更新方式選択信号出力回路１２７から第１の乱数更新方式選択信号が入力されることに応答して、遅延回路１３２から供給される遅延クロック信号Ｓ２を、図３６（Ｄ）に示すラッチ信号ＳＬとして出力する。このような第１の乱数更新方式が選択された場合に、ＣＰＵ１０６がカウント値更新レジスタ１３８にカウント値更新データ「０１ｈ」を書き込むタイミングを、例えば乱数発生用クロック信号Ｓ１がローレベルからハイレベルに立ち上がるタイミングとなるように制御する。なお、セレクタ１２８がクロック信号出力回路１２４から出力される乱数発生用クロック信号Ｓ１に同期した数値更新指示信号を出力可能な場合には、このような制御が行われなくても、乱数発生用クロック信号Ｓ１がローレベルからハイレベルに立ち上がるタイミングにおいて信号レベルが切り替わる数値更新指示信号がカウンタ１２１へ出力されることになる。これにより、乱数回路１０３は、乱数発生用クロック信号Ｓ１がローレベルからハイレベルに立ち上がるタイミングにおいて、カウント値Ｃを更新し、そのタイミングとは異なるタイミングＴ４１，Ｔ４２，Ｔ４３…において、ラッチ信号ＳＬを出力することができる。すなわち、第１の乱数更新方式が選択された場合でも、乱数回路１０３は、カウンタ１２１によるカウント値Ｃの更新タイミングと、ラッチ信号生成回路１３３によるラッチ信号ＳＬの出力タイミング（ラッチタイミング）とを、確実に異ならせることができ、乱数値の取得を確実且つ安定的に行うことができる。   In response to the input of the first random number update method selection signal output circuit 127 from the random number update method selection signal output circuit 127, the latch signal generation circuit 133 generates the delayed clock signal S2 supplied from the delay circuit 132 as shown in FIG. D) is output as a latch signal SL shown in FIG. When such a first random number update method is selected, the CPU 106 sets the timing for writing the count value update data “01h” to the count value update register 138. For example, the random number generation clock signal S1 is changed from the low level to the high level. Control to be the timing to start up. When the selector 128 can output a numerical value update instruction signal synchronized with the random number generation clock signal S1 output from the clock signal output circuit 124, the random number generation clock can be output even if such control is not performed. A numerical value update instruction signal for switching the signal level at the timing when the signal S1 rises from the low level to the high level is output to the counter 121. As a result, the random number circuit 103 updates the count value C at the timing when the random number generation clock signal S1 rises from the low level to the high level, and outputs the latch signal SL at timings T41, T42, T43,. Can be output. That is, even when the first random number update method is selected, the random number circuit 103 determines the update timing of the count value C by the counter 121 and the output timing (latch timing) of the latch signal SL by the latch signal generation circuit 133. It is possible to reliably make the difference, and it is possible to reliably and stably acquire the random value.

この第１の乱数更新方式が選択された場合、ＣＰＵ１０６は、図３０のフローチャートに示す遊技制御割込処理に代えて、図３７に示す処理を実行する。   When the first random number update method is selected, the CPU 106 executes the process shown in FIG. 37 instead of the game control interrupt process shown in the flowchart of FIG.

図３７に示す遊技制御割込処理において、ＣＰＵ１０６は、まず、所定の電源断処理を実行することにより、電源基板１０から供給される電力が低下したときなどに所定のデータ保護処理等を実行可能とする（ステップＳ１９１）。続いて、所定のスイッチ処理を実行することにより、始動入賞口スイッチ７０等の各入賞口スイッチから入力される検出信号の状態を判定する（ステップＳ１９２）。次に、ＣＰＵ１０６は、表示用乱数更新処理（ステップＳ１９３）を実行する。続いて、ＣＰＵ１０６は、初期値変更プログラム１５３を実行して、図３１に示す初期値変更処理を行う（ステップＳ１９４）。さらに、ＣＰＵ１０６は、カウント値順列変更プログラム１５４を実行して、カウント値順列変更処理を行う（ステップＳ１９５）。   In the game control interrupt process shown in FIG. 37, the CPU 106 can execute a predetermined data protection process or the like when the power supplied from the power supply board 10 decreases by first executing a predetermined power-off process. (Step S191). Subsequently, by executing a predetermined switch process, the state of the detection signal input from each winning a prize port switch such as the starting winning a prize port switch 70 is determined (step S192). Next, the CPU 106 executes display random number update processing (step S193). Subsequently, the CPU 106 executes the initial value changing program 153 to perform the initial value changing process shown in FIG. 31 (step S194). Further, the CPU 106 executes the count value permutation change program 154 to perform a count value permutation change process (step S195).

そして、ＣＰＵ１０６は、この乱数値更新プログラム１５５を実行して、乱数値更新処理を行う（ステップＳ１９６）。この乱数値更新処理において、ＣＰＵ１０６は、クロック信号出力回路１２４から出力される乱数発生用クロック信号Ｓ１の立ち上がりエッヂと同期して、カウント値更新データ「０１ｈ」をカウント値更新レジスタ１３８に書き込むことにより、カウンタ１２１によりカウントされているカウント値Ｃを更新させる。カウンタ１２１におけるカウント値Ｃは、ラッチ信号生成回路１３３からラッチ信号ＳＬとして出力される遅延クロック信号Ｓ２の立ち上がりエッヂと同期して、乱数値記憶回路１３１に取り込まれて記憶される。   Then, the CPU 106 executes the random value update program 155 to perform a random value update process (step S196). In this random number value update process, the CPU 106 writes the count value update data “01h” in the count value update register 138 in synchronization with the rising edge of the random number generation clock signal S 1 output from the clock signal output circuit 124. The count value C counted by the counter 121 is updated. The count value C in the counter 121 is taken in and stored in the random value storage circuit 131 in synchronization with the rising edge of the delayed clock signal S2 output as the latch signal SL from the latch signal generation circuit 133.

続いて、特別図柄プロセス処理を実行する（ステップＳ１９７）。特別図柄プロセス処理では、遊技状態に応じてパチンコ遊技機１を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選択されて実行される。特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。また、ＣＰＵ１０６は、普通図柄プロセス処理を実行する（ステップＳ１９８）。普通図柄プロセス処理では、普通図柄表示器４０を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選択されて実行される。普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。さらに、特別図柄コマンド制御処理（ステップＳ１９９）と、普通図柄コマンド制御処理（ステップＳ２００）と、を順次実行する。これにより、ＣＰＵ１０６は、主基板１１から表示制御基板１２に対して表示制御コマンドを送ることにより、可変表示装置４の表示制御や普通図柄表示器４０の点灯制御を指示する。続いて、ＣＰＵ１０６は、所定の情報出力処理を実行することにより、各種出力データをＩ／Ｏポート１０８に含まれる各出力ポートに出力する（ステップＳ２０１）。この情報出力処理では、主基板１１から情報端子基板１６に、大当り情報、始動情報、確率可変情報などをホール管理用コンピュータに対して出力する指令の送出も行われる。また、ＣＰＵ１０６は、所定の賞球処理を実行することにより、始動入賞口スイッチ７０等の各入賞口スイッチから入力された検出信号に基づく賞球数の設定などを行い、払出制御基板１５に対して払出制御コマンドを出力可能とする（ステップＳ２０２）。さらに、ＣＰＵ１０６は、所定のソレノイド出力処理を実行することにより、所定の条件が成立したときに普通可変入賞球装置６における可動翼片や特別可変入賞球装置７における開閉板の開閉駆動を行う（ステップＳ２０３）。   Subsequently, special symbol process processing is executed (step S197). In the special symbol process, the corresponding process is selected and executed according to a special symbol process flag for controlling the pachinko gaming machine 1 in a predetermined order according to the gaming state. The value of the special symbol process flag is updated during each process according to the gaming state. Further, the CPU 106 executes normal symbol process processing (step S198). In the normal symbol process, the corresponding process is selected and executed according to the normal symbol process flag for controlling the normal symbol display 40 in a predetermined order. The value of the normal symbol process flag is updated during each process according to the gaming state. Further, the special symbol command control process (step S199) and the normal symbol command control process (step S200) are sequentially executed. Thus, the CPU 106 sends a display control command from the main board 11 to the display control board 12 to instruct display control of the variable display device 4 and lighting control of the normal symbol display 40. Subsequently, the CPU 106 executes predetermined information output processing to output various output data to each output port included in the I / O port 108 (step S201). In this information output process, a command for outputting jackpot information, starting information, probability variable information, etc. to the hall management computer is also sent from the main board 11 to the information terminal board 16. Further, the CPU 106 performs predetermined prize ball processing to set the number of prize balls based on the detection signal input from each prize opening switch such as the start prize opening switch 70 and the like, and to the payout control board 15. The payout control command can be output (step S202). Further, the CPU 106 performs a predetermined solenoid output process to open and close the movable wing piece in the normal variable winning ball device 6 and the open / close plate in the special variable winning ball device 7 when a predetermined condition is satisfied ( Step S203).

このように、ユーザの設定に応じて第１及び第２の乱数更新方式のいずれかが選択され、選択された乱数更新方式で乱数値記憶回路１３１にランダムＲの値を記憶させることができる。このため、パチンコ遊技機１毎に異なる乱数更新方式を選択することにより、乱数値記憶回路１３１から読み出されるランダムＲの値のランダム性を高めることができる。また、カウンタ１２１がカウント値Ｃを更新するタイミングや、乱数値記憶回路１３１にカウント値Ｃを取り込んでランダムＲの値を更新するタイミングを指定することができるので、更新されていない乱数値が読み出されることを防止できる。   In this way, either the first or second random number update method is selected according to the user setting, and the random value storage circuit 131 can store the value of the random R by the selected random number update method. For this reason, by selecting a different random number update method for each pachinko gaming machine 1, the randomness of the value of random R read from the random value storage circuit 131 can be improved. Further, the timing at which the counter 121 updates the count value C and the timing at which the count value C is taken into the random value storage circuit 131 and the value of the random R are updated can be designated, so that a random value that has not been updated is read out. Can be prevented.

上記の実施例では、クロック信号出力回路１２４から出力された乱数発生用クロック信号Ｓ１が、セレクタ１２８を介してカウンタ１２１に入力されるとともに、遅延回路１３２に入力されて遅延クロック信号Ｓ２が生成され、この生成された遅延クロック信号Ｓ２をラッチ信号生成回路１３３に入力することにより、カウント値Ｃの更新タイミングとラッチタイミングとを異ならせていた。これに対して、乱数発生用クロック信号Ｓ１をラッチ信号生成回路１３３に入力して、遅延クロック信号Ｓ２をカウンタ１２１に入力してもよい。   In the above embodiment, the random number generating clock signal S1 output from the clock signal output circuit 124 is input to the counter 121 via the selector 128 and input to the delay circuit 132 to generate the delayed clock signal S2. By inputting the generated delay clock signal S2 to the latch signal generation circuit 133, the update timing of the count value C and the latch timing are made different. On the other hand, the random number generating clock signal S 1 may be input to the latch signal generating circuit 133 and the delayed clock signal S 2 may be input to the counter 121.

また、乱数発生用クロック信号Ｓ１をカウンタ１２１とラッチ信号生成回路１３３とに入力することで、カウント値Ｃの更新とラッチ信号ＳＬの出力とを同一タイミングで行った後、ラッチ信号ＳＬを遅延回路に入力して遅延させることにより、カウント値Ｃの更新タイミングとラッチタイミングとを異ならせてもよい。図３８は、ラッチ信号ＳＬを遅延回路に入力して遅延させる場合における乱数回路１０３の一構成例を示すブロック図である。なお、図３８において、図４と同様の構成には同一の符号が付されている。また、図３８では、説明を簡単にするため、比較器１２２、カウント値順列変更回路１２３、カウント値更新信号出力回路１２５、乱数更新方式選択信号出力回路１２７、乱数回路起動信号出力回路１３０が示されていないが、これらの各構成及びその動作については、図４に示す乱数回路１０３における場合と同様である。   Further, by inputting the random number generating clock signal S1 to the counter 121 and the latch signal generating circuit 133, the count value C is updated and the latch signal SL is output at the same timing, and then the latch signal SL is transmitted to the delay circuit. The update timing of the count value C and the latch timing may be made different from each other by delaying the input to. FIG. 38 is a block diagram illustrating a configuration example of the random number circuit 103 when the latch signal SL is input to the delay circuit to be delayed. In FIG. 38, the same components as those in FIG. 4 are denoted by the same reference numerals. 38 shows a comparator 122, a count value permutation change circuit 123, a count value update signal output circuit 125, a random number update method selection signal output circuit 127, and a random number circuit start signal output circuit 130 for the sake of simplicity. Although not done, each of these components and their operations are the same as those in the random number circuit 103 shown in FIG.

図３８に示す乱数回路１０３においては、クロック信号出力回路１２４とラッチ信号生成回路１３３とが接続され、ラッチ信号生成回路１３３と乱数値記憶回路１３１との間に遅延回路２３２が介挿されている。ラッチ信号生成回路１３３は、第２の乱数更新方式が選択されている場合に、乱数値読取信号出力回路１２６から入力される乱数値読取信号を、クロック信号出力回路１２４から入力される乱数発生用クロック信号Ｓ１の立ち上がりエッヂに同期させ、ラッチ信号ＳＬとして出力する。   In the random number circuit 103 shown in FIG. 38, a clock signal output circuit 124 and a latch signal generation circuit 133 are connected, and a delay circuit 232 is interposed between the latch signal generation circuit 133 and the random number value storage circuit 131. . The latch signal generation circuit 133 generates a random number read signal input from the random value read signal output circuit 126 and generates a random number input from the clock signal output circuit 124 when the second random number update method is selected. It is output as a latch signal SL in synchronization with the rising edge of the clock signal S1.

遅延回路２３２は、ラッチ信号生成回路１３３から出力されるラッチ信号ＳＬを、乱数発生用クロック信号Ｓ１の周期Ｔの整数倍の期間とは異なる期間ΔＴだけ遅延させて、遅延ラッチ信号ＳＤを生成する。遅延回路２３２は、生成した遅延ラッチ信号ＳＤを乱数値記憶回路１３１に出力する。   The delay circuit 232 delays the latch signal SL output from the latch signal generation circuit 133 by a period ΔT that is different from a period that is an integral multiple of the period T of the random number generation clock signal S1, thereby generating a delayed latch signal SD. . The delay circuit 232 outputs the generated delay latch signal SD to the random value storage circuit 131.

図３９は、図３８に示す乱数回路１０３の動作を説明するためのタイミングチャートである。   FIG. 39 is a timing chart for explaining the operation of the random number circuit 103 shown in FIG.

クロック信号出力回路１２４は、クロック回路１０１から供給される図３９（Ａ）に示す基準クロック信号ＣＬＫを分周して、タイミングＴ１１，Ｔ１２，…においてローレベルからハイレベルに立ち上がる周期Ｔの、図３９（Ｂ）に示す乱数発生用クロック信号Ｓ１をセレクタ１２８とラッチ信号生成回路１３３とに出力する。第２の乱数更新方式が選択されている場合には、セレクタ１２８がクロック信号出力回路１２４から出力された乱数発生用クロック信号Ｓ１を選択してカウンタ１２１に出力する。   The clock signal output circuit 124 divides the reference clock signal CLK shown in FIG. 39A supplied from the clock circuit 101, and shows a period T rising from the low level to the high level at timings T11, T12,. The random number generating clock signal S 1 shown in 39 (B) is output to the selector 128 and the latch signal generating circuit 133. When the second random number update method is selected, the selector 128 selects the random number generation clock signal S 1 output from the clock signal output circuit 124 and outputs it to the counter 121.

カウンタ１２１は、乱数発生用クロック信号Ｓ１の立ち上がりエッヂが入力される毎に、カウント値Ｃを更新して乱数値記憶回路１３１に出力する。また、ラッチ信号生成回路１３３では、図３９（Ｃ）に示す始動入賞信号ＳＳがタイマ回路１３４に入力されてからの経過時間が所定時間（例えば３ミリ秒）に達したときに、乱数値読取信号出力回路１２６からの乱数値読取信号がローレベルからハイレベルに立ち上がる。ラッチ信号生成回路１３３は、乱数更新方式選択信号出力回路１２７から第２の乱数更新方式選択信号が入力されることに応答して、乱数値読取信号出力回路１２６から入力される乱数値読取信号を、クロック信号出力回路１２４から供給される乱数発生用クロック信号Ｓ１の立ち上がりエッヂに同期させ、図３９（Ｄ）に示すラッチ信号ＳＬを遅延回路２３２に出力する。   Each time the rising edge of the random number generating clock signal S1 is input, the counter 121 updates the count value C and outputs it to the random value storage circuit 131. Further, the latch signal generation circuit 133 reads the random number value when the elapsed time after the start winning signal SS shown in FIG. 39C is input to the timer circuit 134 reaches a predetermined time (for example, 3 milliseconds). The random number read signal from the signal output circuit 126 rises from a low level to a high level. In response to the input of the second random number update method selection signal from the random number update method selection signal output circuit 127, the latch signal generation circuit 133 receives the random number value read signal input from the random number value read signal output circuit 126. The latch signal SL shown in FIG. 39D is output to the delay circuit 232 in synchronization with the rising edge of the random number generating clock signal S 1 supplied from the clock signal output circuit 124.

遅延回路２３２は、ラッチ信号生成回路１３３から入力されるラッチ信号ＳＬをΔＴ（≠ｎＴ：ｎは整数）だけ遅延させて、タイミングＴ７１においてローレベルからハイレベルに立ち上がる、図３９（Ｅ）に示す遅延ラッチ信号ＳＤを生成して乱数値記憶回路１３１に出力する。乱数値記憶回路１３１は、遅延回路２３２から入力される遅延ラッチ信号ＳＤに応答して、カウンタ１２１から入力されるカウント値ＣをランダムＲとして記憶する。   The delay circuit 232 delays the latch signal SL input from the latch signal generation circuit 133 by ΔT (≠ nT: n is an integer), and rises from the low level to the high level at timing T71, as shown in FIG. A delayed latch signal SD is generated and output to the random value storage circuit 131. The random value storage circuit 131 stores the count value C input from the counter 121 as a random R in response to the delay latch signal SD input from the delay circuit 232.

これにより、図３８に示す乱数回路１０３は、タイミングＴ１１，Ｔ１２，Ｔ１３，…において、カウント値Ｃを更新し、タイミングＴ１１，Ｔ１２，Ｔ１３，…とは異なるタイミングＴ７１において、遅延ラッチ信号ＳＤを出力することができる。この結果、パチンコ遊技機１は、乱数値の取得を確実且つ安定的に行うことができる。   Thus, the random number circuit 103 shown in FIG. 38 updates the count value C at timings T11, T12, T13,..., And outputs a delayed latch signal SD at timing T71 different from the timings T11, T12, T13,. can do. As a result, the pachinko gaming machine 1 can reliably and stably acquire a random value.

図４及び図３８に示す乱数回路１０３では、カウンタ１２１に乱数発生用クロック信号Ｓ１を入力してカウント値Ｃを更新していた。これに対して、乱数回路１０３は、例えば乱数発生用クロック信号Ｓ１を分周して生成した分周クロック信号をカウンタ１２１に入力してカウント値Ｃを更新してもよく、また、基準クロック信号ＣＬＫとクロック信号出力回路１２４にて分周された分周クロック信号Ｓ４とを論理積演算することにより得られるクロック信号をカウンタ１２１に入力してカウント値Ｃを更新してもよい。図４０は、基準クロック信号ＣＬＫとクロック信号出力回路１２４からの出力信号とを論理積演算して乱数発生用クロック信号Ｓ１を生成する場合における乱数回路１０３の一構成例を示すブロック図である。なお、図４０において、図４と同様の構成には同一の符号が付されている。また、図４０では、説明を簡単にするため、比較器１２２、カウント値順列変更回路１２３、カウント値更新信号出力回路１２５、乱数更新方式選択信号出力回路１２７、乱数回路起動信号出力回路１３０が示されていないが、これらの各構成及びその動作については、図４に示す乱数回路１０３における場合と同様である。   In the random number circuit 103 shown in FIGS. 4 and 38, the count value C is updated by inputting the random number generation clock signal S1 to the counter 121. On the other hand, the random number circuit 103 may update the count value C by inputting the divided clock signal generated by dividing the random number generating clock signal S1 to the counter 121, for example. The count value C may be updated by inputting to the counter 121 a clock signal obtained by performing an AND operation on CLK and the divided clock signal S4 divided by the clock signal output circuit 124. FIG. 40 is a block diagram showing a configuration example of the random number circuit 103 in the case where the random number generation clock signal S1 is generated by performing an AND operation on the reference clock signal CLK and the output signal from the clock signal output circuit 124. In FIG. 40, the same components as those in FIG. 4 are denoted by the same reference numerals. 40 shows a comparator 122, a count value permutation changing circuit 123, a count value update signal output circuit 125, a random number update method selection signal output circuit 127, and a random number circuit activation signal output circuit 130 for the sake of simplicity. Although not done, each of these components and their operations are the same as those in the random number circuit 103 shown in FIG.

図４０に示す乱数回路１０３においては、クロック信号出力回路１２４がクロック回路１０１から入力される基準クロック信号ＣＬＫを分周して分周クロック信号Ｓ４を生成し、生成した分周クロック信号Ｓ４をＡＮＤ回路１４５に出力する。ＡＮＤ回路１４５は、クロック回路１０１から供給される基準クロック信号ＣＬＫとクロック信号出力回路１２４から入力される分周クロック信号Ｓ４とを論理積演算して乱数発生用クロック信号Ｓ１を生成し、生成した乱数発生用クロック信号Ｓ１をセレクタ１２８と遅延回路１３２とに出力する。   In the random number circuit 103 shown in FIG. 40, the clock signal output circuit 124 divides the reference clock signal CLK input from the clock circuit 101 to generate a divided clock signal S4, and the generated divided clock signal S4 is ANDed. Output to the circuit 145. The AND circuit 145 generates a random number generating clock signal S1 by performing an AND operation on the reference clock signal CLK supplied from the clock circuit 101 and the divided clock signal S4 input from the clock signal output circuit 124. The random number generating clock signal S 1 is output to the selector 128 and the delay circuit 132.

遅延回路１３２は、ＡＮＤ回路１４５から入力される乱数発生用クロック信号Ｓ１を、この乱数発生用クロック信号Ｓ１の周期Ｔの整数倍の期間とは異なる期間ΔＴだけ遅延させて、遅延クロック信号Ｓ５を生成する。遅延回路１３２は、生成した遅延クロック信号Ｓ５をラッチ信号生成回路１３３に出力する。   The delay circuit 132 delays the random number generating clock signal S1 input from the AND circuit 145 by a period ΔT that is different from a period that is an integral multiple of the period T of the random number generating clock signal S1, thereby causing the delayed clock signal S5 to be delayed. Generate. The delay circuit 132 outputs the generated delayed clock signal S5 to the latch signal generation circuit 133.

図４１は、図４０に示す乱数回路１０３の動作を説明するためのタイミングチャートである。   FIG. 41 is a timing chart for explaining the operation of the random number circuit 103 shown in FIG.

クロック信号出力回路１２４は、クロック回路１０１から供給される図４１（Ａ）に示す基準クロック信号ＣＬＫを分周して、タイミングＴ１１，Ｔ１２，…においてローレベルからハイレベルに立ち上がる周期Ｔの、図４１（Ｂ）に示す分周クロック信号Ｓ４をＡＮＤ回路１４５に出力する。   The clock signal output circuit 124 divides the reference clock signal CLK shown in FIG. 41A supplied from the clock circuit 101, and shows a period T rising from the low level to the high level at timings T11, T12,. The frequency-divided clock signal S4 shown in 41 (B) is output to the AND circuit 145.

ＡＮＤ回路１４５は、クロック回路１０１から供給される基準クロック信号ＣＬＫとクロック信号出力回路１２４から入力される分周クロック信号Ｓ４とを論理積演算して、図４１（Ｃ）に示す乱数発生用クロック信号Ｓ１を生成してセレクタ１２８と遅延回路１３２とに出力する。第２の乱数更新方式が選択されている場合には、セレクタ１２８がＡＮＤ回路１４５から出力された乱数発生用クロック信号Ｓ１を選択してカウンタ１２１に出力する。   The AND circuit 145 performs an AND operation on the reference clock signal CLK supplied from the clock circuit 101 and the divided clock signal S4 input from the clock signal output circuit 124, and generates a random number generating clock shown in FIG. A signal S 1 is generated and output to the selector 128 and the delay circuit 132. When the second random number update method is selected, the selector 128 selects the random number generation clock signal S 1 output from the AND circuit 145 and outputs it to the counter 121.

遅延回路１３２は、ＡＮＤ回路１４５から入力される乱数発生用クロック信号Ｓ１を、例えばＴ／２だけ遅延させて、図４１（Ｄ）に示す遅延クロック信号Ｓ５を生成してラッチ信号生成回路１３３に出力する。   The delay circuit 132 delays the random number generation clock signal S1 input from the AND circuit 145 by, for example, T / 2 to generate a delay clock signal S5 shown in FIG. Output.

カウンタ１２１は、ＡＮＤ回路１４５から入力される乱数発生用クロック信号Ｓ１の立ち上がりエッヂが入力される毎に、カウント値Ｃを更新して乱数値記憶回路１３１に出力する。また、ラッチ信号生成回路１３３では、図４１（Ｅ）に示す始動入賞信号ＳＳがタイマ回路１３４に入力されてからの経過時間が所定時間（例えば３ミリ秒）に達したときに、乱数値読取信号出力回路１２６からの乱数値読取信号がローレベルからハイレベルに立ち上がる。ラッチ信号生成回路１３３は、乱数更新方式選択信号出力回路１２７から第２の乱数更新方式選択信号が入力されることに応答して、乱数値読取信号出力回路１２６から入力される乱数値読取信号を、遅延回路１３２から供給される遅延クロック信号Ｓ５の立ち上がりエッヂに同期させ、図４１（Ｆ）に示すラッチ信号ＳＬを乱数値記憶回路１３１に出力する。   The counter 121 updates the count value C and outputs it to the random value storage circuit 131 each time the rising edge of the random number generation clock signal S1 input from the AND circuit 145 is input. Further, the latch signal generation circuit 133 reads the random number value when the elapsed time after the start winning signal SS shown in FIG. 41E is input to the timer circuit 134 reaches a predetermined time (for example, 3 milliseconds). The random number read signal from the signal output circuit 126 rises from a low level to a high level. In response to the input of the second random number update method selection signal from the random number update method selection signal output circuit 127, the latch signal generation circuit 133 receives the random number value read signal input from the random number value read signal output circuit 126. In synchronization with the rising edge of the delayed clock signal S5 supplied from the delay circuit 132, the latch signal SL shown in FIG.

そして、乱数値記憶回路１３１は、ラッチ信号生成回路１３３から入力されるラッチ信号ＳＬに応答して、カウンタ１２１から入力されるカウント値ＣをランダムＲとして記憶する。   The random value storage circuit 131 stores the count value C input from the counter 121 as a random R in response to the latch signal SL input from the latch signal generation circuit 133.

これにより、図４０に示す乱数回路１０３は、タイミングＴ１１，Ｔ１２，Ｔ１３，…において、カウント値Ｃを更新し、タイミングＴ１１，Ｔ１２，Ｔ１３，…とは異なるタイミングＴ７２において、ラッチ信号ＳＬを出力することができる。   As a result, the random number circuit 103 shown in FIG. 40 updates the count value C at timings T11, T12, T13,..., And outputs the latch signal SL at timing T72 different from the timings T11, T12, T13,. be able to.

また、基準クロック信号ＣＬＫとクロック信号出力回路１２４からの出力信号とを論理積演算して乱数発生用クロック信号Ｓ１を生成し、カウント値Ｃの更新とラッチ信号ＳＬの出力とを同一タイミングで行った後、ラッチ信号ＳＬを遅延回路に入力して遅延させることにより、カウント値Ｃの更新タイミングとラッチタイミングとを異ならせてもよい。図４２は、こうした機能を実現する乱数回路１０３の一構成例を示すブロック図である。なお、図４２において、図４と同様の構成には同一の符号が付されている。また、図４２では、説明を簡単にするため、比較器１２２、カウント値順列変更回路１２３、カウント値更新信号出力回路１２５、乱数更新方式選択信号出力回路１２７、乱数回路起動信号出力回路１３０が示されていないが、これらの各構成及びその動作については、図４に示す乱数回路１０３における場合と同様である。   Further, the reference clock signal CLK and the output signal from the clock signal output circuit 124 are ANDed to generate a random number generation clock signal S1, and the count value C is updated and the latch signal SL is output at the same timing. After that, the update timing of the count value C and the latch timing may be made different by inputting the latch signal SL to the delay circuit and delaying it. FIG. 42 is a block diagram showing a configuration example of the random number circuit 103 that realizes such a function. In FIG. 42, the same components as those in FIG. 4 are denoted by the same reference numerals. 42 shows a comparator 122, a count value permutation change circuit 123, a count value update signal output circuit 125, a random number update method selection signal output circuit 127, and a random number circuit start signal output circuit 130 for the sake of simplicity. Although not done, each of these components and their operations are the same as those in the random number circuit 103 shown in FIG.

図４２に示す乱数回路１０３においては、クロック信号出力回路１２４がクロック回路１０１から入力される基準クロック信号ＣＬＫを分周して分周クロック信号Ｓ４を生成し、生成した分周クロック信号Ｓ４をＡＮＤ回路１４５に出力する。ＡＮＤ回路１４５は、クロック回路１０１から供給される基準クロック信号ＣＬＫとクロック信号出力回路１２４から入力される分周クロック信号Ｓ４とを論理積演算して乱数発生用クロック信号Ｓ１を生成し、生成した乱数発生用クロック信号Ｓ１をセレクタ１２８とラッチ信号生成回路１３３とに出力する。そして、ラッチ信号生成回路１３３と乱数値記憶回路１３１との間には、遅延回路２３２が介挿されている。ラッチ信号生成回路１３３は、第２の乱数更新方式が選択されている場合に、乱数値読取信号出力回路１２６から入力される乱数値読取信号を、ＡＮＤ回路１４５から入力される乱数発生用クロック信号Ｓ１の立ち上がりエッヂに同期させ、ラッチ信号ＳＬとして出力する。   In the random number circuit 103 shown in FIG. 42, the clock signal output circuit 124 divides the reference clock signal CLK input from the clock circuit 101 to generate a divided clock signal S4, and the generated divided clock signal S4 is ANDed. Output to the circuit 145. The AND circuit 145 generates a random number generating clock signal S1 by performing an AND operation on the reference clock signal CLK supplied from the clock circuit 101 and the divided clock signal S4 input from the clock signal output circuit 124. The random number generation clock signal S1 is output to the selector 128 and the latch signal generation circuit 133. A delay circuit 232 is interposed between the latch signal generation circuit 133 and the random value storage circuit 131. The latch signal generation circuit 133 uses the random number read signal input from the random value read signal output circuit 126 as the random number generation clock signal input from the AND circuit 145 when the second random number update method is selected. It is output as a latch signal SL in synchronization with the rising edge of S1.

遅延回路２３２は、ラッチ信号生成回路１３３から出力されるラッチ信号ＳＬを、乱数発生用クロック信号Ｓ１の周期Ｔの整数倍の期間とは異なる期間の一例としてＴ／２だけ遅延させて、遅延ラッチ信号ＳＤを生成する。遅延回路２３２は、生成した遅延ラッチ信号ＳＤを乱数値記憶回路１３１に出力する。   The delay circuit 232 delays the latch signal SL output from the latch signal generation circuit 133 by T / 2 as an example of a period different from an integer multiple of the period T of the random number generation clock signal S1. A signal SD is generated. The delay circuit 232 outputs the generated delay latch signal SD to the random value storage circuit 131.

図４３は、図４２に示す乱数回路１０３の動作を説明するためのタイミングチャートである。   FIG. 43 is a timing chart for explaining the operation of the random number circuit 103 shown in FIG.

クロック信号出力回路１２４は、クロック回路１０１から供給される図４３（Ａ）に示す基準クロック信号ＣＬＫを分周して、タイミングＴ１１，Ｔ１２，…においてローレベルからハイレベルに立ち上がる周期Ｔの、図４３（Ｂ）に示す分周クロック信号Ｓ４をＡＮＤ回路１４５に出力する。   The clock signal output circuit 124 divides the reference clock signal CLK shown in FIG. 43A supplied from the clock circuit 101, and shows a period T rising from the low level to the high level at timings T11, T12,. The frequency-divided clock signal S4 shown in 43 (B) is output to the AND circuit 145.

ＡＮＤ回路１４５は、クロック回路１０１から供給される基準クロック信号ＣＬＫとクロック信号出力回路１２４から入力される分周クロック信号Ｓ４とを論理積演算して、図４３（Ｃ）に示す乱数発生用クロック信号Ｓ１を生成してセレクタ１２８とラッチ信号生成回路１３３とに出力する。第２の乱数更新方式が選択されている場合には、セレクタ１２８がＡＮＤ回路１４５から出力された乱数発生用クロック信号Ｓ１を選択してカウンタ１２１に出力する。   The AND circuit 145 performs an AND operation on the reference clock signal CLK supplied from the clock circuit 101 and the divided clock signal S4 input from the clock signal output circuit 124, and generates a random number generating clock shown in FIG. The signal S1 is generated and output to the selector 128 and the latch signal generation circuit 133. When the second random number update method is selected, the selector 128 selects the random number generation clock signal S 1 output from the AND circuit 145 and outputs it to the counter 121.

カウンタ１２１は、乱数発生用クロック信号Ｓ１の立ち上がりエッヂが入力される毎に、カウント値Ｃを更新して乱数値記憶回路１３１に出力する。また、ラッチ信号生成回路１３３では、図４３（Ｄ）に示す始動入賞信号ＳＳがタイマ回路１３４に入力されてからの経過時間が所定時間（例えば３ミリ秒）に達したときに、乱数値読取信号出力回路１２６からの乱数値読取信号がローレベルからハイレベルに立ち上がる。ラッチ信号生成回路１３３は、乱数更新方式選択信号出力回路１２７から第２の乱数更新方式選択信号が入力されることに応答して、乱数値読取信号出力回路１２６から入力される乱数値読取信号を、ＡＮＤ回路１４５から供給される乱数発生用クロック信号Ｓ１の立ち上がりエッヂに同期させ、図４３（Ｅ）に示すラッチ信号ＳＬを遅延回路２３２に出力する。   Each time the rising edge of the random number generating clock signal S1 is input, the counter 121 updates the count value C and outputs it to the random value storage circuit 131. Further, the latch signal generation circuit 133 reads the random number value when the elapsed time after the start winning signal SS shown in FIG. 43D is input to the timer circuit 134 reaches a predetermined time (for example, 3 milliseconds). The random number read signal from the signal output circuit 126 rises from a low level to a high level. In response to the input of the second random number update method selection signal from the random number update method selection signal output circuit 127, the latch signal generation circuit 133 receives the random number value read signal input from the random number value read signal output circuit 126. The latch signal SL shown in FIG. 43E is output to the delay circuit 232 in synchronization with the rising edge of the random number generating clock signal S1 supplied from the AND circuit 145.

遅延回路２３２は、ラッチ信号生成回路１３３から入力されるラッチ信号ＳＬを、例えばＴ／２だけ遅延させて、タイミングＴ７３においてローレベルからハイレベルに立ち上がる、図４３（Ｆ）に示す遅延ラッチ信号ＳＤを生成して乱数値記憶回路１３１に出力する。乱数値記憶回路１３１は、遅延回路２３２から入力される遅延ラッチ信号ＳＤに応答して、カウンタ１２１から入力されるカウント値ＣをランダムＲとして記憶する。   The delay circuit 232 delays the latch signal SL input from the latch signal generation circuit 133 by, for example, T / 2 and rises from the low level to the high level at the timing T73, and the delay latch signal SD shown in FIG. Is output to the random value storage circuit 131. The random value storage circuit 131 stores the count value C input from the counter 121 as a random R in response to the delay latch signal SD input from the delay circuit 232.

これにより、図４２に示す乱数回路１０３は、タイミングＴ１１，Ｔ１２，Ｔ１３，…において、カウント値Ｃを更新し、タイミングＴ１１，Ｔ１２，Ｔ１３，…とは異なるタイミングＴ７３において、遅延ラッチ信号ＳＤを出力することができる。この結果、パチンコ遊技機１は、乱数値の取得を確実且つ安定的に行うことができる。   42 updates the count value C at timings T11, T12, T13,..., And outputs a delayed latch signal SD at timing T73 different from the timings T11, T12, T13,. can do. As a result, the pachinko gaming machine 1 can reliably and stably acquire a random value.

図４０あるいは図４２に示す乱数回路では、図４や図３８に示す乱数回路に比べて、カウント値Ｃの更新タイミングとラッチタイミングとのズレを大きくすることができる。この結果、パチンコ遊技機１は、乱数値の取得をより確実且つ安定的に行うことができる。   In the random number circuit shown in FIG. 40 or FIG. 42, the difference between the update timing of the count value C and the latch timing can be increased as compared with the random number circuit shown in FIG. 4 or FIG. As a result, the pachinko gaming machine 1 can acquire the random value more reliably and stably.

また、乱数回路１０３において、カウンタ１２１とラッチ信号生成回路１３３とにそれぞれ異なる周期のクロック信号を入力してもよい。図４４及び図４５は、いずれもカウンタ１２１とラッチ信号生成回路１３３とに異なる周期のクロック信号を入力する場合における乱数回路１０３の構成例を示すブロック図である。図４４及び図４５に示す構成例では、クロック回路１０１から供給される基準クロック信号ＣＬＫをカウンタ１２１に、この基準クロック信号ＣＬＫをクロック信号出力回路１２４にて分周した後にＡＮＤ回路１４５によって間引きを行って得られた乱数発生用クロック信号Ｓ１又は遅延クロック信号Ｓ５が、ラッチ信号生成回路１３３に入力されている。この場合には、乱数値記憶回路１３１に記憶されるランダムＲの値は奇数あるいは偶数のいずれか一方のみとなるため、大当り判定用テーブルには、これに合わせて奇数あるいは偶数のみからなる大当り判定値を格納しておけばよい。   In the random number circuit 103, clock signals having different periods may be input to the counter 121 and the latch signal generation circuit 133, respectively. 44 and 45 are block diagrams illustrating a configuration example of the random number circuit 103 when clock signals having different periods are input to the counter 121 and the latch signal generation circuit 133, respectively. 44 and 45, the reference clock signal CLK supplied from the clock circuit 101 is frequency-divided by the counter 121, and the reference clock signal CLK is frequency-divided by the clock signal output circuit 124 and then thinned by the AND circuit 145. The random number generation clock signal S1 or the delayed clock signal S5 obtained by the operation is input to the latch signal generation circuit 133. In this case, since the value of the random R stored in the random value storage circuit 131 is only odd or even, the big hit determination table includes only the odd or even numbers according to this. Store the value.

上記の実施例では、始動入賞口スイッチ７０からの始動入賞信号ＳＳが、スイッチ回路１０９を介して遊技制御用マイクロプロセッサ１００の乱数回路１０３とＣＰＵ１０６とに入力される場合について説明した。これに対して、始動入賞口スイッチ７０からの始動入賞信号ＳＳは、ＣＰＵ１０６に入力させ、乱数回路１０３には入力しないようにしてもよい。この場合には、ＣＰＵ１０６がラッチ用始動入賞信号ＳＮを生成して乱数回路１０３に供給すればよい。   In the above embodiment, the case where the start winning signal SS from the start winning port switch 70 is input to the random number circuit 103 and the CPU 106 of the gaming control microprocessor 100 via the switch circuit 109 has been described. On the other hand, the start winning signal SS from the start winning port switch 70 may be input to the CPU 106 and not input to the random number circuit 103. In this case, the CPU 106 may generate the latch start winning signal SN and supply it to the random number circuit 103.

図４６は、ＣＰＵ１０６にてラッチ用始動入賞信号ＳＮを生成して乱数回路１０３に供給する場合における、乱数回路１０３の構成例を示すブロック図である。なお、図４６において、図４と同様の構成には同一の符号が付されている。   FIG. 46 is a block diagram showing a configuration example of the random number circuit 103 when the CPU 106 generates the latch start winning signal SN and supplies it to the random number circuit 103. In FIG. 46, the same components as those in FIG. 4 are denoted by the same reference numerals.

図４６に示す構成において、乱数値読取信号出力回路１２６に設けられた乱数値取込レジスタ１３９には、ＣＰＵ１０６からのラッチ用始動入賞信号ＳＮとして、乱数値取込データ「０１ｈ」が書き込まれる。乱数値読取信号出力回路１２６は、乱数値取込レジスタ１３９に乱数値取込データ「０１ｈ」が書き込まれたことに応答して、乱数値読取信号をラッチ信号生成回路１３３に出力する。   In the configuration shown in FIG. 46, random value fetch data “01h” is written in the random value fetch register 139 provided in the random value read signal output circuit 126 as the latch start winning signal SN from the CPU 106. The random value read signal output circuit 126 outputs a random value read signal to the latch signal generation circuit 133 in response to the random value fetch data “01h” being written in the random value fetch register 139.

また、遊技制御用マイクロプロセッサ１００は、図２５に示すような特図保留メモリ１７０と、大当り判定用テーブルメモリ１７１と、フラグメモリ１７２と、始動入賞口スイッチタイマメモリ１７３とを備えており、フラグメモリ１７２には、乱数値読出フラグが設けられている。乱数値読出フラグは、ＣＰＵ１０６がラッチ用始動入賞信号ＳＮを乱数回路１０３に送出したときにオン状態にセットされ、乱数値記憶回路１３１からランダムＲの値が読み出されるとクリアされてオフ状態となる。   The game control microprocessor 100 includes a special figure holding memory 170 as shown in FIG. 25, a jackpot determination table memory 171, a flag memory 172, and a start winning opening switch timer memory 173. The memory 172 is provided with a random value read flag. The random value read flag is set to the on state when the CPU 106 sends the latch start winning signal SN to the random number circuit 103, and is cleared to the off state when the random R value is read from the random value storage circuit 131. .

図４６に示すような構成の乱数回路１０３を備えるパチンコ遊技機１において、第２の乱数更新方式が選択された場合、ＣＰＵ１０６は、図２７のフローチャートに示すステップＳ１０の乱数回路設定処理として、図２８のフローチャートに示す処理を実行する。これにより、乱数回路１０３は、例えば図４７に示すようなタイミングチャートに従って動作する。   In the pachinko gaming machine 1 having the random number circuit 103 configured as shown in FIG. 46, when the second random number update method is selected, the CPU 106 performs the random number circuit setting process of step S10 shown in the flowchart of FIG. The processing shown in the flowchart of 28 is executed. Thereby, the random number circuit 103 operates according to a timing chart as shown in FIG. 47, for example.

図４７に示す動作例において、クロック回路１０１から乱数回路１０３へは、図４７（Ａ）に示す基準クロック信号ＣＬＫが供給されるものとする。   47, the reference clock signal CLK shown in FIG. 47A is supplied from the clock circuit 101 to the random number circuit 103.

クロック信号出力回路１２４は、クロック回路１０１から供給された基準クロック信号ＣＬＫを分周して、例えばタイミングＴ５１，Ｔ５２，…においてローレベルからハイレベルに立ち上がる周期Ｔの、図４７（Ｂ）に示す乱数発生用クロック信号Ｓ１を生成する。クロック信号出力回路１２４によって生成された乱数発生用クロック信号Ｓ１は、セレクタ１２８と遅延回路１３２とに出力される。   The clock signal output circuit 124 divides the reference clock signal CLK supplied from the clock circuit 101 and is shown in FIG. 47B, for example, at a period T that rises from a low level to a high level at timings T51, T52,. A random number generating clock signal S1 is generated. The random number generating clock signal S 1 generated by the clock signal output circuit 124 is output to the selector 128 and the delay circuit 132.

セレクタ１２８は、乱数更新方式選択信号出力回路１２７から第２の乱数更新方式選択信号が入力されることに応答して、クロック信号出力回路１２４から出力された乱数発生用クロック信号Ｓ１を選択してカウンタ１２１に出力する。カウンタ１２１は、セレクタ１２８から供給される乱数発生用クロック信号Ｓ１の立ち上がりエッヂが入力される毎に、カウント値Ｃを更新してカウント値順列変更回路１２３に出力する。   The selector 128 selects the random number generating clock signal S1 output from the clock signal output circuit 124 in response to the second random number update method selection signal output from the random number update method selection signal output circuit 127. Output to the counter 121. The counter 121 updates the count value C and outputs it to the count value permutation change circuit 123 every time the rising edge of the random number generation clock signal S1 supplied from the selector 128 is input.

遅延回路１３２は、クロック信号出力回路１２４から出力された乱数発生用クロック信号Ｓ１をΔＴ（≠ｎＴ：ｎは整数）だけ遅延させて、例えばタイミングＴ６１，Ｔ６２，…においてローレベルからハイレベルに立ち上がる周期Ｔの、図４７（Ｃ）に示す遅延クロック信号Ｓ２を生成する。遅延回路１３２によって生成された遅延クロック信号Ｓ２は、ラッチ信号生成回路１３３に出力される。   The delay circuit 132 delays the random number generating clock signal S1 output from the clock signal output circuit 124 by ΔT (≠ nT: n is an integer), and rises from a low level to a high level at timings T61, T62,. A delayed clock signal S2 having a period T shown in FIG. The delayed clock signal S2 generated by the delay circuit 132 is output to the latch signal generation circuit 133.

ラッチ信号生成回路１３３は、乱数更新方式選択信号出力回路１２７から第２の乱数更新方式選択信号が入力されることに応答して、ＣＰＵ１０６から入力される図４７（Ｄ）に示すラッチ用始動入賞信号ＳＮを、遅延回路１３２から供給される遅延クロック信号Ｓ２の立ち上がりエッヂに同期させて、図４７（Ｅ）に示すラッチ信号ＳＬとして出力する。より具体的には、ラッチ信号生成回路１３３は、ＣＰＵ１０６から入力される図４７（Ｄ）に示すようなラッチ用始動入賞信号ＳＮを、遅延回路１３２から供給される遅延クロック信号Ｓ２の立ち上がりエッヂタイミングにおいて取り込むとともに、取り込まれたラッチ用始動入賞信号ＳＮの信号レベルに対応して、図４７（Ｅ）に示すようなラッチ信号ＳＬを出力する。   The latch signal generation circuit 133 responds to the input of the second random number update method selection signal output from the random number update method selection signal output circuit 127 and receives the start prize for latch shown in FIG. The signal SN is output as a latch signal SL shown in FIG. 47E in synchronization with the rising edge of the delayed clock signal S2 supplied from the delay circuit 132. More specifically, the latch signal generation circuit 133 uses the latch start winning signal SN as shown in FIG. 47D input from the CPU 106, and the rising edge timing of the delay clock signal S2 supplied from the delay circuit 132. At the same time, a latch signal SL as shown in FIG. 47 (E) is output corresponding to the signal level of the latch start winning signal SN that has been fetched.

これにより、乱数回路１０３は、タイミングＴ５１，Ｔ５２，Ｔ５３…において、カウント値Ｃを更新し、タイミングＴ５１，Ｔ５２，Ｔ５３とは異なるタイミングＴ６３において、ラッチ信号ＳＬを出力することができる。   Thereby, the random number circuit 103 can update the count value C at the timings T51, T52, T53, and can output the latch signal SL at the timing T63 different from the timings T51, T52, T53.

また、図４６に示す構成の乱数回路１０３を備えるパチンコ遊技機１において、第２の乱数更新方式が選択された場合、ＣＰＵ１０６は、図３０のフローチャートに示すステップＳ１０６の特別図柄プロセス処理を開始すると、図４８に示すステップＳ２５１〜Ｓ２６２の処理を実行する。   In addition, in the pachinko gaming machine 1 including the random number circuit 103 having the configuration shown in FIG. 46, when the second random number update method is selected, the CPU 106 starts the special symbol process process of step S106 shown in the flowchart of FIG. 48, the processes of steps S251 to S262 shown in FIG. 48 are executed.

図４８に示す処理において、ＣＰＵ１０６は、まず、フラグメモリ１７２に設けられた乱数値読出フラグがオンとなっているか否かを判別する（ステップＳ２５１）。乱数値読出フラグがオフであるときには（ステップＳ２５１；Ｎｏ）、始動入賞口スイッチタイマメモリ１７３に記憶されているタイマ値をチェックすることにより、判別する（ステップＳ２５２）。ステップＳ２５２において、ＣＰＵ１０６は、始動入賞口スイッチタイマメモリ１７３に記憶されているタイマ値をロードし、ロードしたタイマ値を所定のスイッチオン判定値（例えば「２」）と比較する。ここで、スイッチオン判定値は、遊技制御割込処理の実行回数（例えば「２」）に対応して予め定められている。これにより、ＣＰＵ１０６は、所定回（例えば２回）の遊技制御割込処理が実行されている間（例えば４ミリ秒）、始動入賞口スイッチ７０から始動入賞信号ＳＳが継続して入力されたが否かを判別することができる。   In the process shown in FIG. 48, the CPU 106 first determines whether or not the random number read flag provided in the flag memory 172 is on (step S251). When the random number read flag is off (step S251; No), the timer value stored in the start winning a prize opening switch timer memory 173 is checked to determine (step S252). In step S252, the CPU 106 loads the timer value stored in the start winning a prize opening switch timer memory 173, and compares the loaded timer value with a predetermined switch-on determination value (for example, “2”). Here, the switch-on determination value is determined in advance corresponding to the number of times of execution of the game control interrupt process (for example, “2”). Thereby, the CPU 106 continuously receives the start winning signal SS from the start winning port switch 70 while the game control interruption process is executed a predetermined number of times (for example, twice) (for example, 4 milliseconds). It can be determined whether or not.

そして、この比較結果に基づいて、ＣＰＵ１０６は、タイマ値がスイッチオン判定値「２」以上であるか否かを判定する。タイマ値がスイッチオン判定値「２」以上である場合には、遊技球が入賞しているものと判別して（ステップＳ２５２；Ｙｅｓ）、特図保留メモリ１７０が記憶している始動入賞記憶数が所定の最大値（例えば、「４」）であるか否かを判別する（ステップＳ２５３）。ここで、特図保留メモリ１７０において、例えば始動入賞記憶番号「４」に対応したランダムＲが記憶されている場合には、始動入賞記憶数が最大値であると判別される。   Then, based on the comparison result, the CPU 106 determines whether or not the timer value is greater than or equal to the switch-on determination value “2”. If the timer value is greater than or equal to the switch-on determination value “2”, it is determined that the game ball has won a prize (step S252; Yes), and the number of start prizes stored in the special figure holding memory 170 is stored. Is a predetermined maximum value (for example, “4”) (step S253). Here, in the special figure holding memory 170, for example, when a random R corresponding to the start winning storage number “4” is stored, it is determined that the start winning storage number is the maximum value.

始動入賞記憶数が最大値であるときには（ステップＳ２５３；Ｙｅｓ）、今回の入賞による始動検出は無効とし、特別図柄プロセスフラグの値に基づいて、図３２に示すステップＳ１５０〜Ｓ１５８の９個の処理のいずれかを選択して実行する。一方、始動入賞記憶数が最大値ではないときには（ステップＳ２５３；Ｎｏ）、乱数回路１０３にラッチ用始動入賞信号ＳＮを送出して、乱数値読取信号出力回路１２６に設けられた乱数値取込レジスタ１３９に、乱数値取込データ「０１ｈ」を書き込む（ステップＳ２５４）。このときには、乱数値読出フラグをオン状態にセットした後（ステップＳ２５５）、図３２に示すステップＳ１５０〜Ｓ１５８の処理のうちから特別図柄プロセスフラグの値に対応した処理が選択されて実行される。   When the start winning memorized number is the maximum value (step S253; Yes), the start detection by the current winning is invalidated, and nine processes of steps S150 to S158 shown in FIG. 32 are performed based on the value of the special symbol process flag. Select one of them and execute it. On the other hand, when the start winning memorized number is not the maximum value (step S253; No), the start winning signal SN for latch is sent to the random number circuit 103, and the random value reading register provided in the random number read signal output circuit 126 is sent. The random number fetch data “01h” is written in 139 (step S254). At this time, after setting the random number read flag to the ON state (step S255), the process corresponding to the value of the special symbol process flag is selected from the processes of steps S150 to S158 shown in FIG. 32 and executed.

この後に再び特別図柄プロセス処理が実行されたときには、ステップＳ２５１にて乱数値読出フラグがオンであると判別される（ステップＳ２５１；Ｙｅｓ）。このとき、ＣＰＵ１０６は、乱数値記憶回路１３１に出力制御信号ＳＣを送出して、乱数値記憶回路１３１を読出可能（イネイブル）状態に制御する（ステップＳ２５６）。続いて、ＣＰＵ１０６は、乱数値記憶回路１３１から乱数値として記憶されているランダムＲの値を読み出し（ステップＳ２５７）、この読み出したランダムＲの値を、例えばＲＡＭ１０５に設けられた所定のバッファ領域に格納した後（ステップＳ２５８）、乱数値記憶回路１３１への出力制御信号ＳＣの送出を停止して、乱数値記憶回路１３１を読出不能（ディセイブル）状態に制御する（ステップＳ２５９）。そして、ＣＰＵ１０６は、始動入賞記憶数を「１」加算し（ステップＳ２６０）、所定のバッファ領域に格納したランダムＲの値を特図保留メモリ１７０の空エントリの先頭にセットする（ステップＳ２６１）。この後、ＣＰＵ１０６は、乱数値読出フラグをクリアしてオフ状態とし（ステップＳ２６２）、図３２に示すステップＳ１５０〜１５８の処理のうちで特別図柄プロセスフラグの値に対応したものに進む。   Thereafter, when the special symbol process is executed again, it is determined in step S251 that the random number read flag is on (step S251; Yes). At this time, the CPU 106 sends an output control signal SC to the random value storage circuit 131 to control the random value storage circuit 131 to a readable (enable) state (step S256). Subsequently, the CPU 106 reads a random R value stored as a random value from the random value storage circuit 131 (step S257), and stores the read random R value in a predetermined buffer area provided in the RAM 105, for example. After the storage (step S258), the transmission of the output control signal SC to the random value storage circuit 131 is stopped, and the random value storage circuit 131 is controlled to be unreadable (disabled) (step S259). Then, the CPU 106 adds “1” to the start winning memory number (step S260), and sets the random R value stored in the predetermined buffer area to the head of the empty entry in the special figure holding memory 170 (step S261). Thereafter, CPU 106 clears the random number read flag to turn it off (step S262), and proceeds to the process corresponding to the value of the special symbol process flag in the processes of steps S150 to S158 shown in FIG.

以上のように、図４６に示すような構成の乱数回路１０３を備えるパチンコ遊技機１においては、乱数更新方式選択信号出力回路１２７から第２の乱数更新方式選択信号が入力されることに応答して、セレクタ１２８がクロック信号出力回路１２４から出力される乱数発生用クロック信号Ｓ１を選択してカウンタ１２１に出力する。これにより、カウンタ１２１には、タイミングＴ５１，Ｔ５２，Ｔ５３，…において、ローレベルからハイレベルに立ち上がる乱数発生用クロック信号Ｓ１が供給される。また、クロック信号出力回路１２４から出力される乱数発生用クロック信号Ｓ１は、遅延回路１３２に入力され、ΔＴ（≠ｎＴ）だけ遅延させた後、遅延クロック信号Ｓ２としてラッチ信号生成回路１３３に出力される。ラッチ信号生成回路１３３は、乱数更新方式選択信号出力回路１２７から第２の乱数更新方式選択信号が入力されていることに応答して、乱数値読取信号出力回路１２６から出力される乱数値読取信号を、遅延回路１３２から入力される遅延クロック信号Ｓ２に同期させ、タイミングＴ６３において、ローレベルからハイレベルに立ち上がるラッチ信号ＳＬとして乱数値記憶回路１３１に出力する。   As described above, in the pachinko gaming machine 1 including the random number circuit 103 configured as shown in FIG. 46, in response to the second random number update method selection signal input from the random number update method selection signal output circuit 127. Thus, the selector 128 selects the random number generating clock signal S 1 output from the clock signal output circuit 124 and outputs it to the counter 121. Accordingly, the counter 121 is supplied with a random number generating clock signal S1 that rises from a low level to a high level at timings T51, T52, T53,. The random number generation clock signal S1 output from the clock signal output circuit 124 is input to the delay circuit 132, delayed by ΔT (≠ nT), and then output to the latch signal generation circuit 133 as the delayed clock signal S2. The The latch signal generation circuit 133 responds to the input of the second random number update method selection signal from the random number update method selection signal output circuit 127 and outputs the random value read signal output from the random value read signal output circuit 126. Are synchronized with the delayed clock signal S2 input from the delay circuit 132, and are output to the random value storage circuit 131 as the latch signal SL rising from the low level to the high level at the timing T63.

このようにして、図４６に示す構成を有する乱数回路１０３は、クロック信号出力回路１２４から出力される乱数発生用クロック信号Ｓ１がローレベルからハイレベルに立ち上がるタイミングＴ５１，Ｔ５２，Ｔ５３，…においてカウント値Ｃを更新し、これらのタイミングＴ５１，Ｔ５２，Ｔ５３，…とは異なるタイミングＴ６１，Ｔ６２，Ｔ６３，…においてラッチ信号ＳＬを出力することができる。そして、乱数値記憶回路１３１は、この更新されたカウント値Ｃをラッチ信号ＳＬの立ち上がりエッヂに応答して、ランダムＲとして記憶する。   46 is counted at the timings T51, T52, T53,... At which the random number generating clock signal S1 output from the clock signal output circuit 124 rises from the low level to the high level. The value C is updated, and the latch signal SL can be output at timings T61, T62, T63,... Different from these timings T51, T52, T53,. The random value storage circuit 131 stores the updated count value C as a random R in response to the rising edge of the latch signal SL.

このため、図４６に示す乱数回路１０３は、カウンタ１２１によるカウント値Ｃの更新タイミングと、ラッチ信号生成回路１３３によるラッチ信号ＳＬの出力タイミング（ラッチタイミング）とを、確実に異ならせることができる。また、乱数回路１０３は、乱数発生用クロック信号Ｓ１を反転させることなく、カウント値Ｃの更新とラッチ信号ＳＬの出力とを行っているため、乱数発生用クロック信号Ｓ１の立ち下がりが緩やかな場合でも、更新タイミングやラッチタイミングを安定させることができる。この結果、パチンコ遊技機１は、乱数値の取得を確実且つ安定的に行うことができる。   Therefore, the random number circuit 103 illustrated in FIG. 46 can reliably make the update timing of the count value C by the counter 121 different from the output timing (latch timing) of the latch signal SL by the latch signal generation circuit 133. Since the random number circuit 103 updates the count value C and outputs the latch signal SL without inverting the random number generation clock signal S1, the random number generation clock signal S1 falls slowly. However, the update timing and latch timing can be stabilized. As a result, the pachinko gaming machine 1 can reliably and stably acquire a random value.

また、図４６に示す乱数回路１０３を備えるパチンコ遊技機１において、ＣＰＵ１０６は、パチンコ遊技機１に電力が供給され、遊技制御メイン処理が開始された後、タイマ割込処理の実行を許可してループ処理に移行する前に、乱数回路設定プログラム１５１を実行して乱数回路設定処理を行う。このため、限られた割り込み処理時間（例えば２ミリ秒）の間で乱数発生のための処理を開始・終了する必要はなくなり、遊技制御用マイクロプロセッサ１００の処理負担の増加を防止することができる。さらに、図４６に示す乱数回路１０３をＣＰＵ１０６とともに遊技制御用マイクロプロセッサ１００に内蔵させることで、主基板１１のスペースを確保することができ、また、不正基板の設置等の偽造を困難にすることができる。   Also, in the pachinko gaming machine 1 including the random number circuit 103 shown in FIG. 46, the CPU 106 permits the execution of the timer interruption process after power is supplied to the pachinko gaming machine 1 and the game control main process is started. Before shifting to the loop process, the random number circuit setting program 151 is executed to perform the random number circuit setting process. For this reason, it is not necessary to start / end the processing for generating random numbers within a limited interrupt processing time (for example, 2 milliseconds), and an increase in processing load on the gaming control microprocessor 100 can be prevented. . Further, by incorporating the random number circuit 103 shown in FIG. 46 in the game control microprocessor 100 together with the CPU 106, the space of the main board 11 can be secured, and counterfeiting such as the installation of an illegal board is difficult. Can do.

なお、好適には、乱数回路設定処理は、遊技状態復旧処理の実行後又はＲＡＭ１０５のクリアや所定の作業領域に対する初期設定などの初期化処理の実行後、タイマ割込処理の実行を許可してループ処理に移行する前に、実行されることが望ましい。   Preferably, the random number circuit setting process permits the timer interrupt process to be executed after the game state restoration process is executed or after the RAM 105 is cleared or an initialization process such as an initial setting for a predetermined work area is executed. It is desirable to be executed before the loop process is entered.

図４６に示す乱数回路１０３を備えるパチンコ遊技機１において、ＣＰＵ１０６は、普通可変入賞球装置６へ遊技球が入賞したものと判別したとき、乱数回路１０３にラッチ用始動入賞信号ＳＮを送出し、乱数値取込レジスタ１３９に乱数値取込データ「０１ｈ」を書き込む。このため、パチンコ遊技機１は、始動入賞口スイッチ７０から乱数回路１０３へ始動入賞信号ＳＳを供給するための経路を設ける必要がなく、そのハードウェア構成を簡素化することができる。   In the pachinko gaming machine 1 having the random number circuit 103 shown in FIG. 46, when the CPU 106 determines that the game ball has won the normal variable winning ball apparatus 6, the CPU 106 sends a latch start winning signal SN to the random number circuit 103. Random value fetch data “01h” is written into the random value fetch register 139. For this reason, the pachinko gaming machine 1 does not need to provide a path for supplying the start winning signal SS from the start winning port switch 70 to the random number circuit 103, and can simplify the hardware configuration.

また、ＣＰＵ１０６は、図４６に示す乱数回路１０３が発生するランダムＲの値を用いて特図ゲームおける表示結果を大当りとするか否かを決定する。これにより、ＲＯＭ１０４等に記憶するプログラムの容量を削減することができる。   Further, the CPU 106 determines whether or not the display result in the special figure game is a big hit using the value of the random R generated by the random number circuit 103 shown in FIG. Thereby, the capacity of the program stored in the ROM 104 or the like can be reduced.

さらに、ランダムＲの値は、図４６に示す乱数回路１０３にて更新されるので、ソフトウェアで更新するものに比べて、ＲＯＭ１０４等が記憶するプログラムの容量を少なくすることできる。   Furthermore, since the value of the random R is updated by the random number circuit 103 shown in FIG. 46, the capacity of the program stored in the ROM 104 or the like can be reduced compared to that updated by software.

また、図４６に示す乱数回路１０３が備える乱数値記憶回路１３１に記憶されているランダムＲの値を、乱数回路設定プログラム１５１を実行してなされた設定に従って更新させる。これにより、パチンコ遊技機１毎に異なる設定を行い、特図ゲームにおける表示結果を大当りとするか否かを判定するために乱数値記憶回路１３１から読み出されるランダムＲの値におけるランダム性を高めることができる。   Also, the random R value stored in the random value storage circuit 131 included in the random number circuit 103 shown in FIG. 46 is updated according to the setting made by executing the random number circuit setting program 151. Accordingly, different settings are made for each pachinko gaming machine 1, and the randomness in the value of the random R read from the random value storage circuit 131 is increased in order to determine whether or not the display result in the special game is a big hit. Can do.

より詳細には、ＣＰＵ１０６は、乱数回路設定プログラム１５１に含まれる乱数最大値設定モジュール１５１ａ，乱数更新方式選択モジュール１５１ｂ及び周期設定モジュール１５１ｃを実行して、ユーザがパチンコ遊技機１毎に適宜設定したランダムＲの最大値、乱数更新方式及び乱数発生用クロック信号Ｓ１の周期を図４６に示す構成を有する乱数回路１０３に設定し、その後、乱数回路起動モジュール１５１ｄを実行して図４６に示す乱数回路１０３を起動させる。このようにして図４６に示す乱数回路１０３に設定されたランダムＲの最大値、乱数更新方式及び内部クロック信号の周期に従って、乱数値記憶回路１３１に格納されているランダムＲの値を更新させる。これにより、乱数値記憶回路１３１から読み出され、特図ゲームおける表示結果を大当りとするか否かを判定するのに用いられる乱数値のランダム性を高めることができる。   More specifically, the CPU 106 executes the random number maximum value setting module 151a, the random number update method selection module 151b, and the period setting module 151c included in the random number circuit setting program 151, and the user appropriately sets for each pachinko gaming machine 1. 46. The maximum value of random R, the random number update method, and the cycle of the random number generating clock signal S1 are set in the random number circuit 103 having the configuration shown in FIG. 46, and then the random number circuit starting module 151d is executed and 103 is started. In this way, the random R value stored in the random value storage circuit 131 is updated in accordance with the maximum value of random R, the random number update method, and the cycle of the internal clock signal set in the random number circuit 103 shown in FIG. Thereby, the randomness of the random number value read from the random value storage circuit 131 and used to determine whether or not the display result in the special figure game is a big hit can be improved.

図４６に示す乱数回路１０３が備える比較器１２２には、ランダムＲの最大値（乱数最大値）を指定する乱数最大値設定データが格納される乱数最大値設定レジスタ１３５が設けられている。比較器１２２は、乱数最大値設定レジスタ１３５に格納された乱数最大値設定データに応じて、カウンタ１２１によるカウント値の更新範囲を規制する。これにより、図４６に示す乱数回路１０３を備えるパチンコ遊技機１毎に異なる乱数の最大値を設定することができ、可変表示における表示結果を特定表示結果とするか否かに用いられる乱数値のランダム性を高めることができる。   The comparator 122 provided in the random number circuit 103 shown in FIG. 46 is provided with a random number maximum value setting register 135 in which random number maximum value setting data for specifying the maximum value of random R (random number maximum value) is stored. The comparator 122 regulates the update range of the count value by the counter 121 according to the random number maximum value setting data stored in the random number maximum value setting register 135. Thereby, the maximum value of different random numbers can be set for each pachinko gaming machine 1 provided with the random number circuit 103 shown in FIG. 46, and the random number value used for determining whether or not the display result in the variable display is the specific display result. Randomness can be improved.

さらに、図４６に示す乱数回路１０３を備えるパチンコ遊技機１において、ＣＰＵ１０６がカウント値順列変更プログラム１５４を実行して、カウント値の更新順である順列を変更させる。図４６に示す乱数回路１０３が備えるカウント値順列変更回路１２３には、順列の変更を要求するカウント値順列変更データ「０１ｈ」を格納するカウント値順列変更レジスタ１３６が設けられている。カウント値順列変更回路１２３は、カウント値順列変更レジスタ１３６にカウント値順列変更データ「０１ｈ」が書き込まれたことに応答して更新規則を切り替えることにより、カウント値順列変更データ「０１ｈ」が格納されていないときとは異なる更新順の順列に変更する。これにより、乱数値記憶回路１３１に入力されるカウント値Ｃのランダム性が高まる結果、乱数値記憶回路１３１から読み出され、特図ゲームおける表示結果を大当りとするか否かを判定するのに用いられる乱数値のランダム性を高めることができる。   Further, in the pachinko gaming machine 1 including the random number circuit 103 shown in FIG. 46, the CPU 106 executes the count value permutation change program 154 to change the permutation that is the update order of the count values. The count value permutation changing circuit 123 included in the random number circuit 103 shown in FIG. 46 is provided with a count value permutation changing register 136 for storing count value permutation change data “01h” for requesting permutation change. The count value permutation change circuit 123 stores the count value permutation change data “01h” by switching the update rule in response to the count value permutation change data “01h” being written in the count value permutation change register 136. Change to a permutation of the update order different from that when not. As a result, the randomness of the count value C input to the random value storage circuit 131 is increased, so that it is read out from the random value storage circuit 131 to determine whether or not the display result in the special figure game is a big hit. The randomness of the random number used can be improved.

また、図４６に示す乱数回路１０３が備えるカウント値順列変更回路１２３が、切り替えた更新規則に従ってカウント値の更新動作を開始したことに応答して、ＣＰＵ１０６は、カウント値順列変更データ「０１ｈ」が書き込まれたカウント値順列変更レジスタ１３６を初期化する。このため、カウント値順列変更回路１２３から出力され、乱数値記憶回路１３１に入力されるカウント値の順列が連続的に変更されるといった不具合を防止することができる。   Also, in response to the count value permutation changing circuit 123 included in the random number circuit 103 shown in FIG. 46 having started the count value updating operation in accordance with the updated update rule, the CPU 106 receives the count value permutation change data “01h”. The written count value permutation change register 136 is initialized. For this reason, the trouble that the permutation of the count values output from the count value permutation changing circuit 123 and input to the random value storage circuit 131 is continuously changed can be prevented.

さらに、図４６に示す乱数回路１０３に設けられたカウント値順列変更レジスタ１３６が初期化された後、ＣＰＵ１０６は、カウント値順列データ「０１ｈ」をカウント値順列変更レジスタ１３６に再度書き込む。これにより、変更したカウント値の順列をさらに変更することができる。   Further, after the count value permutation change register 136 provided in the random number circuit 103 shown in FIG. 46 is initialized, the CPU 106 writes the count value permutation data “01h” again in the count value permutation change register 136. Thereby, the permutation of the changed count value can be further changed.

また、図４６に示す乱数回路１０３が備えるカウンタ１２１により更新されるカウント値の初期値を変更させることにより、カウント値が初期値から最終値までカウントアップされる周期の検出を困難にすることができる。これにより、ステップＳ１７３にて乱数値記憶回路１３１から読み出されるランダムＲの値と大当り判定値とが合致するタイミングを狙って所定の信号を出力し、大当りを頻発させるといった不正行為を防止することができる。   Further, by changing the initial value of the count value updated by the counter 121 included in the random number circuit 103 shown in FIG. 46, it may be difficult to detect the cycle in which the count value is counted up from the initial value to the final value. it can. This prevents a fraudulent act such as outputting a predetermined signal at the timing when the random R value read from the random value storage circuit 131 matches the jackpot determination value in step S173 and causing frequent jackpots. it can.

さらに、図４６に示す乱数回路１０３を備えるパチンコ遊技機１において、ＣＰＵ１０６は、リセットコントローラ１０２によりシステムリセットされるまで、乱数最大値設定データが書き込まれた乱数最大値設定レジスタ１３５、周期設定データが書き込まれた周期設定レジスタ１３７及び乱数更新方式選択データが書き込まれた乱数更新方式選択レジスタ１４０を書込不能に制御して乱数回路１０３に設定された乱数最大値、乱数発生用クロック信号Ｓ１の周期及び乱数更新方式を変更不能にする。これにより、悪質な遊技客が乱数最大値、乱数発生用クロック信号Ｓ１の周期及び乱数更新方式を変更して乱数値記憶回路１３１から読み出されるランダムＲの値と大当り判定値とが一致するタイミングを自在に設定し、大当りを頻発させるといった不正行為を防止することができる。   Further, in the pachinko gaming machine 1 including the random number circuit 103 shown in FIG. 46, the CPU 106 stores the random number maximum value setting register 135 in which the random number maximum value setting data is written and the cycle setting data until the system is reset by the reset controller 102. The cycle setting register 137 and the random number update method selection register 140 in which the random number update method selection data is written are controlled to be unwritable, and the maximum random number set in the random number circuit 103 and the cycle of the random number generating clock signal S1. And make the random number update method unchangeable. As a result, the malicious player changes the random number maximum value, the cycle of the random number generation clock signal S1 and the random number update method, and the timing at which the random R value read from the random value storage circuit 131 matches the jackpot determination value. It can be set freely and fraudulent actions such as frequent hits can be prevented.

また、図４６に示す乱数回路１０３を備えるパチンコ遊技機１のユーザがパチンコ遊技機１毎に適宜選択した初期値変更方式により、カウント値の初期値を変更させる。このため、乱数値記憶回路１３１から読み出され、特図ゲームおける表示結果を大当りとするか否かを判定するのに用いられる乱数値のランダム性を高めることができる。   In addition, the initial value of the count value is changed by an initial value changing method appropriately selected for each pachinko gaming machine 1 by the user of the pachinko gaming machine 1 including the random number circuit 103 shown in FIG. For this reason, the randomness of the random number value read from the random value storage circuit 131 and used to determine whether or not the display result in the special figure game is a big hit can be improved.

さらに、図４６に示す乱数回路１０３に設けられた乱数最大値設定レジスタ１３５に、下限値「４」以下の値を指定する乱数最大値設定データ「００００ｈ」〜「０００３ｈ」が書き込まれた場合、ＣＰＵ１０６は、この乱数最大値設定レジスタ１３５に「０ＦＦＦｈ」を格納する。このため、「４」以下の値が乱数最大値として乱数回路１０３に設定されることを防止することができる。   Furthermore, when random number maximum value setting data “0000h” to “0003h” for designating a value equal to or lower than the lower limit value “4” is written in the random number maximum value setting register 135 provided in the random number circuit 103 shown in FIG. The CPU 106 stores “0FFFh” in the random number maximum value setting register 135. For this reason, it is possible to prevent a value equal to or smaller than “4” from being set in the random number circuit 103 as the maximum random number.

また、図４６に示す乱数回路１０３を備えるパチンコ遊技機１において、ＣＰＵ１０６により変更された初期値が乱数最大値より大きい場合、比較器１２２は、カウント値更新信号を順次出力して、カウンタ１２１に、カウント値を変更された初期値から最終値まで連続的に更新させ、通知信号を出力させることにより、この変更された初期値をＣＰＵ１０６にさらに変更させることができる。これにより、乱数値記憶回路１３１に出力されるカウント値が乱数最大値より大きくなることを防止することができる。   In addition, in the pachinko gaming machine 1 including the random number circuit 103 shown in FIG. 46, when the initial value changed by the CPU 106 is larger than the maximum random number value, the comparator 122 sequentially outputs a count value update signal to the counter 121. The CPU 106 can further change the changed initial value by continuously updating the count value from the changed initial value to the final value and outputting a notification signal. Thereby, it is possible to prevent the count value output to the random value storage circuit 131 from becoming larger than the random number maximum value.

さらに、図４６に示す乱数回路１０３に設けられた周期設定レジスタ１３７に、下限値「システムクロック信号の周期×１２８×７」以下の値を指定する周期設定コマンド「００ｈ」〜「０６ｈ」が書き込まれた場合、ＣＰＵ１０６は、この周期設定レジスタ１３７に「０７ｈ」を格納する。このため、「システムクロック信号の周期×１２８×７」より小さい値が内部クロック信号の周期として乱数回路１０３に設定されることを防止することができる。   Further, cycle setting commands “00h” to “06h” for designating a value less than or equal to the lower limit value “system clock signal cycle × 128 × 7” are written in the cycle setting register 137 provided in the random number circuit 103 shown in FIG. In this case, the CPU 106 stores “07h” in the period setting register 137. For this reason, it is possible to prevent a value smaller than “system clock signal cycle × 128 × 7” from being set in the random number circuit 103 as the cycle of the internal clock signal.

また、図４６に示す乱数回路１０３を備えるパチンコ遊技機１において、ＣＰＵ１０６は、乱数回路１０３に乱数の最大値、乱数更新方式及び乱数発生用クロック信号Ｓ１の周期を設定した後に、乱数回路１０３を起動させる。このため、電力の供給開始後、乱数の最大値、乱数更新方式及び乱数発生用クロック信号Ｓ１の周期の設定を行う前に、この乱数回路１０３から乱数が発生してしまうといった不具合を防止することができる。   In the pachinko gaming machine 1 including the random number circuit 103 shown in FIG. 46, the CPU 106 sets the maximum value of the random number, the random number update method, and the cycle of the random number generation clock signal S1 in the random number circuit 103, Start. For this reason, after the start of power supply, before setting the maximum value of the random number, the random number update method, and the cycle of the random number generation clock signal S1, the problem that random numbers are generated from the random number circuit 103 is prevented. Can do.

また、図４６に示す乱数回路１０３を備えるパチンコ遊技機１において、リセットコントローラ１０２によりシステムリセットされたときは、乱数回路起動レジスタ１４１に乱数回路起動データ「８０ｈ」を書き込むことにより、乱数回路１０３を再度起動させることができる。   In addition, in the pachinko gaming machine 1 having the random number circuit 103 shown in FIG. 46, when the system is reset by the reset controller 102, the random number circuit activation data “80h” is written into the random number circuit activation register 141, thereby It can be started again.

図４６に示す乱数回路１０３を備えるパチンコ遊技機１において、始動入賞口スイッチ７０は、始動入賞口である普通可変入賞球装置６へ遊技球が入賞したことに基づいて、始動入賞信号ＳＳをＣＰＵ１０６に出力する。ＣＰＵ１０６は、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ミリ秒）、始動入賞口スイッチ７０から始動入賞信号ＳＳが継続して入力されたことに基づいて、普通可変入賞球装置６へ遊技球が入賞したものと判別し、乱数回路１０３にラッチ用始動入賞信号ＳＮを送出して、乱数値取込レジスタ１３９に乱数値取込データ「０１ｈ」を書き込む。   In the pachinko gaming machine 1 provided with the random number circuit 103 shown in FIG. 46, the start winning opening switch 70 sends the start winning signal SS to the CPU 106 based on the winning of the game ball to the ordinary variable winning ball apparatus 6 which is the starting winning opening. Output to. The CPU 106 is based on the fact that the start winning signal SS is continuously input from the start winning port switch 70 while the timer interruption process is executed a predetermined number of times (for example, twice) (for example, 4 milliseconds). It is determined that the game ball has won the normal variable winning ball apparatus 6, a start winning signal SN for latch is sent to the random number circuit 103, and random number value fetch data “01h” is written in the random value fetch register 139.

この後、最初に行われる遊技制御割込処理において、ＣＰＵ１０６は、乱数値記憶回路１３１に出力制御信号ＳＣを送出して乱数値記憶回路１３１を読出可能（イネイブル）状態に制御した後、乱数値記憶回路１３１からランダムＲの値を読み出す。そして、ＣＰＵ１０６は、乱数値記憶回路１３１への出力制御信号ＳＣの送出を停止して乱数値記憶回路１３１を読出不能（ディセイブル）状態に制御した後、読み出したランダムＲの値が所定の判定値「３」などと一致するか否かを判定することにより、可変表示装置４による特図ゲームの表示結果を大当り遊技状態とするか否かを決定する。   Thereafter, in the first game control interrupt process, the CPU 106 sends an output control signal SC to the random value storage circuit 131 to control the random value storage circuit 131 to a readable (enable) state, and then the random value The random R value is read from the storage circuit 131. Then, after the CPU 106 stops sending the output control signal SC to the random value storage circuit 131 and controls the random value storage circuit 131 to the unreadable state, the read random R value is set to a predetermined determination value. By determining whether or not it matches “3” or the like, it is determined whether or not the display result of the special figure game by the variable display device 4 is a big hit gaming state.

このように、図４６に示す乱数回路１０３を備えるパチンコ遊技機１において、ＣＰＵ１０６は、２回のタイマ割込処理としての遊技制御割込処理が実行されている間、始動入賞信号ＳＳが継続して入力されたことに基づいて、普通可変入賞球装置６へ遊技球が入賞したものと判別する。このため、パチンコ遊技機１は、ノイズの影響等により誤って乱数回路１０３にラッチ用始動入賞信号ＳＮが出力されることを防止することができる。   As described above, in the pachinko gaming machine 1 including the random number circuit 103 shown in FIG. 46, the CPU 106 continues the start winning signal SS while the game control interrupt process as the two timer interrupt processes is being executed. Based on the input, it is determined that the game ball has won the normal variable winning ball apparatus 6. For this reason, the pachinko gaming machine 1 can prevent the latch start winning signal SN from being erroneously output to the random number circuit 103 due to the influence of noise or the like.

さらに、図４６に示す乱数回路１０３を備えるパチンコ遊技機１において、ＣＰＵ１０６がランダムＲの値を読み出すときのみ、乱数値記憶回路１３１を読出可能状態に制御する。これにより、パチンコ遊技機１は、乱数値の取得をより一層、確実且つ安定的に行うことができる。また、ＣＰＵ１０６は、始動入賞口である普通可変入賞球装置６へ遊技球が入賞したときのみ、乱数値記憶回路１３１からランダムＲの値を読み出すため、パチンコ遊技機１は、無駄な処理を省略することができる。   Furthermore, in the pachinko gaming machine 1 including the random number circuit 103 shown in FIG. 46, the random number value storage circuit 131 is controlled to be readable only when the CPU 106 reads the random R value. Thereby, the pachinko gaming machine 1 can more reliably and stably acquire the random number value. Further, since the CPU 106 reads out the random R value from the random value storage circuit 131 only when the game ball wins the normal variable winning ball device 6 which is the start winning opening, the pachinko gaming machine 1 omits useless processing. can do.

また、図４６に示す乱数回路１０３が備える乱数値記憶回路１３１は、ラッチ信号生成回路１３３からラッチ信号ＳＬが入力されているとき、遊技制御用マイクロプロセッサ１００から入力される出力制御信号（ハイレベルの信号）ＳＣをローレベルの信号に変換することにより、出力制御信号ＳＣに対して受信不能状態に制御する。これにより、乱数値記憶回路１３１に記憶されているランダムＲの値が更新されているときに、ＣＰＵ１０６により乱数値記憶回路１３１からランダムＲの値が読み出されることを防止することができるため、パチンコ遊技機１は、乱数値の更新を確実且つ安定的に行うことができる。   The random number storage circuit 131 included in the random number circuit 103 shown in FIG. 46 has an output control signal (high level) input from the gaming control microprocessor 100 when the latch signal SL is input from the latch signal generation circuit 133. The signal SC) is converted into a low level signal, thereby controlling the output control signal SC so that it cannot be received. This prevents the CPU 106 from reading the random R value from the random value storage circuit 131 when the random R value stored in the random value storage circuit 131 is updated. The gaming machine 1 can reliably and stably update the random number value.

さらに、図４６に示す乱数回路１０３が備える乱数値記憶回路１３１は、遊技制御用マイクロプロセッサ１００から出力制御信号ＳＣが入力されているとき、ラッチ信号生成回路１３３から入力されるラッチ信号（ハイレベルの信号）ＳＬをローレベルの信号に変換することにより、ラッチ信号ＳＬに対して受信不能状態に制御する。これにより、遊技制御用マイクロプロセッサ１００が乱数値記憶回路１３１からランダムＲの値を読み出しているときに、乱数値記憶回路１３１に記憶されているランダムＲの値が更新されることを防止することができるため、パチンコ遊技機１は、乱数値の取得を確実且つ安定的に行うことができる。   Further, the random number value storage circuit 131 provided in the random number circuit 103 shown in FIG. 46 has a latch signal (high level) input from the latch signal generation circuit 133 when the output control signal SC is input from the game control microprocessor 100. The signal SL) is converted into a low level signal, thereby controlling the latch signal SL so that it cannot be received. This prevents the random R value stored in the random value storage circuit 131 from being updated when the gaming control microprocessor 100 reads the random R value from the random value storage circuit 131. Therefore, the pachinko gaming machine 1 can reliably and stably acquire a random value.

図４６に示す乱数回路１０３を備えるパチンコ遊技機１において、第１の乱数更新方式が選択された場合には、図４に示す乱数回路１０３を備えるパチンコ遊技機１において第１の乱数更新方式が選択された場合と同様に、図２７に示すステップＳ１０の乱数回路設定処理として、図３５のフローチャートに示す処理を実行する。図３５に示すような乱数回路設定処理が実行されることにより、図４６に示す乱数回路１０３は、例えば図３６に示すようなタイミングチャートに従って動作する。また、第１の乱数更新方式が選択された場合には、ＣＰＵ１０６が図３０のフローチャートに示す遊技制御割込処理に代えて図３７に示す処理を実行し、ステップＳ１９６にて乱数値更新処理を行う。この乱数値更新処理において、ＣＰＵ１０６は、クロック信号出力回路１２４から出力される乱数発生用クロック信号Ｓ１の立ち上がりエッヂと同期してカウント値更新データ「０１ｈ」をカウント値更新レジスタ１３８に書き込むことにより、カウンタ１２１によりカウントされているカウント値Ｃを更新させる。カウンタ１２１におけるカウント値Ｃは、ラッチ信号生成回路１３３からラッチ信号ＳＬとして出力される遅延クロック信号Ｓ２の立ち上がりエッヂと同期して、乱数値記憶回路１３１に取り込まれて記憶される。   In the pachinko gaming machine 1 having the random number circuit 103 shown in FIG. 46, when the first random number updating method is selected, the first random number updating method in the pachinko gaming machine 1 having the random number circuit 103 shown in FIG. As in the case of the selection, the process shown in the flowchart of FIG. 35 is executed as the random number circuit setting process of step S10 shown in FIG. When the random number circuit setting process as shown in FIG. 35 is executed, the random number circuit 103 shown in FIG. 46 operates according to a timing chart as shown in FIG. 36, for example. If the first random number update method is selected, the CPU 106 executes the process shown in FIG. 37 instead of the game control interrupt process shown in the flowchart of FIG. 30, and performs the random value update process in step S196. Do. In this random number value update process, the CPU 106 writes the count value update data “01h” into the count value update register 138 in synchronization with the rising edge of the random number generation clock signal S1 output from the clock signal output circuit 124. The count value C counted by the counter 121 is updated. The count value C in the counter 121 is taken in and stored in the random value storage circuit 131 in synchronization with the rising edge of the delayed clock signal S2 output as the latch signal SL from the latch signal generation circuit 133.

このように、図４６に示す乱数回路１０３を備えるパチンコ遊技機１においても、ユーザの設定に応じて第１及び第２の乱数更新方式のいずれかが選択され、選択された乱数更新方式で乱数値記憶回路１３１にランダムＲの値を記憶させることができる。このため、パチンコ遊技機１毎に異なる乱数更新方式を選択することにより、乱数値記憶回路１３１から読み出されるランダムＲの値のランダム性を高めることができる。また、カウンタ１２１がカウント値Ｃを更新するタイミングや、乱数値記憶回路１３１にカウント値Ｃを取り込んでランダムＲの値を更新するタイミングを指定することができるので、更新されていない乱数値が読み出されることを防止できる。   As described above, also in the pachinko gaming machine 1 including the random number circuit 103 illustrated in FIG. 46, either the first random number update method or the second random number update method is selected according to the setting of the user, and the random number update method is selected. The value of random R can be stored in the numerical value storage circuit 131. For this reason, by selecting a different random number update method for each pachinko gaming machine 1, the randomness of the value of random R read from the random value storage circuit 131 can be improved. Further, the timing at which the counter 121 updates the count value C and the timing at which the count value C is taken into the random value storage circuit 131 and the value of the random R are updated can be designated, so that a random value that has not been updated is read out. Can be prevented.

ここで、図４６に示す乱数回路１０３において、クロック信号出力回路１２４から出力される乱数発生用クロック信号Ｓ１をラッチ信号生成回路１３３に入力し、遅延回路１３２から出力される遅延クロック信号Ｓ２をカウンタ１２１に入力するように、回路構成を変更してもよい。   46, the random number generating clock signal S1 output from the clock signal output circuit 124 is input to the latch signal generating circuit 133, and the delayed clock signal S2 output from the delay circuit 132 is countered. The circuit configuration may be changed so as to be input to 121.

また、図４６に示す乱数回路１０３において、図３８に示す乱数回路１０３と同様の変更を行うことにより、乱数発生用クロック信号Ｓ１をカウンタ１２１とラッチ信号生成回路１３３とに入力してカウント値Ｃの更新とラッチ信号ＳＬの出力とを同一のタイミングで行った後、ラッチ信号ＳＬを遅延回路２３２に入力して遅延させることで、カウント値Ｃの更新タイミングとラッチタイミングとを異ならせてもよい。この場合、乱数回路１０３は、例えば図４９に示すタイミングチャートに従って動作する。   In addition, the random number circuit 103 shown in FIG. 46 is changed in the same manner as the random number circuit 103 shown in FIG. 38, so that the random number generation clock signal S1 is input to the counter 121 and the latch signal generation circuit 133 and the count value C And updating the latch signal SL at the same timing, the latch signal SL may be input to the delay circuit 232 and delayed so that the update timing of the count value C and the latch timing are different. . In this case, the random number circuit 103 operates according to a timing chart shown in FIG. 49, for example.

図４９に示す動作例において、クロック信号出力回路１２４は、クロック回路１０１から供給される図４９（Ａ）に示す基準クロック信号ＣＬＫを分周して、タイミングＴ５１，Ｔ５２，Ｔ５３，…においてローレベルからハイレベルに立ち上がる周期Ｔの、図４９（Ｂ）に示す乱数発生用クロック信号Ｓ１を生成する。生成された乱数発生用クロック信号Ｓ１は、セレクタ１２８とラッチ信号生成回路１３３とに出力される。ここで、第２の乱数更新方式が選択されている場合には、セレクタ１２８がクロック信号出力回路１２４から出力された乱数発生用クロック信号Ｓ１を選択してカウンタ１２１に出力する。   In the operation example shown in FIG. 49, the clock signal output circuit 124 divides the reference clock signal CLK shown in FIG. 49A supplied from the clock circuit 101, and at a low level at timings T51, T52, T53,. The clock signal S1 for generating random numbers shown in FIG. 49B is generated with the period T rising from high to low. The generated random number generation clock signal S1 is output to the selector 128 and the latch signal generation circuit 133. Here, when the second random number update method is selected, the selector 128 selects the random number generation clock signal S 1 output from the clock signal output circuit 124 and outputs it to the counter 121.

カウンタ１２１は、乱数発生用クロック信号Ｓ１の立ち上がりエッヂが入力される毎に、カウント値Ｃを更新して乱数値記憶回路１３１に出力する。また、ラッチ信号生成回路１３３は、図４９（Ｃ）に示すラッチ用始動入賞信号ＳＮがＣＰＵ１０３から入力されると、クロック信号出力回路１２４から供給される乱数発生用クロック信号Ｓ１の立ち上がりエッヂに同期させて、図４９（Ｄ）に示すラッチ信号ＳＬを遅延回路２３２に出力する。   Each time the rising edge of the random number generating clock signal S1 is input, the counter 121 updates the count value C and outputs it to the random value storage circuit 131. When the latch start winning signal SN shown in FIG. 49C is input from the CPU 103, the latch signal generation circuit 133 is synchronized with the rising edge of the random number generation clock signal S1 supplied from the clock signal output circuit 124. Thus, the latch signal SL shown in FIG. 49D is output to the delay circuit 232.

遅延回路２３２は、ラッチ信号生成回路１３３から入力されるラッチ信号ＳＬをΔＴ（≠ｎＴ：ｎは整数）だけ遅延させて、タイミングＴ８１においてローレベルからハイレベルに立ち上がる、図４９（Ｅ）に示す遅延ラッチ信号ＳＤを生成して乱数値記憶回路１３１に出力する。乱数値記憶回路１３１は、遅延回路２３２から入力される遅延ラッチ信号ＳＤに応答して、カウンタ１２１から入力されるカウント値ＣをランダムＲとして記憶する。これにより、乱数回路１０３は、タイミングＴ１１，Ｔ１２，Ｔ１３，…において、カウント値Ｃを更新し、タイミングＴ１１，Ｔ１２，Ｔ１３，…とは異なるタイミングＴ８１において、遅延ラッチ信号ＳＤを出力することができる。この結果、パチンコ遊技機１は、乱数値の取得を確実且つ安定的に行うことができる。   The delay circuit 232 delays the latch signal SL input from the latch signal generation circuit 133 by ΔT (≠ nT: n is an integer), and rises from a low level to a high level at timing T81, as shown in FIG. A delayed latch signal SD is generated and output to the random value storage circuit 131. The random value storage circuit 131 stores the count value C input from the counter 121 as a random R in response to the delay latch signal SD input from the delay circuit 232. As a result, the random number circuit 103 can update the count value C at the timings T11, T12, T13,... And output the delayed latch signal SD at the timing T81 different from the timings T11, T12, T13,. . As a result, the pachinko gaming machine 1 can reliably and stably acquire a random value.

また、図４６に示す乱数回路１０３において、図４０に示す乱数回路１０３と同様の変更を行うことにより、クロック回路１０１から供給される基準クロック信号ＣＬＫとクロック信号出力回路１２４からの出力信号とを論理積演算して乱数発生用クロック信号Ｓ１を生成するようにしてもよい。あるいは、図４６に示す乱数回路１０３において、例えば乱数発生用クロック信号Ｓ１を分周して生成した分周クロック信号をカウンタ１２１に入力してカウント値Ｃを更新してもよい。   In addition, in the random number circuit 103 shown in FIG. 46, the reference clock signal CLK supplied from the clock circuit 101 and the output signal from the clock signal output circuit 124 are changed by performing the same change as the random number circuit 103 shown in FIG. A random number generation clock signal S1 may be generated by performing an AND operation. Alternatively, in the random number circuit 103 shown in FIG. 46, for example, the divided clock signal generated by dividing the random number generating clock signal S1 may be input to the counter 121 to update the count value C.

さらに、図４６に示す乱数回路１０３において、図４２に示す乱数回路１０３と同様の変更を行うことにより、基準クロック信号ＣＬＫとクロック信号出力回路１２４からの出力信号とを論理積演算して乱数発生用クロック信号Ｓ１を生成し、カウント値Ｃの更新とラッチ信号ＳＬの出力とを同一のタイミングで行った後、ラッチ信号ＳＬを遅延回路に入力させることで、カウント値Ｃの更新タイミングとラッチタイミングとを異ならせてもよい。こうした図４６に示す乱数回路１０３において、図４０あるいは図４２に示す乱数回路１０３と同様の変更を行った場合には、図４６に示す乱数回路の場合、あるいは図３８に示す乱数回路と同様の変更を行った場合に比べて、カウント値Ｃの更新タイミングとラッチタイミングとのズレを大きくすることができる。この結果、パチンコ遊技機１は、乱数値の取得をより確実且つ安定的に行うことができる。   Further, in the random number circuit 103 shown in FIG. 46, a random number is generated by performing an AND operation on the reference clock signal CLK and the output signal from the clock signal output circuit 124 by performing the same change as the random number circuit 103 shown in FIG. The clock signal S1 is generated, the count value C is updated and the latch signal SL is output at the same timing, and then the latch signal SL is input to the delay circuit, whereby the count value C is updated and latched. May be different. In the random number circuit 103 shown in FIG. 46, when the same change as the random number circuit 103 shown in FIG. 40 or FIG. 42 is performed, in the case of the random number circuit shown in FIG. 46 or the same as the random number circuit shown in FIG. Compared to the case where the change is made, the difference between the update timing of the count value C and the latch timing can be increased. As a result, the pachinko gaming machine 1 can acquire the random value more reliably and stably.

また、図４６に示す乱数回路１０３において、図４４あるいは図４５に示す乱数回路１０３と同様の変更を行うことにより、カウンタ１２１とラッチ信号生成回路１３３とに異なる周期のクロック信号を入力するようにしてもよい。これらの場合には、乱数値記憶回路１３１に記憶されるランダムＲの値は奇数あるいは偶数のいずれか一方のみとなるため、大当り判定用テーブルには、これに合わせて奇数あるいは偶数のみからなる大当り判定値を格納しておけばよい。   In addition, the random number circuit 103 shown in FIG. 46 is changed in the same way as the random number circuit 103 shown in FIG. 44 or 45 so that clock signals with different periods are input to the counter 121 and the latch signal generation circuit 133. May be. In these cases, since the value of the random R stored in the random value storage circuit 131 is only one of odd and even numbers, the big hit determination table includes a big hit consisting of only odd or even numbers accordingly. A judgment value may be stored.

なお、この発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、この発明に適用可能な上記の実施の形態の変形態様について説明する。   In addition, this invention is not restricted to said embodiment, A various deformation | transformation and application are possible. Hereinafter, modifications of the above-described embodiment applicable to the present invention will be described.

まず、カウンタ１２１やラッチ信号生成回路１３３は、乱数発生用クロック信号Ｓ１や遅延クロック信号Ｓ２の立ち上がりエッヂに応答してカウント値Ｃの更新やラッチ信号ＳＬの出力を行うものに限定されず、例えば、各信号の立ち下がりエッヂに応答してカウント値Ｃの更新やラッチ信号ＳＬの出力を行うものであってもよい。すなわち、カウンタ１２１及びラッチ信号生成回路１３３は、例えば乱数発生用クロック信号Ｓ１あるいは遅延クロック信号Ｓ２における信号レベルが予め定められた第１の信号レベルから第２の信号レベルへと変化するといった、所定の態様での信号変化に応答して、カウント値Ｃの更新やラッチ信号ＳＬの出力を行うことができるものであればよい。   First, the counter 121 and the latch signal generation circuit 133 are not limited to those that update the count value C or output the latch signal SL in response to the rising edge of the random number generation clock signal S1 or the delay clock signal S2. The count value C may be updated or the latch signal SL may be output in response to the falling edge of each signal. That is, the counter 121 and the latch signal generation circuit 133 have a predetermined value such that the signal level in the random number generation clock signal S1 or the delayed clock signal S2 changes from a predetermined first signal level to a second signal level. Any device can be used as long as it can update the count value C and output the latch signal SL in response to the signal change in the embodiment.

次に、上記の実施の形態において、カウンタ１２１は、カウント値を「１」から「４０９５」まで１ずつカウントアップして更新していた。しかしながら、本発明は、これに限定されず、カウンタ１２１は、カウント値を更新する規則は、任意である。上記実施の形態では、カウンタ１２１はアップカウンタであったが、ダウンカウンタであってもよい。さらに、数値更新手段は、カウンタ１２１に限定されず、疑似乱数発生回路であってもよい。また、カウンタ１２１の各ビット出力端子の接続を入れ替えること等により、乱数値記憶回路１３１に入力されるカウント値Ｃのランダム性を高めてもよい。   Next, in the above embodiment, the counter 121 counts up and updates the count value from “1” to “4095” one by one. However, the present invention is not limited to this, and the rule for updating the count value of the counter 121 is arbitrary. In the above embodiment, the counter 121 is an up counter, but may be a down counter. Furthermore, the numerical value updating means is not limited to the counter 121, and may be a pseudo random number generation circuit. Further, the randomness of the count value C input to the random value storage circuit 131 may be improved by switching the connection of each bit output terminal of the counter 121.

さらに、上記の実施の形態において、更新範囲規制手段は、カウンタ１２１から入力されたカウント値Ｃと乱数最大値設定レジスタ１３５に格納されている乱数最大値設定データにより指定される乱数最大値とを比較し、入力されたカウント値Ｃが乱数最大値以下のとき、入力されたカウント値Ｃを乱数値記憶回路１３１に出力し、入力されたカウント値Ｃが乱数最大値より大きいとき、カウント値更新信号をカウンタ１２１に出力する比較器１２２であった。しかしながら、本発明は、これに限定されず、更新範囲規制手段は、乱数最大値設定レジスタ１３５に格納されている乱数最大値設定データに応じて、所定の演算を行い、カウント値の更新範囲を規制するもの等、任意である。   Further, in the above-described embodiment, the update range restriction unit obtains the count value C input from the counter 121 and the random number maximum value specified by the random number maximum value setting data stored in the random number maximum value setting register 135. When the input count value C is less than or equal to the maximum random number value, the input count value C is output to the random value storage circuit 131, and when the input count value C is greater than the maximum random number value, the count value is updated. The comparator 122 outputs a signal to the counter 121. However, the present invention is not limited to this, and the update range restricting means performs a predetermined calculation in accordance with the random number maximum value setting data stored in the random number maximum value setting register 135 and sets the update range of the count value. Anything to regulate is optional.

例えば図５０に示すように、更新範囲規制手段は、カウンタ１２１から入力されたカウント値Ｃが「０」〜「９９」で、乱数最大値設定レジスタ１３５に格納されている乱数最大値設定データにより指定される乱数最大値「９」の場合、入力カウント値「０」〜「９」のときカウント値「０」を、入力カウント値「１０」〜「１９」のときカウント値「１」を、…、入力カウント値「９０」〜「９９」のときカウント値「９」を、出力することにより、カウント値の更新範囲を「９」に規制するものであってもよい。   For example, as shown in FIG. 50, the update range restricting means uses the random number maximum value setting data stored in the random number maximum value setting register 135 in which the count value C input from the counter 121 is “0” to “99”. In the case of the designated random number maximum value “9”, the count value “0” is set when the input count value is “0” to “9”, the count value “1” is set when the input count value is “10” to “19”, ..., the count value update range may be restricted to "9" by outputting the count value "9" when the input count value is "90" to "99".

また、上記の実施の形態において、乱数値記憶回路１３１から読み出したランダムＲの値を、大当りを発生させてパチンコ遊技機１を大当り遊技状態とするか否かを決定する大当り判定用の乱数として用いるものとして説明した。しかしながら、本発明は、これに限定されず、この読み出したランダムＲの値を、何に用いるかは任意であり、ハズレ時にリーチするか否かを決定するリーチ判定用の乱数、特別図柄及び飾り図柄の可変表示に用いる可変表示パターンを決定するための表示用の乱数、大当り時における特別図柄の確定図柄を決定するための表示用の乱数、ハズレ時における特別図柄の確定図柄を決定するための表示用の乱数、大当りを生じさせる確率が向上している高確率状態（特別遊技状態）とするか否かを決定する確変判定用の乱数や、普通図柄表示器４０による普通図ゲームにおける表示結果を当りとするか否かを決定する普通図当り判定用の乱数などに用いてもよい。但し、ここに挙げた乱数の全てを乱数回路１０３を用いて更新する必要はなく、一部の乱数を乱数回路１０３を用いずに更新してもよい。例えば、これらの乱数のうちの一部を、遊技制御割込処理中に所定のプログラムを実行することによって、更新してもよく、また、リフレッシュレジスタを用いた乱数の更新方式を併用してもよい。さらに、乱数値記憶回路１３１から読み出したランダムＲの値と、遊技制御割込処理中に所定のプログラムを実行することによって更新した乱数の値及び／又はリフレッシュレジスタを用いて更新した乱数の値と、を加算、減算、積算、乗算、除算するなど、演算して得られた値を、大当り、リーチ、可変パターン等の決定用の乱数として用いてもよい。   In the above embodiment, the random R value read from the random value storage circuit 131 is used as a big hit determination random number for determining whether or not the pachinko gaming machine 1 is put into the big hit gaming state by generating a big hit. It was described as being used. However, the present invention is not limited to this, and the read random R value is arbitrarily used, and reach determination random numbers, special symbols, and decorations for determining whether or not to reach when lost. Random number for display to determine the variable display pattern used for variable display of the symbol, Random number for display to determine the fixed symbol of the special symbol at the time of big hit, To determine the fixed symbol of the special symbol at the time of loss Random numbers for display, random numbers for probability variation determination for determining whether or not a high probability state (special game state) in which the probability of generating a big hit is improved, and display results in a normal diagram game by the normal symbol display 40 It may be used as a random number for determining per normal drawing for determining whether or not to win. However, it is not necessary to update all the random numbers listed here using the random number circuit 103, and some random numbers may be updated without using the random number circuit 103. For example, a part of these random numbers may be updated by executing a predetermined program during the game control interrupt process, or a random number update method using a refresh register may be used in combination. Good. Furthermore, the value of the random R read from the random value storage circuit 131, the value of the random number updated by executing a predetermined program during the game control interrupt process, and / or the value of the random number updated using the refresh register, , May be used as a random number for determining jackpot, reach, variable pattern, etc.

上記の実施の形態において、ＣＰＵ１０６は、遊技制御メイン処理において、ステップＳ８による遊技状態復旧処理又はＳ９による初期化処理の後、ステップＳ１１によるＣＴＣ１０７によるタイマ割込みのための設定をする前に、乱数回路設定処理を実行していたが、本発明は、これに限定されず、電力供給が開始された後、ループ処理に移行する前であれば任意であり、例えば、ステップＳ１にて割込禁止に設定した直後に行ってもよく、ステップＳ２にて割込モードをモード２に設定した直後に行ってもよい。また、ステップＳ３にてスタックポインタにスタックポインタ指定アドレスを設定した直後、ステップＳ４にてＣＴＣ１０７などのレジスタ設定を行った直後や、ステップＳ１１にてタイマ割込みのための設定をした直後に行ってもよい。   In the above embodiment, in the game control main process, the CPU 106 performs a random number circuit after setting the timer interrupt by the CTC 107 in step S11 after the game state restoration process in step S8 or the initialization process in S9. Although the setting process has been executed, the present invention is not limited to this, and is optional as long as the power supply is started and before the transition to the loop process. For example, the interrupt is prohibited in step S1. It may be performed immediately after setting, or may be performed immediately after setting the interrupt mode to mode 2 in step S2. Further, immediately after setting the stack pointer designation address to the stack pointer in step S3, immediately after setting the register such as CTC 107 in step S4, or immediately after setting for timer interruption in step S11. Good.

さらに、上記実施の形態において、ＣＰＵ１０６は、図３７に示す遊技制御割込処理において、ステップＳ１９５によるカウント値順列変更処理の後、ステップＳ１９７による特別図柄プロセス処理の前に、ステップＳ１９６による乱数値更新処理を実行していたが、本発明は、これに限定されず、遊技制御割込処理中であれば任意であり、例えば、ステップＳ１９３による表示用乱数更新処理の前に、乱数値更新処理を実行してもよい。また、乱数値更新処理を、ステップＳ１９３による表示用乱数更新処理の後、ステップＳ１９４による初期値変更処理の前に、行ってもよく、さらには、ステップＳ１９４による初期値変更処理の後、ステップＳ１９５によるカウント値順列変更処理の前に、行ってもよい。   Furthermore, in the above embodiment, the CPU 106 updates the random number value in step S196 after the count value permutation process in step S195 and before the special symbol process process in step S197 in the game control interrupt process shown in FIG. Although the process has been executed, the present invention is not limited to this, and is arbitrary as long as the game control interrupt process is in progress. For example, the random number value update process is performed before the display random number update process in step S193. May be executed. Further, the random value update process may be performed after the display random number update process in step S193 and before the initial value change process in step S194, and further after the initial value change process in step S194, step S195. It may be performed before the count value permutation change processing by.

また、上記実施の形態において、ＣＰＵ１０６は、入賞時に、乱数値取込データ「０１ｈ」を乱数値取込レジスタ１３９に書き込んで、乱数値記憶回路１３１に格納されているランダムＲの値を更新させていた。しかしながら、本発明は、これに限定されず、タイマ割込毎に、乱数値取込データ「０１ｈ」を乱数値取込レジスタ１３９に書き込んで、乱数値記憶回路１３１に格納されているランダムＲの値を更新させてもよい。   Further, in the above embodiment, the CPU 106 writes the random value capture data “01h” into the random value capture register 139 when winning, and updates the random R value stored in the random value storage circuit 131. It was. However, the present invention is not limited to this, and for each timer interrupt, the random number capture data “01h” is written in the random value capture register 139 and stored in the random value storage circuit 131. The value may be updated.

さらに、上記の実施の形態において、ユーザプログラム実行データエリアの１Ｆ９７ｈ番地の領域に第３の初期値変更方式を指定する初期値変更方式設定データ「０３ｈ」が記憶されている場合、ＣＰＵ１０６は、カウンタ１２１が更新するカウント値Ｃの初期値を、ＲＡＭ１０５の各番地に格納されている値の加算値に変更させた。しかしながら、本発明は、これに限定されず、初期値変更方式設定データ「０３ｈ」が記憶されている場合に、変更される値は、ＲＡＭ１０５の予め定められた番地に格納されている値に基づくものであれば、任意である。例えば、ＣＰＵ１０６は、カウンタ１２１が更新するカウント値Ｃの初期値を、ＲＡＭ１０５の各番地に格納されている値の積算値や乗算値等に変更させてもよい。   Furthermore, in the above embodiment, when initial value change method setting data “03h” for designating the third initial value change method is stored in the area of address 1F97h in the user program execution data area, the CPU 106 The initial value of the count value C updated by 121 is changed to an addition value of the value stored in each address of the RAM 105. However, the present invention is not limited to this, and when the initial value change method setting data “03h” is stored, the value to be changed is based on the value stored at a predetermined address in the RAM 105. If it is a thing, it is arbitrary. For example, the CPU 106 may change the initial value of the count value C updated by the counter 121 to an integrated value or a multiplied value of a value stored in each address of the RAM 105.

また、上記実施の形態において、乱数値記憶回路１３１は、ＡＮＤ回路２０１，２０３やＯＲ回路２２１〜２２８などの論理回路を用いてラッチ信号ＳＬ及び出力制御信号ＳＣの受信制御，ランダムＲの出力制御などのイネイブル／ディセイブル制御を行っていた。しかしながら、本発明は、これに限定されず、乱数値記憶回路１３１は、Ｉ／Ｏポート１０８やラッチ信号生成回路１３３との間にＦＥＴ（Field Effect Transistor）などのスイッチング素子を設け、ラッチ信号ＳＬや出力制御信号ＳＣの入力に応答して、Ｉ／Ｏポート１０８やラッチ信号生成回路１３３との経路を導通、遮断することにより、ラッチ信号ＳＬや出力制御信号ＳＣのイネイブル／ディセイブル制御を行ってもよい。   In the above embodiment, the random value storage circuit 131 uses the logic circuits such as the AND circuits 201 and 203 and the OR circuits 221 to 228 to control the reception of the latch signal SL and the output control signal SC, and the output control of the random R. Enable / Disable control was performed. However, the present invention is not limited to this, and the random value storage circuit 131 is provided with a switching element such as an FET (Field Effect Transistor) between the I / O port 108 and the latch signal generation circuit 133, and the latch signal SL. In response to the input of the output control signal SC, the path to the I / O port 108 and the latch signal generation circuit 133 is turned on and off to enable / disable the latch signal SL and the output control signal SC. Also good.

上記実施の形態において、タイマ回路１３４は、ハイレベルの信号が入力されたことに応答して起動し、入力がハイレベルとなっている間、クロック回路１０１から順次入力される基準クロック信号ＣＬＫをアップカウント又はダウンカウントし、アップカウント又はダウンカウントした値が、所定の時間に対応する値となったとき、入力された信号をハイレベルの信号であると判定して乱数値取込レジスタ１３９に乱数値取込データ「０１ｈ」を書き込むものであった。しかしながら、本発明は、これに限定されず、タイマ回路１３４は、始動入賞口スイッチ７０から始動入賞信号ＳＳが入力されている時間を計測し、計測した時間が所定の時間になったとき、始動入賞信号ＳＳを出力するものであれば任意である。また、タイマ回路１３４は、乱数回路１０３の外部に設けられた専用あるいは汎用の回路を用いて構成されたものであってもよい。   In the above embodiment, the timer circuit 134 is activated in response to the input of the high level signal, and receives the reference clock signal CLK sequentially input from the clock circuit 101 while the input is at the high level. Up-counting or down-counting, and when the up-counting or down-counting value becomes a value corresponding to a predetermined time, the input signal is determined to be a high-level signal and is stored in the random value acquisition register 139 Random value capture data “01h” was written. However, the present invention is not limited to this, and the timer circuit 134 measures the time during which the start winning signal SS is input from the start winning port switch 70, and starts when the measured time reaches a predetermined time. It is optional as long as it outputs a winning signal SS. The timer circuit 134 may be configured using a dedicated or general-purpose circuit provided outside the random number circuit 103.

さらに、上記実施の形態において、タイマ回路１３４は、クロック回路１０１から順次入力される基準クロック信号ＣＬＫを用いて信号の入力時間を計測していたが、本発明は、これに限定されず、タイマ回路１３４は、基準クロック信号ＣＬＫを分周したクロック信号や、クロック回路１０１とは異なるクロック信号生成回路から出力されるクロック信号を用いてもよい。また、上記実施の形態において、タイマ回路１３４には、所定の時間として３ｍｓが設定されていたが、本発明は、これに限定されず、２回のタイマ割込処理の実行時間である４ｍｓよりも短い時間であれば任意に設定可能である。   Furthermore, in the above embodiment, the timer circuit 134 measures the signal input time using the reference clock signal CLK sequentially input from the clock circuit 101. However, the present invention is not limited to this, and the timer circuit 134 The circuit 134 may use a clock signal obtained by dividing the reference clock signal CLK or a clock signal output from a clock signal generation circuit different from the clock circuit 101. In the above embodiment, the timer circuit 134 is set to 3 ms as the predetermined time. However, the present invention is not limited to this, but from the 4 ms which is the execution time of two timer interruption processes. Any time can be set as long as the time is short.

また、上記実施の形態において、ＣＰＵ１０６は、２回のタイマ割込処理が実行されている間、始動入賞信号ＳＳが継続して入力されたことに基づいて、入賞処理を実行していた。しかしながら、本発明は、これに限定されず、上述したタイマ割込処理の実行回数は、任意であり、例えば、ＣＰＵ１０６は、３回のタイマ割込処理が実行されている間、始動入賞信号ＳＳが継続して入力されたことに基づいて、入賞処理を実行してもよい。この場合、タイマ回路１３４には、３回のタイマ割込処理の実行時間である６ｍｓよりも短い時間を設定すればよい。   In the above embodiment, the CPU 106 executes the winning process based on the continuous input of the start winning signal SS while the timer interruption process is executed twice. However, the present invention is not limited to this, and the number of executions of the above-described timer interrupt process is arbitrary. For example, the CPU 106 receives the start winning signal SS while the three timer interrupt processes are being executed. The winning process may be executed based on the fact that is continuously input. In this case, the timer circuit 134 may be set to a time shorter than 6 ms, which is the execution time of the three timer interruption processes.

さらに、上記の実施の形態において、乱数回路１０３を内蔵する遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置（例えば可変表示装置４）を備え、可変表示の表示結果が予め定められた特定表示結果となったときに、遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）に制御する遊技機であった。   Further, in the above-described embodiment, the gaming machine having the random number circuit 103 built therein has a variable display start condition (for example, a variable display device) after a variable display execution condition (for example, winning to the normal variable winning ball device 6) is satisfied. 4 is provided with a variable display device (for example, a variable display device 4) that variably displays a plurality of types of identification information that can be identified based on the fact that the previous variable display in 4 and the end of the big hit gaming state have been established. When the display result is a predetermined specific display result, the gaming machine is controlled to a specific gaming state (for example, a big hit gaming state) advantageous to the player.

しかしながら、本発明は、これに限定されず、例えば、乱数回路１０３を内蔵する遊技機は、遊技領域に設けられた始動領域にて遊技媒体を検出する始動検出手段（例えば始動玉検出器）の検出により、遊技者にとって不利な第２の状態から遊技者にとって有利な第１の状態となる始動動作（例えば開放動作）を行う可変入賞装置（例えば可変入賞球装置）を有し、可変入賞装置に設けられた特定領域にて遊技媒体を検出する特定検出手段（例えば特定玉検出器）の検出により、始動動作よりも遊技者にとってさらに有利な特定の態様で可変入賞装置を第１の状態に制御する特定遊技状態（例えば大当り遊技状態）を発生させるパチンコ遊技機であってもよい。   However, the present invention is not limited to this. For example, a gaming machine having a built-in random number circuit 103 uses start detection means (for example, a start ball detector) that detects a game medium in a start area provided in the game area. A variable winning device having a variable winning device (for example, a variable winning ball device) that performs a starting operation (for example, a releasing operation) that changes from a second state unfavorable to the player to a first state advantageous to the player by detection. The variable winning device is set to the first state in a specific manner more advantageous to the player than the starting operation by detection of specific detection means (for example, a specific ball detector) that detects the game medium in a specific area provided in It may be a pachinko gaming machine that generates a specific gaming state to be controlled (for example, a big hit gaming state).

この場合、乱数値記憶回路１３１から読み出したランダムＲの値を、特定遊技状態（例えば大当り遊技状態）におけるラウンド（例えば所定の開閉部材により所定の入賞口を遊技者にとって有利な特定態様で開口させる動作）の継続上限回数の判定や、可変入賞装置（例えば可変入賞球装置）の内部構造変化に関わる判定用乱数として用いることができる。   In this case, the value of the random R read from the random value storage circuit 131 is opened in a specific manner advantageous to the player by a predetermined opening / closing member (for example, a predetermined opening / closing member) in a specific gaming state (for example, a big hit gaming state). It can be used as a determination random number relating to the determination of the upper limit number of times of operation) and the change in the internal structure of a variable winning device (for example, a variable winning ball device).

また、乱数回路１０３を内蔵する遊技機は、特別領域（例えば特別装置作動領域）に設けられた特別検出手段（例えば特定球検出スイッチや特別領域スイッチ）で遊技球が検出されたことを条件に権利発生状態となり、権利発生状態となっている期間中に、始動領域（例えば作動入賞口や始動入賞装置における始動口）に設けられた始動検出手段（例えば作動球検出スイッチや始動口スイッチ）により遊技球が検出されたことに基づいて、特別可変入賞装置（例えば大入賞口）を遊技者にとって不利な状態（例えば閉鎖状態）から遊技者にとって有利な状態（例えば開放状態）に変化させる制御を行うことが可能なパチンコ遊技機であってもよい。   In addition, the gaming machine incorporating the random number circuit 103 is provided on the condition that a game ball is detected by special detection means (for example, a specific ball detection switch or a special region switch) provided in a special area (for example, a special device operation area). During the period in which the right is generated and the right is generated, start detection means (for example, an operation ball detection switch or a start port switch) provided in a start area (for example, an operation winning opening or a starting opening in a starting winning device) Based on the detection of the game ball, control is performed to change the special variable prize-winning device (for example, a big prize opening) from a state unfavorable for the player (for example, a closed state) to a state advantageous for the player (for example, an open state). It may be a pachinko gaming machine that can be used.

こうしたパチンコ遊技機が、入賞することにより権利発生状態を発生させる入賞装置の開閉に関わる表示結果を表示する可変表示装置を備える遊技機である場合、乱数値記憶回路１３１から読み出した乱数を、普通図柄の事前判定用乱数として用いることができる。さらに、この種のパチンコ遊技機が、可変表示装置にて特定の表示結果が表示されたときに、可変表示装置に特定の表示結果を導出させる起因となった遊技媒体を、権利発生状態を発生させる特定検出装置に遊技球を誘導する誘導装置を備える遊技機である場合、乱数値記憶回路１３１から読み出した乱数を、判定図柄の事前判定用乱数として用いることができる。   When such a pachinko gaming machine is a gaming machine including a variable display device that displays a display result related to opening and closing of a winning device that generates a right generation state by winning a prize, a random number read from the random value storage circuit 131 is normally It can be used as a random number for design prior determination. In addition, when this type of pachinko gaming machine displays a specific display result on the variable display device, it generates a right generation state for the game medium that caused the variable display device to derive the specific display result. In the case of a gaming machine including a guidance device that guides a game ball to the specific detection device to be used, the random number read from the random value storage circuit 131 can be used as a random number for prior determination of the determination symbol.

さらに、本発明の遊技機は、図５１に示す、１ゲームに対して賭け数を設定することによりゲームを開始させることが可能となり、可変表示装置（例えば可変表示装置１００２）の表示結果が導出表示されることにより１ゲームが終了し、該可変表示装置の表示結果に応じて所定の入賞が発生可能であるスロットマシン（例えばスロットマシン１０００）であってもよい。図５１に示すスロットマシン１０００は、本発明の始動信号出力手段として、遊技者によりスタートレバー１０１１が操作されたことに基づいて所定の始動信号を遊技制御手段（例えば主基板）や乱数発生手段（例えば乱数発生回路）に出力する図示しないスタートスイッチを備えている。なお、図５１に示す液晶表示器１００１は、演出手段として機能するものである。   Furthermore, the gaming machine of the present invention can start a game by setting the number of bets for one game shown in FIG. 51, and the display result of a variable display device (for example, the variable display device 1002) is derived. It may be a slot machine (for example, slot machine 1000) in which one game is completed by being displayed and a predetermined winning can be generated according to the display result of the variable display device. A slot machine 1000 shown in FIG. 51 uses a game control means (for example, a main board) or a random number generation means (for example, a main board) based on the start lever 1011 being operated by a player as a start signal output means of the present invention. For example, a start switch (not shown) for outputting to a random number generation circuit is provided. Note that the liquid crystal display 1001 shown in FIG. 51 functions as rendering means.

また、本発明の遊技機は、パチンコ遊技機等の弾球遊技機において画像表示装置を有するものであれば、例えば、一般電役機、又はパチコンと呼ばれる確率設定機能付き弾球遊技機等であっても構わない。さらには、プリペイドカードによって球貸しを行うＣＲ式パチンコ遊技機だけではなく、現金によって球貸しを行うパチンコ遊技機にも適用可能である。すなわち、ＬＣＤ等からなる画像表示装置を有し、識別情報としての図柄を可変表示することが可能な遊技機であれば、どのような形態のものであっても構わない。また、本発明は、入賞球の検出に応答して所定数の賞球を払い出す払出式遊技機に限定されるものではなく、遊技球を封入し入賞球の検出に応答して得点を付与する封入式遊技機にも適用することができる。   In addition, if the gaming machine of the present invention has an image display device in a ball game machine such as a pachinko game machine, for example, a general electric machine or a ball game machine with a probability setting function called a Pachi-Con It does not matter. Furthermore, it is applicable not only to a CR-type pachinko gaming machine that lends a ball with a prepaid card, but also to a pachinko gaming machine that lends a ball with cash. In other words, any type of gaming machine may be used as long as it has an image display device such as an LCD and can variably display symbols as identification information. In addition, the present invention is not limited to a payout type gaming machine that pays out a predetermined number of prize balls in response to detection of winning balls, and encloses game balls and gives points in response to detection of winning balls. It can also be applied to an enclosed game machine.

図１、図２及び図５１に示した装置構成、図３、図４、図２５、図３８、図４０、図４２、図４４〜図４６に示すブロック構成、図５、図８、図１０〜図１５に示すレジスタ構成、図２１、図２２に示すプログラム構成、図６、図２６に示すテーブル構成、図１６に示す回路構成、図１８及び図１９に示すアドレスマップ、図２７、図２８、図３０〜図３５、図３７、図４８に示すフローチャート構成や、図２９、図３６、図３９、図４１、図４３、図４７、図４９に示すタイミングチャート構成等は、発明の趣旨を逸脱しない範囲で任意に変更及び修正が可能である。また、各信号の「入力」と「出力」は、本発明のパチンコ遊技機１が備える各構成のいずれに着目するかによって変化する相対的な概念である。従って、いずれの用語が用いられたかにかかわらず、本発明の趣旨を逸脱しない範囲で各信号の伝送を可能とし、上述した動作及び処理を実現できるものであればよい。   1, 2 and 51, FIG. 3, FIG. 4, FIG. 25, FIG. 38, FIG. 40, FIG. 42, and block configurations shown in FIG. 15 to FIG. 15, the program configuration shown in FIGS. 21 and 22, the table configuration shown in FIGS. 6 and 26, the circuit configuration shown in FIG. 16, the address map shown in FIGS. 18 and 19, FIG. 27 and FIG. 30 to 35, FIG. 37, and FIG. 48, the timing chart configurations shown in FIGS. 29, 36, 39, 41, 43, 47, and 49, etc. Changes and modifications can be arbitrarily made without departing from the scope. In addition, “input” and “output” of each signal are relative concepts that change depending on which of the components included in the pachinko gaming machine 1 of the present invention is focused. Therefore, regardless of which term is used, it is only necessary that each signal can be transmitted and the above-described operations and processes can be realized without departing from the spirit of the present invention.

また、パチンコ遊技機１の動作をシミュレーションするゲーム機などにも本発明を適用することができる。本発明を実現するためのプログラム及びデータは、コンピュータ装置等に対して、着脱自在の記録媒体により配布・提供される形態に限定されるものではなく、予めコンピュータ装置等の有する記憶装置にプリインストールしておくことで配布される形態を採っても構わない。さらに、本発明を実現するためのプログラム及びデータは、通信処理部を設けておくことにより、通信回線等を介して接続されたネットワーク上の、他の機器からダウンロードすることによって配布する形態を採っても構わない。   The present invention can also be applied to a game machine that simulates the operation of the pachinko gaming machine 1. The program and data for realizing the present invention are not limited to a form distributed and provided to a computer device or the like by a detachable recording medium, but preinstalled in a storage device such as a computer device or the like in advance. You may take the form distributed by keeping it. Further, the program and data for realizing the present invention are distributed by downloading from other devices on a network connected via a communication line or the like by providing a communication processing unit. It doesn't matter.

そして、ゲームの実行形態も、着脱自在の記録媒体を装着することにより実行するものだけではなく、通信回線等を介してダウンロードしたプログラム及びデータを、内部メモリ等にいったん格納することにより実行可能とする形態、通信回線等を介して接続されたネットワーク上における、他の機器側のハードウェア資源を用いて直接実行する形態としてもよい。さらには、他のコンピュータ装置等とネットワークを介してデータの交換を行うことによりゲームを実行するような形態とすることもできる。   The game execution mode is not only executed by attaching a detachable recording medium, but can also be executed by temporarily storing the downloaded program and data via a communication line or the like in an internal memory or the like. It is also possible to execute directly using hardware resources on the other device side on a network connected via a communication line or the like. Furthermore, the game can be executed by exchanging data with other computer devices or the like via a network.

本発明の実施の形態におけるパチンコ遊技機の正面図である。It is a front view of the pachinko gaming machine in the embodiment of the present invention. 本発明の実施の形態におけるパチンコ遊技機の背面図である。It is a rear view of the pachinko gaming machine in the embodiment of the present invention. 主基板における回路構成等を示すブロック図である。It is a block diagram which shows the circuit structure etc. in a main board | substrate. 乱数回路の一構成例を示すブロック図である。It is a block diagram which shows one structural example of a random number circuit. 更新規則選択レジスタの構成例を示す図である。It is a figure which shows the structural example of an update rule selection register. 更新規則メモリの構成例を示す図である。It is a figure which shows the structural example of an update rule memory. カウント値順列変更回路によるカウント値の順列の変更動作の説明図である。It is explanatory drawing of the change operation | movement of the permutation of count value by a count value permutation change circuit. カウント値順列変更レジスタの構成例を示す図である。It is a figure which shows the structural example of a count value permutation change register. カウンタ及び比較器によるカウント値の更新動作の説明図である。It is explanatory drawing of the update operation of the count value by a counter and a comparator. 乱数最大値設定レジスタの構成例を示す図である。It is a figure which shows the structural example of a random number maximum value setting register. 周期設定レジスタの構成例を示す図である。It is a figure which shows the structural example of a period setting register. カウント値更新レジスタの構成例を示す図である。It is a figure which shows the structural example of a count value update register. 乱数値取込レジスタの構成例を示す図である。It is a figure which shows the structural example of a random value taking-in register. （Ａ）は、乱数更新方式選択レジスタの構成例を示す図であり、（Ｂ）は、乱数更新方式選択データの説明図である。(A) is a figure which shows the structural example of a random number update system selection register, (B) is explanatory drawing of random number update system selection data. 乱数回路起動レジスタの構成例を示す図である。It is a figure which shows the structural example of a random number circuit starting register. 乱数値記憶回路の構成例を示す図である。It is a figure which shows the structural example of a random value storage circuit. 乱数値記憶回路の動作を説明するためのタイミングチャートである。3 is a timing chart for explaining the operation of a random value storage circuit. 遊技制御用マイクロプロセッサにおけるアドレスマップの一例を示す図である。It is a figure which shows an example of the address map in the microprocessor for game control. ＲＯＭにおけるアドレスマップの一例を示す図である。It is a figure which shows an example of the address map in ROM. 初期値変更方式選択データの説明図である。It is explanatory drawing of initial value change system selection data. ユーザプログラムの構成例を示す図である。It is a figure which shows the structural example of a user program. 乱数回路設定プログラムの構成例を示す図である。It is a figure which shows the structural example of a random number circuit setting program. 第１の乱数更新方式が選択されているときのＣＰＵによるランダム値の更新動作の説明図である。It is explanatory drawing of the update operation | movement of the random value by CPU when the 1st random number update system is selected. 第２の乱数更新方式が選択されているときのＣＰＵによるランダム値の更新動作の説明図である。It is explanatory drawing of the update operation | movement of the random value by CPU when the 2nd random number update system is selected. 遊技制御用マイクロプロセッサの構成例を示すブロック図である。It is a block diagram which shows the structural example of the microprocessor for game control. 大当り判定テーブルの構成例を示す図である。It is a figure which shows the structural example of a big hit determination table. 遊技制御メイン処理を示すフローチャートである。It is a flowchart which shows a game control main process. 乱数回路設定処理を示すフローチャートである。It is a flowchart which shows a random circuit setting process. 乱数回路の動作を説明するためのタイミングチャートである。It is a timing chart for demonstrating operation | movement of a random number circuit. 遊技制御割込処理を示すフローチャートである。It is a flowchart which shows a game control interruption process. 図３０における初期値変更処理のフローチャートである。It is a flowchart of the initial value change process in FIG. 特別図柄プロセス処理を示すフローチャートである。It is a flowchart which shows a special symbol process process. 図３２における入賞処理の詳細を示すフローチャートである。It is a flowchart which shows the detail of the winning process in FIG. 図３２における大当り判定処理の詳細を示すフローチャートである。It is a flowchart which shows the detail of the big hit determination process in FIG. 図２８における乱数回路設定処理の変形例を示すフローチャートである。It is a flowchart which shows the modification of the random number circuit setting process in FIG. 乱数回路の動作を説明するためのタイミングチャートである。It is a timing chart for demonstrating operation | movement of a random number circuit. 図３０における遊技制御割込処理の変形例を示すフローチャートである。FIG. 31 is a flowchart showing a modified example of the game control interrupt process in FIG. 30. FIG. 乱数回路の他の構成例を示すブロック図である。It is a block diagram which shows the other structural example of a random number circuit. 図３８に示す乱数回路の動作を説明するためのタイミングチャートである。FIG. 39 is a timing chart for explaining the operation of the random number circuit shown in FIG. 38. FIG. 乱数回路の他の構成例を示すブロック図である。It is a block diagram which shows the other structural example of a random number circuit. 図４０に示す乱数回路の動作を説明するためのタイミングチャートである。41 is a timing chart for explaining the operation of the random number circuit shown in FIG. 40. 乱数回路の他の構成例を示すブロック図である。It is a block diagram which shows the other structural example of a random number circuit. 図４２に示す乱数回路の動作を説明するためのタイミングチャートである。43 is a timing chart for explaining the operation of the random number circuit shown in FIG. 乱数回路の他の構成例を示すブロック図である。It is a block diagram which shows the other structural example of a random number circuit. 乱数回路の他の構成例を示すブロック図である。It is a block diagram which shows the other structural example of a random number circuit. 乱数回路の他の構成例を示すブロック図である。It is a block diagram which shows the other structural example of a random number circuit. 図４６に示す乱数回路の動作を説明するためのタイミングチャートである。47 is a timing chart for explaining the operation of the random number circuit shown in FIG. 46. 図３２における特別図柄プロセス処理の変形例を示すフローチャートである。It is a flowchart which shows the modification of the special symbol process process in FIG. 図４６に示す乱数回路の動作を説明するためのタイミングチャートである。47 is a timing chart for explaining the operation of the random number circuit shown in FIG. 46. 図９に示すカウント値の更新動作の変形例の説明図である。It is explanatory drawing of the modification of the update operation | movement of the count value shown in FIG. スロットマシンの正面図である。It is a front view of a slot machine.

符号の説明Explanation of symbols

１ … パチンコ遊技機
２ … 遊技盤
３ … 遊技機用枠
４ … 可変表示装置
６ … 普通可変入賞球装置
７ … 特別可変入賞球装置
８Ｌ，８Ｒ… スピーカ
９ … 遊技効果ランプ
１０ … 電源基板
１１ … 主基板
１２ … 表示制御基板
１３ … 音声制御基板
１４ … ランプ制御基板
１５ … 払出制御基板
１６ … 情報端子基板
２１，２２ … ソレノイド
４０ … 普通図柄表示器
７０ … 始動入賞口スイッチ
１００ … 遊技制御用マイクロプロセッサ
１０１ … クロック回路
１０２ … リセットコントローラ
１０３ … 乱数回路
１０４ … ＲＯＭ
１０５ … ＲＡＭ
１０６ … ＣＰＵ
１０７ … ＣＴＣ
１０８ … Ｉ／Ｏポート
１０９ … スイッチ回路
１１０ … ソレノイド回路
１２１ … カウンタ
１２２ … 比較器
１２３ … カウント値順列変更回路
１２４ … クロック信号出力回路
１２５ … カウント値更新信号出力回路
１２６ … 乱数値読取信号出力回路
１２７ … 乱数更新方式選択信号出力回路
１２８ … セレクタ
１３０ … 乱数回路起動信号出力回路
１３１ … 乱数値記憶回路
１３２、２３２ … 遅延回路
１３３ … ラッチ信号生成回路
１３４ … タイマ回路
１３５ … 乱数最大値設定レジスタ
１３６ … カウント値順列変更レジスタ
１３７ … 周期設定レジスタ
１３８ … カウント値更新レジスタ
１３９ … 乱数値取込レジスタ
１４０ … 乱数更新方式選択レジスタ
１４１ … 乱数回路起動レジスタ
１４２ … 更新規則選択レジスタ
１４３ … 更新規則メモリ
１４５，２０１，２０３ … ＡＮＤ回路
１５０ … ユーザプログラム
１５１ … 乱数回路設定プログラム
１５１ａ… 乱数最大値設定モジュール
１５１ｂ… 乱数更新方式選択モジュール
１５１ｃ… 周期設定モジュール
１５１ｄ… 乱数回路起動モジュール
１５２ … 表示結果決定プログラム
１５３ … 初期値変更プログラム
１５４ … カウント値順列変更プログラム
１７０ … 特図保留メモリ
１７１ … 大当り判定用テーブルメモリ
１７１ａ… 通常時大当り判定テーブル
１７１ｂ… 確変時大当り判定テーブル
１７２ … フラグメモリ
２０２，２０４ … ＮＯＴ回路
２１１〜２１８ … フリップフロップ回路
２２１〜２２８ … ＯＲ回路
１０００ … スロットマシン
１００１ … 液晶表示器
１００２ … 可変表示装置
１０１１ … スタートレバー DESCRIPTION OF SYMBOLS 1 ... Pachinko machine 2 ... Game board 3 ... Gaming machine frame 4 ... Variable display device 6 ... Ordinary variable winning ball device 7 ... Special variable winning ball device 8L, 8R ... Speaker 9 ... Game effect lamp 10 ... Power supply board 11 ... Main board 12 ... Display control board 13 ... Audio control board 14 ... Lamp control board 15 ... Dispensing control board 16 ... Information terminal boards 21, 22 ... Solenoid 40 ... Normal symbol display 70 ... Start winning port switch 100 ... Micro for game control Processor 101 ... Clock circuit 102 ... Reset controller 103 ... Random number circuit 104 ... ROM
105 ... RAM
106 ... CPU
107… CTC
DESCRIPTION OF SYMBOLS 108 ... I / O port 109 ... Switch circuit 110 ... Solenoid circuit 121 ... Counter 122 ... Comparator 123 ... Count value permutation change circuit 124 ... Clock signal output circuit 125 ... Count value update signal output circuit 126 ... Random value read signal output circuit 127: Random number update method selection signal output circuit 128 ... Selector 130 ... Random number circuit start signal output circuit 131 ... Random value storage circuit 132, 232 ... Delay circuit 133 ... Latch signal generation circuit 134 ... Timer circuit 135 ... Random number maximum value setting register 136 ... Count value permutation change register 137 ... Period setting register 138 ... Count value update register 139 ... Random value fetch register 140 ... Random number update method selection register 141 ... Random number circuit start register 142 ... Update rule selection register 143 ... update rule memory 145, 201, 203 ... AND circuit 150 ... user program 151 ... random number circuit setting program 151a ... random number maximum value setting module 151b ... random number update method selection module 151c ... cycle setting module 151d ... random number circuit starting module 152 ... Display result determination program 153 ... Initial value change program 154 ... Count value permutation change program 170 ... Special figure holding memory 171 ... Big hit judgment table memory 171a ... Normal big hit judgment table 171b ... Probability change big hit judgment table 172 ... Flag memory 202, 204 ... NOT circuits 211 to 218 ... flip-flop circuits 221 to 228 ... OR circuit 1000 ... slot machine 1001 ... liquid crystal display 1002 ... variable display device 1011 ... start lever

Claims (2)

可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、可変表示の表示結果が予め定められた特定表示結果となったときに、遊技者にとって有利な特定遊技状態に制御する遊技機であって、
遊技機に電力を供給する電力供給手段と、
乱数を発生する乱数回路と遊技の進行を制御する遊技制御手段とを内蔵し、前記電力供給手段から供給される電力を用いて動作するマイクロプロセッサと、
所定の周期の基準クロック信号を生成して前記乱数回路に出力するクロック信号生成手段と、
前記実行条件が成立したことに基づいて、始動信号を前記乱数回路と前記遊技制御手段とに出力する始動信号出力手段と、
前記マイクロプロセッサからの制御信号に基づいて前記可変表示装置における識別情報の可変表示を制御する可変表示制御手段とを備え、
前記乱数回路は、
前記クロック信号生成手段から入力される基準クロック信号を用いて所定の周期の先行クロック信号を生成し、該先行クロック信号を出力する先行クロック信号生成手段と、
前記先行クロック信号生成手段から入力される先行クロック信号を前記所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延クロック信号を生成し、該遅延クロック信号を出力するクロック信号遅延手段と、
前記先行クロック信号生成手段から出力される先行クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミングと前記クロック信号遅延手段から出力される遅延クロック信号が該所定の周期毎に所定の態様で変化する第２のタイミングとのうちいずれか一方のタイミングにおいて、数値データを更新する数値更新手段と、
前記第１のタイミングと前記第２のタイミングとのうち前記数値更新手段により数値データが更新されるタイミングとは異なるタイミングにおいて、前記始動信号出力手段から入力される始動信号をラッチ信号として出力するラッチ信号出力手段と、
前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段とを含み、
前記遊技制御手段は、
前記電力供給手段による電力の供給開始後、前記乱数回路に前記乱数値を更新させるための設定を行う乱数回路設定手段と、
前記乱数回路設定手段により前記乱数回路に前記設定が行われた後、定期的に発生するタイマ割込処理の実行を許可するタイマ割込処理実行許可手段と、
前記タイマ割込処理の実行中、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出して、該読み出した乱数値が所定の判定値データと合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、
前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号を出力して該乱数値記憶手段を読出可能状態に制御し、該表示結果決定手段が前記乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段とを含み、
前記乱数値記憶手段は、前記ラッチ信号出力手段からラッチ信号が入力されているとき、前記読出制御手段から出力される出力制御信号に対して受信不能状態に制御する出力制御信号受信制御手段を含む、
ことを特徴とする遊技機。 A variable display device that variably displays a plurality of types of identification information that can be identified based on the fact that the variable display start condition is satisfied after the variable display execution condition is satisfied, and the display result of the variable display is predetermined. A gaming machine that controls to a specific gaming state advantageous to the player when the specified display result is obtained,
Power supply means for supplying power to the gaming machine;
A microprocessor incorporating a random number circuit for generating a random number and a game control means for controlling the progress of the game, and operating using power supplied from the power supply means;
A clock signal generating means for generating a reference clock signal having a predetermined period and outputting the reference clock signal to the random number circuit;
A starting signal output means for outputting a starting signal to the random number circuit and the game control means based on the execution condition being satisfied;
Variable display control means for controlling variable display of identification information in the variable display device based on a control signal from the microprocessor;
The random number circuit includes:
A preceding clock signal generating means for generating a preceding clock signal having a predetermined period using a reference clock signal input from the clock signal generating means, and outputting the preceding clock signal;
Clock signal delaying means for generating a delayed clock signal by delaying the preceding clock signal input from the preceding clock signal generating means by a period different from a period that is an integral multiple of the predetermined period, and outputting the delayed clock signal; ,
The first timing at which the preceding clock signal output from the preceding clock signal generating means changes in a predetermined manner at each predetermined period and the delayed clock signal output from the clock signal delaying means at each predetermined period. Numerical value updating means for updating numerical data at any one timing of the second timing that changes in a predetermined manner;
A latch for outputting a start signal input from the start signal output means as a latch signal at a timing different from the timing at which the numerical data is updated by the numerical value update means between the first timing and the second timing. Signal output means;
Random number value storage means for storing numerical data updated by the numerical value updating means as a random value in response to a latch signal input from the latch signal output means,
The game control means includes
Random number circuit setting means for setting the random number circuit to update the random number value after starting the supply of power by the power supply means;
Timer interrupt process execution permitting means for permitting execution of a timer interrupt process that occurs periodically after the setting is made to the random number circuit by the random number circuit setting means;
During execution of the timer interrupt process, based on the input of the start signal from the start signal output means, the random number value is read from the random value storage means, and the read random value is the predetermined determination value data. Display result determining means for determining whether or not to make the display result in the variable display a specific display result by determining whether or not they match ,
Before the display result determining means reads the random value from the random value storage means, an output control signal is output to the random value storage means to control the random value storage means to be readable, and the display result determination means Read out the random number value from the random value storage means, and after stopping the output of the output control signal to the random value storage means, the read control means for controlling the random number value storage means in an unreadable state,
The random value storage means includes an output control signal reception control means for controlling the output control signal output from the read control means to an unreceivable state when a latch signal is input from the latch signal output means. ,
A gaming machine characterized by that. 前記乱数回路は、
前記数値更新手段により更新される数値データの更新順である順列の変更を要求する数値順列変更データを格納する数値順列変更レジスタと、
前記数値順列変更レジスタに前記数値順列変更データが格納されているとき、該数値順列変更データが格納されていないときの順列とは異なる更新順の順列に変更する数値順列変更手段とを含み、
前記遊技制御手段は、前記タイマ割込処理の実行中、前記数値順列変更レジスタに前記数値順列変更データを書き込む数値順列変更データ書込手段を含む、
ことを特徴とする請求項１に記載の遊技機。 The random number circuit includes:
A numerical permutation change register for storing numerical permutation change data for requesting a change in the permutation, which is an update order of the numerical data updated by the numerical value updating means;
When the numerical permutation change data is stored in the numerical permutation change register, the numerical permutation change means for changing to a permutation of an update order different from the permutation when the numerical permutation change data is not stored,
The game control means includes numerical permutation change data writing means for writing the numerical permutation change data to the numerical permutation change register during execution of the timer interrupt process.
The gaming machine according to claim 1 .
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