JP4556828B2 - Method for manufacturing electrode structure - Google Patents
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Description
本発明は、Al(アルミニウム)よりなるAl電極膜の表面上に、Au(金)よりなるAu膜を形成してなる電極構造体の製造方法に関する。 The present invention relates to a method for manufacturing an electrode structure in which an Au film made of Au (gold) is formed on the surface of an Al electrode film made of Al (aluminum).
AlよりなるAl電極膜の表面上に、AuよりなるAu膜を形成してなる電極構造体は、たとえば、半導体基板上へワイヤボンディングを行うためのパッドなどに用いられる。ここで、Al電極膜の表面上にAu膜を形成するのは、ワイヤボンディング性を確保したり、Al電極膜の表面の腐食を防止するためである。 An electrode structure formed by forming an Au film made of Au on the surface of an Al electrode film made of Al is used, for example, as a pad for performing wire bonding on a semiconductor substrate. Here, the reason why the Au film is formed on the surface of the Al electrode film is to ensure wire bonding and to prevent corrosion of the surface of the Al electrode film.
従来では、このような電極構造体は、基板上にスパッタなどによりAl電極膜を形成した後、その上へメッキ法によってAu膜を形成することにより製造されていた(たとえば、非特許文献1参照)。
しかしながら、Al電極膜の表面上へAu膜を形成する場合、従来のメッキ法では、装置が大がかりであり、また、廃液処理に手間がかかるという問題がある。 However, when the Au film is formed on the surface of the Al electrode film, the conventional plating method has a problem that the apparatus is large and the waste liquid treatment is troublesome.
そこで、本発明者は、Auよりなる粒子を含有するペーストすなわちAuペーストを用いてAu膜を形成することを考えた。この場合、基板の上に形成されたAl電極膜の表面上に、Auペーストを塗布し、このペーストを焼成することによりAu膜を形成する。 Therefore, the present inventor considered forming an Au film using a paste containing particles made of Au, that is, an Au paste. In this case, an Au paste is applied on the surface of the Al electrode film formed on the substrate, and the Au film is formed by baking this paste.
ここにおいて、Al電極膜の形成後には、酸化されやすいAlの特性上、Al電極膜の表面にはアルミナからなる酸化膜が存在するため、ペースト塗布の前には、従来のメッキ法と同様に、Al電極膜の表面に存在する酸化膜をエッチング等で除去する。そして、Auペーストの塗布は、再びAl電極膜の表面が酸化されないように、真空中で行うことになる。 Here, after the formation of the Al electrode film, an oxide film made of alumina exists on the surface of the Al electrode film due to the characteristics of Al that is easily oxidized. Therefore, before applying the paste, it is the same as the conventional plating method. Then, the oxide film present on the surface of the Al electrode film is removed by etching or the like. Then, the Au paste is applied in a vacuum so that the surface of the Al electrode film is not oxidized again.
しかしながら、Auペーストの塗布を真空中で行うことは、非常に手間がかかるものであり、従来のメッキ法に対するコスト面などの優位性を確保するためには、大気中でAuペーストの塗布を行う必要がある。 However, it is very time-consuming to apply the Au paste in a vacuum, and in order to ensure cost advantages over the conventional plating method, the Au paste is applied in the air. There is a need.
しかし、大気中でAuペーストの塗布を行う場合、せっかく酸化膜を除去したAl電極膜を再び大気にさらすことになるため、Al電極膜の表面に再び酸化膜が形成されてしまい、AuペーストとAl電極膜との導通性が阻害されてしまう。 However, when the Au paste is applied in the atmosphere, the Al electrode film from which the oxide film has been removed is exposed to the atmosphere again, so that an oxide film is formed again on the surface of the Al electrode film, Conductivity with the Al electrode film is hindered.
本発明は、上記問題に鑑みてなされたものであり、大気中にてAl電極膜の上に、Auペーストを塗布してAu膜を形成するにあたって、Al電極膜の表面の酸化を防止できるようにすることを目的とする。 The present invention has been made in view of the above problems, and can prevent oxidation of the surface of the Al electrode film when the Au film is formed on the Al electrode film by applying Au paste in the atmosphere. The purpose is to.
本発明者は、ペーストの塗布前に、Al電極膜の表面の酸化膜を除去し、さらにその表面にAlの酸化を防止する膜を設ければ酸化防止は行えると考えた。 The present inventor considered that the oxidation could be prevented by removing the oxide film on the surface of the Al electrode film before applying the paste and further providing a film for preventing the oxidation of Al on the surface.
しかし、その場合、その膜がAu膜の形成後にAl電極膜とAu膜との間に介在すると、Al電極膜とAu膜との導通性が阻害されてしまう。これらの点に着眼して、本発明を創出するに至った。 However, in that case, if the film is interposed between the Al electrode film and the Au film after the formation of the Au film, the continuity between the Al electrode film and the Au film is hindered. Focusing on these points, the present invention has been created.
すなわち、本発明は、Al電極膜(12)の表面の酸化膜(30)を除去するとともに、当該表面上に、ペースト(50)の焼成時に当該表面から少なくとも一部が除去される酸化防止膜(40)を形成し、次に、大気中にて酸化防止膜(40)の上にペースト(50)の塗布を行い、続いて、ペースト(50)の焼成を行うことを特徴とする。 That is, the present invention removes the oxide film (30) on the surface of the Al electrode film (12) and at least partially removes the antioxidant film on the surface from the surface when the paste (50) is baked. (40) is formed, and then the paste (50) is applied on the antioxidant film (40) in the atmosphere, and then the paste (50) is fired.
ここで、酸化防止膜(40)は、ペースト(50)の焼成時に全部除去されてもよいが、一部のみ除去されてもよい。 Here, the antioxidant film (40) may be completely removed during baking of the paste (50), or only a part thereof may be removed.
それによれば、大気中でのペースト(50)の塗布時に、酸化防止膜(40)によりAl電極膜(12)の表面が酸素から遮断されるとともに、ペースト(50)の焼成時には、酸化防止膜(40)の一部もしくは全部が除去され当該除去された領域にてAu膜(14)とAl電極膜(12)との導通性が確保される。 According to this, the surface of the Al electrode film (12) is shielded from oxygen by the antioxidant film (40) at the time of applying the paste (50) in the atmosphere, and the antioxidant film at the time of baking the paste (50). Part or all of (40) is removed, and the conductivity between the Au film (14) and the Al electrode film (12) is secured in the removed region.
そのため、本発明によれば、大気中にてAl電極膜(12)の上に、Auペースト(50)を塗布してAu膜(14)を形成するにあたって、Al電極膜(12)の表面の酸化を防止することができる。 Therefore, according to the present invention, when forming the Au film (14) by applying the Au paste (50) on the Al electrode film (12) in the atmosphere, the surface of the Al electrode film (12) Oxidation can be prevented.
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。 In addition, the code | symbol in the bracket | parenthesis of each means described in the claim and this column is an example which shows a corresponding relationship with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, parts that are the same or equivalent to each other are given the same reference numerals in the drawings for the sake of simplicity.
図1は、本発明の実施形態に係る電極構造体の概略断面構成を示す図である。本実施形態の電極構造体は、圧力センサや加速度センサ、角速度センサなどのセンサ素子におけるワイヤボンディングのパッドとして適用されるものである。 FIG. 1 is a diagram showing a schematic cross-sectional configuration of an electrode structure according to an embodiment of the present invention. The electrode structure of this embodiment is applied as a wire bonding pad in a sensor element such as a pressure sensor, an acceleration sensor, or an angular velocity sensor.
基板としての半導体基板10は、シリコン半導体基板などからなるもので、この半導体基板10には、図示しない圧力や加速度などの力学量に応じた信号を出力するセンサ素子が形成されている。
The
図1に示されるように、半導体基板10の表面上にはSiNなどで構成された絶縁膜11が形成されている。この絶縁膜11の表面にはAlよりなるAl電極膜12が形成されている。
As shown in FIG. 1, an insulating film 11 made of SiN or the like is formed on the surface of the
ここで、Al電極膜12を構成するAlは、Al単体でもよいが、Alを主成分、具体的には50%以上含むAl合金もしくは混合物であってもよい。このAl電極膜12は、絶縁膜11に形成された図示しないコンタクトホールを通じて上記センサ素子の所望部位と電気的に接続された構造となっている。
Here, Al constituting the
また、Al電極膜12および絶縁膜11の上には、SiNやSiO2などよりなる保護膜13が形成されており、この保護膜13に形成された開口部13aから、Al電極膜12の中央部が露出している。
Further, a
そして、この開口部13aから露出するAl電極膜12の表面上には、耐腐食性を有するAuよりなるAu膜14が形成されている。ここで、このAu膜14を構成するAuは、Au単体でもよいが、Auを主成分、具体的には50%以上含むAu合金もしくは混合物であってもよい。
An Au
本例では、Au膜14は、Auよりなる粒子としてのAuのナノオーダ粒子を焼結させたものであり、Au膜14とAl電極膜12とは、金属結合することにより、導通性が確保されている。なお、ナノオーダ粒子とは、平均粒径が500nm以下のもので、好ましくは100nm以下のものである。
In this example, the
そして、このAu膜14の表面に、AuやAlなどからなるボンディングワイヤ20が接合されている。それによって、ボンディングワイヤ20が、Au膜14およびAl電極膜12を介して、半導体基板10に形成された上記センサ素子と電気的に接合された構造となっている。
A bonding
次に、本実施形態の電極構造体の製造方法について説明する。図2は、本製造方法の工程図であり、各工程におけるワークを断面的に示している。なお、図2では、本製造方法の主要部である基板10、Al電極膜12、Au膜14以外の絶縁膜11および保護膜13は省略してある。
Next, the manufacturing method of the electrode structure of this embodiment is demonstrated. FIG. 2 is a process diagram of the present manufacturing method, showing a cross-section of a workpiece in each process. In FIG. 2, the insulating film 11 and the
本実施形態の製造方法は、大きくは、半導体基板10の上にAl電極膜12を形成し、このAl電極膜12の上に、Auよりなる粒子を含有するペースト50(以下、Auペースト50という)を塗布し、このAuペースト50を焼成することによりAu膜14を形成するものである。
In the manufacturing method of this embodiment, an
まず、従来から周知となっている手法によって半導体基板10に対して上記センサ素子を作り込み、その後、半導体基板10の表面上に上記絶縁膜11を形成する。
First, the sensor element is formed on the
次に、図2(a)に示されるように、半導体基板10の上に、スパッタなどによる成膜法およびフォトリソグラフなどによるパターニング法を用いて、Al電極膜12を形成する(Al電極膜形成工程)。このAl電極膜12の膜厚は、たとえば1μm程度のものである。
Next, as shown in FIG. 2A, an
続いて、Al電極膜12および絶縁膜11の表面に保護膜13を成膜したのち、フォトエッチング等を行うことで、保護膜13のうちAl電極膜12のパッドとなる領域の上部に形成された部分を除去する。これにより、Al電極膜12のパッドとなる領域が露出した状態となる(図1参照)。
Subsequently, after a
この後、図2(b)、(c)に示されるように、Al電極膜12の表面の酸化膜30を除去するとともに、Al電極膜12の表面上に酸化防止膜40を形成する(酸化防止膜形成工程)。
Thereafter, as shown in FIGS. 2B and 2C, the
ここで、酸化膜30は、Al電極膜12の表面において、たとえば10nm程度の膜厚で形成される層である。また、酸化防止膜40は、Alの酸化を抑制する機能を有し含まず且つAuペースト50の焼成時に少なくとも一部がAl電極膜12の表面から除去されるものである。本例では、酸化防止膜40は、Al電極膜12の表面のAlとF(フッ素)との化合物であり、その膜厚は10nm程度である。
Here, the
この場合、酸化防止膜形成工程は、フッ素化合物のガスと不活性ガスとの混合ガスよりなるガス雰囲気中において、Al電極膜12の表面に対してプラズマ処理を行うことにより、Al電極膜12の表面の酸化膜30を除去するとともに、Al電極膜12の表面上に、酸化防止膜40としてのAlとFとの化合物を形成する。
In this case, the antioxidant film forming step is performed by performing plasma treatment on the surface of the
具体的には、ワークを図示しない並行平板のプラズマ処理装置のチャンバ内に設置し、フッ素化合物のガスとしてのフロロカーボン(CF4)などのガスと、窒素(N2)、アルゴン(Ar)、ヘリウム(He)などの不活性ガスとの混合ガス雰囲気とした状態でRIE(反応性イオンエッチング)処理を行う。 Specifically, a workpiece is placed in a chamber of a parallel plate plasma processing apparatus (not shown), a gas such as fluorocarbon (CF 4 ) as a fluorine compound gas, nitrogen (N 2 ), argon (Ar), helium. RIE (reactive ion etching) is performed in a mixed gas atmosphere with an inert gas such as (He).
本例において、Al電極膜12の表面に対してRIE処理を行う場合の処理条件を示す。窒素ガスの流量を40sccm、CF4ガスの流量を5sccm、チャンバ内の圧力を10Pa、プラズマパワーを400W、プラズマ照射時間を30秒以上とする。
In this example, processing conditions for performing RIE processing on the surface of the
このような酸化防止膜形成工程を行うことにより、図2(b)、(c)に示されるように、Al電極膜12の表面において、プラズマのパワーにより酸化膜30が除去され、Al電極膜12の表面のAlとFとが反応し、AlとFとの化合物からなる酸化防止膜40が形成される。
By performing such an anti-oxidation film forming step, as shown in FIGS. 2B and 2C, the
次に、ワークを大気中に取り出し、図2(d)に示されるように、大気中にて酸化防止膜40の上に、Auよりなる粒子を含むAuペースト50の塗布を行う(ペースト塗布工程)。
Next, the work is taken out into the atmosphere, and as shown in FIG. 2D, an
本例では、Auペースト50は、上述したAuのナノオーダ粒子を含むものであり、このAuのナノオーダ粒子が、有機溶媒に混合されてなるものである。ここで、有機溶媒としては、通常、電子装置の分野で用いられる導電性ペーストに適用されるものが挙げられる。
In this example, the
そして、このAuペースト50は、インクジェット印刷を用いて、酸化防止膜40の上に塗布される。なお、ペーストの粘度によっては、スクリーン印刷、ディスペンサ印刷等も使用可能である。
And this
また、このAuペースト50を塗布する際の塗布精度を上げたい場合には、半導体基板10を加熱することが有効であるが、Al電極膜12の酸化が進行するため、100℃以下、望ましくは50℃以下での加熱を行う。
In order to increase the application accuracy when applying the
こうしてAuペースト50の塗布を行った後、図2(e)に示されるように、Auペースト50の焼成を行い、Au膜14を形成する(焼成工程)。このとき、酸化防止膜40の一部もしくは全部が、Al電極膜12の表面から除去され、当該除去された領域にてAu膜14とAl電極膜12とが金属結合し、これら両膜12、14間の導通性が確保される。
After the application of the
この焼成は、窒素ガスや大気中にて行うが、望ましくは窒素ガス中で行う。焼成温度や時間は、酸化防止膜40による導通性の阻害を低減し、所望の導通性が得られる程度に酸化防止膜40を除去しうるような温度、時間とする。本例の場合、焼成温度は、300℃〜500℃程度であり、焼成時間は15分〜1時間程度である。
This calcination is performed in nitrogen gas or air, but is preferably performed in nitrogen gas. The firing temperature and time are set to such a temperature and time that the inhibition of conductivity by the
こうして、焼成工程の終了に伴い、本実施形態の電極構造体ができあがる。この後、超音波ボンディングなどによってボンディングワイヤ20をAu膜14の表面に接合することで、上記図1に示した電気的な接続構造が完成する。
Thus, the electrode structure of the present embodiment is completed with the end of the firing step. After that, the electrical connection structure shown in FIG. 1 is completed by bonding the
次に、上記図2に示した本例の製造方法について、本発明者の考えた推定メカニズムを示しつつ、その具体的な作用効果について述べる。図3は、上記製造方法における各膜の接合の推定メカニズムを示す図である。 Next, with respect to the manufacturing method of the present example shown in FIG. 2, the specific operation and effect will be described while showing the estimation mechanism considered by the present inventor. FIG. 3 is a diagram illustrating an estimation mechanism of bonding of each film in the manufacturing method.
図3(a)は、上記図2(b)、(c)に示される酸化防止膜形成工程を示し、図3(b)は大気中での再酸化防止のメカニズムを示し、図3(c)は上記図2(d)に示されるペースト塗布工程を示し、図3(d)および(e)は、上記図2(e)に示される焼成工程を示している。 3A shows the antioxidant film forming process shown in FIGS. 2B and 2C, and FIG. 3B shows the mechanism for preventing reoxidation in the atmosphere. ) Shows the paste application step shown in FIG. 2 (d), and FIGS. 3 (d) and 3 (e) show the firing step shown in FIG. 2 (e).
図3(a)に示されるように、窒素ガスとCF4ガスとの混合ガス雰囲気においてプラズマ処理としてのRIE処理を行うと、窒素とCF4はそれぞれ下記の化学式1に示されるように、イオン化する。
As shown in FIG. 3A, when RIE treatment as a plasma treatment is performed in a mixed gas atmosphere of nitrogen gas and CF 4 gas, nitrogen and CF 4 are ionized as shown in the following
(化1)
N2 → 2N3+ 、 CF4 → C4+ + 4F-
そして、これらのイオンがAl電極膜12の表面にアタックして、Al電極膜12の表面の酸化膜(Al2O3)におけるO原子(酸素原子)を引き抜くとともに、空きとなったO原子のサイトにFが置換し結合する。
(Chemical formula 1)
N 2 → 2N 3+, CF 4 → C 4+ + 4F -
Then, these ions attack the surface of the
こうして、Al電極膜12の表面のAlとFとが反応し、図3(b)に示されるように、AlとFとの化合物が形成される。
In this way, Al and F on the surface of the
そして、この化合物において、Al−Fの結合エネルギーは140kcal/molであり、Al−Oの結合エネルギー:115kcal/molよりも大きいことから、酸素(O2)が存在しても、F原子層によって、酸素とAlとの反応が抑制され、再酸化が防止されると考えられる。 In this compound, the binding energy of Al—F is 140 kcal / mol, and is larger than the binding energy of Al—O: 115 kcal / mol. Therefore, even if oxygen (O 2 ) is present, It is considered that the reaction between oxygen and Al is suppressed and reoxidation is prevented.
続いて、ペースト塗布工程では、図3(c)に示されるように、Auの粒子がAlとFとの化合物の上に配置される。 Subsequently, in the paste application step, as shown in FIG. 3C, Au particles are arranged on the compound of Al and F.
そして、焼成工程では、図3(d)に示されるように、焼成の熱により、Al−Fの結合が切れてAl電極膜12の表面からF原子が離脱もしくはAl電極膜12の内部に拡散する。そして、空きとなったF原子のサイトにAu原子が置換され、図3(e)に示されるように、Au−Al金属結合が形成されると考えられる。
Then, in the firing step, as shown in FIG. 3D, due to the heat of firing, the Al—F bond is broken and F atoms are detached from the surface of the
この図3に示されるような推定メカニズムの検証を行った。まず、上記図3(b)に示されるF原子層の形成について、XPS表面分析により検証を行った。その結果を図4、図5に示す。 The estimation mechanism as shown in FIG. 3 was verified. First, the formation of the F atomic layer shown in FIG. 3B was verified by XPS surface analysis. The results are shown in FIGS.
この分析は、上記図2(b)に示されるようにAl電極膜12の表面に酸化膜30が形成された状態のものに対して、比較例として上記RIE処理を行わなかったもの(RIE処理なし)と、本実施形態としての上記RIE処理を行ったもの(RIE処理あり)について、Al電極膜12の表面側から行った。
In this analysis, the
図4は、RIE処理なしのものについての分析結果、図5は、RIE処理ありのものについての分析結果である。これら図4、図5において、横軸はAl電極膜12の表面からの深さ(単位:nm)であり、縦軸は元素量(単位:原子%)であり、白四角プロットは酸素、白丸プロットはAl、黒丸プロットはフッ素である。
FIG. 4 shows the analysis results for those without RIE processing, and FIG. 5 shows the analysis results for those with RIE processing. 4 and 5, the horizontal axis represents the depth (unit: nm) from the surface of the
図4に示されるように、比較例であるRIE処理なしのものでは、Al電極膜12の表面にて酸素が約60原子%、Alが約40原子%であり、その元素比から酸化膜30としてのAl2O3の存在を確認した。
As shown in FIG. 4, in the comparative example without RIE treatment, oxygen is about 60 atomic% and Al is about 40 atomic% on the surface of the
一方、図5に示されるように、本実施形態のRIE処理ありのものでは、Al電極膜12の表面において、酸素は微量であり、ほとんど除去されており、その代わりに、フッ素が70〜80原子%と非常に多く検出されている。このことから、上記図3(b)に示されるF原子層の形成、すなわち、Al−Fの化合物の存在を確認した。
On the other hand, as shown in FIG. 5, in the case of the present embodiment with RIE treatment, the surface of the
次に、上記図3(b)に示されるF原子層の形成による再酸化の防止効果について、同じくXPS表面分析により検証を行った。その結果を図6に示す。 Next, the effect of preventing reoxidation due to the formation of the F atomic layer shown in FIG. 3B was also verified by XPS surface analysis. The result is shown in FIG.
この分析は、上記図4、図5にて述べたのと同様に、比較例としてのRIE処理なしのものと、本実施形態としてのRIE処理ありのものとについて、Al電極膜12の表面側から行い、その表面における酸素量を調査した。ここで、RIE処理ありのものについては、処理直後のものと、処理後さらに常温で7日間放置した後のものについて分析を行った。
Similar to the analysis described above with reference to FIGS. 4 and 5, the analysis is performed on the surface side of the
図6においては、RIE処理なしのもの、RIE処理直後のもの、常温7日放置後のもののそれぞれについて、Al電極膜12の表面における酸素量(単位:原子%)を調べた結果を示している。
FIG. 6 shows the results of examining the oxygen amount (unit: atomic%) on the surface of the
なお、図6においては、もうひとつの比較例として、Ar(アルゴン)プラズマによりAl電極膜12の表面の酸化膜30を除去したものについて、処理直後、常温7日放置後にAl電極膜12の表面における酸素量を調べた結果も、白三角プロットとして並記してある。
In FIG. 6, as another comparative example, the surface of the
図6において、Arプラズマの比較例をみると、いったんArプラズマによりAl電極膜12の表面の酸化膜30を除去したとしても、大気にさらされた瞬間に、Al電極膜12の表面は再酸化されてしまうことがわかる。
In the comparative example of Ar plasma in FIG. 6, even if the
それに対して、本実施形態の酸化防止膜工程すなわちRIE処理を行ったものでは、RIE処理直後のみならず、7日間という長期に渡って大気にさらされた場合であっても、Al電極膜12の表面における酸素の増加は見られず、再酸化防止の効果が継続していることが確認された。
On the other hand, in the case of performing the antioxidant film process, that is, the RIE process of the present embodiment, not only immediately after the RIE process but also when exposed to the atmosphere for a long period of 7 days, the
次に、上記図3(d)に示されるF原子の除去とAu原子の置換について、焼成温度による依存性を、同じくXPS表面分析により検証を行った。その結果を図7に示す。 Next, the dependence on the firing temperature on the removal of F atoms and the replacement of Au atoms shown in FIG. 3 (d) was also verified by XPS surface analysis. The result is shown in FIG.
この分析は、上記焼成工程において焼成温度を、250℃〜500℃まで変えていき、そのときのAl電極膜12の表面におけるフッ素およびAuの元素量の変化を調査したものである。
In this analysis, the firing temperature was changed from 250 ° C. to 500 ° C. in the firing step, and changes in the element amounts of fluorine and Au on the surface of the
図7においては、横軸に焼成温度(単位:℃)、縦軸に元素量(単位:原子%)を示しており、黒丸プロットはフッ素、白丸プロットはAuを示している。 In FIG. 7, the horizontal axis represents the firing temperature (unit: ° C.), the vertical axis represents the element amount (unit: atomic%), the black circle plot represents fluorine, and the white circle plot represents Au.
この図7に示されるように、焼成温度を上げるにしたがい、フッ素量が低下し、Au量が増加している。つまり、焼成温度が高いほど、Al電極膜12の表面からのフッ素の除去、すなわちAlとFとの化合物の除去が促進され、代わりにAu原子が、Al電極膜12の表面上に置換される。
As shown in FIG. 7, the amount of fluorine decreases and the amount of Au increases as the firing temperature is increased. That is, the higher the firing temperature, the more the fluorine removal from the surface of the
そして、この図7に示されるような関係を求めておくことにより、酸化防止膜40としてのAlとFとの化合物の除去量を見積もることができる。つまり、所望の導通性が得られる程度に酸化防止膜40の除去が行える焼成温度を、求めることができる。
Then, by obtaining the relationship as shown in FIG. 7, the removal amount of the compound of Al and F as the
また、本発明者は、Auペースト50の焼成時に、酸化防止膜40の少なくとも一部が除去され、当該除去された領域にてAu膜14とAl電極膜12との金属結合がなされていることを断面TEM観察により確認している。
Further, the inventor has confirmed that at least a part of the
このような酸化防止膜40の除去に伴うAu膜14とAl電極膜12との金属結合の形成によって、Au膜14とAl電極膜12との導通性が確保されるが、その具体的な効果について、調査した。その結果を図8に示す。
The formation of the metal bond between the
図8は、比較例としての上記RIE処理なしのもの、本実施形態において焼成条件を300℃、1時間で行ったもの、同じく本実施形態において焼成条件を500℃、15分で行ったもの、それぞれについて、Al膜14とAl電極膜12との間の界面抵抗(単位:mΩ)を調べた結果を示す図である。
FIG. 8 shows a comparative example without the RIE treatment, in the present embodiment, the firing conditions were performed at 300 ° C. for 1 hour, and in the present embodiment, the firing conditions were performed at 500 ° C. for 15 minutes. It is a figure which shows the result of having investigated the interface resistance (unit: m (ohm)) between the
図8に示されるように、比較例に比べて、本実施形態のものは大幅に界面抵抗を低くできており、実用可能な導通性を確保できている。また、焼成条件を300℃、1時間としたものは、Al電極膜12の表面のフッ素量が28原子%であり、焼成条件を500℃、15分としたものは、同フッ素量が6原子%であった。
As shown in FIG. 8, the interface resistance of the present embodiment can be greatly reduced compared to the comparative example, and practical conductivity can be secured. In addition, when the firing condition is 300 ° C. for 1 hour, the amount of fluorine on the surface of the
つまり、上述したように、焼成温度が高いほど、酸化防止膜40であるAlとFとの化合物が多く除去され、代わりにAu原子が置換されて、AuとAlとの金属結合が多くなされるため、導通性が向上しているといえる。
In other words, as described above, the higher the baking temperature, the more the compound of Al and F that is the
さらに、本発明者は、この図8に示される各サンプルを用いて、Au膜14とAl電極膜12との接合強度についても調査した。この接合強度の調査は、引っ張り強度により行った。
Furthermore, the present inventor also investigated the bonding strength between the
図9は、その引っ張り強度試験の方法を示す図である。各サンプルについて、Au膜14の表面に引張を行うためのナット60をエポキシ系樹脂からなる接着剤70により接着する。この接着剤70とAu膜14との接着面積は、2mm□とする。そして、この状態で、ナット60を引っ張り上げていき、引っ張り強度を求める。
FIG. 9 is a diagram showing a method of the tensile strength test. About each sample, the
図10は、上記図8に示される各サンプル、すなわち比較例としての上記RIE処理なしのもの、本実施形態としての焼成条件を300℃、1時間としたもの、焼成条件を500℃、15分としたもの、それぞれについて、引っ張り強度(単位:N/mm2)を調べた結果を示す図である。 FIG. 10 shows each sample shown in FIG. 8, that is, the sample without the RIE treatment as a comparative example, the firing conditions as this embodiment at 300 ° C. for 1 hour, and the firing conditions at 500 ° C. for 15 minutes. It is a figure which shows the result of having investigated the tensile strength (unit: N / mm < 2 >) about each.
図10に示されるように、本実施形態のものでは、比較例に比べて大幅に引っ張り強度が向上している。ここで、比較例では、Al電極膜12とAu膜14との界面にて剥離が発生したが、これは、この界面に酸化膜30が介在しているため、その部分にて強度が弱くなっているためである。
As shown in FIG. 10, the tensile strength is significantly improved in the present embodiment as compared with the comparative example. Here, in the comparative example, peeling occurred at the interface between the
それに対して、本実施形態のものでは、Al電極膜12とAu膜14との界面では剥離は発生せず、問題はなかった。つまり、本実施形態は、導通性だけでなく接合強度の面でも効果があることがわかった。
On the other hand, in the present embodiment, no peeling occurred at the interface between the
また、焼成条件を500℃、15分としたものは、焼成条件を300℃、1時間としたものに比べて、引っ張り強度が向上している。前者の破壊形態は接着剤70の破壊であり、後者の破壊形態はAu膜14自身の破壊であった。これは、前者は、後者よりも高い焼成温度としたことにより、Au膜14の焼結が進行し、膜強度が向上したためと考えられる。
Moreover, the tensile strength is improved in the case where the baking conditions are 500 ° C. and 15 minutes compared to the case where the baking conditions are 300 ° C. and 1 hour. The former destruction mode was the destruction of the adhesive 70, and the latter destruction mode was the destruction of the
以上述べてきたように、本実施形態の製造方法によれば、大気中でのAuペースト50の塗布時に、酸化防止膜40によりAl電極膜12の表面が酸素から遮断されるとともに、Auペースト50の焼成時には、酸化防止膜40の一部もしくは全部が除去され当該除去された領域にてAu膜14とAl電極膜12との導通性が確保される。
As described above, according to the manufacturing method of the present embodiment, the surface of the
そのため、本実施形態によれば、大気中にてAl電極膜12の上に、Auペースト50を塗布してAu膜14を形成するにあたって、電極構造体としての機能を維持しつつ、Al電極膜12の表面の酸化を防止することができる。
Therefore, according to the present embodiment, in forming the
(他の実施形態)
なお、上記実施形態では、酸化防止膜40は、Al電極膜12の表面のAlとFとの化合物であり、上記RIE処理による酸化膜30の除去とともに形成されたが、このようなAlとFとの化合物よりなる酸化防止膜40を形成する方法としては、HF溶液を用いてAl電極膜12の表面を処理する方法でもよい。この場合、強酸であるHFによる酸化膜30の除去およびAlとFとの反応による化合物の形成が期待できる。
(Other embodiments)
In the above embodiment, the
また、酸化防止膜40としては、Al電極膜12の表面のAlとBr、Cl、Iとの化合物であってもよい。これらBr、Cl、Iは、Fと同じハロゲン元素であり、Fの場合と同様の効果が期待できる。
The
なお、これらBr、Cl、Iの場合も、Fの場合と同様に、上記RIE処理によって酸化防止膜形成工程が行える。つまり、上記実施形態におけるRIE処理において、CF4ガスを、CBr4ガス、CCl4ガス、CI4ガスに置き換えればよい。 In the case of Br, Cl, and I, as in the case of F, the antioxidant film forming step can be performed by the RIE process. That is, in the RIE process in the above embodiment, the CF 4 gas may be replaced with CBr 4 gas, CCl 4 gas, or CI 4 gas.
また、酸化防止膜40としては、上記したAl電極膜12の表面のAlとハロゲンとの化合物以外にも、酸素を含まず且つAuペースト50の焼成時に少なくとも一部がAl電極膜12の表面から除去されるものであればよい。
In addition to the compound of Al and halogen on the surface of the
たとえば、Cr、Na、Znなどの金属膜であってもよい。これらCr、Na、Znは、Al中への拡散係数が比較的大きいものであり、Auペースト50の焼成時の熱によって、Al電極膜12の表面からAlの内部へ拡散することで、Al電極膜12の表面から除去されると推定される。
For example, a metal film such as Cr, Na, or Zn may be used. These Cr, Na, and Zn have a relatively large diffusion coefficient into Al, and are diffused from the surface of the
これらCr、Na、Znを用いた場合、酸化防止膜形成工程は、Cr、Na、Znから選択された粒子を含むアルカリ系または酸系の溶液を、Al電極膜12の表面に塗布し、これを乾燥させることで行えばよい。
When these Cr, Na, and Zn are used, the antioxidant film forming step applies an alkaline or acid-based solution containing particles selected from Cr, Na, and Zn to the surface of the
それによれば、アルカリまたは酸によってAl電極膜12の表面の酸化膜を除去できるとともに、Al電極膜12の表面には、Cr、Na、Znの膜が酸化防止膜として形成される。
According to this, the oxide film on the surface of the
また、上記実施形態にて示したような所望の導通性を得るための焼成温度は、あくまで一例であり、上記実施形態に限定されるものではない。また、基板としては半導体基板に限定されるものではなく、たとえば絶縁性のセラミック基板などであってもよい。 Moreover, the firing temperature for obtaining the desired electrical conductivity as shown in the above embodiment is merely an example, and is not limited to the above embodiment. Further, the substrate is not limited to a semiconductor substrate, and may be, for example, an insulating ceramic substrate.
また、上記実施形態の電極構造体は、センサ素子におけるワイヤボンディングのパッドとして適用されたものであったが、本発明の電極構造体の用途は、これに限定されるものではない。 Moreover, although the electrode structure of the said embodiment was applied as a wire bonding pad in a sensor element, the use of the electrode structure of this invention is not limited to this.
10…基板としての半導体基板、12…Al電極膜、14…Au膜、30…酸化膜、
40…酸化防止膜、50…Auペースト。
DESCRIPTION OF
40 ... Antioxidation film, 50 ... Au paste.
Claims (4)
前記Al電極膜(12)の上に、Auよりなる粒子を含有するペースト(50)を塗布し、このペースト(50)を焼成することによりAu膜(14)を形成してなる電極構造体の製造方法であって、
前記Al電極膜(12)の表面の酸化膜(30)を除去するとともに、当該表面上に、前記ペースト(50)の焼成時に少なくとも一部が当該表面から除去される酸化防止膜(40)を形成する酸化防止膜形成工程と、
大気中にて前記酸化防止膜(40)の上に、前記ペースト(50)の塗布を行うペースト塗布工程と、
続いて、前記ペースト(50)の焼成を行い前記Au膜(14)を形成する焼成工程とを備えることを特徴とする電極構造体の製造方法。 An Al electrode film (12) made of Al is formed on the substrate (10),
An electrode structure in which an Au film (14) is formed by applying a paste (50) containing particles made of Au on the Al electrode film (12) and firing the paste (50). A manufacturing method comprising:
An oxide film (30) on the surface of the Al electrode film (12) is removed, and an antioxidant film (40) is formed on the surface, at least part of which is removed from the surface when the paste (50) is baked. An antioxidant film forming step to be formed;
A paste application step of applying the paste (50) on the antioxidant film (40) in the atmosphere;
Then, the manufacturing method of the electrode structure characterized by including the baking process of baking the said paste (50) and forming the said Au film | membrane (14).
In the oxidation film forming step, the surface of the Al electrode film (12) is subjected to a plasma treatment in a gas atmosphere composed of a mixed gas of a fluorine compound gas and an inert gas, whereby the Al electrode film ( The electrode structure according to claim 3, wherein the oxide film (30) on the surface of 12) is removed and the compound of Al and F is formed on the surface of the Al electrode film (12). Manufacturing method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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JP2005287046A JP4556828B2 (en) | 2005-09-30 | 2005-09-30 | Method for manufacturing electrode structure |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007096231A JP2007096231A (en) | 2007-04-12 |
JP4556828B2 true JP4556828B2 (en) | 2010-10-06 |
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---|---|---|---|
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---|---|
JP (1) | JP4556828B2 (en) |
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Publication number | Publication date |
---|---|
JP2007096231A (en) | 2007-04-12 |
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A977 | Report on retrieval |
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