JP4439020B2 - Semiconductor memory device and manufacturing method thereof - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、ペロブスカイト型結晶構造などを有する誘電性材料からなる誘電体膜を具備したキャパシタを用いた半導体記憶装置及びその製造方法に関する。
【0002】
【従来の技術】
最近、記憶媒体として強誘電体薄膜を用いた記憶装置(強誘電体メモリ)の開発が行われており、一部にはすでに実用化されている。強誘電体メモリは不揮発性であり、電源を落とした後も記憶内容が失われない。しかも、膜厚が充分薄い場合には自発分極の反転が速く、DRAM並みに高速の書き込み、読み出しが可能であるなどの特徴を持つ。また、1ビットのメモリセルを一つのトランジスタと一つの強誘電体キャパシタで作成することができるため、大容量化にも適している。
【0003】
強誘電体メモリに適した強誘電体薄膜には、残留分極が大きいこと、残留分極の温度依存性が小さいこと、残留分極の長時間保持が可能であること(リテンション)などが必要である。
【0004】
現在強誘電体材料としては、主としてジルコン酸チタン酸鉛(PZT)が用いられているが、キュリー温度の高さ(300℃以上)や自発分極の大きさにもかかわらず、主成分であるPbの拡散および蒸発が比較的低い温度で起こりやすい(500℃)などのために、微細化には対応しにくいといわれている。
【0005】
これに対して本発明者らは、基板としてチタン酸ストロンチウム単結晶(SrTiO3 、以下STOと略称。) を、下部電極として例えばルテニウム酸ストロンチウム( SrRuO3 以下SROと略称。)を、さらに誘電体としてSROよりやや大きな格子定数を持つ例えば、チタン酸バリウムストロンチウム(Bax Sr1-x TiO3 、以下BSTOと略称。)を選択し、かつまたRFマグネトロン・スパッタ法という成膜過程でミスフィット転位が比較的入りにくい成膜方法を採用して、全てエピタキシャル成長させた。
【0006】
かかる成膜法により形成された薄膜においては、膜厚200nm以上の比較的厚い膜厚をもつものであっても、エピタキシャル効果によりBSTOを歪格子とすることにより、BSTOのc軸長を人工的に制御できることを見出した。その結果、Baリッチ組成のBSTOを使用することによって、強誘電キュリー温度が高温側にシフトし、室温領域で大きな残留分極を示し、かつ85℃程度まで温度を上げても十分大きな残留分極を保持できる、FRAMとして非常に好ましい強誘電体薄膜が実現可能であることを確認している。
【0007】
また同様に、Srリッチ組成のBSTOを使用することにより、多結晶膜でキャパシタを作成したときの誘電率(例えば、膜厚20nmで誘電率200 程度。)の数倍の800 以上に達する誘電率を持つキャパシタを作成することができ、DRAMとして非常に好ましい誘電特性を実現できることを実験的に確認している。
【0008】
このエピタキシャル成長させた誘電体薄膜を使用した薄膜キャパシタを用いて、FRAMやDRAMなどの半導体メモリを構成することができ、その実用化が期待されている。
【0009】
【発明が解決しようとする課題】
半導体メモリとして実用化するためには、たかだか20mm径程度の大きさの基板しか得られないSTO基板に替わり、Si等の半導体からなる基板上に上記のエピタキシャルキャパシタとトランジスタを高密度に作成することが必要である。
【0010】
代表的な公知例として、予めトランジスタを形成したSi基板上に、トランジスタを覆う層間絶縁膜を形成し、この層間絶縁膜にトランジスタの電極上に開口部(コンタクトホール)を設け、開口部内に気相からの選択エピタキシャル成長により、又は非晶質層を形成してこの非晶質層からの固相エピタキシャル成長により単結晶Siプラグを作製し、その上にエピタキシャル薄膜キャパシタを作成する方法(特開平8−139292)が挙げられる。この方法は、トランジスタの電極直上に積層してエピタキシャル薄膜キャパシタを作製することができるため、構造上は最も高集積化には適する。
【0011】
しかしながら、かかる方法により高集積化した半導体記憶装置においては、トランジスタの電極上に形成したコンタクトホールの深さと幅のアスペクト比が大きくなるとともに、トランジスタ上のワード線、その上の層間絶縁膜、ビット線、その上の層間絶縁膜と何段にも渡ってコンタクトプラグを作成する必要がある。さらに、選択エピタキシャル成長においては成長温度が高温ほど選択性が高まるが、トランジスタの耐熱性から750-800 ℃程度以上には上げられないという問題点もある。
【0012】
したがって、このような大きなアスペクト比を持つコンタクトホールの底面のみから、何段にも渡って単結晶シリコンプラグを選択エピタキシャル成長ないしは固相エピタキシャル成長させるためのプロセスウィンドウは非常に狭く、一つのメモリデバイスの中に数十メガ個以上の数のプラグを作製する際の歩留まりを考慮すると、クリアすべき技術課題が大きい。
【0013】
また,他の作成法として、SOI基板を使用した方法が挙げられる。この方法では、予めエピタキシャル・キャパシタを形成した第一のシリコン基板上に、トランジスタを形成する第二のシリコン基板を貼り合わせ、研磨等の方法により薄膜化し、第一のシリコン基板上のキャパシタの電極と第二のシリコン基板上の電極を接続するためのコンタクトプラグを形成し、第二のシリコン基板上にトランジスタを形成する。この方法は、エピタキシャル・キャパシタとトランジスタを別々のシリコン基板上に形成するために作成が容易であり、またエピタキシャル・キャパシタとトランジスタを直上に積層して作製することができるため、構造上は高集積化に適する。
【0014】
しかしながら、上記方法では基板同士の接着面を介してキャパシタとトランジスタの間で接続をとる必要があり、接着層にボイドなどが残ると不良となるために、接着の完全性が要求される。また、キャパシタとトランジスタを別々に加工するためにリソグラフィーの位置合わせが難しいという問題点もあり、これらを考慮すると、クリアすべき技術課題が大きい。
【0015】
本発明は、エピタキシャル効果を利用して強誘電性を発現した強誘電体薄膜、あるいはエピタキシャル効果により誘電率を増大させた高誘電率薄膜を使用した半導体記憶装置において、作成方法が容易で、かつ高集積化が可能な半導体記憶装置、及びその製造方法を提供することを目的とする。
【0016】
【課題を解決するための手段】
上記した問題を解決するために本発明は、半導体基板上に第一の電極膜及び誘電体膜をいずれもエピタキシャル成長させる工程と、前記誘電体膜上に第二の電極膜を形成してキャパシタとなる積層構造を形成する工程と、この積層構造の一部を除去して前記半導体基板の表面を露出する工程と、この半導体基板の露出表面から単結晶半導体層をエピタキシャル成長させる工程と、前記単結晶半導体層にトランジスタを形成する工程とを具備することを特徴とする半導体記憶装置の製造方法を提供する。
【0017】
本実施の形態における半導体記憶装置の製造方法は、半導体基板上に第一の電極膜及び誘電体膜をいずれもエピタキシャル成長させる工程と、
前記誘電体膜上に第二の電極膜を形成してキャパシタとなる積層構造を形成する工程と、
前記積層構造の表面部分の全てを絶縁膜で被覆する工程と、
前記絶縁膜を異方性エッチングすることにより前記積層構造の一部を除去して半導体基板の表面を露出させ、形成される該積層構造の側壁部分に当該絶縁膜を残置する工程と、
この半導体基板の露出表面から単結晶半導体層をエピタキシャル成長させる工程と、
前記単結晶半導体層にトランジスタを形成する工程とを具備することを特徴とする。
【0018】
さらに、本実施の形態による半導体記憶装置の製造方法は、半導体基板上に第一の電極膜及び誘電体膜をいずれもエピタキシャル成長させる工程と、
前記誘電体膜上に第二の電極膜を形成してキャパシタとなる積層構造を形成する工程と、
前記積層構造の表面部分の全てを絶縁膜で被覆する工程と、
この積層構造の一部を除去して前記半導体基板の表面を露出する工程と、
この半導体基板の露出表面から単結晶半導体層をエピタキシャル成長させる工程と、
前記単結晶半導体層にトランジスタを形成する工程とを具備し、
前記絶縁膜に覆われた前記積層構造の領域が、前記トランジスタの素子分離領域を兼ねていることを特徴とすることが好ましい。
【0019】
さらに、本実施の形態による半導体記憶装置の製造方法は、
前記単結晶半導体層をパターニングしてトランジスタ領域を形成する工程と、
前記工程においてパターニングにより形成された前記トランジスタ領域をマスクとして、前記第二の電極膜のパターニングを行うことを特徴とすることが好ましい。
【0020】
本実施形態による半導体装置は、半導体記憶装置半導体基板上にいずれもエピタキシャル成長した第一の電極及び誘電体膜、並びに第二の電極から構成されたキャパシタと、
このキャパシタ間の前記半導体基板表面からエピタキシャル成長した単結晶半導体層に形成され、前記キャパシタと電気的に接続されたトランジスタと、
前記キャパシタと前記トランジスタとを電気的に絶縁する絶縁膜が前記キャパシタの側壁に設けられ、当該絶縁膜は絶縁膜堆積後の異方性エッチング法により形成されたものであることを特徴とする。
【0023】
(11) 前記誘電体膜の少なくとも一部が、立方晶ペロブスカイト結晶の(100) 面か、又は正方晶若しくは層状ペロブスカイト結晶の(001) 面で構成されていること。
【0045】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しつつ詳細に説明する。
第1の実施形態
図1(a)-(c) は、本発明の第1の実施形態による半導体記憶装置の構成を示す図である。この図に示すように、本実施形態の装置は平面構造キャパシタを使用し、キャパシタ上のエピタキシャルSi層にトランジスタを作成したFRAMの例であり、図1(a)-(c) はそれぞれFRAMの平面図、A−A′断面図、およびB−B′断面図である。
【0046】
図1に示すように、第一導電型半導体基板1にはこれと反対導電型のプレート電極となる不純物拡散層22が形成され、その上には下部バリア金属層2、下部電極3、誘電体薄膜4、上部電極5、上部バリア金属層6がエピタキシャル成長により積層している。上部電極5及び上部バリア金属層6はエピタキシャル成長している必要はない。上部バリア金属層6上には第一の絶縁膜7が積層され、以上の積層構造の側壁には第二の絶縁膜9bが選択的に形成されている。
【0047】
11は単結晶Si層成長用ノード(シード部又は開口部。)であり、このノード11からは単結晶Si層12がエピタキシャル成長により上記キャパシタ積層構造上にわたって形成されている。この単結晶Si層12にはトランジスタが形成されている。15はソース/ドレイン電極、16はゲート絶縁膜、17a、17bはワード線(ゲート)を構成する導電膜であり、例えば17aは不純物添加ポリシリコン、17bはメタルシリサイドからなる。このワード線の上にはキャップ絶縁膜19a が形成されており、かかるワード線(ゲート)積層構造の側壁には絶縁膜19bが選択的に形成され、さらにワード線間には絶縁膜19cが形成されている。ソース/ドレイン電極15にはビット線コンタクトプラグ18aが形成され、これと接続してビット線18bがトランジスタ上に配設される。このビット線上にもキャップ絶縁膜20a が形成されており、かかるビット線積層構造の側壁には絶縁膜20bが選択的に形成され、さらにビット線間には絶縁膜20cが形成されている。
【0048】
また、10は隣接するトランジスタ及び隣接するキャパシタ上部電極を電気的に分離する素子間分離絶縁膜であり、この絶縁膜10の両側にはトランジスタのソース/ドレイン電極とキャパシタの上部電極とを電気的に接続するためのコンタクトプラグ14が形成されている。コンタクトプラグ14は接続孔13の内部に埋め込まれている。
【0049】
以下、上記半導体記憶装置の製造工程を図2及び図3の製造工程順の模式断面図を使用して説明する。
まず図2(a) に示すように、第1導電型のSi(100) 基板1の表面に深さ0.1 μm 程度の不純物拡散層22を形成した後、下部バリア金属層2として膜厚10nmの(Ti,Al)N、下部電極3として膜厚20nmの SrRuO3 、誘電体膜4としてBaのモル分率70%で厚さ20nmのBSTO薄膜、上部電極5として厚さ20nmのSrRuO3 膜、さらに上部バリア金属層6として膜厚10nmの(Ti,Al)Nを、基板温度600 ℃でRFあるいはDCスパッタ法により大気中に出さずに連続してエピタキシャル成長し、さらに第一の絶縁膜7をTEOS(テトラエトキシシラン)ガスを原料としたプラズマCVD法等により形成した。
【0050】
次に図2(b) に示すように、単結晶Si成長用ノード11をリソグラフィーおよびRIEなどによるエッチングにより形成した。次に第二の絶縁膜8をコンフォーマルに形成した。
【0051】
次に図2(c) に示すように、素子間分離絶縁膜形成部9上に図示しないマスクを形成し、このマスクに沿って、異方性RIEにより第二の絶縁膜を除去することにより、素子間分離絶縁膜形成部9及び単結晶Si成長用ノード11の側壁部分にそれぞれ絶縁膜9a、9bをセルフアラインにより残した。
【0052】
次に、図2(d) に示すように、Si表面の損傷層を取り除くため、フッ化水素蒸気を使用したエッチングを行った後、そのまま真空中でCVD室に搬送し、1mTorrの圧力の SiH4 ガスとドナーとして加えた0.1mTorrの AsH3 ガスを使用して750 ℃で、単結晶Si成長用ノード11から選択エピタキシャル成長により単結晶Si層12を形成した。さらに、絶縁膜9aを停止層としてCMP法(化学的機械的研磨法)により平坦化した。
【0053】
次に、図3(a) に示すように、Si層12をマスクとしてRIE法等により素子間分離部の絶縁膜9a、絶縁膜7、上部バリア金属層6、および上部電極5を選択的に除去し、素子間分離用溝を作成した。なお、このときに選択的湿式エッチングなどを併用しても良い。次に素子間分離用溝に絶縁膜を埋めこみ、CMPにより平坦化し、素子間分離用絶縁膜10を形成した。なお、この時、上部バリア金属層6および上部電極5のより完全な分離をするために、単結晶Si成長用ノード11のワード線に沿った方向の幅よりも狭い幅のトランジスタ領域となるように上記した選択的除去を行うこともできる。
【0054】
次に、図3(b) に示すように、フォトリソグラフィー法とRIE法などのプラズマエッチング法を用いて、選択的にSi膜12及び絶縁膜7をエッチング除去し、キャパシタのコンタクト用開口部13を開口した。このときのエッチング条件としては、上部バリア金属層6又は上部電極5のいずれかをストッパーとして用いて選択的にストップさせると良い。さらに、全面に例えばN+ 型不純物を含んだポリSi膜を約200nm 程度の膜厚で堆積し、全面をCMPなどの方法でエッチバックすることにより、接続孔13にN+ ポリSi層からなるコンタクトプラグ14を形成した。
【0055】
次に、図3(c) に示すように、公知のプロセスを使用して、不純物拡散層15、ゲート酸化膜16、ワード線17a 、17b からなるトランジスタ、及びビット線コンタクトプラグ18a 、ビット線18b 等を形成した。
【0056】
このような工程により、強誘電体膜を使用したキャパシタとトランジスタからなるメモリセルを容易に高度に集積して作成することができ、またFRAMとしての高性能な動作が確認された。
【0057】
第2の実施形態
図4(a)-(c) は、本発明の第2の実施形態による半導体記憶装置の構成を示す図である。この図に示すように、本実施形態の装置は、平面構造の強誘電体キャパシタとトランジスタを隣接して作成し、最小加工寸法をfとすると単一メモリセル当たり3f×3fの面積のメモリセルを構成したFRAMの例である。図4(a)-(c) はそれぞれFRAMの平面図、A−A′断面図、およびB−B′断面図である。なお、図において同一部分には同一の記号を付し、詳細な説明は省略する。
【0058】
図4に示すように、第一導電型半導体基板1にはこれと反対導電型のプレート電極となる不純物拡散層22が形成され、その上には下部バリア金属層42、下部電極43、誘電体薄膜44、上部電極45、上部バリア金属層46がエピタキシャル成長により積層している。上部電極45及び上部バリア金属層46はエピタキシャル成長している必要はない。上部バリア金属層46上には第一の絶縁膜47が積層され、以上の積層構造の側壁には第二の絶縁膜48が選択的に形成されている。
【0059】
49は単結晶Si層成長用ノード(シード部又は開口部。)であり、このノード49からは単結晶Si層50がエピタキシャル成長により上記キャパシタ積層構造に隣接して形成されている。この単結晶Si層50にはトランジスタが形成されている。51は隣接するトランジスタ及び隣接するキャパシタ上部電極を電気的に分離する素子間分離絶縁膜である。
【0060】
また、キャパシタの上部バリア金属層46上にはトランジスタへの接続のためのコンタクトプラグ52が絶縁膜47の開口部の中に埋め込まれている。このコンタクトプラグ52とトランジスタのソース/ドレイン電極15との間の電気的接続はコンタクトプラグ18c によって行われる。このコンタクトプラグ18c の上には、ビット線18bとの間の絶縁のために絶縁膜19cが形成されている。
【0061】
以下、上記半導体記憶装置の製造工程を図5及び図6の製造工程順の模式断面図を使用して説明する。
まず第5図(a) に示すように、第1導電型のSi(100) 基板1の表面に深さ0.1 μm 程度の不純物拡散層22を形成した後、下部バリア金属層42として膜厚10nmの(Ti,Al)N、下部電極43として膜厚20nmの SrRuO3 、誘電体膜44としてBaのモル分率70%で厚さ20nmのBSTO薄膜、上部電極45として厚さ20nmのSrRuO3 膜、さらに上部バリア金属層46として膜厚10nmの(Ti,Al)Nを、基板温度600 ℃でRFあるいはDCスパッタ法により大気中に出さずに連続してエピタキシャル成長し、さらに第一の絶縁膜47をTEOSガスを原料としたプラズマCVD法等により形成した。
【0062】
次に図5(b) に示すように、後にSi活性領域を形成するための約1f×5fの面積の単結晶Si成長用ノード49をリソグラフィーおよびRIEなどによるエッチングにより形成し、その上に第二の絶縁膜48をコンフォーマルに形成した。
【0063】
次に、図5(c) に示すように、異方性RIEにより第二の絶縁膜を除去することにより、キャパシタ側壁部分に絶縁膜48をセルフアラインにより残した。
次に、図5(d) に示すように, Si 表面の損傷層を取り除くため、フッ化水素蒸気を使用したエッチングを行った後、そのまま真空中でCVD室に搬送し、1mTorrの圧力の SiH4 ガスとドナーとして加えた0.1mTorrの AsH3 ガスを使用して750 ℃で、単結晶Si成長用ノード49から選択エピタキシャル成長により単結晶Si層50を形成した。さらに、絶縁膜47及び48を停止層とし、CMP法(化学的機械的研磨法)により平坦化した。
【0064】
次に図6(a) に示すように、フォトリソグラフィー法とRIE法などのプラズマエッチング法を用いて、素子間分離部の絶縁膜47、上部バリア金属層46および上部電極45をSiに対して選択的に除去し、素子間分離用溝を作成した。なお、このときに選択的湿式エッチングなどを併用しても良い。さらに、素子間分離用溝に絶縁膜を埋めこみ、CMPにより平坦化し、素子間分離用絶縁膜51を形成した。
【0065】
次に、図6(b) に示すように、フォトリソグラフィー法とRIE法などのプラズマエッチング法を用いて、キャパシタ上部の絶縁膜47をエッチング除去し、キャパシタのコンタクト部(開口部)を開口した。このときのエッチング条件としては、上部バリア金属層46または上部電極45のいずれかをストッパーとして用いて選択的にストップさせると良い。さらに、全面に例えばN+ 型不純物を含んだポリSi膜を約200nm 程度の膜厚で堆積し、全面をCMPなどの方法でエッチバックすることにより、上記開口部にN型+ ポリSi層からなるコンタクトプラグ52を形成した。
【0066】
次に図6(c) に示すように、公知のプロセスを使用して、不純物拡散層15、ゲート酸化膜16、ワード線17a 、17b からなるトランジスタ、及びビット線コンタクトプラグ18a 、ビット線18b 、コンタクトプラグ18c 等を形成した。
【0067】
このような工程により、強誘電体膜を使用したキャパシタとトランジスタからなるメモリセルを容易に高度に集積して作成することができ、またFRAMとしての高性能な動作が確認された。
【0068】
第3の実施形態
図7(a)-(c) は、本発明の第3の実施形態による半導体記憶装置の構成を示す図である。この図に示すように、本実施形態の装置は、全体のレイアウトにおいて第1の実施形態と同様であるが、平面構造の強誘電体キャパシタの代わりに立体構造の常誘電体キャパシタを作成したDRAMの例である。図7(a)-(c) はそれぞれDRAMの平面図、A−A′断面図、およびB−B′断面図である。なお、図において同一部分には同一の記号を付し、詳細な説明は省略する。
【0069】
図7に示すように、第一導電型シリコン半導体基板1にはこれと反対導電型のプレート電極となる不純物拡散層22が形成される。また、半導体基板1には(100) 面で囲まれたトレンチが作成され、このトレンチ内にはエピタキシャル・キャパシタが作成されている。
【0070】
エピタキシャル・キャパシタの構成は、トレンチ内に下部バリア金属層72、下部電極73、誘電体薄膜74、上部電極75がエピタキシャル成長により積層している。上部電極75の上には上部バリア金属層が積層していてもよい。上部電極75及び上部バリア金属層はエピタキシャル成長している必要はない。上部電極75上には第一の絶縁膜76が形成されている。
【0071】
77は単結晶Si層成長用ノード(シード部又は開口部。)であり、このノード77からは単結晶Si層78がエピタキシャル成長により上記キャパシタ積層構造上にわたって形成されている。この単結晶Si層78にはトランジスタが形成されている。79は隣接するトランジスタ及び隣接するキャパシタ上部電極を電気的に分離する素子間分離絶縁膜である。
【0072】
また、絶縁膜79の両側にはトランジスタのソース/ドレイン電極とキャパシタの上部電極とを電気的に接続するためのコンタクトプラグ80が形成されている。コンタクトプラグ80は絶縁膜76の開口部の中に埋め込まれている。
【0073】
以下、上記半導体記憶装置の製造工程を図8及び図9の製造工程順の模式断面図を使用して説明する。
まず図8(a) に示すように、第1導電型のSi(100) 基板1の表面に深さ0.1 μm 程度の不純物拡散層22を形成した後、キャパシタ作成部の溝をパターニングにより作成した。次に、MOCVD法によりバリア金属層72として(Ti,Al)Nをコンフォーマルにエピタキシャル成長した。成膜温度は1000℃、ソースガスとして、Al(CH3 )3 、Ti(C2 H5 )2 およびNH3 を使用し、膜厚は10nmとした。引き続き、MOCVD法により下部電極3としてSROをコンフォーマルにエピタキシャル成長した。成膜温度は800℃、ソースガスとして、 Sr(THD)2 (THDは2,2,6,6Thetramethyl3,5Heptadionate) 、Ru(C5 H5 )2 を使用し、酸化剤としてO2 を使用した。膜厚は20nmとした。
【0074】
次に、Baのモル分率30%のBSTO薄膜4をMOCVD法によりコンフォーマルにピタキシャル成長した。成膜温度は800℃、ソースガスとして、 Sr(THD)2 、 Ba(THD)2 、TiO(THD)2 を使用し、膜厚は20nmとした。次に、MOCVD法により上部電極5 としてSROをエピタキシャル成長させてトレンチ内を埋め込んだ。SROの成膜温度は800℃、ソースガスとして、 Sr(THD)2 ,Ru(C5 H5 )2 およびO2 を使用し膜厚は20nmとした。
【0075】
次に、図8(b) に示すように、バリア金属層72である(Ti,Al)Nをストッパ層として上部電極5 を化学的機械的研磨法(CMP)により研磨し平坦化した。次に、図8(c) に示すように、選択的に上・下部電極層75、73および誘電体薄膜74をエッチバックした。エッチング法として選択的湿式エッチングを使用しても良いし、またRIEと湿式エッチングを併用しても良い。また、このときにキャパシタ端面におけるリーク電流を減少させるために、電極層を誘電体薄膜より深くエッチバックする方が好ましい。
【0076】
次に、図8(d) に示すように、バリア金属層72も同様にエッチバックした後、第一の絶縁膜76をTEOSガスを原料としたプラズマCVD法等により形成した。さらに、CMP法によりSi面をストッパとして使用して平坦化を行った。
【0077】
次に、図9(a) に示すように,Si表面の損傷層を取り除くため、フッ化水素蒸気を使用したエッチングを行った。このとき、Si表面は若干膜厚エッチングされ、エッチング後のSi表面は単結晶Si成長用ノード77となる。この後、上記基板をそのまま真空中でCVD室に搬送し、1mTorrの圧力の SiH4 ガスとドナーとして加えた0.1mTorrの AsH3 ガスを使用して750 ℃で、単結晶Si成長用ノード77から選択エピタキシャル成長により単結晶Si層78を形成した。次に、CMP法(化学的機械的研磨法)により平坦化した。
【0078】
次に、図9(b) に示すように、パターニングにより素子間分離部のSi層78に素子間分離用溝を作成した。次に、素子間分離用溝に絶縁膜を埋めこみ、CMPにより平坦化し、素子間分離用絶縁膜79を形成した。さらに、フォトリソグラフィー法とRIE法などのプラズマエッチング法を用いて、選択的にSi膜78をエッチング除去し、キャパシタのコンタクト部(開口部)を開口した。このときのエッチング条件として、上部電極75(上部バリア金属層を形成した場合は、上部電極75または上部バリア金属層のいずれか)をストッパーとして用いて選択的にストップさせると良い。次に、全面に例えばN+ 型不純物を含んだポリSi膜を約200nm 程度の膜厚で堆積し、全面をCMPなどの方法でエッチバックすることにより、上記開口部にN+ ポリSi層からなるコンタクトプラグ80を形成した。
【0079】
次に、図9(c) に示すように、公知のプロセスを使用して、不純物拡散層15、ゲート酸化膜16、ワード線17a 、17b からなるトランジスタ、及びビット線コンタクトプラグ18a 、ビット線18b 等を形成した。
【0080】
このような工程により、常誘電体膜を使用したキャパシタとトランジスタからなるメモリセルを容易に高度に集積して作成することができ、またDRAMとしての高性能な動作が確認された。
【0081】
第4の実施形態
図10(a)-(c) は、本発明の第4の実施形態による半導体記憶装置の構成を示す図である。この図に示すように、本実施形態の装置は、全体のレイアウトにおいて第2の実施形態と同様であるが、平面構造の強誘電体キャパシタの代わりに立体構造の常誘電体キャパシタを作成したDRAMの例である。図10(a)-(c) はそれぞれDRAMの平面図、A−A′断面図、およびB−B′断面図である。なお、図において同一部分には同一の記号を付し、詳細な説明は省略する。
【0082】
図10に示すように、第一導電型シリコン半導体基板1にはこれと反対導電型のプレート電極となる不純物拡散層22が形成される。また、半導体基板1には(100) 面で囲まれたトレンチが作成され、このトレンチ内にはエピタキシャル・キャパシタが作成されている。
【0083】
エピタキシャル・キャパシタの構成は、トレンチ内に下部バリア金属層102、下部電極103、誘電体薄膜104、上部電極105、上部バリア金属層106がエピタキシャル成長により積層している。上部電極105及び上部バリア金属層106はエピタキシャル成長している必要はない。かかる積層キャパシタの上には第一の絶縁膜107bが形成され、当該積層キャパシタの側壁には第二の絶縁膜108が選択的に形成されている。
【0084】
109は単結晶Si層成長用ノード(シード部又は開口部。)であり、このノード109からは単結晶Si層110がエピタキシャル成長により上記キャパシタ積層構造に隣接して形成されている。この単結晶Si層110にはトランジスタが形成されている。112は隣接するトランジスタを電気的に分離する素子間分離絶縁膜である。
【0085】
また、絶縁膜108内には上部バリア金属層106上にトランジスタへの接続のためのコンタクトプラグ111が埋め込まれている。このコンタクトプラグ111とトランジスタのソース/ドレイン電極15との間の電気的接続はコンタクトプラグ18c によって行われる。このコンタクトプラグ18c の上には、ビット線18bとの間の絶縁のために絶縁膜19cが形成されている。
【0086】
以下、上記半導体記憶装置の製造工程を図11及び図12の製造工程順の模式断面図を使用して説明する。
まず図11(a) に示すように,第1導電型のSi(100) 基板1の表面に深さ0.1 μm 程度の不純物拡散層22を形成した後、約2f×2fの面積のキャパシタ作成部の溝をパターニングにより作成した。次に、MOCVD法により下部バリア金属層102として(Ti,Al)Nをコンフォーマルにエピタキシャル成長した。成膜温度は1000℃、ソースガスとして、Al(CH3 )3 、Ti(C2 H5 )2 およびNH3 を使用し、膜厚は10nmとした。引き続き、MOCVD法により下部電極103として、SROをコンフォーマルにエピタキシャル成長した。成膜温度は800℃、ソースガスとして、 Sr(THD)2 (THDは2,2,6,6Thetramethyl3,5Heptadionate) 、Ru(C5 H5 )2 を使用し、酸化剤としてO2を使用した。膜厚は20nmとした。
【0087】
さらに、Baのモル分率30%のBSTO薄膜104をMOCVD法によりコンフォーマルにピタキシャル成長した。成膜温度は800℃、ソースガスとして、 Sr(THD)2 、 Ba(THD)2 、TiO(THD)2 を使用し、膜厚は20nmとした。次に、MOCVD法により上部電極105としてSROをエピタキシャル成長した。SROの成膜温度は800℃、ソースガスとして、 Sr(THD)2 、Ru(C5 H5 )2 およびO2 を使用し膜厚は20nmとした。次に、MOCVD法により上部バリア金属層106として(Ti,Al)Nをコンフォーマルにエピタキシャル成長した。成膜温度は1000℃、ソースガスとして、Al(CH3 )3 、Ti(C2 H5 )2 およびNH3 を使用し、膜厚は10nmとした。
【0088】
次に、図11(b) に示すように、全面に絶縁膜107aをTEOSガスを原料としたプラズマCVD法等により形成した。さらに、CMP法によりSi面をストッパとして使用して、絶縁膜107a、上・下部バリア金属層106、102上・下部電極層105、103および誘電体薄膜104を除去して平坦化を行った。
【0089】
さらに、図11(c) に示すように、上・下部バリア金属層106、102、上・下部電極層105、103、および誘電体薄膜104を端面からエッチバックした。エッチング法として選択的湿式エッチングを使用しても良いし、またRIEと湿式エッチングを併用しても良い。また、このときにキャパシタ端面におけるリーク電流を減少させるために、電極層を誘電体薄膜より深くエッチバックする方が好ましい。次に、エッチバックした端面部分に第一の絶縁膜107bをTEOSガスを原料としたプラズマCVD法等により形成した。さらに、CMP法によりSi面をストッパとして使用して平坦化を行った。
【0090】
次に、図11(d) に示すように、フォトリソグラフィー法とRIE法などのプラズマエッチング法を用いて、選択的にSi膜をエッチング除去し、単結晶Si成長用ノード109およびキャパシタのコンタクト部(上部バリア金属層106の表面部)を開口し、その上に第二の絶縁膜108をコンフォーマルに形成した。
【0091】
次に図12(a) に示すように、異方性RIEにより第二の絶縁膜108を除去することにより、キャパシタ側壁部分に絶縁膜108をセルフアラインにより残した。さらに、Si表面の損傷層を取り除くため、フッ化水素蒸気を使用したエッチングを行った後、そのまま真空中でCVD室に搬送し、1mTorrの圧力の SiH4 ガスとドナーとして加えた0.1mTorrの AsH3 ガスを使用して750 ℃で、単結晶Si成長用ノード109から選択エピタキシャル成長により単結晶Si層110を形成した。次に、条件を変えてコンフォーマルに成長させ、キャパシタのコンタクトホール内に多結晶シリコン層からなるコンタクトプラグ膜を形成した。さらに、CMP法(化学的機械的研磨法)により平坦化を行い、上記コンタクトホール内に選択的にコンタクトプラグ111を埋め込んだ。
【0092】
次に、図12(b) に示すように、パターニングにより素子間分離部のSi層に素子間分離用溝を作成した。次に、素子間分離用溝に絶縁膜を埋めこみ、CMPにより平坦化し、素子間分離用絶縁膜112を形成した。
【0093】
次に図12(c) に示すように、公知のプロセスを使用して、不純物拡散層15、ゲート酸化膜16、ワード線17a 、17b からなるトランジスタ、及びビット線コンタクトプラグ18a 、ビット線18b 、コンタクトプラグ18c 等を形成した。
【0094】
このような工程により、常誘電体膜を使用したキャパシタとトランジスタからなるメモリセルを容易に高度に集積して作成することができ、またDRAMとしての高性能な動作が確認された。
【0095】
なお、本発明は上記した実施形態に限定されることはない。例えば、単結晶半導体層を成長させる際のシードとなる部分は、その形状及び範囲を適宜設定することが可能である。ワード線と平行となるように帯状に形成することも可能である。
【0096】
また、半導体基板としては、シリコンからなる基板に限らず、ゲルマニウムを含んだシリコンゲルマニウムからなる基板や、化合物半導体からなる基板等を用いることが可能である。またSOI基板を用いることもできる。
【0097】
さらにまた、平面型のFRAM、トレンチ型のDRAMに限らず、平面型のDRAMを作成することもできるし、トレンチ型のFRAMを作成することもできる。
その他、本発明の趣旨を逸脱しない範囲で種々変形して実施することが可能である。
【0098】
【発明の効果】
以上詳述したように本発明によれば、半導体基板上にエピタキシャルキャパシタとトランジスタを高密度に集積したメモリセルが作成可能であり、超高集積化したDRAMやFRAMの実現が可能となり、本発明の工業的価値は極めて大きい。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態のFRAMメモリセルの平面図および断面図。
【図2】 本発明の第1の実施形態のFRAMメモリセルの工程断面図。
【図3】 本発明の第1の実施形態のFRAMメモリセルの工程断面図。
【図4】 本発明の第2の実施形態のFRAMメモリセルの平面図および断面図。
【図5】 本発明の第2の実施形態のFRAMメモリセルの工程断面図。
【図6】 本発明の第2の実施形態のFRAMメモリセルの工程断面図。
【図7】 本発明の第3の実施形態のDRAMメモリセルの平面図および断面図。
【図8】 本発明の第3の実施形態のDRAMメモリセルの工程断面図。
【図9】 本発明の第3の実施形態のDRAMメモリセルの工程断面図。
【図10】 本発明の第4の実施形態のDRAMメモリセルの平面図および断面図。
【図11】 本発明の第4の実施形態のDRAMメモリセルの工程断面図。
【図12】 本発明の第4の実施形態のDRAMメモリセルの工程断面図。
【符号の説明】
1…第一導電型半導体基板
2…下部バリア金属層
3…下部電極
4…誘電体薄膜
5…上部電極
6…上部バリア金属層
7…第一の絶縁膜
8…第二の絶縁膜
9a…素子間分離絶縁膜形成部の第二の絶縁膜
9b…単結晶Si成長用ノード11の側壁部分の第二の絶縁膜
10…素子間分離絶縁膜
11…単結晶Si層成長用ノード
12…単結晶Si層
13…接続孔
14…コンタクトプラグ
15…ソース/ドレイン電極
16…ゲート絶縁
17a、17b…ワード線
18a…ビット線コンタクトプラグ
18b…ビット線
19a 、19b、19c…絶縁膜
20a 、20b、20c…絶縁膜
22…不純物拡散層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device using a capacitor having a dielectric film made of a dielectric material having a perovskite crystal structure and the like, and a method for manufacturing the same.
[0002]
[Prior art]
Recently, a storage device (ferroelectric memory) using a ferroelectric thin film as a storage medium has been developed, and some of them have already been put into practical use. The ferroelectric memory is non-volatile, and the stored contents are not lost even after the power is turned off. In addition, when the film thickness is sufficiently thin, the spontaneous polarization is rapidly reversed, and the writing and reading can be performed at high speed like a DRAM. Further, since a 1-bit memory cell can be formed with one transistor and one ferroelectric capacitor, it is suitable for increasing the capacity.
[0003]
A ferroelectric thin film suitable for a ferroelectric memory needs to have a large remanent polarization, a small temperature dependence of the remanent polarization, and the ability to maintain the remanent polarization for a long time (retention).
[0004]
Currently, lead zirconate titanate (PZT) is mainly used as a ferroelectric material, but Pb, which is the main component, regardless of the Curie temperature (300 ° C. or higher) and the magnitude of spontaneous polarization. It is said that it is difficult to cope with the miniaturization because the diffusion and evaporation of the metal tends to occur at a relatively low temperature (500 ° C.).
[0005]
In contrast, the present inventors have used a strontium titanate single crystal (SrTiOThree Hereinafter, abbreviated as STO. ) As the lower electrode, eg, strontium ruthenate (SrRuOThree Hereinafter abbreviated as SRO. For example, barium strontium titanate (Ba) having a lattice constant slightly larger than that of SRO as a dielectric.x Sr1-x TiOThree Hereinafter, abbreviated as BSTO. In addition, a film formation method called RF magnetron / sputtering is used, and a film formation method in which misfit dislocations are relatively difficult to enter in the film formation process is employed, and all are epitaxially grown.
[0006]
Even if a thin film formed by such a film forming method has a relatively thick film thickness of 200 nm or more, the c-axis length of BSTO is artificially set by using BSTO as a strained lattice by the epitaxial effect. It was found that it can be controlled. As a result, by using BSTO with a Ba-rich composition, the ferroelectric Curie temperature shifts to the high temperature side, shows a large remanent polarization in the room temperature region, and maintains a sufficiently large remanent polarization even when the temperature is raised to about 85 ° C. It has been confirmed that a ferroelectric thin film that is very preferable as an FRAM can be realized.
[0007]
Similarly, by using BSTO having a Sr-rich composition, the dielectric constant reaches 800 or more, which is several times the dielectric constant when the capacitor is made of a polycrystalline film (for example, the dielectric constant is about 200 at a film thickness of 20 nm). It has been experimentally confirmed that a capacitor having a dielectric constant can be produced, and that a dielectric property very favorable as a DRAM can be realized.
[0008]
A thin film capacitor using the epitaxially grown dielectric thin film can be used to construct a semiconductor memory such as FRAM or DRAM, and its practical use is expected.
[0009]
[Problems to be solved by the invention]
In order to put it into practical use as a semiconductor memory, the above epitaxial capacitors and transistors should be formed at high density on a substrate made of a semiconductor such as Si, instead of an STO substrate that can only obtain a substrate having a diameter of about 20 mm. is required.
[0010]
As a typical known example, an interlayer insulating film that covers a transistor is formed on a Si substrate on which a transistor has been formed in advance, and an opening (contact hole) is provided on the electrode of the transistor in the interlayer insulating film. A method of forming a single crystal Si plug by selective epitaxial growth from a phase or by forming an amorphous layer and then solid-phase epitaxial growth from this amorphous layer, and forming an epitaxial thin film capacitor thereon (Japanese Patent Laid-Open No. Hei 8- 139292). This method is most suitable for high integration in terms of structure because an epitaxial thin film capacitor can be fabricated by stacking directly on the electrode of a transistor.
[0011]
However, in a semiconductor memory device highly integrated by such a method, the aspect ratio of the depth and width of the contact hole formed on the electrode of the transistor is increased, the word line on the transistor, the interlayer insulating film on the bit, the bit It is necessary to create contact plugs over the wires and the interlayer insulating film on the wires. Furthermore, in selective epitaxial growth, selectivity increases as the growth temperature increases, but there is also a problem that it cannot be raised to about 750-800 ° C. or higher due to the heat resistance of the transistor.
[0012]
Therefore, the process window for selective epitaxial growth or solid phase epitaxial growth of single crystal silicon plugs over many stages from only the bottom surface of a contact hole having such a large aspect ratio is very narrow. In particular, considering the yield when manufacturing plugs of several tens of mega or more, there are significant technical issues to be cleared.
[0013]
Further, as another production method, a method using an SOI substrate can be given. In this method, a second silicon substrate for forming a transistor is bonded to a first silicon substrate on which an epitaxial capacitor has been formed in advance, and the film is thinned by a method such as polishing, and the capacitor electrode on the first silicon substrate is formed. And a contact plug for connecting electrodes on the second silicon substrate are formed, and a transistor is formed on the second silicon substrate. This method is easy to create because the epitaxial capacitor and the transistor are formed on separate silicon substrates, and can be formed by directly stacking the epitaxial capacitor and the transistor, so that the structure is highly integrated. Suitable for conversion.
[0014]
However, in the above method, it is necessary to establish a connection between the capacitor and the transistor via the bonding surface between the substrates. If voids or the like remain in the bonding layer, the bonding layer is defective. In addition, there is a problem that alignment of lithography is difficult because the capacitor and the transistor are processed separately, and considering these, there are many technical issues to be cleared.
[0015]
The present invention is a semiconductor memory device using a ferroelectric thin film that exhibits ferroelectricity by utilizing an epitaxial effect, or a high dielectric constant thin film that has an increased dielectric constant by the epitaxial effect, and a manufacturing method thereof is easy. It is an object of the present invention to provide a semiconductor memory device capable of high integration and a manufacturing method thereof.
[0016]
[Means for Solving the Problems]
In order to solve the above-described problems, the present invention includes a step of epitaxially growing a first electrode film and a dielectric film on a semiconductor substrate, and a capacitor formed by forming a second electrode film on the dielectric film. Forming a laminated structure, removing a part of the laminated structure to expose the surface of the semiconductor substrate, epitaxially growing a single crystal semiconductor layer from the exposed surface of the semiconductor substrate, and the single crystal And a step of forming a transistor in the semiconductor layer. A method of manufacturing a semiconductor memory device is provided.
[0017]
The method of manufacturing a semiconductor memory device in the present embodiment includes a step of epitaxially growing both the first electrode film and the dielectric film on a semiconductor substrate,
Forming a second electrode film on the dielectric film to form a laminated structure to be a capacitor;
Surface portion of the laminated structureAll ofCoating with an insulating film,
Removing the part of the stacked structure by anisotropically etching the insulating film to expose the surface of the semiconductor substrate, and leaving the insulating film on the side wall portion of the formed stacked structure;
A step of epitaxially growing a single crystal semiconductor layer from the exposed surface of the semiconductor substrate;
And a step of forming a transistor in the single crystal semiconductor layer.
[0018]
Furthermore, the method of manufacturing the semiconductor memory device according to the present embodiment includes a step of epitaxially growing both the first electrode film and the dielectric film on the semiconductor substrate,
Forming a second electrode film on the dielectric film to form a laminated structure to be a capacitor;
Surface portion of the laminated structureAll ofCoating with an insulating film,
Removing a part of the laminated structure to expose the surface of the semiconductor substrate;
A step of epitaxially growing a single crystal semiconductor layer from the exposed surface of the semiconductor substrate;
Forming a transistor in the single crystal semiconductor layer,
It is preferable that the region of the stacked structure covered with the insulating film also serves as an element isolation region of the transistor.
[0019]
Furthermore, the manufacturing method of the semiconductor memory device according to the present embodiment is as follows:
Patterning the single crystal semiconductor layer to form a transistor region;
It is preferable that the second electrode film is patterned using the transistor region formed by patterning in the step as a mask.
[0020]
The semiconductor device according to the present embodiment includes a capacitor composed of a first electrode and a dielectric film, both of which are epitaxially grown on a semiconductor memory device semiconductor substrate, and a second electrode,
A transistor formed in a single crystal semiconductor layer epitaxially grown from the surface of the semiconductor substrate between the capacitors, and electrically connected to the capacitor;
An insulating film for electrically insulating the capacitor and the transistor is provided on a side wall of the capacitor, and the insulating film is formed by an anisotropic etching method after depositing the insulating film.
[0023]
(11) At least a part of the dielectric film is composed of (100) plane of cubic perovskite crystal or (001) plane of tetragonal or layered perovskite crystal.
[0045]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
First embodiment
FIGS. 1A to 1C are diagrams showing the configuration of the semiconductor memory device according to the first embodiment of the present invention. As shown in this figure, the apparatus of this embodiment is an example of an FRAM in which a planar structure capacitor is used and a transistor is formed in an epitaxial Si layer on the capacitor. FIGS. It is a top view, AA 'sectional drawing, and BB' sectional drawing.
[0046]
As shown in FIG. 1, an
[0047]
[0048]
[0049]
Hereinafter, the manufacturing process of the semiconductor memory device will be described with reference to schematic cross-sectional views in the order of the manufacturing process of FIGS.
First, as shown in FIG. 2 (a), an
[0050]
Next, as shown in FIG. 2B, a single-crystal
[0051]
Next, as shown in FIG. 2C, a mask (not shown) is formed on the inter-element isolation insulating
[0052]
Next, as shown in FIG. 2 (d), after etching using hydrogen fluoride vapor is performed to remove the damaged layer on the Si surface, it is directly transferred to the CVD chamber in a vacuum and SiH having a pressure of 1 mTorr is obtained.Four 0.1 mTorr AsH added as gas and donorThree The single
[0053]
Next, as shown in FIG. 3 (a), the insulating film 9a, the insulating
[0054]
Next, as shown in FIG. 3B, the
[0055]
Next, as shown in FIG. 3 (c), using a known process, the transistor including the
[0056]
Through such a process, memory cells composed of capacitors and transistors using a ferroelectric film can be easily and highly integrated, and high-performance operation as an FRAM has been confirmed.
[0057]
Second embodiment
4A to 4C are diagrams showing the configuration of the semiconductor memory device according to the second embodiment of the present invention. As shown in this figure, the device of this embodiment is a memory cell having an area of 3f × 3f per single memory cell, where a ferroelectric capacitor having a planar structure and a transistor are formed adjacent to each other and the minimum processing dimension is f. This is an example of an FRAM configured as described above. 4A to 4C are a plan view, an AA ′ sectional view, and a BB ′ sectional view of the FRAM, respectively. In the drawings, the same parts are denoted by the same reference symbols, and detailed description thereof is omitted.
[0058]
As shown in FIG. 4, an
[0059]
[0060]
A
[0061]
Hereinafter, the manufacturing process of the semiconductor memory device will be described with reference to schematic cross-sectional views in the order of the manufacturing process shown in FIGS.
First, as shown in FIG. 5 (a), an
[0062]
Next, as shown in FIG. 5 (b), a single-crystal
[0063]
Next, as shown in FIG. 5 (c), the second insulating film was removed by anisotropic RIE to leave the insulating
Next, as shown in FIG. 5 (d), in order to remove the damaged layer on the Si surface, after performing etching using hydrogen fluoride vapor, it is directly transferred to the CVD chamber in vacuum, and SiH having a pressure of 1 mTorr is obtained.Four 0.1 mTorr AsH added as gas and donorThree A single
[0064]
Next, as shown in FIG. 6 (a), the insulating
[0065]
Next, as shown in FIG. 6B, the insulating
[0066]
Next, as shown in FIG. 6 (c), using a known process, a transistor comprising the
[0067]
Through such a process, memory cells composed of capacitors and transistors using a ferroelectric film can be easily and highly integrated, and high-performance operation as an FRAM has been confirmed.
[0068]
Third embodiment
FIGS. 7A to 7C are diagrams showing the configuration of the semiconductor memory device according to the third embodiment of the present invention. As shown in this figure, the device of this embodiment is the same as that of the first embodiment in the overall layout, but a DRAM in which a paraelectric capacitor having a three-dimensional structure is created instead of a ferroelectric capacitor having a planar structure. It is an example. FIGS. 7A to 7C are a plan view, a cross-sectional view taken along line AA ′, and a cross-sectional view taken along line BB ′, respectively, of the DRAM. In the drawings, the same parts are denoted by the same reference symbols, and detailed description thereof is omitted.
[0069]
As shown in FIG. 7, an
[0070]
In the structure of the epitaxial capacitor, a lower
[0071]
[0072]
Further, contact plugs 80 for electrically connecting the source / drain electrodes of the transistor and the upper electrode of the capacitor are formed on both sides of the insulating
[0073]
Hereinafter, the manufacturing process of the semiconductor memory device will be described with reference to schematic cross-sectional views in the order of the manufacturing process shown in FIGS.
First, as shown in FIG. 8 (a), an
[0074]
Next, a BSTO
[0075]
Next, as shown in FIG. 8B, the
[0076]
Next, as shown in FIG. 8 (d), the
[0077]
Next, as shown in FIG. 9A, etching using hydrogen fluoride vapor was performed to remove the damaged layer on the Si surface. At this time, the Si surface is slightly etched, and the etched Si surface becomes a single-crystal
[0078]
Next, as shown in FIG. 9B, an element isolation groove was formed in the
[0079]
Next, as shown in FIG. 9 (c), using a known process, the transistor including the
[0080]
Through such a process, memory cells composed of capacitors and transistors using paraelectric films can be easily and highly integrated, and a high-performance operation as a DRAM has been confirmed.
[0081]
Fourth embodiment
FIGS. 10A to 10C are diagrams showing the configuration of the semiconductor memory device according to the fourth embodiment of the present invention. As shown in this figure, the device of this embodiment is the same as that of the second embodiment in the overall layout, but a DRAM in which a paraelectric capacitor having a three-dimensional structure is created instead of a ferroelectric capacitor having a planar structure. It is an example. FIGS. 10A to 10C are a plan view of the DRAM, a cross-sectional view taken along the line AA ′, and a cross-sectional view taken along the line BB ′, respectively. In the drawings, the same parts are denoted by the same reference symbols, and detailed description thereof is omitted.
[0082]
As shown in FIG. 10, an
[0083]
The structure of the epitaxial capacitor is such that a lower
[0084]
[0085]
A
[0086]
Hereinafter, the manufacturing process of the semiconductor memory device will be described with reference to schematic cross-sectional views in the order of the manufacturing process of FIGS.
First, as shown in FIG. 11 (a), an
[0087]
Furthermore, a BSTO
[0088]
Next, as shown in FIG. 11B, an insulating film 107a is formed on the entire surface by a plasma CVD method using TEOS gas as a raw material. Further, using the Si surface as a stopper by CMP, the insulating film 107a, the upper and lower
[0089]
Further, as shown in FIG. 11C, the upper and lower
[0090]
Next, as shown in FIG. 11 (d), the Si film is selectively removed by etching using a plasma etching method such as a photolithography method and an RIE method, and a single crystal
[0091]
Next, as shown in FIG. 12A, the second
[0092]
Next, as shown in FIG. 12B, an element isolation trench was formed in the Si layer of the element isolation part by patterning. Next, an insulating film was embedded in the element isolation trench and planarized by CMP to form an element
[0093]
Next, as shown in FIG. 12 (c), by using a known process, the transistor including the
[0094]
Through such a process, memory cells composed of capacitors and transistors using paraelectric films can be easily and highly integrated, and a high-performance operation as a DRAM has been confirmed.
[0095]
The present invention is not limited to the embodiment described above. For example, the shape and range of a portion serving as a seed for growing a single crystal semiconductor layer can be set as appropriate. It is also possible to form it in a strip shape so as to be parallel to the word line.
[0096]
The semiconductor substrate is not limited to a substrate made of silicon, and a substrate made of silicon germanium containing germanium, a substrate made of a compound semiconductor, or the like can be used. An SOI substrate can also be used.
[0097]
Furthermore, not only the planar type FRAM and the trench type DRAM but also a planar type DRAM can be produced, and a trench type FRAM can be produced.
In addition, various modifications can be made without departing from the spirit of the present invention.
[0098]
【The invention's effect】
As described above in detail, according to the present invention, a memory cell in which epitaxial capacitors and transistors are densely integrated on a semiconductor substrate can be produced, and an ultra-highly integrated DRAM or FRAM can be realized. The industrial value of is extremely high.
[Brief description of the drawings]
FIG. 1 is a plan view and a cross-sectional view of an FRAM memory cell according to a first embodiment of the present invention.
FIG. 2 is a process sectional view of the FRAM memory cell according to the first embodiment of the present invention.
FIG. 3 is a process sectional view of the FRAM memory cell according to the first embodiment of the present invention.
4A and 4B are a plan view and a cross-sectional view of an FRAM memory cell according to a second embodiment of the present invention.
FIG. 5 is a process sectional view of an FRAM memory cell according to a second embodiment of the present invention.
FIG. 6 is a process sectional view of an FRAM memory cell according to a second embodiment of the present invention.
7A and 7B are a plan view and a cross-sectional view of a DRAM memory cell according to a third embodiment of the invention.
FIG. 8 is a process sectional view of a DRAM memory cell according to a third embodiment of the present invention.
FIG. 9 is a process sectional view of a DRAM memory cell according to a third embodiment of the present invention.
FIG. 10 is a plan view and a cross-sectional view of a DRAM memory cell according to a fourth embodiment of the present invention.
FIG. 11 is a process sectional view of a DRAM memory cell according to a fourth embodiment of the present invention.
FIG. 12 is a process sectional view of a DRAM memory cell according to a fourth embodiment of the present invention.
[Explanation of symbols]
1 ... First conductivity type semiconductor substrate
2 ... Lower barrier metal layer
3 ... Lower electrode
4. Dielectric thin film
5 ... Upper electrode
6 ... Upper barrier metal layer
7: First insulating film
8 ... Second insulating film
9a: second insulating film of element isolation insulating film forming portion
9b: second insulating film on the side wall of the
10: Inter-element isolation insulating film
11 ... Node for growing a single crystal Si layer
12 ... Single crystal Si layer
13 ... Connection hole
14 ... Contact plug
15 ... Source / drain electrode
16 ... Gate insulation
17a, 17b ... word lines
18a: Bit line contact plug
18b ... bit line
19a, 19b, 19c ... insulating film
20a, 20b, 20c ... insulating film
22 ... Impurity diffusion layer
Claims (4)
前記誘電体膜上に第二の電極膜を形成してキャパシタとなる積層構造を形成する工程と、
前記積層構造の表面部分の全てを絶縁膜で被覆する工程と、
前記絶縁膜を異方性エッチングすることにより前記積層構造の一部を除去して半導体基板の表面を露出させ、形成される該積層構造の側壁部分に当該絶縁膜を残置する工程と、
この半導体基板の露出表面から単結晶半導体層をエピタキシャル成長させる工程と、
前記単結晶半導体層にトランジスタを形成する工程とを具備することを特徴とする半導体記憶装置の製造方法。A step of epitaxially growing both the first electrode film and the dielectric film on the semiconductor substrate;
Forming a second electrode film on the dielectric film to form a laminated structure to be a capacitor;
Covering all of the surface portion of the laminated structure with an insulating film;
Removing the part of the stacked structure by anisotropically etching the insulating film to expose the surface of the semiconductor substrate, and leaving the insulating film on the side wall portion of the formed stacked structure;
A step of epitaxially growing a single crystal semiconductor layer from the exposed surface of the semiconductor substrate;
And a step of forming a transistor in the single crystal semiconductor layer.
前記誘電体膜上に第二の電極膜を形成してキャパシタとなる積層構造を形成する工程と、
前記積層構造の表面部分の全てを絶縁膜で被覆する工程と、
この積層構造の一部を除去して前記半導体基板の表面を露出する工程と、
この半導体基板の露出表面から単結晶半導体層をエピタキシャル成長させる工程と、
前記単結晶半導体層にトランジスタを形成する工程とを具備し、
前記絶縁膜に覆われた前記積層構造の領域が、前記トランジスタの素子分離領域を兼ねていることを特徴とする半導体記憶装置の製造方法。A step of epitaxially growing both the first electrode film and the dielectric film on the semiconductor substrate;
Forming a second electrode film on the dielectric film to form a laminated structure to be a capacitor;
Covering all of the surface portion of the laminated structure with an insulating film;
Removing a part of the laminated structure to expose the surface of the semiconductor substrate;
A step of epitaxially growing a single crystal semiconductor layer from the exposed surface of the semiconductor substrate;
Forming a transistor in the single crystal semiconductor layer,
A method of manufacturing a semiconductor memory device, wherein the region of the stacked structure covered with the insulating film also serves as an element isolation region of the transistor.
前記単結晶半導体層をパターニングしてトランジスタ領域を形成する工程と、
前記工程においてパターニングにより形成された前記トランジスタ領域をマスクとして、前記第二の電極膜のパターニングを行うことを特徴とする請求項1あるいは2に記載の半導体記憶装置の製造方法。In the method for manufacturing the semiconductor memory device,
Patterning the single crystal semiconductor layer to form a transistor region;
3. The method for manufacturing a semiconductor memory device according to claim 1, wherein the second electrode film is patterned using the transistor region formed by patterning in the step as a mask.
このキャパシタ間の前記半導体基板表面からエピタキシャル成長した単結晶半導体層に形成され、前記キャパシタと電気的に接続されたトランジスタと、
前記キャパシタと前記トランジスタとを電気的に絶縁する絶縁膜が前記キャパシタの側壁に設けられ、当該絶縁膜は絶縁膜堆積後の異方性エッチング法により形成されたものであることを特徴とする半導体記憶装置。A plurality of capacitors each comprising a first electrode and a dielectric film epitaxially grown on a semiconductor substrate, and a second electrode;
A transistor formed in a single crystal semiconductor layer epitaxially grown from the surface of the semiconductor substrate between the capacitors, and electrically connected to the capacitor;
An insulating film for electrically insulating the capacitor and the transistor is provided on a side wall of the capacitor, and the insulating film is formed by an anisotropic etching method after the insulating film is deposited. Storage device.
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US6093623A (en) * | 1998-08-04 | 2000-07-25 | Micron Technology, Inc. | Methods for making silicon-on-insulator structures |
US6296701B1 (en) * | 1998-09-30 | 2001-10-02 | Ut-Battelle, Llc | Method of depositing an electrically conductive oxide film on a textured metallic substrate and articles formed therefrom |
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US6835645B2 (en) * | 2000-11-29 | 2004-12-28 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
US6492216B1 (en) | 2002-02-07 | 2002-12-10 | Taiwan Semiconductor Manufacturing Company | Method of forming a transistor with a strained channel |
US7202139B2 (en) | 2002-02-07 | 2007-04-10 | Taiwan Semiconductor Manufacturing Company , Ltd. | MOSFET device with a strained channel |
US7160577B2 (en) | 2002-05-02 | 2007-01-09 | Micron Technology, Inc. | Methods for atomic-layer deposition of aluminum oxides in integrated circuits |
US7452757B2 (en) * | 2002-05-07 | 2008-11-18 | Asm America, Inc. | Silicon-on-insulator structures and methods |
US6955952B2 (en) * | 2003-03-07 | 2005-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strain balanced structure with a tensile strained silicon channel and a compressive strained silicon-germanium channel for CMOS performance enhancement |
US20050167733A1 (en) * | 2004-02-02 | 2005-08-04 | Advanced Micro Devices, Inc. | Memory device and method of manufacture |
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US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
US7605030B2 (en) | 2006-08-31 | 2009-10-20 | Micron Technology, Inc. | Hafnium tantalum oxynitride high-k dielectric and metal gates |
US7776765B2 (en) | 2006-08-31 | 2010-08-17 | Micron Technology, Inc. | Tantalum silicon oxynitride high-k dielectrics and metal gates |
US7759747B2 (en) | 2006-08-31 | 2010-07-20 | Micron Technology, Inc. | Tantalum aluminum oxynitride high-κ dielectric |
US8183594B2 (en) | 2007-03-15 | 2012-05-22 | National University Corporation Toyohashi University Of Technology | Laminar structure on a semiconductor substrate |
US8592294B2 (en) * | 2010-02-22 | 2013-11-26 | Asm International N.V. | High temperature atomic layer deposition of dielectric oxides |
JP6439284B2 (en) * | 2014-06-12 | 2018-12-19 | 富士通セミコンダクター株式会社 | Manufacturing method of semiconductor device |
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Family Cites Families (6)
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---|---|---|---|---|
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US5990511A (en) * | 1997-10-16 | 1999-11-23 | International Business Machines Corporation | Memory cell with transfer device node in selective polysilicon |
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