JP4423619B2

JP4423619B2 - 非可逆回路素子

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Publication number: JP4423619B2
Application number: JP2007090513A
Authority: JP
Inventors: 靖岸本
Original assignee: Hitachi Metals Ltd
Current assignee: Proterial Ltd
Priority date: 2006-04-03
Filing date: 2007-03-30
Publication date: 2010-03-03
Anticipated expiration: 2027-03-30
Also published as: JP2007300605A

Description

本発明は、高周波信号に対して非可逆伝送特性を有する非可逆回路素子に関し、特に携帯電話等の移動体通信システム中で使用され、一般にアイソレータと呼ばれる非可逆回路素子に関する。

数１００ＭＨｚから十数ＧＨｚの周波数帯を利用した移動体通信機器、すなわちＰＨＳ（パーソナル・ハンデイ・ホン）の基地局や、携帯電話の端末機等には、アイソレータ等の非可逆回路素子が多く使用されている。アイソレータは、例えば移動体通信機器の送信段において電力増幅器とアンテナとの間に配置され、電力増幅器への不要信号の逆流を防ぐとともに、電力増幅器の負荷側のインピーダンスを安定させる。従って、アイソレータは挿入損失特性、反射損失特性及びアイソレーション特性に優れていることが要求される。

図７は特許文献１に開示された２端子対アイソレータの等価回路であり、図８はその各部品を示す分解斜視図である。この２端子対アイソレータは、第１入出力ポートＰ１と第２入出力ポートＰ２との間に設けられ、第１のインダクタンス素子Ｌ１を形成する第１中心導体２１と、第１中心導体２１と電気的絶縁状態で交差するように第２入出力ポートＰ２とグランドとの間に設けられ、第２のインダクタンス素子Ｌ２を形成する第２中心導体２２と、第１入出力ポートＰ１と第２入出力ポートＰ２の間に設けられ、第１のインダクタンス素子Ｌ１と第１並列共振回路を構成する第１キャパシタンス素子Ｃｉ及び抵抗素子Ｒと、第２入出力ポートＰ２とグランドとの間に設けられ、第２のインダクタンス素子Ｌ２と第２並列共振回路を構成する第２キャパシタンス素子Ｃｆとを有する。

第１入出力ポートＰ１から第２入出力ポートＰ２に高周波信号が伝搬する際には、第１入出力ポートＰ１と第２入出力ポートＰ２との間の第１並列共振回路は共振しないが、第２並列共振回路が共振するため伝送損失が少ない（挿入損失特性に優れている）。第２入出力ポートＰ２から第１入出力ポートＰ１に逆流する電流は、第１入出力ポートＰ１と第２入出力ポートＰ２との間の抵抗素子Ｒに吸収される。

図８に示すように、２端子対アイソレータ１は、磁気回路を構成するように軟鉄等の強磁性金属からなるケース（上側ケース４、下側ケース８）と、永久磁石９と、マイクロ波フェライト２０及び中心導体２１，２２からなる中心導体組立体１３と、中心導体組立体１３を搭載する積層基板３０とを備えている。中心導体組立体１３は、円板状マイクロ波フェライト２０と、その上面に絶縁層（図示せず）を介して直交するように配置された第１及び第２の中心導体２１，２２とを備えている。第１及び第２の中心導体２１，２２はそれぞれ二本の線路で構成され、各線路の両端部は相互に分離した状態でマイクロ波フェライト２０の下面に延在している。

積層基板３０には、第１の並列共振回路を構成する第１キャパシタンス素子Ｃｉと、第２の並列共振回路を構成する第２キャパシタンス素子Ｃｆと、抵抗素子Ｒとが形成されている。積層基板３０は、中心導体２１，２２の端部と接続する電極５１〜５４を備え、第１中心導体２１の一端部は、電極５１を介して入力外部電極１４に接続されている。第１中心導体２１の他端部は、電極５４を介して出力外部電極１５に接続されている。第２中心導体２２の一端部は、電極５３を介して出力外部電極１５に接続されている。第２中心導体２２の他端部は、電極５２を介してグランド外部電極１６に接続されている。

電気的特性に優れた２端子対アイソレータを得ようとすれば、リアクタンス素子を接続する接続線路によって生じるインダクタンスや、電極パターン間の干渉により生じる浮遊キャパシタンス等、製造上の様々なばらつき要因を考慮する必要がある。前記２端子対アイソレータでは、不要なリアクタンス成分が、前記第１、第２並列共振回路に接続する場合があり、その結果、２端子対アイソレータの入力インピーダンスが所望の値からずれ、２端子対アイソレータと接続する他の回路とのインピーダンス不整合を生じ、その結果、挿入損失特性、アイソレーション特性を劣化させる問題があった。

前記不要なリアクタンス成分を考慮して、前記第１、第２並列共振回を構成するインダクタンス、キャパシタンスを決定することは可能である。しかしながら、単純に第１、第２中心導体２１，２２を構成する線路の幅や間隔等を変更するなどしても、第１、第２中心導体２１，２２が相互に結合しているために、第１、第２インダクタンス素子Ｌ１，Ｌ２のインダクタンス値が共に変化し、第１入出力ポートＰ１，第２入出力ポートＰ２の入力インピーダンスを，それぞれ独立して調整するのが難しく、外部回路との最適な整合条件を得るのが困難な場合があった。また、特に第１入出力ポートＰ１の入力インピーダンスのずれは、挿入損失の増加を招く為に好ましいものでは無かった。
このような問題を解決する為、本発明者等は特許文献２において、第１入出力ポートＰ１から第１インダクタンス素子との間に、インピーダンス調整手段を配置することを提案している。
特開２００４−８８７４３特開２００６−５０５４３

前記インピーダンス調整手段はリアクタンス素子で構成されており、積層基板に形成された電極パターンで形成したり、チップ部品として積層基板に実装したりして形成することが開示されている。この方法はインピーダンス調整するのに、実効的で有効なものであるが、特にキャパシタンス素子を設ける場合には、積層基板の小型化に伴う電極パターン形成面積や積層基板の厚みの制限から、所望の容量値を得るのに、電極パターンが形成出来ない場合があった。また形成されたキャパシタンス素子について、所望の容量値であるかを計測する必要があるが、第１キャパシタンス素子Ｃｉと第２キャパシタンス素子Ｃｆの影響により困難である場合もあった。
そこで本発明は、インピーダンス調整手段として用いられるキャパシタンス素子を、積層基板が大型化する事無く形成可能な非可逆回路素子を提供することを第１の目的とする。また前記キャパシタンス素子の容量値を第１キャパシタンス素子Ｃｉと第２キャパシタンス素子Ｃｆの影響を受けないで計測可能とすることを第２の目的とする。

第１の発明は、第１入出力ポートと第２入出力ポートとの間に接続された第１インダクタンス素子と、第２入出力ポートとグランドとの間に接続された第２インダクタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続され、前記第１インダクタンス素子と並列共振回路を構成する第１キャパシタンス素子と、前記第２入出力ポートとグランドとの間に接続され、前記第２インダクタンス素子と並列共振回路を構成する第２キャパシタンス素子と、前記第１入出力ポートとグランドとの間に接続された第３キャパシタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続された抵抗素子とを備えた非可逆回路素子であって、
前記第３キャパシタンス素子は、誘電体層と電極パターンで構成された積層基板に形成され、前記積層基板の底面には入力端子電極と出力端子電極と第１グラント電極が設けられ、前記入力端子電極を、誘電体層を介して積層基板の内部に設けられた第２グラント電極を対向させて前記第３キャパシタンス素子を形成し、前記第１グラント電極と前記第２グラント電極とをビアホールで接続したことを特徴とする非可逆回路素子である。

本発明においては、積層基板の内部に前記入力端子電極と接続する第１キャパシタンス素子用電極を設け、誘電体層を介して前記第２グラント電極とを対向させるのが好ましい。

第２の発明は、第１入出力ポートと第２入出力ポートとの間に接続された第１インダクタンス素子と、第２入出力ポートとグランドとの間に接続された第２インダクタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続され、前記第１インダクタンス素子と並列共振回路を構成する第１キャパシタンス素子と、前記第２入出力ポートとグランドとの間に接続され、前記第２インダクタンス素子と並列共振回路を構成する第２キャパシタンス素子と、前記第１入出力ポートとグランドとの間に接続された第３キャパシタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続された抵抗素子とを備えた非可逆回路素子であって、
前記第３キャパシタンス素子は、誘電体層と電極パターンで構成された積層基板に形成され、前記積層基板の底面には入力端子電極と出力端子電極と第１グラント電極と第３グランド電極が設けられ、積層基板の内部には第２グラント電極と、前記入力端子電極と接続する第１キャパシタンス素子用電極が設けられ、誘電体層を介して前記第２グラント電極と第１キャパシタンス素子用電極を対向させて前記第３キャパシタンス素子を形成し、前記第２グラント電極と前記第３グラント電極とをビアホールで接続したことを特徴とする非可逆回路素子である。

第１または第２の発明においては、前記積層体内に、積層体の下面側から順に第４グランド電極と、出力端子電極と接続する第１キャパシタンス素子用電極を設け、誘電体層を介して対向して第２キャパシタンス素子を形成し、前記第４グランド電極と前記第１グラント電極とをビアホールで接続するのが好ましい。

また、前記積層体の上面に実装用電極を設け、前記実装用電極にマイクロ波フェライトに配置された複数の中心導体を備えた中心導体組立体を実装し、前記中心導体で第１インダクタンス素子と第２インダクタンス素子を形成するのが好ましい。

（第１の実施態様）
図１は、発明の一実施態様による非可逆回路素子の外観斜視図であり、図２はその上面図を示す。また、図３は非可逆回路素子の等価回路を示し、図４は非可逆回路素子の分解斜視図であり、図５は非可逆回路素子に用いる積層基板の分解斜視図である。

この非可逆回路素子は、第１のインダクタンス素子Ｌ１と、第２のインダクタンス素子Ｌ２と、第１のインダクタンス素子Ｌ１と第１の並列共振回路を構成する第１キャパシタンス素子Ｃｉと、第２のインダクタンス素子Ｌ２と第２の並列共振回路とを構成する第２キャパシタンス素子Ｃｆと、第１入出力ポートＰ１とグランドとの間に接続された第３キャパシタンス素子Ｃｉｎと、第１入出力ポートＰ１と第２入出力ポートＰ２の間に接続された抵抗素子Ｒとを具備する。

非可逆回路素子１は、マイクロ波フェライト２０及びそれを包むように配置された中心導体（マイクロ波フェライト２０上で互いに電気的絶縁状態で交差する第１中心導体２１及び第２中心導体２２からなる）を備えた中心導体組立体１３と、内部にコンデンサＣｉ及びＣｆが形成され、表面に電極パターン３５、４０，４５，６０、入出力端子電極ＩＮ，ＯＵＴ、第１グランド電極ＧＮＤ１が形成され、チップ抵抗Ｒを実装した積層基板３０と、積層基板３０を収容する下ケース８と、マイクロ波フェライト２０に直流磁界を供給する永久磁石９と、永久磁石９を収容するとともに、下ケース８と係合する上ケース４とを具備する。

中心導体組立体１３には、例えば矩形状のマイクロ波フェライト２０の表面に、第１中心導体２１及び第２中心導体２２が絶縁層（図示せず）を介して交差するように配置されている。本実施例では第１中心導体２１及び第２中心導体２２は直交している（交差角が９０°である）が、交差角が９０°以外の場合も本発明の範囲内である。一般に、第１中心導体２１及び第２中心導体２２は８０°〜１１０°の角度範囲で交差していれば良い。
このような中心導体は、例えば厚さ３０μｍの銅板から打ち抜き等により形成することができる。高周波における表皮効果により損失を低減するために、銅板に厚さ１〜４μｍの銀メッキを施すのが好ましい。本実施例において、第１中心導体２１は３本の並列導体（線路）からなり、第２中心導体２２は１本の導体（線路）からなる。このような構成により、第１中心導体２１のインダクタンスは第２中心導体２２のインダクタンスより小さく形成されて、インピーダンスが調整される。
第１中心導体２１及び第２中心導体２２を一枚の銅板により一体的に形成する代わりに、別々の銅板により形成しても良い。またポリイミド等の可撓性耐熱絶縁シートの両面に、第１中心導体２１及び第２中心導体２２を、印刷法又はエッチング法により形成しても良い。さらにマイクロ波フェライト２０に第１中心導体２１及び第２中心導体２２を印刷しても良い。このように、第１中心導体２１及び第２中心導体２２の形態は限定的ではない。

マイクロ波フェライト２０は、永久磁石９からの直流磁界に対して非可逆回路素子としての機能を果たす磁性材であれば良い。好ましい磁性材として、イットリウム−鉄−ガーネット（ＹＩＧ）等のようなガーネット構造を有するフェライトが挙げられるが、使用周波数によってはＮｉ系フェライト等のスピネル構造を有するフェライトを用いることもできる。ＹＩＧの場合、Ｙの一部をＧｄ，Ｃａ，Ｖ等で置換しても良く、またＦｅの一部をＡｌ，Ｇａ等で置換しても良い。また第１及び第２の中心導体２１，２２を印刷して形成する場合、中心導体を構成する電極パターンと同時焼成可能なように、所定量のＢｉを添加しても良い。

中心導体組立体１３に直流磁界を印加する永久磁石９は、上ケース４の内壁面に接着剤等により固定される。永久磁石９としては、コスト及びマイクロ波フェライト２０との温度特性の相性の観点から、フェライト磁石［例えば、（Ｓｒ／Ｂａ）Ｏ・ｎＦｅ_２Ｏ_３］が好ましい。さらに（Ｓｒ／Ｂａ）ＲＯ・ｎ（ＦｅＭ）_２Ｏ_３［ＲはＹを含む希土類元素の少なくとも１種の元素で、Ｓｒ及び／又はＢａの一部を置換し、ＭはＣｏ、Ｍｎ、Ｎｉ及びＺｎからなる群から選ばれた少なくとも１種の元素で、Ｆｅの一部を置換している］により表される組成を有し、マグネトプランバイト型結晶構造を有し、Ｒ元素及び／又はＭ元素が化合物の状態で仮焼後の粉砕工程で添加されたフェライト磁石は、高い磁束密度を有するので、非可逆回路素子の小型化及び薄型化を可能にする。フェライト磁石の磁気特性としては、残留磁束密度Ｂｒが４３０ｍＴ以上、特に４４０ｍＴ以上であり、保持力ｉＨｃが３４０ｋＡ／ｍ以上であり、最大エネルギー積（ＢＨ）ｍａｘが３５ｋＪ／ｍ^３以上であるのが好ましい。

積層基板３０は、公知のＬＴＣＣ（ＬｏｗＴｅｍｐｅｒａｔｕｒｅＣｏ−ｆｉｒｅａｂｌｅＣｅｒａｍｉｃｓ）法で作製される。低温焼成が可能なセラミックからなる誘電体シート上に、Ａｇ，Ｃｕ等を主体とする導電ペーストを印刷して所望の導体パターンを形成し、得られた複数の導体パターン付き誘電体シートを積層し、焼成することにより得られる。これにより、複数のキャパシタンス素子を一体化した積層基板３０が得られる。積層基板５０に低温焼結セラミックスを用いることにより、Ａｇ，Ｃｕ，Ａｕ等の高い導電率を有する金属を電極パターンに使用できる。そして高いＱ値を有する誘電体材料を用いるとともに、電気抵抗による損失を抑えた電極を用いることにより、極めて損失の小さい非可逆回路素子が得られる。

誘電体シートＳ１には実装用電極３５，４０，４５，５０が配設され、誘電体シートＳ２には第１キャパシタンス素子用電極３６が形成され、誘電体シートＳ３には第２キャパシタンス素子用電極３７が形成され、誘電体シートＳ４には第１キャパシタンス素子用電極３８が形成され、誘電体シートＳ５には第２グランド電極ＧＮＤ２、第４グランド電極ＧＮＤ４が形成されている。積層基板３０の裏面には、入力端子電極ＩＮと出力端子電極ＯＵＴとが第１グランド電極ＧＮＤ１を挟んで配設されている。

誘電体シートＳ１〜Ｓ５上の電極パターンは、導電性ペーストを充填したビアホール（図中黒丸で表示）を介して適宜電気的に接続されている。積層基板３０の表面に形成された実装用電極６０は、ビアホールと誘電体シートＳ３の第２キャパシタンス素子用電極３７を介して入力端子電極ＩＮと接続する。また、実装用電極４０及び４５は電気的に接続されており、ビアホールと誘電体シートＳ２の第１キャパシタンス素子用電極３６、及び誘電体シートＳ４の第１キャパシタンス素子用電極３８を介して、出力端子電極ＯＵＴと接続する。また電極パターン３５は、ビアホールと第２グランド電極ＧＮＤ２を介して第１グランド電極ＧＮＤ１と接続する。電極パターン３６，３７，３８は第１のキャパシタンス素子Ｃｉを形成し、電極パターン３８と誘電体シートＳ５の第４グランド電極ＧＮＤ４で第２のキャパシタンス素子Ｃｆを形成している。
そして、誘電体シートＳ５の第２グランド電極ＧＮＤ２は、誘電体シートＳ３の第２キャパシタンス素子用電極３７、及び入力端子電極ＩＮとで、インピーダンス整合用の第３のキャパシタンス素子Ｃｉｎを形成している。この様に入力端子電極ＩＮを第３のキャパシタンス素子Ｃｉｎを形成するキャパシタ用電極パターンとすることで、積層基板を大型化する事無く、所望の容量値を有する第３のキャパシタンス素子Ｃｉｎを形成することが可能となった。

下ケース８内に積層基板３０を収容し、積層基板３０の入力端子電極ＩＮ及び出力端子電極ＯＵＴを、下ケース８の入力端子の露出端及び出力端子の露出端（図視せず）にそれぞれ半田付する。積層基板３０の底部の第グランド電極ＧＮＤ１は、下ケース８のフレーム底部に半田付される。下ケース８や、これと係合する上ケース４は、軟鉄等の強磁性体により形成され、永久磁石４０、中心導体組立体３０及び積層基板５０を囲む磁気回路を形成する磁気ヨークとして機能する。また下ケース８は樹脂壁を備えており、端子ＩＮ、ＯＵＴを保持して下ケース８と一体化している。
上、下ケース４，８には、Ａｇ、Ａｕ、Ｃｕ及びＡｌからなる群から選ばれた少なくとも一種の金属、又はその合金からなるメッキ層を形成するのが好ましい。メッキ層の電気抵抗率は５．５μΩｃｍ以下が好ましく、３μΩｃｍ以下がより好ましく、１．８μΩｃｍ以下が最も好ましい。メッキ層の厚さは０．５〜２５μｍが好ましく、０．５〜１０μｍがより好ましく、１〜８μｍが最も好ましい。このような構成により、外部回路との相互干渉を抑制して損失を低減することができる。
以上の様にして小型で、かつ電気的特性に優れた非可逆回路素子を得ることが出来た。

（第２の実施態様）
本実施態様の非可逆回路素子は、第３キャパシタンス素子の容量値を正確に計測可能とした積層基板を用いたものである。なお、第１の実施態様の非可逆回路素子と共通する構成も多いので、相違する点を中心にして以下説明する。
図６は本実施態様の非可逆回路素子に用いた積層基板の分解斜視図である。この積層基板もまた、公知のＬＴＣＣ法で作製される。誘電体シートＳ１には実装用電極３５，４０，４５，６０，６５が配設され、誘電体シートＳ２には第５グランド電極ＧＮＤ５が形成され、誘電体シートＳ３には第１キャパシタンス素子用電極３６が形成され、誘電体シートＳ４には第２キャパシタンス素子用電極３７が形成され、誘電体シートＳ５には第１キャパシタンス素子用電極３８と第２グランド電極ＧＮＤ２が形成され、誘電体シートＳ６には第４グランド電極ＧＮＤ４が形成されている。積層基板３０の裏面には、入力端子電極ＩＮと出力端子電極ＯＵＴとが第１グランド電極ＧＮＤ１を挟んで、略中間部に配設されている。更に、第１グランド電極ＧＮＤ１と電気的に離隔して第３グランド電極ＧＮＤ３が形成されている。

誘電体シートＳ１〜Ｓ６上の電極パターンは、導電性ペーストを充填したビアホール（図中黒丸で表示）を介して適宜電気的に接続されている。積層基板３０の表面に形成された実装用電極６０、６５は、ビアホールと誘電体シートＳ４の第２キャパシタンス素子用電極３７を介して入力端子電極ＩＮと接続する。また、実装用電極４０及び４５は電気的に接続されており、ビアホールと誘電体シートＳ３の第１キャパシタンス素子用電極３６、及び誘電体シートＳ５の第１キャパシタンス素子用電極３８を介して、出力端子電極ＯＵＴと接続する。また電極パターン３５は、ビアホールと第５グランド電極ＧＮＤ５、第４グランド電極ＧＮＤ４を介して第１グランド電極ＧＮＤ１と接続する。また誘電体シートＳ４の第２グランド電極ＧＮＤ２は、ビアホールを介して積層基板の裏面に設けられた第３グランド電極ＧＮＤ３と接続する。電極パターン３６，３７，３８は第１のキャパシタンス素子Ｃｉを形成し、電極パターン３６と第５グランド電極ＧＮＤ５、及び電極パターン３８と第４グランド電極ＧＮＤ４で第２のキャパシタンス素子Ｃｆを形成している。
そして第２グランド電極ＧＮＤ２は、誘電体シートＳ４の第２キャパシタンス素子用電極３７とで、インピーダンス整合用の第３のキャパシタンス素子Ｃｉｎを形成している。この様に積層基板の裏面でグランド電極を分割することで、第１及び第２キャパシタンス素子Ｃｉ、Ｃｆと第３キャパシタンス素子Ｃｉｎとが電気的に分離された状態となる。積層基板の状態で、入力端子電極ＩＮと出力端子電極ＯＵＴの間では第１キャパシタンス素子Ｃｉが、出力端子電極ＯＵＴと第１グランド電極ＧＮＤ１との間では第２キャパシタンス素子Ｃｆが、実装用電極６０あるいは６５と第３グランド電極ＧＮＤ３との間では第３キャパシタンス素子Ｃｉｎの容量値が正確に計測できる。

積層基板の実装用電極４５と６０との間に抵抗素子Ｒを実装し、更に中心導体組立体３０を実装した後、下ケース内に積層基板を収容し、積層基板の入力端子電極ＩＮ及び出力端子電極ＯＵＴを、下ケースの入力端子の露出端及び出力端子の露出端にそれぞれ半田付する。なお、下ケースの入力端子の露出端及び出力端子の露出端は、積層基板の入力端子電極ＩＮ及び出力端子電極ＯＵＴに対応する位置形成されている。積層基板の底部の第グランド電極ＧＮＤ１及び第３グランド電極ＧＮＤ３は、下ケースのフレーム底部に半田付されて相互に電気的接続がなされる。

本発明によれば、インピーダンス調整手段として用いられるキャパシタンス素子を、積層基板が大型化する事無く形成可能とし、また前記キャパシタンス素子の容量値を第１キャパシタンス素子Ｃｉと第２キャパシタンス素子Ｃｆの影響を受けないで計測可能とし、積層基板が大型化する事無く形成可能で、小型でかつ、電気的特性に優れた非可逆回路素子を得ることが出来たる。

本発明の一実施態様による非可逆回路素子の外観斜視図である。本発明の一実施態様による非可逆回路素子の平面図である。本発明の一実施態様による非可逆回路素子の等価回路図である。本発明の一実施態様による非可逆回路素子の分解斜視図である。本発明の一実施態様による非可逆回路素子に用いる積層基板の分解斜視図である。本発明の他の実施態様による非可逆回路素子に用いる積層基板の分解斜視図である。従来の非可逆回路素子の等価回路図である。従来の非可逆回路素子の分解斜視図である。

符号の説明

１非可逆回路素子
４上ケース
８下ケース
９永久磁石
１３中心導体組立体
２０マイクロ波フェライト
２１，２２中心導体
３０積層基板
３５，６０，４０，４５表面電極パターン

Claims

第１入出力ポートと第２入出力ポートとの間に接続された第１インダクタンス素子と、第２入出力ポートとグランドとの間に接続された第２インダクタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続され、前記第１インダクタンス素子と並列共振回路を構成する第１キャパシタンス素子と、前記第２入出力ポートとグランドとの間に接続され、前記第２インダクタンス素子と並列共振回路を構成する第２キャパシタンス素子と、前記第１入出力ポートとグランドとの間に接続された第３キャパシタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続された抵抗素子とを備えた非可逆回路素子であって、
前記第３キャパシタンス素子は、誘電体層と電極パターンで構成された積層基板に形成され、前記積層基板の底面には入力端子電極と出力端子電極と第１グラント電極が設けられ、前記入力端子電極を、誘電体層を介して積層基板の内部に設けられた第２グラント電極を対向させて前記第３キャパシタンス素子を形成し、前記第１グラント電極と前記第２グラント電極とをビアホールで接続したことを特徴とする非可逆回路素子。
積層基板の内部に前記入力端子電極と接続する第１キャパシタンス素子用電極が設けられ、誘電体層を介して前記第２グラント電極とが対向することを特徴とする請求項１に記載の非可逆回路素子。
第１入出力ポートと第２入出力ポートとの間に接続された第１インダクタンス素子と、第２入出力ポートとグランドとの間に接続された第２インダクタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続され、前記第１インダクタンス素子と並列共振回路を構成する第１キャパシタンス素子と、前記第２入出力ポートとグランドとの間に接続され、前記第２インダクタンス素子と並列共振回路を構成する第２キャパシタンス素子と、前記第１入出力ポートとグランドとの間に接続された第３キャパシタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続された抵抗素子とを備えた非可逆回路素子であって、
前記第３キャパシタンス素子は、誘電体層と電極パターンで構成された積層基板に形成され、前記積層基板の底面には入力端子電極と出力端子電極と第１グラント電極と第３グランド電極が設けられ、積層基板の内部には第２グラント電極と、前記入力端子電極と接続する第１キャパシタンス素子用電極が設けられ、誘電体層を介して前記第２グラント電極と第１キャパシタンス素子用電極を対向させて前記第３キャパシタンス素子を形成し、前記第２グラント電極と前記第３グラント電極とをビアホールで接続したことを特徴とする非可逆回路素子。
前記積層体内には、積層体の下面側から順に第４グランド電極と、出力端子電極と接続する第１キャパシタンス素子用電極が設けられ、誘電体層を介して対向して第２キャパシタンス素子を形成し、前記第４グランド電極と前記第１グラント電極とをビアホールで接続したことを特徴とする請求項１乃至３のいずれかに記載の非可逆回路素子。
前記積層体の上面には実装用電極が設けられ、前記実装用電極にマイクロ波フェライトに配置された複数の中心導体を備えた中心導体組立体を実装してなり、前記中心導体で第１インダクタンス素子と第２インダクタンス素子を形成したことを特徴とする請求項１乃至４の何れかに記載の非可逆回路素子。