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JP4408412B2 - Semiconductor device - Google Patents

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JP4408412B2
JP4408412B2 JP2004364630A JP2004364630A JP4408412B2 JP 4408412 B2 JP4408412 B2 JP 4408412B2 JP 2004364630 A JP2004364630 A JP 2004364630A JP 2004364630 A JP2004364630 A JP 2004364630A JP 4408412 B2 JP4408412 B2 JP 4408412B2
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Description

本発明は、特に溝の中に配線を埋め込んだ半導体装置に関するものである。 The present invention particularly relates to a semiconductor device in which a wiring is embedded in a groove.

半導体集積回路の製造においては基板表面の平坦化が重要視される。なぜなら、基板表面に生じた凹凸が、その後の上層配線形成時に配線残りの原因となり、結果的に配線間ショートによる製品歩留まりの低下を招くからである。
近年、基板表面の平坦化を実現する方法として、ダマシン法と呼ばれる研磨を用いた金属配線の形成方法が使用されている。ダマシン法では基板上に絶縁膜を形成し、これに公知のリソグラフィー技術とRIEを用いて配線の逆パターンの溝を形成する。この上に配線用の導電体を堆積し、溝内に埋め込まれた部分以外の導電体を化学機械研磨(Chemical Mechanical Polishing;以下CMPと記す)により除去して埋め込み配線を形成する。このダマシン法は、物性上RIE加工の困難な銅および銅合金を配線として用いる場合はさらに有用である。
In the manufacture of semiconductor integrated circuits, flattening of the substrate surface is regarded as important. This is because the unevenness generated on the substrate surface causes a wiring residue when an upper layer wiring is subsequently formed, resulting in a decrease in product yield due to a short circuit between the wirings.
In recent years, a metal wiring forming method using polishing called a damascene method has been used as a method for realizing planarization of a substrate surface. In the damascene method, an insulating film is formed on a substrate, and a groove having a reverse pattern of wiring is formed thereon by using a known lithography technique and RIE. A conductor for wiring is deposited thereon, and the conductor other than the portion embedded in the trench is removed by chemical mechanical polishing (hereinafter referred to as CMP) to form a buried wiring. This damascene method is further useful when copper and copper alloy, which are difficult to perform RIE due to physical properties, are used as wiring.

以下、従来のダマシン法による基板表面の平坦化方法とその問題点について、図面を用いて説明する。
図8にダマシン法による基板表面平坦化工程の断面フロー図を示す。ダマシン法では、まず、図8(a)のように、基板80上に絶縁層81を形成し、配線や配線間接続部とすべき溝もしくは孔などの窪み(以後まとめて溝と記す)を形成する。次に下層導電体82と上層導電体83とを形成する。下層導電体82としては例えばタンタルナイトライド(TaN)チタンナイトライド(TiN)、上層導電体83としては例えばアルミニウム合金や銅などが用いられる。
次に、図8(b)の様にCMPによって溝部以外の上層導電体83を除去する。この際、上層導電体83はCMP中に凸部が選択的に研磨されることによる表面平坦化が進行する。しかし、表面平坦化が十分早く進行しないと、溝パターンの存在する部分ではCMPによって研磨すべき上層導電体83の厚さがパターンの無い部分よりも薄いために、パターンの無い部分よりも早く上層金属層83の研磨が終了する。
さらに、図8(c)のように下層導電体82をも完全に除去するまで研磨を継続すると、溝パターン部では、溝部の上層導電体83表面が周囲の絶縁膜81表面よりも深さD1だけ窪むディッシングと呼ばれる現象が発生する。このディッシングは、幅の広い配線パターンでより顕著に現れ、特に80μm幅から100μm幅の大面積の導電体パターンが通常用いられる電極パッド領域は、もっともその影響を受けやすい。
また、配線パターンの密な領域では、配線パターンの無い領域と比べ、CMP時の支えとなる絶縁膜81の密度が下がるため、絶縁部が削られて窪むエロージョンと呼ばれる現象(図8(c)のE1)も発生する。
上述のようなディッシングが電極パッド部において発生すると、極端な場合は電極パッドの導電体がすべて消失し、半導体装置の特性検査時のコンタクト不良や、ワイヤボンディングの不良が生ずることになる。さらに、非特許文献1はディッシング量が30nm以上になると、上層配線でのショート不良が発生することを報告している。 このため、例えば、パッド領域の上に上層配線が形成されるようなデバイス構造においては、上層配線でのショート不良を抑制するためにはディッシング量の絶対値を30nm以下に抑えることが必要となる。
そこで、電極パッド部でのディッシング対策が重要になっている。
Hereinafter, a method for planarizing a substrate surface by a conventional damascene method and its problems will be described with reference to the drawings.
FIG. 8 shows a cross-sectional flow diagram of the substrate surface flattening step by the damascene method. In the damascene method, first, as shown in FIG. 8A, an insulating layer 81 is formed on a substrate 80, and recesses such as grooves or holes (hereinafter collectively referred to as grooves) to be used as wirings or interconnections between wirings. Form. Next, a lower layer conductor 82 and an upper layer conductor 83 are formed. As the lower conductor 82, for example, tantalum nitride (TaN) titanium nitride (TiN), and as the upper conductor 83, for example, an aluminum alloy or copper is used.
Next, as shown in FIG. 8B, the upper conductor 83 other than the trench is removed by CMP. At this time, the surface of the upper conductor 83 is flattened by selectively polishing the protrusions during CMP. However, if the surface flattening does not proceed sufficiently quickly, the upper layer conductor 83 to be polished by CMP is thinner in the portion where the groove pattern is present than in the portion without the pattern, so the upper layer is earlier than the portion without the pattern. Polishing of the metal layer 83 is completed.
Further, when the polishing is continued until the lower conductor 82 is completely removed as shown in FIG. 8C, the surface of the upper conductor 83 in the groove portion is deeper than the surface of the surrounding insulating film 81 in the groove pattern portion. A phenomenon called dishing that only sinks occurs. This dishing appears more prominently in a wide wiring pattern. In particular, the electrode pad region in which a conductor pattern having a large area of 80 μm to 100 μm is normally used is most susceptible to the influence.
In addition, in the dense region of the wiring pattern, the density of the insulating film 81 that supports the CMP is lower than in the region without the wiring pattern, and hence a phenomenon called erosion in which the insulating portion is shaved and recessed (FIG. 8C). E1) also occurs.
When the above dishing occurs in the electrode pad portion, in the extreme case, all the conductors of the electrode pad disappear, and a contact failure or a wire bonding failure occurs during a characteristic inspection of the semiconductor device. Further, Non-Patent Document 1 reports that when the dishing amount is 30 nm or more, a short-circuit defect occurs in the upper layer wiring. For this reason, for example, in a device structure in which an upper layer wiring is formed on the pad region, it is necessary to suppress the absolute value of the dishing amount to 30 nm or less in order to suppress a short circuit defect in the upper layer wiring. .
Therefore, countermeasures for dishing at electrode pad portions are important.

このような配線のディッシングを抑制するために、特許文献1では、電極パッド領域に絶縁部を形成することを提案している。
図9は、特許文献1にかかる発明における電極パッド領域90の上面図である。電極パッド領域90内に、絶縁部92が形成されている。そして図9(a)は絶縁部が長方形状のパターンで、図9(b)は絶縁部が正方形状のパターンの場合である。このように電極パッド領域90内に絶縁部を設け、電極パッド導電体91の配線幅を抑えることにより、ディッシングを抑制している。
しかし、このように電極パッド導電体91の配線幅を抑えると、新たに電極パッドから引き出し配線への配線抵抗が増大することによる製品不良が発生することになり、電極パッド配線幅の抑制、すなわち電極パッド内の導電体のパターン密度を下げることにも限界がある。
加えて、一般にワイヤボンディングの接触不良を避ける観点からも、電極パッド導電体とワイヤボンディング材料との接触面積増大、すなわち導電体のパターン密度を上げることが望ましい。したがって、ワイヤボンディングの接触不良抑制の点からも、電極パッド内の導電体のパターン密度を下げることには限界がある。
In order to suppress such dishing of wiring, Patent Document 1 proposes forming an insulating portion in the electrode pad region.
FIG. 9 is a top view of the electrode pad region 90 in the invention according to Patent Document 1. FIG. An insulating portion 92 is formed in the electrode pad region 90. FIG. 9A shows a case where the insulating portion is a rectangular pattern, and FIG. 9B shows a case where the insulating portion is a square pattern. In this manner, dishing is suppressed by providing an insulating portion in the electrode pad region 90 and suppressing the wiring width of the electrode pad conductor 91.
However, if the wiring width of the electrode pad conductor 91 is reduced in this way, a new product defect occurs due to a new increase in wiring resistance from the electrode pad to the lead-out wiring. There is a limit to reducing the pattern density of the conductor in the electrode pad.
In addition, it is generally desirable to increase the contact area between the electrode pad conductor and the wire bonding material, that is, to increase the pattern density of the conductor, from the viewpoint of avoiding poor contact in wire bonding. Therefore, there is a limit in reducing the pattern density of the conductor in the electrode pad from the viewpoint of suppressing contact failure in wire bonding.

また、例え、かかる方法によりディッシングが抑制されたとしても、電極パッド部の配線パターンはきわめて密になっている。そのため、上述したエロージョンの発生が懸念される。近年、マイクロプロセッサーやメモリーなどの高集積化に伴い、その中で用いられる配線の配線ピッチや配線を接続するビアについても微細化が進展して来ている。このとき配線膜厚、幅の縮小および配線ピッチの縮小により配線抵抗、配線間容量の増大が信号遅延を増大させる。そこで、配線間容量の低減のため、層間絶縁膜の材料としてシリコン酸化膜の代わりに比誘電率がより低い、いわゆる低誘電率膜の導入が検討されている。このような低誘電率材料は一般に吸湿性が高く、吸湿に伴う誘電率の増大や信頼性への影響が懸念される。このため、低誘電率膜上に保護膜であるSiO2やSiCなどのキャップ膜を堆積することが行われている。
図10に低誘電率膜とキャップ膜を特許文献1の発明を用いた場合の電極パッド領域109の断面構造例を示す。図10(a)が金属配線のCMP前、図10(b)がCMP後の断面図である。基板100上の低誘電率膜101の上にキャップ膜104が堆積され、電極パッド領域109の電極となる溝の中に、バリアメタルである下層導電体102と上層導電体103が堆積されている(図10(a))。その後、CMPにより、溝部以外の上層導電体103と下層導電体102が研磨され除去される。この時、パッド電極領域109の配線パターン密度が高い場合は、図10(b)に示すようなエロージョンが生じ、ひどい場合にはキャップ膜104がパッド電極領域109で消失する。このような状態になると、吸湿に伴う誘電率の増大や信頼性への影響が懸念されることになる。
例えば、図9(b)の絶縁部が正方形状のパターンにおいて、絶縁膜92の幅と電極パッド導電体91の幅が3:4の場合には導電体のパターン密度は81%となり、この密度では、エロージョンによるキャップ膜の消失が生じることが実験的に明らかになっている。
このように、吸湿防止の観点から、低誘電率膜が導入された半導体製品においては、エロージョン抑制に対する要求が従来製品よりも厳しくなる。すなわち、エロージョン抑制のためにはCMP時に支えとなる絶縁部の密度を上げるため、電極パッド内の導電体のパターン密度を下げることが望ましい。
Even if dishing is suppressed by this method, the wiring pattern of the electrode pad portion is extremely dense. Therefore, there is a concern about the occurrence of the erosion described above. In recent years, along with the high integration of microprocessors and memories, the miniaturization of wiring pitches and vias connecting the wirings used therein has been progressing. At this time, the increase in the wiring resistance and the capacitance between the wirings increases the signal delay due to the reduction of the wiring film thickness, the width and the wiring pitch. Therefore, in order to reduce the capacitance between wirings, the introduction of a so-called low dielectric constant film having a lower relative dielectric constant instead of the silicon oxide film as a material for the interlayer insulating film has been studied. Such a low dielectric constant material generally has a high hygroscopic property, and there is a concern about an increase in the dielectric constant accompanying the moisture absorption and an influence on reliability. For this reason, a cap film such as SiO 2 or SiC, which is a protective film, is deposited on the low dielectric constant film.
FIG. 10 shows a cross-sectional structure example of the electrode pad region 109 when the low dielectric constant film and the cap film are used in the invention of Patent Document 1. 10A is a cross-sectional view of the metal wiring before CMP, and FIG. 10B is a cross-sectional view after CMP. A cap film 104 is deposited on the low dielectric constant film 101 on the substrate 100, and a lower layer conductor 102 and an upper layer conductor 103, which are barrier metals, are deposited in a trench that becomes an electrode in the electrode pad region 109. (FIG. 10 (a)). Thereafter, the upper conductor 103 and the lower conductor 102 other than the groove are polished and removed by CMP. At this time, if the wiring pattern density of the pad electrode region 109 is high, erosion as shown in FIG. 10B occurs, and if severe, the cap film 104 disappears in the pad electrode region 109. In such a state, there is a concern about an increase in dielectric constant due to moisture absorption and an influence on reliability.
For example, in the case where the insulating portion in FIG. 9B has a square pattern, when the width of the insulating film 92 and the width of the electrode pad conductor 91 is 3: 4, the pattern density of the conductor is 81%. Then, it has been experimentally revealed that the cap film disappears due to erosion.
As described above, from the viewpoint of preventing moisture absorption, a semiconductor product in which a low dielectric constant film is introduced has a stricter requirement for erosion control than a conventional product. That is, in order to suppress erosion, it is desirable to reduce the pattern density of the conductor in the electrode pad in order to increase the density of the insulating portion that is supported during CMP.

一方で、シリコン酸化膜と比べて、一般に低誘電率膜は膜自体の機械的強度が弱い。そのため、ワイヤボンディングの際に、電極パッド部分の絶縁膜に亀裂が生じるというボンディング不良が生じやすい。この観点からは、電極パッド部分の機械的強度を上げるため、電極パッド部の低誘電率膜の密度を下げる、すなわち導電体のパターン密度を上げることが望ましい。   On the other hand, compared with a silicon oxide film, a low dielectric constant film generally has a weak mechanical strength. For this reason, a bonding defect such as a crack in the insulating film in the electrode pad portion is likely to occur during wire bonding. From this viewpoint, in order to increase the mechanical strength of the electrode pad portion, it is desirable to decrease the density of the low dielectric constant film in the electrode pad portion, that is, increase the pattern density of the conductor.

このように、通常のシリコン酸化膜を層間絶縁膜として適用する製品に加え、特に多層配線の層間絶縁膜に低誘電率膜を用いる半導体製品においては、電極パッド領域の導電体パターン密度に関して相反する要請にこたえる手段が必要となってくる。
特開平11−150114号公報 Y.Yamada, et al., in Proceeding of International Interconnect Technology Conference in 2002, pp.108-110.
As described above, in addition to products in which a normal silicon oxide film is used as an interlayer insulating film, particularly in a semiconductor product using a low dielectric constant film as an interlayer insulating film of a multilayer wiring, there is a conflict with respect to the conductor pattern density in the electrode pad region. A means to respond to the request is needed.
JP-A-11-150114 Y. Yamada, et al., In Proceeding of International Interconnect Technology Conference in 2002, pp.108-110.

本発明は、上記事情を考慮してなされたもので、その目的とするところは、ダマシン法により形成される電極パッドにおいて、CMPで研磨する際のディッシングおよびエロージョンを簡便に抑制し、信頼性および歩留まりの向上する半導体装置を提供することにある。   The present invention has been made in consideration of the above circumstances, and its object is to easily suppress dishing and erosion when polishing by CMP in an electrode pad formed by a damascene method, It is an object to provide a semiconductor device with improved yield.

本発明は、上記の目的を達成するために以下のように構成されている。
半導体装置において、
配線の電極パッド領域内に於いて、基板上に絶縁膜が堆積され、該絶縁膜に形成された溝中に電極パッドの導電体が埋め込まれ、該電極バッドの導電体によって前記絶縁膜が長方形状に区切られて島状の複数の長方形状の絶縁部が形成され、且つ、該絶縁部の長辺方向と電極パッドの引き出し配線の方向とが一致しており、前記電極パッドの導電体は上面から見て格子状に形成されていることを特徴とする。
In order to achieve the above object, the present invention is configured as follows.
In semiconductor devices,
In the electrode pad region of the wiring, an insulating film is deposited on the substrate, and a conductor of the electrode pad is embedded in a groove formed in the insulating film, and the insulating film is rectangular by the conductor of the electrode pad. A plurality of island-shaped rectangular insulating parts are formed, and the long side direction of the insulating part and the direction of the lead-out wiring of the electrode pad coincide with each other, and the conductor of the electrode pad is It is characterized by being formed in a lattice shape when viewed from above.

本発明によれば、ダマシン法による配線基板表面平坦化において、絶縁膜に形成されている溝に埋め込まれている導電体層をCMPで研磨する際のディッシング量やエロージョン量を、簡便に抑制することが可能となる。   According to the present invention, in the planarization of the wiring board surface by the damascene method, the amount of dishing and erosion when the conductor layer embedded in the groove formed in the insulating film is polished by CMP can be easily suppressed. It becomes possible.

以下に、図面を参照して本発明の実施の形態を説明する。
(実施の形態1)
ここでは、従来技術に対し、導電体パターンの密度を低下させディッシングとエロージョンを抑えながらも、パッドから配線引き出し部にかけての実効的な電気抵抗の増大を抑制する本発明の実施の形態を示す。
図1は本発明による実施の形態1を示す図面である。図1(a)は、電極パッド領域10およびパッドからの引き出し配線11の上面図、図1(b)は、図1(a)の電極パッド領域10の拡大図、図1(c)は、図1(b)のA−A´断面図である。図1(c)に示すように、基板14に絶縁膜15が堆積され、絶縁膜15に形成された溝中に、電極パッドの導電体12が埋め込まれている。図1(b)に示すように、電極パッドの導電体12のパターンで絶縁層15が区切られ、長方形状の絶縁部13が島状に形成されている。この時、絶縁部の長辺方向と、電極パッドの引き出し配線11の引き出し方向が一致していることを特徴とする。
Embodiments of the present invention will be described below with reference to the drawings.
(Embodiment 1)
Here, an embodiment of the present invention that suppresses an increase in effective electrical resistance from the pad to the wiring lead portion while reducing the density of the conductor pattern and suppressing dishing and erosion as compared with the prior art will be described.
FIG. 1 is a diagram showing Embodiment 1 according to the present invention. 1A is a top view of the electrode pad region 10 and the lead-out wiring 11 from the pad, FIG. 1B is an enlarged view of the electrode pad region 10 of FIG. 1A, and FIG. It is AA 'sectional drawing of FIG.1 (b). As shown in FIG. 1C, an insulating film 15 is deposited on the substrate 14, and an electrode pad conductor 12 is embedded in a groove formed in the insulating film 15. As shown in FIG. 1B, the insulating layer 15 is divided by the pattern of the conductor 12 of the electrode pad, and the rectangular insulating portion 13 is formed in an island shape. At this time, the long side direction of the insulating portion and the lead-out direction of the lead-out wiring 11 of the electrode pad coincide with each other.

このような、本発明によれば、図2に示す従来技術に見られる絶縁部13が正方形状になるような電極パッドパターンに比べ、導電体パターンの密度を低下させながらも、パッドから配線引き出し部にかけての実効的な電気抵抗の増大を抑制することが可能となる。
図3を用いて、正方形状のパターンから、本発明における長方形状のパターンにした時の電気抵抗の増大抑制を概念的に説明する。
図3(a)が、絶縁部が正方形状のパターンの場合、図3(b)が本発明の長方形状のパターンの場合である。この図面において、ここでは、正方形状パターンと長方形状パターンでのディッシング抑制効果を等しくするため、両者の絶縁部表面積を等しくした。この図から明らかなように、正方形状パターンの場合には、長方形状パターンに比べて、配線引き出し方向に向かう配線の幅が減少する。したがって、ディッシング抑制効果を等しくすると、長方形状パターンの方が、正方形状パターンよりも、電極パッド部の配線引き出し方向に向かう実効的な電気抵抗が低くなるという効果が得られる。
以上より、本発明の長方形状パターンは正方形状パターンに比べ、導電体パターンの密度を低下させながらも、パッドから配線引き出し部にかけての実効的な電気抵抗の増大を抑制することが可能となるといる。
以上のように、本発明によって従来技術に対し導電体パターン密度を低減して、電極パッドのCMP時のディッシングやエロージョンを抑制しながらも、パッドから配線引き出し部にかけての実効的な電気抵抗の増大を抑制することができる。
According to the present invention as described above, the wiring portion is drawn from the pad while reducing the density of the conductor pattern as compared with the electrode pad pattern in which the insulating portion 13 shown in the prior art shown in FIG. 2 has a square shape. It is possible to suppress an increase in effective electrical resistance over the portion.
With reference to FIG. 3, the suppression of increase in electrical resistance when a square pattern is changed to a rectangular pattern in the present invention will be conceptually described.
FIG. 3A shows a case where the insulating portion is a square pattern, and FIG. 3B shows a case where the insulating portion is a rectangular pattern. In this drawing, here, in order to equalize the dishing suppression effect between the square pattern and the rectangular pattern, the surface areas of both insulating portions are made equal. As is clear from this figure, in the case of the square pattern, the width of the wiring toward the wiring drawing direction is reduced as compared with the rectangular pattern. Therefore, when the dishing suppression effect is made equal, the rectangular pattern has an effect that the effective electric resistance toward the wiring drawing direction of the electrode pad portion is lower than that of the square pattern.
From the above, it is said that the rectangular pattern of the present invention can suppress an increase in effective electrical resistance from the pad to the wiring lead portion while reducing the density of the conductor pattern as compared with the square pattern. .
As described above, the present invention reduces the conductor pattern density with respect to the prior art and suppresses dishing and erosion at the time of CMP of the electrode pad, while increasing the effective electrical resistance from the pad to the wiring lead-out portion. Can be suppressed.

したがって、本発明を適用することにより、パッド部の電気抵抗増大による製品不良を押さえながらも、CMP時の導電体消失によるワイヤボンディングの接触不良を対策でき、ダマシン法で電極パッドを形成する半導体製品の歩留まり向上を実現することができる。
なお、本実施の形態において、ディッシング・エロージョン抑制と電気抵抗増大抑制との兼ね合いから長方形状の絶縁部13の短辺と長辺の比は3以上であることが望ましいことが判明している。図4において、横軸に長方形状の絶縁部の短辺と長辺の比、縦軸に100um幅の配線におけるディッシング量を示す。この図からも明らかなように、長方形状の絶縁部の短辺と長辺の比が3以上になると、非連続的にディッシング量が低減する。また、ディッシング量の絶対値が30nm以下になり、前述したようにパッド領域の上に上層配線が形成されるようなデバイス構造においても、有効に上層配線でのショート不良を抑制することが可能となる。
Therefore, by applying the present invention, it is possible to prevent a wire bonding contact failure due to the disappearance of a conductor during CMP while suppressing a product failure due to an increase in electrical resistance of the pad portion, and a semiconductor product in which an electrode pad is formed by a damascene method The yield can be improved.
In the present embodiment, it has been found that the ratio of the short side to the long side of the rectangular insulating portion 13 is preferably 3 or more in consideration of the dishing erosion suppression and the electrical resistance increase suppression. In FIG. 4, the horizontal axis represents the ratio of the short side to the long side of the rectangular insulating portion, and the vertical axis represents the dishing amount in a 100 μm wide wiring. As is apparent from this figure, when the ratio of the short side to the long side of the rectangular insulating portion is 3 or more, the dishing amount is discontinuously reduced. Further, even in a device structure in which the absolute value of the dishing amount is 30 nm or less and the upper layer wiring is formed on the pad region as described above, it is possible to effectively suppress short-circuit defects in the upper layer wiring. Become.

なお、本実施の形態においては、絶縁層15には、配線間容量低減の観点から塗布法もしくはCVD法で成膜されるHSQ、MSQ、もしくはポリマー膜を含む膜等の低誘電率膜を用いることが望ましいが、シリコン酸化膜を用いることも可能である。また、絶縁層15を上述のような低誘電率膜と、その上に形成される、シリコンカーバイド(SiC)、シリコンオキシカーバイド(SiOC)、シリコンカーボンナイトライド(SiCN)、シリコンオキシナイトライド(SiON)、もしくはシリコン酸化膜(SiO?)のいずれかの単層または積層からなるキャップ膜との積層構造とすることも可能である。
また、本実施の形態では、電極パッドの導電体12には配線抵抗低減の観点から、銅や銅合金を用いることが望ましいが、アルミニウム合金やタングステンの適用も可能である。また、これらの導電体単層ではなく、これらの導電体の下面に形成されるバリアメタルとなるタンタルナイトライド(TaN)、タンタル(Ta),タングステン(W)、タングステンナイトライド(WN),タングステンシリコンナイトライド(WSiN)、チタン(Ti)、チタンナイトライド(TiN)、チタンシリコンナイトライド(TiSiN)等の単層または積層膜との積層構造とすることも可能である。
In the present embodiment, a low dielectric constant film such as a film including HSQ, MSQ, or a polymer film formed by a coating method or a CVD method is used for the insulating layer 15 from the viewpoint of reducing the capacitance between wirings. However, it is also possible to use a silicon oxide film. Further, the insulating layer 15 is formed of the above-described low dielectric constant film and silicon carbide (SiC), silicon oxycarbide (SiOC), silicon carbon nitride (SiCN), silicon oxynitride (SiON) formed thereon. Or a laminated structure with a cap film made of a single layer or a stack of silicon oxide films (SiO?).
In the present embodiment, it is desirable to use copper or a copper alloy for the conductor 12 of the electrode pad from the viewpoint of reducing wiring resistance, but an aluminum alloy or tungsten can also be applied. Further, not a single layer of these conductors but a tantalum nitride (TaN), tantalum (Ta), tungsten (W), tungsten nitride (WN), tungsten serving as a barrier metal formed on the lower surface of these conductors. It is also possible to have a single layer or a laminated structure with a laminated film such as silicon nitride (WSiN), titanium (Ti), titanium nitride (TiN), titanium silicon nitride (TiSiN).

(実施の形態2)
次に、本発明の第2の実施の形態について、図面を参照しながら説明する。
ここでは、いわゆるダマシン法によって形成される配線の電極パッドに関わる不良について、製品・プロセスごとに個別に、かつ簡便に対策することが対策することが可能な、本発明の実施の形態を示す。
図5は本発明による実施の形態2を示す図面である。図5(a)は、電極パッド領域およびパッドからの引き出し配線の上面図、図5(b)は、図5(a)の拡大図である。第1の実施の形態同様、電極パッド領域10の導電体12のパターン内に、長方形状の絶縁部13が島状に形成されている。ただし、実施の形態1と異なり、電極パッド領域の中心部分51には、パッド面積の半分以下の領域において、長方形状の絶縁部13は形成されていない。
本発明を適用することにより、第1の実施の形態でも述べたように、電極パッドの導電体がディッシングによって消失することがなくなり、ワイヤボンディングの接触不良も対策できる。そして、やはり第1の実施の形態同様、ディシング対策として導電体パターンの密度を低下させながらも、パッドから配線引き出し部にかけての実効的な電気抵抗の増大を抑制することが可能となる。
さらに、ワイヤボンディング時にもっとも大きな物理的衝撃の加わる電極パッド領域の中心部分51に絶縁部13を形成しないことにより、特に低誘電率膜で問題となりやすい電極パッド部分の絶縁膜亀裂というボンディング不良を抑制できる。また、導電体12の領域が広がることによる電極パッドの低抵抗化も効果として期待できる。加えて、導電体部分が広がることによる導電体とボンディング材料との接触面積の増大により、ワイヤボンディングの接触不良率を低減することも可能となる。
加えて、中心部分にはエロージョンを生ずる絶縁部が存在しないので、キャップ膜消失を原因とする低誘電率膜の吸湿による容量増大や信頼性不良も生じない。
なお、第1の実施の形態同様、長方形状の絶縁部13の短辺と長辺の比は3以上であることが望ましい。
(Embodiment 2)
Next, a second embodiment of the present invention will be described with reference to the drawings.
Here, an embodiment of the present invention is described in which it is possible to take measures against defects related to electrode pads of wiring formed by a so-called damascene method individually and simply for each product / process.
FIG. 5 shows a second embodiment according to the present invention. FIG. 5A is a top view of the electrode pad region and the lead-out wiring from the pad, and FIG. 5B is an enlarged view of FIG. 5A. Similar to the first embodiment, a rectangular insulating portion 13 is formed in an island shape in the pattern of the conductor 12 in the electrode pad region 10. However, unlike the first embodiment, the rectangular insulating portion 13 is not formed in the central portion 51 of the electrode pad region in a region less than half the pad area.
By applying the present invention, as described in the first embodiment, the conductor of the electrode pad is not lost by dishing, and it is possible to take measures against contact failure in wire bonding. As in the first embodiment, it is possible to suppress an increase in effective electrical resistance from the pad to the wiring lead portion while reducing the density of the conductor pattern as a countermeasure against dishing.
Furthermore, by not forming the insulating portion 13 in the central portion 51 of the electrode pad region where the greatest physical impact is applied during wire bonding, it is possible to suppress bonding defects such as insulating film cracks in the electrode pad portion, which are particularly problematic for low dielectric constant films. it can. In addition, a reduction in resistance of the electrode pad due to the expansion of the region of the conductor 12 can be expected as an effect. In addition, the contact failure rate of wire bonding can be reduced by increasing the contact area between the conductor and the bonding material due to the expansion of the conductor portion.
In addition, since there is no insulating portion that causes erosion in the central portion, there is no increase in capacity or poor reliability due to moisture absorption of the low dielectric constant film due to loss of the cap film.
As in the first embodiment, the ratio of the short side to the long side of the rectangular insulating portion 13 is preferably 3 or more.

本発明の実施の形態においては、確かに電極パッドの中心部分51に絶縁部13を形成しないことは、ディッシング抑制の観点からは不利に作用する。しかし、絶縁部13を形成しない中心部分51の広さは、絶縁部の膜質・膜厚、電極パッドの導電体材料・膜厚、電極パッド抵抗、ワイヤボンディング方法などに起因する不良発生率を基礎に、製品・プロセスごとに個別に最適解を設定することが可能になる。
すなわち、例えば、絶縁部13を形成しない中心部分の広さは、導電体パターン密度低下によるワイヤボンディングの接触不良発生率や絶縁膜亀裂というワイヤボンディング不良発生率が高ければ広げることが望ましく、ディッシングによる不良発生率が高ければ狭めることが望ましい。
もっとも、中心部分における極端なディッシングを回避するためには、中心部分は、パッド面積の半分以下の領域とすることが望ましい。
このように、本発明により、製品・プロセスごとによって電極パッドの導電体パターンを最適化して、電極パッドに起因する製品不良を対策できる。これによって、高歩留まりの半導体製品の製造が可能となる。
In the embodiment of the present invention, the fact that the insulating portion 13 is not formed in the central portion 51 of the electrode pad surely acts disadvantageously from the viewpoint of suppressing dishing. However, the width of the central portion 51 where the insulating portion 13 is not formed is based on the defect occurrence rate due to the film quality / film thickness of the insulating portion, the conductor material / film thickness of the electrode pad, the electrode pad resistance, the wire bonding method, and the like. In addition, it is possible to set an optimum solution for each product / process.
That is, for example, the width of the central portion where the insulating portion 13 is not formed is preferably widened if the contact failure occurrence rate of wire bonding due to a decrease in the conductor pattern density or the wire bond failure occurrence rate such as an insulating film crack is high. It is desirable to narrow the defect occurrence rate if it is high.
However, in order to avoid extreme dishing in the central portion, it is desirable that the central portion be a region that is half or less of the pad area.
As described above, according to the present invention, the conductor pattern of the electrode pad can be optimized for each product / process, and a product defect caused by the electrode pad can be dealt with. As a result, high yield semiconductor products can be manufactured.

なお、絶縁層15や導電体12の膜質の選択については、実施の形態1と同様である。   The selection of the film quality of the insulating layer 15 and the conductor 12 is the same as in the first embodiment.

(実施の形態3)
次に、本発明の第3の実施の形態について、図面を参照しながら説明する。
ここでは、多層配線構造を有し、層間容量低減のために低誘電率膜を絶縁膜として用いた半導体製品における本発明の実施の形態を示す。まず、図6に本発明を適用する半導体製品の断面構造を示す。なお、本実施の形態では、デバイスとしてトランジスタを形成した場合を示すが、ダイナミックランダムアクセスメモリなどの場合は、キャパシタを形成する工程が加わるだけで、素子から電極を引き出す工程以降は実質的に同等である。
(Embodiment 3)
Next, a third embodiment of the present invention will be described with reference to the drawings.
Here, an embodiment of the present invention in a semiconductor product having a multilayer wiring structure and using a low dielectric constant film as an insulating film to reduce interlayer capacitance will be described. First, FIG. 6 shows a cross-sectional structure of a semiconductor product to which the present invention is applied. In this embodiment, a transistor is formed as a device. However, in the case of a dynamic random access memory or the like, a process of forming a capacitor is added, and the process after the process of extracting an electrode from the element is substantially the same. It is.

まず、図6では、P型不純物を含むシリコン基板からなる基板510表面に、デバイス相互の分離のための埋め込み絶縁層511を形成されている。そして、n型不純物の拡散層512がイオン注入や熱処理等を用いて形成され、ゲート絶縁膜513が熱酸化膜法などによって形成されている。そして、多結晶シリコンや高融点金属と多結晶シリコンとの積層膜などからなるゲート514が加工して形成されている。また、テトラエトキシシラン(以下TEOSと記す)を原料として用いたプラズマCVD法によって形成したシリコン酸化膜(以下P−TEOSと記す)からなる平坦化層515が形成されている。さらに、その表面が銅拡散の防止のためのシリコンナイトライド(SiN)膜等からなる拡散防止膜516によって被覆されている。また、所定の部分にデバイスとの接続用のコンタクト孔517に、接着と汚染防止を兼ねたチタン(Ti)とチタンナイトライド(TiN)積層膜518とタングステン(W)の層519を形成して、コンタクト孔以外の部分をCMPを用いた研磨によって除去して、いわゆるプラグ構造を形成されている。   First, in FIG. 6, a buried insulating layer 511 for separating devices from each other is formed on the surface of a substrate 510 made of a silicon substrate containing a P-type impurity. An n-type impurity diffusion layer 512 is formed by ion implantation or heat treatment, and a gate insulating film 513 is formed by a thermal oxide film method or the like. A gate 514 made of polycrystalline silicon, a laminated film of refractory metal and polycrystalline silicon, or the like is processed and formed. Further, a planarization layer 515 made of a silicon oxide film (hereinafter referred to as P-TEOS) formed by a plasma CVD method using tetraethoxysilane (hereinafter referred to as TEOS) as a raw material is formed. Further, the surface is covered with a diffusion preventing film 516 made of a silicon nitride (SiN) film or the like for preventing copper diffusion. Further, a titanium (Ti) / titanium nitride (TiN) laminated film 518 and a tungsten (W) layer 519 that serve both as adhesion and contamination prevention are formed in contact holes 517 for connection to devices at predetermined portions. A portion other than the contact hole is removed by polishing using CMP to form a so-called plug structure.

そして、HSQ、MSQ、もしくはポリマー膜を含む低誘電率膜からなる第1の層間絶縁膜520が形成され、その上に、シリコンカーバイド(SiC)、シリコンオキシカーバイド(SiOC)、シリコンカーボンナイトライド(SiCN)、シリコンオキシナイトライド(SiON)、もしくはシリコン酸化膜(SiO?)のいずれかの単層または積層からなるキャップ膜521を形成されている。そして、いわゆるダマシン法によって、第1の配線551が形成されている。この第1の配線551は、タンタルナイトライド(TaN)、タンタル(Ta),タングステン(W)、タングステンナイトライド(WN),タングステンシリコンナイトライド(WSiN)、チタン(Ti)、チタンナイトライド(TiN)、もしくはチタンシリコンナイトライド(TiSiN)等の単層または積層膜からなる第1の下層導電体522と第1の上層導電体523としての銅から構成されている。この時、上層導電体523としては、銅の他に、銅合金やアルミニウム合金を用いることも可能である。
そして、第1の配線551の表面に、銅拡散の防止のためのシリコンナイトライド(SiN)膜等からなる拡散防止膜524が形成されている。
Then, a first interlayer insulating film 520 made of a low dielectric constant film including HSQ, MSQ, or a polymer film is formed, on which silicon carbide (SiC), silicon oxycarbide (SiOC), silicon carbon nitride ( A cap film 521 made of a single layer or a laminate of any one of SiCN), silicon oxynitride (SiON), or silicon oxide film (SiO?) Is formed. Then, the first wiring 551 is formed by a so-called damascene method. The first wiring 551 includes tantalum nitride (TaN), tantalum (Ta), tungsten (W), tungsten nitride (WN), tungsten silicon nitride (WSiN), titanium (Ti), and titanium nitride (TiN). ) Or a first lower layer conductor 522 made of a single layer or a laminated film such as titanium silicon nitride (TiSiN) and copper as the first upper layer conductor 523. At this time, as the upper conductor 523, it is also possible to use a copper alloy or an aluminum alloy in addition to copper.
A diffusion prevention film 524 made of a silicon nitride (SiN) film or the like for preventing copper diffusion is formed on the surface of the first wiring 551.

HSQ、MSQ、もしくはポリマー膜を含む膜等の低誘電率膜からなる第2の層間絶縁膜525を形成され、その上に銅拡散の防止および溝形成のエッチングストッパとなるシリコンナイトライド(SiN)膜等からなる拡散防止膜526を堆積し、さらに、HSQ、MSQ、もしくはポリマー膜を含む膜等の低誘電率膜からなる第3の層間絶縁膜527が形成されている。そして、シリコンカーバイド(SiC)、シリコンオキシカーバイド(SiOC)、シリコンカーボンナイトライド(SiCN)、シリコンオキシナイトライド(SiON)、もしくはシリコン酸化膜(SiO?)のいずれかの単層または積層からなるキャップ膜528が形成されている。   A second interlayer insulating film 525 made of a low dielectric constant film such as HSQ, MSQ, or a film containing a polymer film is formed, and silicon nitride (SiN) serving as an etching stopper for preventing copper diffusion and forming grooves is formed thereon. A diffusion prevention film 526 made of a film or the like is deposited, and further, a third interlayer insulating film 527 made of a low dielectric constant film such as a film containing HSQ, MSQ, or a polymer film is formed. A cap formed of a single layer or a laminate of silicon carbide (SiC), silicon oxycarbide (SiOC), silicon carbon nitride (SiCN), silicon oxynitride (SiON), or silicon oxide film (SiO?) A film 528 is formed.

そして、こうして形成した2段構造の溝に、いわゆるダマシン法を用いて、第1の層間接続用孔529と第2の配線552が形成されている。この第2の配線552は、タンタルナイトライド(TaN)、タンタル(Ta),タングステン(W)、タングステンナイトライド(WN),タングステンシリコンナイトライド(WSiN)、チタン(Ti)、チタンナイトライド(TiN)、もしくはチタンシリコンナイトライド(TiSiN)等の単層または積層膜からなる第2の下層導電体531と第2の上層導電体532としての銅から構成される。この時、上層導電体532としては、銅の他に、銅合金やアルミニウム合金を用いることも可能である。   Then, a first interlayer connection hole 529 and a second wiring 552 are formed in the thus formed two-stage groove using a so-called damascene method. The second wiring 552 includes tantalum nitride (TaN), tantalum (Ta), tungsten (W), tungsten nitride (WN), tungsten silicon nitride (WSiN), titanium (Ti), and titanium nitride (TiN). ) Or a second lower layer conductor 531 made of a single layer or a laminated film such as titanium silicon nitride (TiSiN) and copper as the second upper layer conductor 532. At this time, as the upper conductor 532, a copper alloy or an aluminum alloy can be used in addition to copper.

さらに、第2の配線552の上に銅拡散の防止のためのシリコンナイトライド(SiN)膜等からなる拡散防止膜534が形成されている。   Further, a diffusion prevention film 534 made of a silicon nitride (SiN) film or the like for preventing copper diffusion is formed on the second wiring 552.

さらに、HSQ、MSQ、もしくはポリマー膜を含む膜等の低誘電率膜からなる第4の層間絶縁膜535を形成され、その上に銅拡散の防止および溝形成のエッチングストッパとなるシリコンナイトライド(SiN)膜等からなる拡散防止膜536を堆積し、さらに、その上にHSQ、MSQ、もしくはポリマー膜を含む膜等の低誘電率膜からなる第5の層間絶縁膜537が形成されている。そして、シリコンカーバイド(SiC)、シリコンオキシカーバイド(SiOC)、シリコンカーボンナイトライド(SiCN)、シリコンオキシナイトライド(SiON)、もしくはシリコン酸化膜(SiO?)のいずれかの単層または積層からなるキャップ膜538が形成されている。   Further, a fourth interlayer insulating film 535 made of a low dielectric constant film such as HSQ, MSQ, or a film containing a polymer film is formed, and a silicon nitride (as an etching stopper for preventing copper diffusion and forming grooves) is formed thereon. A diffusion prevention film 536 made of a SiN) film or the like is deposited, and a fifth interlayer insulating film 537 made of a low dielectric constant film such as a film containing HSQ, MSQ, or a polymer film is further formed thereon. A cap formed of a single layer or a laminate of silicon carbide (SiC), silicon oxycarbide (SiOC), silicon carbon nitride (SiCN), silicon oxynitride (SiON), or silicon oxide film (SiO?) A film 538 is formed.

そして、いわゆるダマシン法を用いて、第2の層間接続用孔530と第3の配線553が形成されている。この第3の配線553は、タンタルナイトライド(TaN)、タンタル(Ta),タングステン(W)、タングステンナイトライド(WN),タングステンシリコンナイトライド(WSiN)、チタン(Ti)、チタンナイトライド(TiN)、もしくはチタンシリコンナイトライド(TiSiN)等の単層または積層膜からなる第3の下層導電体539と第3の上層導電体540としての銅から構成される。この時、上層導電体532としては、銅の他に、銅合金やアルミニウム合金を用いることも可能である。   Then, a second interlayer connection hole 530 and a third wiring 553 are formed by using a so-called damascene method. The third wiring 553 includes tantalum nitride (TaN), tantalum (Ta), tungsten (W), tungsten nitride (WN), tungsten silicon nitride (WSiN), titanium (Ti), and titanium nitride (TiN). Or a third lower layer conductor 539 made of a single layer or a laminated film such as titanium silicon nitride (TiSiN) and copper as the third upper layer conductor 540. At this time, as the upper conductor 532, a copper alloy or an aluminum alloy can be used in addition to copper.

ここで、最上層の配線層である第3の配線層553によって電極パッド領域が形成されている。図7にこの電極パッド部分を図示する。図7(a)は、電極パッド領域およびパッドからの引き出し配線の上面図、図7(b)は、図7(a)の拡大図、図7(c)は図7(b)のB−B´における電極パッドの断面図である(ただし、第4の層間絶縁膜535より下層は省略)。
図7(c)に示すように、HSQ、MSQ、もしくはポリマー膜を含む膜等の低誘電率膜からなる第5の層間絶縁膜537、シリコンカーバイド(SiC)、シリコンオキシカーバイド(SiOC)、シリコンカーボンナイトライド(SiCN)、シリコンオキシナイトライド(SiON)、もしくはシリコン酸化膜(SiO?)のいずれかの単層または積層からなるキャップ膜538からなる絶縁層中に、第3の配線層553と同時に形成された電極パッド555が形成されている。
そして、電極パッド555は図7(a)(b)に示すように、第2の実施の形態同様のパターンを有している。
Here, the electrode pad region is formed by the third wiring layer 553 which is the uppermost wiring layer. FIG. 7 shows this electrode pad portion. 7A is a top view of the electrode pad region and the lead-out wiring from the pad, FIG. 7B is an enlarged view of FIG. 7A, and FIG. 7C is a cross-sectional view of FIG. It is sectional drawing of the electrode pad in B '(however, a layer lower than the fourth interlayer insulating film 535 is omitted).
As shown in FIG. 7C, a fifth interlayer insulating film 537 made of a low dielectric constant film such as a film including HSQ, MSQ, or a polymer film, silicon carbide (SiC), silicon oxycarbide (SiOC), silicon A third wiring layer 553 is formed in an insulating layer made of a cap film 538 formed of a single layer or a laminate of carbon nitride (SiCN), silicon oxynitride (SiON), or silicon oxide film (SiO?). An electrode pad 555 formed at the same time is formed.
As shown in FIGS. 7A and 7B, the electrode pad 555 has a pattern similar to that of the second embodiment.

このように、電極パッド領域に長方形状の絶縁部13を設けることにより、ディッシングはもちろん、エロージョンも抑制され、長方形状の絶縁部13の最上部にあるキャップ膜538の研磨時の消失を抑制することが可能となる。したがって、低誘電率膜からなる第5の層間絶縁膜537の吸湿による誘電率の増大や製品の信頼性の劣化という問題を回避することができる。
また、第1の実施の形態でも述べたように、電極パッドの導電膜がディッシングによって消失することがなくなり、ワイヤボンディングの接触不良も対策できる。そして、やはり第1の実施の形態同様、導電体パターンの密度を低下させながらも、パッドから配線引き出し部にかけての実効的な電気抵抗の増大を抑制することが可能となる。
さらに、ワイヤボンディング時にもっとも大きな物理的衝撃の加わる電極パッド領域の中心領域に絶縁部13を形成しないことにより、特に低誘電率膜で問題となりやすい電極パッド部分の絶縁膜亀裂というボンディング不良を抑制できる。また、導電体領域が広がることによる電極パッドの低抵抗化も効果として期待できる。加えて、導電体部分が広がることによる導電体とボンディング材料との接触面積の増大により、ワイヤボンディングの接触不良率を低減することも可能となる。
なお、第1および第2の実施の形態同様、長方形状の絶縁部13の短辺と長辺の比は3以上であることが望ましい。また、絶縁部と導電体部分の幅、導電体のパターン密度、絶縁部13を形成しない中心部分51の広さなどは、層間絶縁膜537の膜質、キャップ膜538の膜質・膜厚、電極パッドの導電体材料・膜厚、電極パッド抵抗、ワイヤボンディング方法などに起因する不良発生率を基礎に、製品・プロセスごとに個別に最適解が設定されることになる。
すなわち、例えば、絶縁部13を形成しない中心部分の広さは、導電体パターン密度低下によるワイヤボンディングの接触不良発生率や絶縁膜亀裂というワイヤボンディング不良発生率が高ければ広げることが望ましく、ディッシングによる不良発生率が高ければ狭めることが望ましい。
このように、本発明により、製品・プロセスごとによって電極パッドのパターンを最適化して、電極パッドに起因する製品不良を対策することにより高歩留まりの半導体製品の製造が可能となる。
Thus, by providing the rectangular insulating portion 13 in the electrode pad region, not only dishing but also erosion is suppressed, and disappearance of the cap film 538 at the top of the rectangular insulating portion 13 during polishing is suppressed. It becomes possible. Therefore, it is possible to avoid problems such as an increase in dielectric constant due to moisture absorption by the fifth interlayer insulating film 537 made of a low dielectric constant film and a deterioration in product reliability.
In addition, as described in the first embodiment, the conductive film of the electrode pad is not lost by dishing, and it is possible to take measures against contact defects in wire bonding. As in the first embodiment, it is possible to suppress an increase in effective electrical resistance from the pad to the wiring lead portion while reducing the density of the conductor pattern.
Further, by not forming the insulating portion 13 in the center region of the electrode pad region where the greatest physical impact is applied during wire bonding, it is possible to suppress bonding failure such as an insulating film crack in the electrode pad portion that is likely to be a problem particularly in a low dielectric constant film. . In addition, a reduction in resistance of the electrode pad due to the expansion of the conductor region can be expected as an effect. In addition, the contact failure rate of wire bonding can be reduced by increasing the contact area between the conductor and the bonding material due to the expansion of the conductor portion.
As in the first and second embodiments, the ratio of the short side to the long side of the rectangular insulating portion 13 is preferably 3 or more. Further, the width of the insulating portion and the conductor portion, the pattern density of the conductor, the width of the central portion 51 where the insulating portion 13 is not formed, the film quality of the interlayer insulating film 537, the film quality / film thickness of the cap film 538, the electrode pad The optimum solution is set individually for each product / process based on the defect occurrence rate due to the conductor material / film thickness, electrode pad resistance, wire bonding method, and the like.
That is, for example, the width of the central portion where the insulating portion 13 is not formed is preferably widened if the contact failure occurrence rate of wire bonding due to a decrease in the conductor pattern density or the wire bond failure occurrence rate such as an insulating film crack is high. It is desirable to narrow the defect occurrence rate if it is high.
As described above, according to the present invention, it is possible to manufacture a semiconductor product with a high yield by optimizing the pattern of the electrode pad for each product / process and taking measures against product defects caused by the electrode pad.

さらに、本実施の形態では、3層の多層配線としたが、必ずしも3層でなくともより多層の配線層を有する半導体製品に対しても本発明は同様の効果を得ることが可能である。   Furthermore, in this embodiment, the multilayer wiring has three layers. However, the present invention can obtain the same effect even for a semiconductor product having a multilayer wiring layer that is not necessarily three layers.

第1の実施の形態に係わる半導体装置の上面図および断面図A top view and a cross-sectional view of the semiconductor device according to the first embodiment 従来技術の電極パッドパターンConventional electrode pad pattern 本発明による電極パッドの電気抵抗増大抑制の説明図Explanatory drawing of the electrical resistance increase suppression of the electrode pad by this invention 絶縁部の短辺と長辺の比とディシング量の関係を示す図The figure which shows the relationship between the ratio of the short side and long side of an insulating part, and the amount of dishing 第2の実施の形態に係わる半導体装置の上面図および断面図A top view and a cross-sectional view of a semiconductor device according to the second embodiment 第3の実施の形態に係わる半導体装置の断面図Sectional drawing of the semiconductor device concerning 3rd Embodiment 第3の実施の形態に係わる半導体装置の上面図および断面図A top view and a cross-sectional view of a semiconductor device according to the third embodiment ダマシン法およびディッシングとエロージョンの説明図Illustration of damascene method and dishing and erosion 従来技術の電極パッドパターンConventional electrode pad pattern 低誘電率層間膜を用いた問題点の説明図Illustration of problems using low dielectric constant interlayer film

符号の説明Explanation of symbols

10…電極パッド領域
11…電極パッドからの引き出し配線
12…導電体
13…絶縁部
14…基板
15…絶縁層
31…除去する導電体
32…引き出し方向に並行な電流経路
33…引き出し方向に垂直な電流経路
51…電極パッド領域の中心部分
80…基板
81…絶縁層
82…下層導電体
83…上層導電体
90…電極パッド領域
91…電極パッド導電体
92…絶縁部
90…基板
101…低誘電率膜
102…下層導電体
103…上層導電体
104…キャップ膜
109…パッド電極領域
510…基板
511…埋め込み絶縁層
512…n型不純物の拡散層
513…ゲート絶縁膜
514…ゲート
515…平坦化層
516…拡散防止膜
517…コンタクト孔
518…チタン(Ti)とチタンナイトライド(TiN)積層膜
519…タングステン(W)の層
520…第1の層間絶縁膜
521…キャップ膜
522…第1の下層導電体
523…第1の上層導電体
524…拡散防止膜
525…第2の層間絶縁膜
526…拡散防止膜
527…第3の層間絶縁膜
528…キャップ膜
529…第1の層間接続用孔
530…第1の層間接続用孔
531…第2の下層導電体
532…第2の上層導電体
534…拡散防止膜
535…第4の層間絶縁膜
536…拡散防止膜
537…第5の層間絶縁膜
538…キャップ膜
539…第2の下層導電体
540…第2の上層導電体
551…第1の配線
552…第2の配線
553…第3の配線
555…電極パッド
DESCRIPTION OF SYMBOLS 10 ... Electrode pad area | region 11 ... Lead-out wiring 12 from electrode pad ... Conductor 13 ... Insulating part 14 ... Board | substrate 15 ... Insulating layer 31 ... Conductor 32 to remove ... Current path 33 parallel to a drawing direction ... It is perpendicular | vertical to a drawing direction Current path 51... Central portion 80 of electrode pad region ... Substrate 81 ... Insulating layer 82 ... Lower layer conductor 83 ... Upper layer conductor 90 ... Electrode pad region 91 ... Electrode pad conductor 92 ... Insulating part 90 ... Substrate 101 ... Low dielectric constant Film 102 ... Lower layer conductor 103 ... Upper layer conductor 104 ... Cap film 109 ... Pad electrode region 510 ... Substrate 511 ... Buried insulating layer 512 ... N-type impurity diffusion layer 513 ... Gate insulating film 514 ... Gate 515 ... Planarizing layer 516 ... Diffusion prevention film 517 ... Contact hole 518 ... Titanium (Ti) and titanium nitride (TiN) laminated film 519 ... Tungsten (W) layer DESCRIPTION OF SYMBOLS 20 ... 1st interlayer insulation film 521 ... Cap film 522 ... 1st lower layer conductor 523 ... 1st upper layer conductor 524 ... Diffusion prevention film 525 ... 2nd interlayer insulation film 526 ... Diffusion prevention film 527 ... 3rd Interlayer insulating film 528 ... Cap film 529 ... First interlayer connection hole 530 ... First interlayer connection hole 531 ... Second lower layer conductor 532 ... Second upper layer conductor 534 ... Diffusion prevention film 535 ... First 4 interlayer insulating film 536... Diffusion preventing film 537... Fifth interlayer insulating film 538... Cap film 539... Second lower conductor 540 .. second upper conductor 551 .. first wiring 552. 553 ... third wiring 555 ... electrode pad

Claims (4)

配線の電極パッド領域内に於いて、基板上に絶縁膜が堆積され、該絶縁膜に形成された溝中に電極パッドの導電体が埋め込まれ、該電極パッドの導電体によって前記絶縁膜が長方形状に区切られて島状の複数の長方形状の絶縁部が形成され、且つ、該絶縁部の長辺方向と電極パッドの引き出し配線の方向とが一致しており、前記電極パッドの導電体は上面から見て格子状に形成されていることを特徴とする半導体装置。 In the electrode pad region of the wiring, an insulating film is deposited on the substrate, and the conductor of the electrode pad is embedded in a groove formed in the insulating film, and the insulating film is rectangular by the conductor of the electrode pad. A plurality of island-shaped rectangular insulating parts are formed, and the long side direction of the insulating part and the direction of the lead-out wiring of the electrode pad coincide with each other, and the conductor of the electrode pad is A semiconductor device which is formed in a lattice shape when viewed from above . 前記複数の長方形状の絶縁部の短辺と長辺の比が3以上であることを特徴とする請求項1記載の半導体装置。   The semiconductor device according to claim 1, wherein a ratio of short sides to long sides of the plurality of rectangular insulating portions is 3 or more. 前記電極パッド領域の中心部に、パッド領域の面積の半分以下の領域において、前記長方形状の絶縁部を配置しないことを特徴とする請求項1または請求項2記載の半導体装置。   3. The semiconductor device according to claim 1, wherein the rectangular insulating portion is not disposed in a central region of the electrode pad region in a region that is half or less of the area of the pad region. 前記電極パッドが、比誘電率4.2以下の第1の絶縁膜とその上層にある第1の絶縁膜よりも比誘電率の高い第2の絶縁膜との積層膜中の溝に形成されていることを特徴とする請求項1乃至3いずれかに記載の半導体装置
The electrode pad is formed in a groove in a laminated film of a first insulating film having a relative dielectric constant of 4.2 or less and a second insulating film having a higher relative dielectric constant than the first insulating film thereover. The semiconductor device according to claim 1, wherein the semiconductor device is provided .
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