JP4495267B2

JP4495267B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4495267B2
Application number: JP30682498A
Authority: JP
Inventors: 健一大塚
Original assignee: Mitsubishi Electric Corp; National Institute of Information and Communications Technology
Current assignee: Mitsubishi Electric Corp; National Institute of Information and Communications Technology
Priority date: 1998-10-28
Filing date: 1998-10-28
Publication date: 2010-06-30
Anticipated expiration: 2018-10-28
Also published as: JP2000133803A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より特定的には、ゲート部分の界面が原子・分子レベルで平坦化された、縦方向に接合とチャネルとを有する縦型の電界効果型トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】
電子デバイスの高速化・微細化の進展は著しい速度で進んでいる。ユニポーラトランジスタはチャネルが横方向（基板結晶に対して水平方向）となる素子構造が主であったが、ゲート長を短くするために、あるいは素子抵抗を低減するために、チャネルを縦方向とする素子の検討がなされている。図９に、たとえばＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ４３（９）１４９５−１４９８（１９９６）に開示された従来の半導体装置を示す。
【０００３】
図９に示すように、ＭＯＳ（Metal Oxide Semiconductor ）トランジスタ１０は、ドレインとなるｎ型層１と、チャネルとなるｐ型層２と、ソースとなるｎ型層３と、ゲート絶縁膜７と、ゲート電極８とを備える。
【０００４】
次に、図１０を用いて、図９に示すＭＯＳトランジスタ１０の製造方法を説明する。図１０（ａ）〜（ｅ）は、図９に示すＭＯＳトランジスタ１０の製造工程の第１工程〜第５工程を示す部分断面図である。
【０００５】
まず図１０（ａ）に示すように、周知の方法で、ｎ型層１上にｐ型層２およびｎ型層３を形成する。次に、図１０（ｂ）に示すように、ｎ型層１，３およびｐ型層２を選択的にエッチングして側面４を形成する。通常、素子表面（ｎ型層３の上面）と側面４とのなす角度は、図１０（ｂ）に示すように直角ではない。
【０００６】
次に、図１０（ｃ）に示すように、側面４を酸化して酸化物層６を形成する。この酸化物層６を、図１０（ｄ）に示すように除去する。それにより、側面４ａが露出する。このように酸化物層６を除去することにより、エッチングの際のダメージ領域が除去される。
【０００７】
次に、図１０（ｅ）に示すように、側面４ａ上に、周知の方法で、ゲート絶縁膜７を形成する。このゲート絶縁膜７上に、ゲート電極８を形成することにより、図９に示すＭＯＳトランジスタ１０を作製することができる。
【０００８】
図９に示すＭＯＳトランジスタ１０の動作については、ゲート電極８にしきい値電圧以上の電圧を印加することにより、ｎ型層１，３間で電流を流すことができる。すなわち、ゲート電極８に印加する電圧により、ｎ型層１，３間で流れる電流を制御することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、ゲート長に対応する、ｐ型層２の厚さが極めて薄い素子では、ゲート絶縁膜７も薄くされ、ゲート電極８、ゲート絶縁膜７、ｐ型層２間の界面が原子・分子レベルで極めて平坦でないと、わずかな凹凸や厚みの不均一により電界集中が生じることが懸念される。
【００１０】
ここで、上述のＭＯＳトランジスタ１０では、側面４はエッチングにより形成されるため、原子・分子レベルでは必ずしも平坦ではない。この側面４を酸化して形成した酸化物層６を除去した後の側面４ａも、側面４の形状を反映したものとなり、原子・分子レベルでは必ずしも平坦とはならない。そのため、ゲート長やゲート絶縁膜厚が小さくなるにつれ（たとえばゲート絶縁膜厚１０ｎｍ程度以下）、上記の電界集中により本来の絶縁膜耐圧より低い電圧で電気的破壊が生じるという問題があった。
【００１１】
本発明は、上記のような課題を解決するためになされたものである。この発明の目的は、エッチング後の側面を原子・分子レベルで平坦とすることにより、半導体装置の信頼性を高めることにある。
【００１２】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、下記の各工程を備える。第１導電型の第１半導体層と、第２導電型の第２半導体層と、第１導電型の第３半導体層とを順次積層した積層構造を形成する。この積層構造を選択的にエッチングして第１、第２および第３半導体層に側面を形成する。この側面に結晶面を現出させる結晶面現出処理を施す。結晶面が現出した側面を酸化して酸化物層を形成する。酸化物層を除去した後の積層構造の側面上に絶縁膜を介在してゲート電極を形成する。
【００１３】
上記のようにエッチング後の積層構造の側面に結晶面現出処理を施すことにより、該側面の少なくとも一部に結晶面を現出させることができる。それにより、側面の少なくとも一部を原子・分子レベルで平坦化することができる。ここで、「原子・分子レベルで平坦」とは、原子数個分（より好ましくは３個分）程度の凹凸しかない状態のことを称する。このように平坦化された側面を酸化して形成された酸化物層を除去した後の側面も原子・分子レベルで平坦となり得る。この側面上に絶縁膜およびゲート電極が形成されるので、ゲート電極直下の絶縁膜と半導体層との界面を原子・分子レベルで平坦化することができるとともにゲート電極直下の絶縁膜の厚みをも均一化することができる。その結果、絶縁膜を極めて薄くした場合においても電界集中の発生を効果的に抑制することができる。
【００１４】
上記結晶面現出処理は、エピタキシャル成長法を含む。結晶面現出処理としてエピタキシャル成長法を挙げることができ、該エピタキシャル成長法を用いることにより、エッチング後の側面に結晶面を現出させることができる。
【００１５】
結晶面現出処理は、エッチング後の側面に選択的に施されてもよい。
このように結晶面現出処理を選択的に施すことにより、側面全面に施す場合と比べ、処理時間を短縮することができる。
【００１６】
結晶面現出処理を側面に選択的に施す工程は、側面全面に結晶面の現出を抑制する第１処理を施す工程と、第１処理の施された側面を選択的に変質させて結晶面の現出を選択的に許容する第２処理を施す工程とを含む。
【００１７】
上記の第１と第２処理を順次側面に施すことにより、側面に選択的に結晶面を現出させることができる。
【００１８】
上記第１処理は、ＳｉＨ₂終端処理を含み、第２処理は、ＳｉＨ₂終端処理後の側面から選択的に水素を脱離させる工程を含む。ここで、「ＳｉＨ₂終端」とは、シリコン原子に水素が２個結合して、ダングリングボンドがない状態とすることを称する。
【００１９】
上記のようにエッチング後の側面にＳｉＨ₂終端処理を施し、その後に選択的に水素を脱離させることにより、水素を脱離した側面のみを選択的に成長させることができる。それにより、側面に選択的に結晶面を現出させることができる。
【００２０】
上記結晶面現出処理は、好ましくは、ゲート電極と対向する積層構造の側面に施される。
【００２１】
このようにゲート電極と対向する積層構造の側面に結晶面現出処理を施すことにより、ゲート絶縁膜と半導体層との界面を原子・分子レベルで平坦化することができるとともに、ゲート絶縁膜の厚みをも均一化することができる。
【００２２】
上述のいずれかの手法により製造された半導体装置は、ゲート電極直下のゲート絶縁膜と半導体層との界面を原子・分子レベルで平坦化することができるとともにゲート絶縁膜の厚みをも均一化することができるので、ゲート絶縁膜の厚みが極めて薄くされた場合においても信頼性が高いものとなる。
【００２５】
【発明の実施の形態】
以下、図１〜図８を用いて、この発明の実施の形態について説明する。
【００２６】
（実施の形態１）
図１は、この発明の実施の形態１における縦型ＭＯＳトランジスタ１０を示す断面図である。図１に示すように、ＭＯＳトランジスタ１０は、ソース／ドレインとなるｎ型層１，３と、チャネル領域が形成されるｐ型層２と、たとえば１０ｎｍ程度以下の厚みのシリコン酸化膜等より構成されるゲート絶縁膜７と、ゲート電極８とを備える。
【００２７】
ｎ型層１，３およびｐ型層２は、たとえば単結晶シリコン等からなる半導体基板の主表面と垂直な方向に積層形成される。半導体基板の主表面は、基板結晶の１つの結晶面と平行である。チャネル領域とゲート絶縁膜７との界面９は、他の結晶面と平行とされる。それにより、界面９を原子・分子レベルで平坦化（具体的には、従来、原子数１００個分程度の凹凸があったものを原子数３個分程度以下に平坦化）することができ、それに伴いチャネル領域上に位置するゲート絶縁膜７の厚みも均一化することができる。その結果、ゲート絶縁膜７がたとえば１０ｎｍ程度以下と薄くされた場合においても、ＭＯＳトランジスタ１０の信頼性を向上させることができる。
【００２８】
次に、図２を用いて、図１に示すＭＯＳトランジスタ１０の製造方法について説明する。
【００２９】
まずｎ型層１上にｐ型層２とｎ型層３を形成する。形成方法としては、たとえば半導体基板の主表面をエピタキシャル成長させつつ不純物をドーピングする手法や、半導体基板の主表面にイオン注入を行なうことにより形成する手法を挙げることができる。なお、両者を併用してもよい。
【００３０】
このようにしてｎ型層１，３とｐ型層２との積層構造を形成した後、該積層構造を選択的にエッチングする。それにより、図２（ａ）に示すように、側面４を形成する。エッチングは、湿式あるいは乾式のいずれもよいが、通常側面４とｎ型層３の上面とのなす角度は必ずしも直角とはならない。
【００３１】
次に、図２（ｂ）に示すように、少なくともｐ型層２の側面をエピタキシャル成長させる。具体的には、たとえば、ＳｉＨ₆ガスを用いて、６００℃，供給量１０^-2ｐａ程度の条件下でエピタキシャル成長させる。それにより、エピタキシャル成長層５を形成する。なお、エピタキシャル成長の条件を適当に選ぶことにより、エッチングにより形成された側面４へのエピタキシャル成長表面は、たとえばｎ型層３の上面（半導体基板の主表面と平行な水平面）が（１００）に対し、（１１０）、（０１０）、（１１１）等の結晶面となる。このように側面４に結晶面を現出させることにより、側面を原子・分子レベルで平坦化することができる。なお、エッチング後の側面４に結晶面を現出させることができる処理であれば、上記のエピタキシャル成長法以外の方法を採用することも可能である。
【００３２】
上記のようにエピタキシャル成長層５を形成した後、積層構造の側面を酸化する。それにより、所定の厚みの酸化物層６を積層構造の側面に形成する。この酸化物層６の水平方向の厚みは、側面４の角度および損傷深さ、平坦化しようとする領域の大きさにより決まり、エッチングが垂直に近く損傷が浅ければ０．０５μｍ程度でよく、場合によっては０．５μｍ程度以上となり得る。
【００３３】
次に、図２（ｄ）に示すように、酸化物層６を除去する。それにより、側面４を形成するためのエッチングの際のダメージ領域を除去することができる。また、上述のエピタキシャル成長により得られた平坦な側面形状を反映した側面４ａを形成することができる。よって、この側面４ａは、結晶面と平行であり、かつ原子・分子レベルで平坦化される。
【００３４】
次に、図２（ｅ）に示すように、熱酸化法あるいはＣＶＤ（Chemical Vapor Deposition ）法等を用いて、側面４ａ上にゲート絶縁膜７を形成する。その後、ゲート絶縁膜７上に導電層を堆積し、それを所定形状にパターニングする。それにより、ゲート電極８を形成する。なお、半導体基板にトレンチを形成してｎ型層１，３等を形成した場合には、トレンチに導電層を埋込むことによりゲート電極を形成できる。以上の工程を経て、図１に示すＭＯＳトランジスタ１０が形成される。
【００３５】
（実施の形態２）
次に、図３〜図６を用いて、この発明の実施の形態２とその変形例とについて説明する。上述の実施の形態１では、側面４全体に対しエピタキシャル成長を施しているが、必ずしも全体に施す必要はなく、ゲート電極８と対向する部分のみにエピタキシャル成長を施してもよい。それにより、平坦化する側面の領域を実施の形態１の場合よりも小さくすることができ、平坦化に要する時間を短縮することができる。そればかりでなく、酸化物層６の水平方向の厚みも薄くすることが可能となり、酸化時間や酸化膜除去の時間をも短縮することができる。
【００３６】
図３は、本実施の形態２におけるＭＯＳトランジスタ１０を示す断面図である。図３に示すように、ゲート電極８と対向する側面とその近傍のみが平坦化されている。それにより、上述のような効果が得られる。それ以外の構成に関しては図１と同様である。
【００３７】
次に、図４を用いて、本実施の形態２におけるＭＯＳトランジスタ１０の製造方法について説明する。
【００３８】
実施の形態１と同様の工程を経て図４（ａ）に示すように側面４を形成する。次に、図４（ｂ）に示すように、側面４に対して、シラン（ＳｉｍＨｎ：ｍ，ｎは整数）系ガスを供給して側面４をＳｉＨ₂終端させる。このＳｉＨ₂終端された表面は、さらなるシラン系ガスの吸着を停止する。この状態で、ウェハ温度（基板温度）を上昇させると４００℃付近で水素が表面から脱離し始めるが、その温度はｎ型層１，３の方が高い。したがって、徐々に温度を上げることにより、ｐ型層２の表面では水素が完全に脱離して変質し（ＳｉＨ₀状態）、ｎ型層１，３の表面には水素が残った状態（ＳｉＨ₂あるいはＳｉＨ₁状態）にすることができる。
【００３９】
図４（ｂ）に示す状態でエピタキシャル成長するとＳｉＨ₂終端されたｎ型層１，３では成長が生じず、ｐ型層２のみ選択的にエピタキシャル成長させることができる（図４（ｃ））。それにより、後の工程で形成されるゲート電極８と対向する部分のみに結晶面を現出させることができ、その部分を原子・分子レベルで平坦化することができる。
【００４０】
このように選択的に結晶面を現出させることによりエピタキシャル成長層５の厚みを小さくでき、処理時間を短縮できる。特に、１原子のステップ部を核として成長が生じるように条件を選べば、成長量を極めて小さくすることができ、処理時間を短縮できる。
【００４１】
それ以降は実施の形態１と同様の方法で、酸化物層６と側面４ａ、ゲート絶縁膜７およびゲート電極８を形成する。以上の工程を経て図３に示すＭＯＳトランジスタ１０が形成される。
【００４２】
なお、結晶面の現出を抑制可能な処理であればＳｉＨ₂終端処理以外の処理を採用できる。たとえば、ＦやＣｌ等のＨ以外の元素を用いた処理も考えられる。
【００４３】
次に、図５と図６とを用いて、本実施の形態２の変形例について説明する。図５は本変形例であるＭＯＳトランジスタ１０を示す断面図である。この図に示すＭＯＳトランジスタ１０は、積層構造の側面形状が図３に示すＭＯＳトランジスタ１０と若干異なるのみであり、図３に示す場合とほぼ同様の効果を期待できる。
【００４４】
次に、図６を用いて、図５に示すＭＯＳトランジスタ１０の製造方法について説明する。
【００４５】
図６（ａ）に示すように側面４を形成した後、上述の実施の形態２とは同様の方法で側面４をＳｉＨ₂終端させる。その後、ウェハの温度を上昇させて水素を脱離させ、ｎ型層１，３の表面をＳｉＨ₁の状態とし、ｐ型層２の表面をＳｉＨ₀の状態とする。
【００４６】
次に、実施の形態２と同様の方法でエピタキシャル成長させると、ｎ型層１，３表面がＳｉＨ₁の状態であるため、３次元的に成長し、側面４と平行に成長が進む。これに対し、水素が完全に脱離した状態のｐ型層２の表面では２次元的に成長が進む。よって、エピタキシャル成長の条件を適切に選択することにより、選択的に結晶面を現出させることができる。それ以降は上述の実施の形態２と同様の工程を経て図５に示すＭＯＳトランジスタ１０が形成される。
【００４７】
（実施の形態３）
次に、図７および図８を用いて、この発明の実施の形態３について説明する。本実施の形態３は、実施の形態２の思想をｐチャネルＭＯＳトランジスタ１０に適用したものである。よって、実施の形態２の場合と同様の効果を期待できる。
【００４８】
図７は、本実施の形態３におけるＭＯＳトランジスタ１０を示す断面図である。ＭＯＳトランジスタ１０は、ソース／ドレインとなるｐ型層１１，１３と、チャネル領域が形成されるｎ型層１２とを備える。それ以外の構成に関しては実施の形態２の場合と同様である。
【００４９】
次に、図８を用いて、本実施の形態３におけるＭＯＳトランジスタ１０の製造方法について説明する。実施の形態１と同様の方法でｐ型層１１，１３およびｎ型層１２を形成した後、エッチングにより側面４を形成する。この側面４をＳｉＨ₂終端させた後ウェハの温度を徐々に上げ、ｐ型層１１，１３表面の水素を脱離させてＳｉＨ₁状態とする。一方、ｎ型層１２の表面からは水素を脱離させず、ＳｉＨ₂終端が保たれた状態とする。
【００５０】
この状態でエピタキシャル成長させると、ＳｉＨ₂終端されたｎ型層１２部分には成長が生じず、ｐ型層１１，１３表面では３次元的に成長が生じる。それにより、図８（ｃ）に示すように、側面４と平行な表面を有するエピタキシャル成長層１４が形成される。
【００５１】
この状態でさらにウェハ温度を上昇させると、ｎ型層１２表面も水素が完全に脱離した状態となる。ここで、条件を適切に選んでエピタキシャル成長させることにより、図８（ｄ）に示すように、側面４に結晶面を現出させることができる。
【００５２】
それ以降は、実施の形態２と同様の方法で、酸化物層６、側面４ａ、ゲート絶縁膜７およびゲート電極８を形成する。以上の工程を経て図７に示すＭＯＳトランジスタ１０が形成される。
【００５３】
以上のように本発明の実施の形態について説明を行なったが、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５４】
【発明の効果】
以上説明したように、この発明によれば、ゲート電極と対向する半導体層の表面を原子・分子レベルで平坦化することができる。また、ゲート絶縁膜の厚みをゲート電極下において均一化することもできる。それにより、電界集中の発生を効果的に抑制することができ、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における縦方向チャネルＭＯＳトランジスタを示す断面図である。
【図２】（ａ）〜（ｅ）は、図１に示すＭＯＳトランジスタの製造工程の第１工程〜第５工程を示す部分断面図である。
【図３】この発明の実施の形態２における縦方向チャネルＭＯＳトランジスタを示す断面図である。
【図４】（ａ）〜（ｆ）は、図３に示すＭＯＳトランジスタの製造工程の第１工程〜第６工程を示す部分断面図である。
【図５】この発明の実施の形態２の変形例における縦方向チャネルＭＯＳトランジスタを示す断面図である。
【図６】（ａ）〜（ｆ）は、図５に示すＭＯＳトランジスタの製造工程の第１工程〜第６工程を示す部分断面図である。
【図７】この発明の実施の形態３における縦方向チャネルＭＯＳトランジスタを示す断面図である。
【図８】（ａ）〜（ｇ）は、図７に示すＭＯＳトランジスタの製造工程の第１工程〜第７工程を示す部分断面図である。
【図９】従来の縦方向チャネルＭＯＳトランジスタの一例を示す断面図である。
【図１０】（ａ）〜（ｅ）は、図９に示すＭＯＳトランジスタの製造工程の第１工程〜第５工程を示す部分断面図である。
【符号の説明】
１，３，１２ｎ型層、２，１１，１３ｐ型層、４，４ａ側面、５，１４エピタキシャル成長層、６酸化物層、７ゲート絶縁膜、８ゲート電極、９界面、１０ＭＯＳトランジスタ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device, more specifically, the interface between the gate portion is flattened at the atomic and molecular level, producing a vertical field effect transistor having a longitudinally joining the channel It is about the method.
[0002]
[Prior art]
Advances in speeding up and miniaturization of electronic devices are progressing at a remarkable speed. The unipolar transistor mainly has an element structure in which the channel is in the horizontal direction (horizontal with respect to the substrate crystal), but the channel is in the vertical direction in order to shorten the gate length or reduce the element resistance. Devices have been studied. FIG. 9 shows a conventional semiconductor device disclosed in, for example, IEEE Transactions on Electron Devices 43 (9) 1495-1498 (1996).
[0003]
As shown in FIG. 9, a MOS (Metal Oxide Semiconductor) transistor 10 includes an n-type layer 1 serving as a drain, a p-type layer 2 serving as a channel, an n-type layer 3 serving as a source, a gate insulating film 7, And a gate electrode 8.
[0004]
Next, a manufacturing method of the MOS transistor 10 shown in FIG. 9 will be described with reference to FIG. FIGS. 10A to 10E are partial cross-sectional views showing the first to fifth steps of the manufacturing process of the MOS transistor 10 shown in FIG.
[0005]
First, as shown in FIG. 10A, a p-type layer 2 and an n-type layer 3 are formed on the n-type layer 1 by a known method. Next, as shown in FIG. 10B, the n-type layers 1 and 3 and the p-type layer 2 are selectively etched to form the side surface 4. Usually, the angle formed between the element surface (the upper surface of the n-type layer 3) and the side surface 4 is not a right angle as shown in FIG.
[0006]
Next, as shown in FIG. 10C, the side surface 4 is oxidized to form an oxide layer 6. The oxide layer 6 is removed as shown in FIG. Thereby, the side surface 4a is exposed. By removing the oxide layer 6 in this way, a damaged area at the time of etching is removed.
[0007]
Next, as shown in FIG. 10E, a gate insulating film 7 is formed on the side surface 4a by a known method. By forming the gate electrode 8 on the gate insulating film 7, the MOS transistor 10 shown in FIG. 9 can be manufactured.
[0008]
With respect to the operation of the MOS transistor 10 shown in FIG. 9, by applying a voltage higher than the threshold voltage to the gate electrode 8, a current can flow between the n-type layers 1 and 3. That is, the current flowing between the n-type layers 1 and 3 can be controlled by the voltage applied to the gate electrode 8.
[0009]
[Problems to be solved by the invention]
However, in the element corresponding to the gate length, the thickness of the p-type layer 2 is very thin, the gate insulating film 7 is also thinned, and the interface between the gate electrode 8, the gate insulating film 7 and the p-type layer 2 is at the atomic / molecular level. If it is not very flat, there is a concern that electric field concentration may occur due to slight unevenness and uneven thickness.
[0010]
Here, in the MOS transistor 10 described above, the side surface 4 is formed by etching, and thus is not necessarily flat at the atomic / molecular level. The side surface 4a after removing the oxide layer 6 formed by oxidizing the side surface 4 also reflects the shape of the side surface 4, and is not necessarily flat at the atomic / molecular level. Therefore, as the gate length and the gate insulating film thickness are reduced (for example, the gate insulating film thickness is about 10 nm or less), there is a problem that electrical breakdown occurs at a voltage lower than the original dielectric breakdown voltage due to the electric field concentration.
[0011]
The present invention has been made to solve the above-described problems. An object of the present invention is to improve the reliability of a semiconductor device by flattening a side surface after etching at an atomic / molecular level.
[0012]
[Means for Solving the Problems]
A method for manufacturing a semiconductor device according to the present invention includes the following steps. A stacked structure is formed in which a first conductive type first semiconductor layer, a second conductive type second semiconductor layer, and a first conductive type third semiconductor layer are sequentially stacked. The stacked structure is selectively etched to form side surfaces in the first, second, and third semiconductor layers. A crystal face appearing process is performed to make a crystal face appear on this side face. The oxide layer is formed by oxidizing the side surface where the crystal face appears. A gate electrode is formed on the side surface of the stacked structure after removing the oxide layer with an insulating film interposed.
[0013]
As described above, by performing the crystal surface appearing treatment on the side surface of the laminated structure after the etching, the crystal surface can appear on at least a part of the side surface. Thereby, at least a part of the side surface can be flattened at the atomic / molecular level. Here, “flat at the atomic / molecular level” refers to a state in which there are only unevenness of about several atoms (more preferably three). The side surface after the oxide layer formed by oxidizing the side surface thus flattened can be flattened at the atomic / molecular level. Since the insulating film and the gate electrode are formed on this side surface, the interface between the insulating film immediately below the gate electrode and the semiconductor layer can be planarized at the atomic and molecular level, and the thickness of the insulating film immediately below the gate electrode can be increased. It can be made uniform. As a result, the occurrence of electric field concentration can be effectively suppressed even when the insulating film is extremely thin.
[0014]
The crystal surface revealing process includes an epitaxial growth method. As a crystal plane revealing process can include an epitaxial growth method, by using the epitaxial growth method, it is possible to revealing the crystal face on the side surface after etching.
[0015]
The crystal surface appearance treatment may be selectively performed on the side surface after etching.
By selectively performing the crystal surface appearance processing in this way, the processing time can be shortened as compared to the case of performing the entire surface.
[0016]
The step of selectively performing the crystal surface appearance treatment on the side surface includes the step of performing the first treatment for suppressing the appearance of the crystal surface on the entire side surface, and selectively altering the side surface on which the first treatment has been performed. Performing a second process for selectively allowing the appearance of the surface.
[0017]
By sequentially performing the first and second treatments on the side surfaces, crystal planes can be selectively exposed on the side surfaces.
[0018]
The first process includes a SiH ₂ termination process, and the second process includes a step of selectively desorbing hydrogen from the side surface after the SiH ₂ termination process. Here, “SiH ₂ termination” means that two hydrogen atoms are bonded to a silicon atom and no dangling bond is formed.
[0019]
As described above, by performing SiH ₂ termination treatment on the side surface after etching and then selectively desorbing hydrogen, only the side surface from which hydrogen has been desorbed can be selectively grown. Thereby, a crystal plane can be selectively exposed on the side surface.
[0020]
The crystal surface appearance treatment is preferably performed on the side surface of the stacked structure facing the gate electrode.
[0021]
In this way, by performing the crystal surface appearing treatment on the side surface of the laminated structure facing the gate electrode, the interface between the gate insulating film and the semiconductor layer can be planarized at the atomic / molecular level, and the gate insulating film The thickness can also be made uniform.
[0022]
The semiconductor device manufactured by any one of the above-described methods can flatten the interface between the gate insulating film and the semiconductor layer directly under the gate electrode at the atomic / molecular level and uniformize the thickness of the gate insulating film. Therefore, even when the thickness of the gate insulating film is extremely thin, the reliability is high.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to FIGS.
[0026]
(Embodiment 1)
FIG. 1 is a sectional view showing a vertical MOS transistor 10 according to the first embodiment of the present invention. As shown in FIG. 1, the MOS transistor 10 is composed of n-type layers 1 and 3 serving as source / drain, a p-type layer 2 in which a channel region is formed, and a silicon oxide film having a thickness of about 10 nm or less, for example. The gate insulating film 7 and the gate electrode 8 are provided.
[0027]
N-type layers 1 and 3 and p-type layer 2 are stacked in a direction perpendicular to the main surface of a semiconductor substrate made of, for example, single crystal silicon. The main surface of the semiconductor substrate is parallel to one crystal plane of the substrate crystal. The interface 9 between the channel region and the gate insulating film 7 is parallel to other crystal planes. As a result, the interface 9 can be flattened at the atomic / molecular level (specifically, a conventional surface having irregularities of about 100 atoms can be flattened to about 3 atoms or less), Accordingly, the thickness of the gate insulating film 7 located on the channel region can be made uniform. As a result, the reliability of the MOS transistor 10 can be improved even when the gate insulating film 7 is thinned to about 10 nm or less, for example.
[0028]
Next, a manufacturing method of the MOS transistor 10 shown in FIG. 1 will be described with reference to FIG.
[0029]
First, a p-type layer 2 and an n-type layer 3 are formed on the n-type layer 1. Examples of the forming method include a method of doping impurities while epitaxially growing the main surface of the semiconductor substrate, and a method of forming by ion implantation into the main surface of the semiconductor substrate. In addition, you may use both together.
[0030]
Thus, after forming the laminated structure of the n-type layers 1 and 3 and the p-type layer 2, the laminated structure is selectively etched. Thereby, the side surface 4 is formed as shown in FIG. Etching may be either wet or dry, but the angle formed between the side surface 4 and the upper surface of the n-type layer 3 is not necessarily a right angle.
[0031]
Next, as shown in FIG. 2B, at least the side surface of the p-type layer 2 is epitaxially grown. Specifically, for example, epitaxial growth is performed using SiH ₆ gas under conditions of 600 ° C. and supply amount of about 10 ⁻² pa. Thereby, the epitaxial growth layer 5 is formed. By appropriately selecting the conditions for epitaxial growth, the epitaxially grown surface on the side surface 4 formed by etching has an upper surface of the n-type layer 3 (horizontal plane parallel to the main surface of the semiconductor substrate), for example, (100) It becomes a crystal plane such as (110), (010), (111). Thus, by making the crystal face appear on the side face 4, the side face can be flattened at the atomic / molecular level. Note that a method other than the above-described epitaxial growth method can be adopted as long as the crystal surface can appear on the side surface 4 after etching.
[0032]
After the epitaxial growth layer 5 is formed as described above, the side surface of the stacked structure is oxidized. Thereby, the oxide layer 6 having a predetermined thickness is formed on the side surface of the laminated structure. The thickness of the oxide layer 6 in the horizontal direction is determined by the angle and damage depth of the side surface 4 and the size of the region to be planarized, and may be about 0.05 μm if the etching is vertical and the damage is shallow. In some cases, it may be about 0.5 μm or more.
[0033]
Next, as shown in FIG. 2D, the oxide layer 6 is removed. Thereby, the damaged region at the time of etching for forming the side surface 4 can be removed. Moreover, the side surface 4a reflecting the flat side surface shape obtained by the epitaxial growth described above can be formed. Therefore, the side surface 4a is parallel to the crystal plane and flattened at the atomic / molecular level.
[0034]
Next, as shown in FIG. 2E, a gate insulating film 7 is formed on the side surface 4a by using a thermal oxidation method or a CVD (Chemical Vapor Deposition) method. Thereafter, a conductive layer is deposited on the gate insulating film 7 and patterned into a predetermined shape. Thereby, the gate electrode 8 is formed. When the trench is formed in the semiconductor substrate to form the n-type layers 1, 3, etc., the gate electrode can be formed by embedding a conductive layer in the trench. Through the above steps, the MOS transistor 10 shown in FIG. 1 is formed.
[0035]
(Embodiment 2)
Next, Embodiment 2 of the present invention and its modification will be described with reference to FIGS. In the first embodiment described above, the epitaxial growth is performed on the entire side surface 4, but it is not always necessary to perform the epitaxial growth on the entire side surface, and the epitaxial growth may be performed only on a portion facing the gate electrode 8. Thereby, the region of the side surface to be planarized can be made smaller than in the case of Embodiment 1, and the time required for planarization can be shortened. In addition, the thickness of the oxide layer 6 in the horizontal direction can be reduced, and the oxidation time and oxide film removal time can be shortened.
[0036]
FIG. 3 is a cross-sectional view showing the MOS transistor 10 according to the second embodiment. As shown in FIG. 3, only the side surface facing the gate electrode 8 and the vicinity thereof are flattened. Thereby, the effects as described above can be obtained. Other configurations are the same as those in FIG.
[0037]
Next, a manufacturing method of the MOS transistor 10 according to the second embodiment will be described with reference to FIG.
[0038]
The side surface 4 is formed as shown in FIG. 4A through the same steps as in the first embodiment. Next, as shown in FIG. 4B, silane (SimHn: m, n is an integer) -based gas is supplied to the side surface 4 to terminate the side surface 4 with SiH ₂ . This SiH ₂ terminated surface stops further silane-based gas adsorption. In this state, when the wafer temperature (substrate temperature) is raised, hydrogen begins to desorb from the surface around 400 ° C., but the temperature is higher in the n-type layers 1 and 3. Therefore, by gradually raising the temperature, hydrogen is completely desorbed and denatured on the surface of the p-type layer 2 (SiH ₀ state), and hydrogen remains on the surfaces of the n-type layers 1 and 3 (SiH _2). Alternatively, the SiH ₁ state can be obtained.
[0039]
When epitaxial growth is performed in the state shown in FIG. 4B, no growth occurs in the n-type layers 1 and 3 terminated with SiH _2, and only the p-type layer 2 can be selectively epitaxially grown (FIG. 4C). As a result, the crystal plane can appear only in the portion facing the gate electrode 8 formed in a later step, and the portion can be flattened at the atomic / molecular level.
[0040]
Thus, by selectively exposing the crystal plane, the thickness of the epitaxial growth layer 5 can be reduced, and the processing time can be shortened. In particular, if the conditions are selected so that the growth occurs with one atomic step as a nucleus, the growth amount can be made extremely small, and the processing time can be shortened.
[0041]
Thereafter, the oxide layer 6, the side surface 4a, the gate insulating film 7 and the gate electrode 8 are formed by the same method as in the first embodiment. Through the above steps, the MOS transistor 10 shown in FIG. 3 is formed.
[0042]
It should be noted that a process other than the SiH ₂ termination process can be adopted as long as it can suppress the appearance of the crystal plane. For example, a process using an element other than H, such as F or Cl, can be considered.
[0043]
Next, a modification of the second embodiment will be described with reference to FIGS. FIG. 5 is a cross-sectional view showing a MOS transistor 10 according to this modification. The MOS transistor 10 shown in this figure is only slightly different from the MOS transistor 10 shown in FIG. 3 in the side surface shape of the laminated structure, and can be expected to have substantially the same effect as that shown in FIG.
[0044]
Next, a manufacturing method of the MOS transistor 10 shown in FIG. 5 will be described with reference to FIG.
[0045]
After the side surface 4 is formed as shown in FIG. 6A, the side surface 4 is terminated with SiH _{2 in} the same manner as in the second embodiment. Thereafter, the temperature of the wafer is raised to desorb hydrogen, so that the surfaces of the n-type layers 1 and 3 are in a SiH ₁ state and the surface of the p-type layer 2 is in a SiH ₀ state.
[0046]
Next, when epitaxial growth is performed in the same manner as in the second embodiment, the surfaces of the n-type layers 1 and 3 are in a SiH ₁ state, so that they grow three-dimensionally and grow parallel to the side surface 4. On the other hand, the growth proceeds two-dimensionally on the surface of the p-type layer 2 in a state where hydrogen is completely desorbed. Therefore, the crystal plane can be selectively exposed by appropriately selecting the epitaxial growth conditions. Thereafter, the MOS transistor 10 shown in FIG. 5 is formed through the same steps as those in the second embodiment.
[0047]
(Embodiment 3)
Next, Embodiment 3 of the present invention will be described with reference to FIGS. In the third embodiment, the idea of the second embodiment is applied to a p-channel MOS transistor 10. Therefore, the same effect as in the second embodiment can be expected.
[0048]
FIG. 7 is a cross-sectional view showing the MOS transistor 10 according to the third embodiment. The MOS transistor 10 includes p-type layers 11 and 13 serving as source / drain and an n-type layer 12 in which a channel region is formed. Other configurations are the same as those in the second embodiment.
[0049]
Next, a method for manufacturing the MOS transistor 10 according to the third embodiment will be described with reference to FIG. After the p-type layers 11 and 13 and the n-type layer 12 are formed by the same method as in the first embodiment, the side surface 4 is formed by etching. After this side surface 4 is terminated with SiH _2, the temperature of the wafer is gradually increased to desorb hydrogen on the surfaces of the p-type layers 11 and 13 to form a SiH ₁ state. On the other hand, hydrogen is not desorbed from the surface of the n-type layer 12 and the SiH ₂ termination is maintained.
[0050]
When epitaxial growth is performed in this state, no growth occurs in the n-type layer 12 portion terminated with SiH ₂ , and three-dimensional growth occurs on the surfaces of the p-type layers 11 and 13. Thereby, as shown in FIG. 8C, an epitaxial growth layer 14 having a surface parallel to the side surface 4 is formed.
[0051]
When the wafer temperature is further increased in this state, the surface of the n-type layer 12 is also completely desorbed of hydrogen. Here, by appropriately selecting conditions and performing epitaxial growth, a crystal plane can appear on the side surface 4 as shown in FIG.
[0052]
Thereafter, the oxide layer 6, the side surface 4a, the gate insulating film 7 and the gate electrode 8 are formed by the same method as in the second embodiment. Through the above steps, the MOS transistor 10 shown in FIG. 7 is formed.
[0053]
Although the embodiment of the present invention has been described above, the embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
[0054]
【The invention's effect】
As described above, according to the present invention, the surface of the semiconductor layer facing the gate electrode can be planarized at the atomic / molecular level. In addition, the thickness of the gate insulating film can be made uniform under the gate electrode. Thereby, the occurrence of electric field concentration can be effectively suppressed, and the reliability of the semiconductor device can be improved.
[Brief description of the drawings]
FIG. 1 is a cross sectional view showing a vertical channel MOS transistor according to a first embodiment of the present invention.
FIGS. 2A to 2E are partial cross-sectional views showing first to fifth steps of a manufacturing process of the MOS transistor shown in FIG.
FIG. 3 is a sectional view showing a vertical channel MOS transistor according to a second embodiment of the present invention.
FIGS. 4A to 4F are partial cross-sectional views showing first to sixth steps of manufacturing the MOS transistor shown in FIG. 3;
FIG. 5 is a cross sectional view showing a vertical channel MOS transistor according to a modification of the second embodiment of the present invention.
FIGS. 6A to 6F are partial cross-sectional views showing first to sixth steps of manufacturing the MOS transistor shown in FIG. 5;
FIG. 7 is a cross sectional view showing a vertical channel MOS transistor according to a third embodiment of the present invention.
FIGS. 8A to 8G are partial cross-sectional views showing first to seventh steps of manufacturing the MOS transistor shown in FIG. 7;
FIG. 9 is a cross-sectional view showing an example of a conventional vertical channel MOS transistor.
FIGS. 10A to 10E are partial cross-sectional views showing first to fifth steps of manufacturing the MOS transistor shown in FIG. 9;
[Explanation of symbols]
1,3,12 n-type layer, 2,11,13 p-type layer, 4,4a side surface, 5,14 epitaxial growth layer, 6 oxide layer, 7 gate insulating film, 8 gate electrode, 9 interface, 10 MOS transistor.

Claims

A stacked structure in which a first conductive type first semiconductor layer, a second conductive type second semiconductor layer, and a first conductive type third semiconductor layer are sequentially stacked on a main surface of a crystal substrate made of a semiconductor material. Forming a step;
Selectively etching the stacked structure to form side surfaces in the first, second and third semiconductor layers;
Thereby revealing the crystal surface by forming an epitaxial growth layer on the side surface, and a step of performing crystal plane revealing process,
Oxidizing the side surface on which the crystal face appears to form an oxide layer;
The laminate having a flat side shape obtained by oxide layer and the crystal plane revealing process after being removed is reflected, and the crystal plane parallel to the crystal plane revealing by the crystal plane revealing process Forming a gate electrode through an insulating film on the side surface of the structure;
A method for manufacturing a semiconductor device, comprising:

The method of manufacturing a semiconductor device according to claim 1, wherein the crystal surface revealing process is selectively performed on a side surface of the stacked structure facing the gate electrode .

The step of selectively performing the crystal surface appearance treatment on the side surface,
Performing a first treatment for suppressing the appearance of crystal planes on the entire side surface by SiH ₂ termination treatment, and selectively desorbing hydrogen from the side surface after the SiH ₂ termination treatment, thereby selectively denature the side subjected to the and a step of performing a second process for selectively permitting revealing of the crystal plane, a method of manufacturing a semiconductor device according to claim 2, wherein.