JP4494423B2

JP4494423B2 - 半導体装置

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Publication number: JP4494423B2
Application number: JP2007012156A
Authority: JP
Inventors: 一松田
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2007-01-23
Filing date: 2007-01-23
Publication date: 2010-06-30
Anticipated expiration: 2027-01-23
Also published as: JP2008181911A; US20080174357A1

Description

本発明は半導体装置に関し、特に、高周波信号をスイッチングする複数のＦＥＴを有する半導体装置に関する。

近年、高周波信号を扱う携帯電話端末向けなどに、電界効果型トランジスタ（ＦＥＴ）で構成するＲＦスイッチが用いられている。特許文献１には、２つの入出力端子の間に直列に複数のＦＥＴが接続されたスイッチが開示されている。特許文献１の図６には、オフ状態のスイッチに大電力の信号が印加された場合にＦＥＴがオンしてしまうことを防止するため、入出力端子の間に直列に接続された複数のＦＥＴのうち入出力端子に直接接続されるＦＥＴのゲート幅を広くしＦＥＴの浮遊容量を大きくする構成が開示されている。
特開２００５−３４８２０６号公報

スイッチを構成する複数のＦＥＴのうち、初段のＦＥＴに印加される振幅が最も大きい。そこで、初段のＦＥＴのゲート幅を大きくすることにより、オン時の線形性を向上させることができる。しかしながら、初段のＦＥＴのゲート幅を大きくするとオフ時の遮断特性を確保することが難しくなる。

本発明は、上記課題に鑑み、オン時の線形性を確保し、かつオフ時の遮断特性の劣化を抑制することを目的とする。

本発明は、端子と、前記端子の間に接続された第１ＦＥＴと、前記第１ＦＥＴの後段に接続された第２ＦＥＴと、前記第２ＦＥＴに接続された別の端子とを備えるスイッチを具備し、前記第１ＦＥＴのゲート幅は、前記第２ＦＥＴのゲート幅より広く、かつ、前記第１ＦＥＴのソース電極およびドレイン電極の前記ゲート幅と直角方向の長さの合計は、前記第２ＦＥＴのソース電極およびドレイン電極の前記ゲート幅と直角方向の長さの合計より短いことを特徴とする半導体装置である。本発明によれば、第１ＦＥＴのゲート幅が第２ＦＥＴに比べ大きいため、線形性が高く、スイッチの信号劣化が抑制される。つまり、オン時の線形性を確保することができる。また、第１ＦＥＴのソース電極およびドレイン電極のゲート幅と直角方向の長さの合計が第２ＦＥＴに比べ小さいため、ソース電極およびドレイン電極の総面積が小さくなり、ソース電極−ドレイン電極間のオフ容量の増大を抑制することができる。よって、オフ時の遮断特性の劣化を抑制することができる。

上記構成において前記第１ＦＥＴのソース電極およびドレイン電極の両方の前記ゲート幅と直角方向の長さは、それぞれ、前記第２ＦＥＴのソース電極およびドレイン電極の前記ゲート幅と直角方向の長さより短い構成とすることができる。この構成によれば、オン時の線形性を確保し、かつオフ時の遮断特性の劣化を一層抑制することができる。

上記構成において、前記第２ＦＥＴと前記別の端子の間に、前記第２ＦＥＴのゲート幅より広いゲート幅を有し、かつ、ソース電極およびドレイン電極の前記ゲート幅と直角方向の長さの合計が、前記第２ＦＥＴのソース電極およびドレイン電極の前記ゲート幅の直角方向の長さの合計より短いＦＥＴを設ける構成とすることができる。この構成によれば、複数の端子のいずれの端子から高周波信号が入力する場合もオン時の線形性を確保し、かつオフ時の遮断特性の劣化を抑制することができる。

上記構成において、前記第１ＦＥＴおよび第２ＦＥＴは、それぞれ１つのゲート電極、ソース電極およびドレイン電極からなる複数の単ＦＥＴが並列に接続されており、前記第１ＦＥＴにおける前記複数の単ＦＥＴのうち少なくと１つの単ＦＥＴにおいて、前記ソース電極および前記ドレイン電極の前記ゲート幅と直角方向の長さの合計は、前記第２ＦＥＴにおける前記ソース電極および前記ドレイン電極の前記ゲート幅と直角方向の長さの合計よりも短い構成とすることができる。この構成によれば、マルチフィンガ構造のＦＥＴを有するスイッチにおいてもオン時の線形性を確保し、かつオフ時の遮断特性の劣化を抑制することができる。

上記構成において、前記スイッチは複数設けられており、複数の前記スイッチを構成する前記複数のＦＥＴのうち、前記スイッチが共通に接続された共通端子に接続するＦＥＴは前記第１ＦＥＴである構成とすることができる。この構成によれば、共通端子より信号が入力される場合に、各スイッチの遮断特性を確保することができる。

本発明によれば、第１ＦＥＴのゲート幅が第２ＦＥＴに比べ大きいため、線形性が高く、オン時の線形性を確保することができる。また、第１ＦＥＴのソース電極およびドレイン電極のゲート幅と直角方向の長さの合計が第２ＦＥＴに比べ小さいため、オフ容量の増大を抑制することができる。よって、オフ時の遮断特性の劣化を抑制することができる。

まず、本発明の原理について説明する。図１はＦＥＴを用いたＳＰＤＴ（ＳｉｎｇｌｅＰｏｌｅＤｏｕｂｌｅＴｈｒｏｗ）スイッチ回路の回路図である。

図１を参照に、アンテナ端子ＡＮＴに２つのスイッチ１０および２０が接続されている。アンテナ端子ＡＮＴと２つのスイッチ１０および２０とが接続されるノードＮ１は抵抗Ｒ０を介し接地されている。スイッチ１０はＦＥＴ１１から１５および抵抗Ｒ１１からＲ１５を有している。各ＦＥＴ１１から１５はソースとドレインが接続し、ノードＮ１と端子Ｔ１との間にＦＥＴ１１から１５が直列に接続されている。各ＦＥＴ１１から１５のゲートはそれぞれ抵抗Ｒ１１からＲ１５を介し制御端子Ｔｃ１に接続されている。スイッチ２０もＦＥＴ２１から２５および抵抗Ｒ２１からＲ２５を有しており、スイッチ１０と同様にノードＮ１、端子Ｔ２および制御端子Ｔｃ２との間に接続されている。

図１のスイッチ回路は制御端子Ｔｃ１およびＴｃ２に印加される制御電圧に応じ、スイッチ１０を構成するＦＥＴ１１から１５およびスイッチ２０を構成するＦＥＴ２１から２５はオンオフする。つまり、高周波信号をスイッチする。例えば、Ｔｃ２に正電圧が印加されると、ＦＥＴ２１から２５のゲートに順方向の電流が流れるため、ノードＮ１はＲ０とＦＥＴ２１から２５のゲート順方向電流とで規定される正の電位となる。このとき、ＦＥＴ２１からＦＥＴ２５のゲートはノードＮ１に対し正の電位となり、ＦＥＴ２１から２５はオンする。一方、Ｔｃ１にはＦＥＴ１１から１５がオフするような電圧が印加される。つまりノードＮ１に対し負の電圧が印加される。これにより、スイッチ１０および２０は高周波信号を遮断するオフ状態または高周波信号を通過させるオン状態となる。

図２は、図１のスイッチ回路のスイッチ１０をオフ状態とし、スイッチ２０をオン状態とした場合の等価回路である。図２を参照に、スイッチ１０の各ＦＥＴ１１から１５は容量Ｃ１からＣ５として等価的に表される。スイッチ２０の各ＦＥＴ２１から２５は抵抗Ｒ１からＲ５として等価的に表される。このときの容量Ｃ１からＣ５の容量値がオフ容量Ｃｏｆｆであり、抵抗Ｒ１からＲ５の抵抗値がオン抵抗Ｒｏｎである。

図３（ａ）は図１および図２のオン状態のスイッチ２０内の中段のＦＥＴ２２から２４のドレインＩ−Ｖ特性を示す。太線で示した領域はドレイン電流Ｉｄｓがドレイン電圧Ｖｄｓに対し１／Ｒｏｎの傾きで直線的に振舞う線形領域である。高周波信号の振幅は線形領域内である。一方、図３（ｂ）は高周波信号が最初に入力するＦＥＴ２１のドレインＩ−Ｖ特性を示す図である。ＦＥＴ２１から２５に高周波信号が入力されると、ＦＥＴ２１から２５それぞれを通過する度に、ＦＥＴのオン抵抗の分だけ信号の振幅が小さくなる。すなわち、信号が印加する入力端子に近いＦＥＴほど大きな振幅の信号が印加される。このため、初段のＦＥＴ２１には、図３（ａ）に比べ、高電力の高周波信号が加わる。これにより、ＦＥＴ２１では、高周波信号の振幅が線形領域を越えてしまう。よって、線形性が悪化し、歪が大きくなる。

そこで、大きな振幅の信号が印加されるＦＥＴ２１のゲート幅を他のＦＥＴ２２から２５のゲート幅より大きくする。この構成により、ＦＥＴ２１による線形性の劣化を抑制することができる。しかしながら、この構成では、スイッチ２０のオフ時の遮断特性が劣化することがわかった。すなわち、ＦＥＴ２１のゲート幅を大きくすると、ＦＥＴ２１のソース電極およびドレイン電極の総面積が大きくなる。これにより、ＦＥＴ２１のソース−ドレイン容量（Ｃｄｓ）が大きくなってしまう。ＦＥＴ２１のＣｄｓが大きいと、ソース−ドレイン間のインピーダンスが小さくなり、ＦＥＴ２１による高周波信号の遮断特性が劣化してしまう。

図４（ａ）はＦＥＴのオン抵抗Ｒｏｎの等価回路を示す図である。半導体層３０上にソース電極３２、ドレイン電極３４およびゲート電極３６が設けられている。ソース電極３２およびドレイン電極３４の電極長はＬである。ソース電極３２またはドレイン電極３４と半導体層３０との接触抵抗をＲｃ、ソース電極３２とドレイン電極３４との間の半導体層３０の抵抗をＲｄｓとする。このとき、オン抵抗Ｒｏｎは数式１で表される。

図４（ｂ）はＦＥＴのオフ容量Ｃｏｆｆの等価回路である。ソース電極３２とドレイン電極３４との間の容量をＣｄｓ、ソース電極３２とゲート電極３６との間の容量をＣｇｓ、ドレイン電極３４とゲート電極３６との間の容量をＣｇｄとする、このとき、オフ容量Ｃｏｆｆは、数式２で表される。

図５は、ソース電極３２およびドレイン電極３４の電極長Ｌ（ゲート幅に直角方向の長さ）に対するオン抵抗Ｒｏｎおよびオフ容量Ｃｏｆｆを測定した結果である。ＣｏｆｆはＣｇｓ、ＣｇｄおよびＣｄｓを測定し数式２より求めている。測定したＦＥＴは、ＡｌＧａＡｓ（砒化アルミニウムガリウム）を電子供給層、ＩｎＧａＡｓ（砒化インジウムガリウム）をチャネル層としたＨＥＭＴ（ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ）である。

図５を参照に、オン抵抗Ｒｏｎは電極長Ｌが短くなると大きくなる。一方、オフ容量Ｃｏｆｆは電極長が長くなると大きくなる。このように、電極長を短くするとオフ容量Ｃｏｆｆを削減することができる。このようなオン抵抗およびオフ抵抗の電極長Ｌ依存性に着目し、オフ状態における遮断特性の劣化の抑制することが可能な本発明の実施例について以下に説明する。

実施例１に係る半導体装置は、図１のスイッチ１０においては、ＦＥＴ１１および１５（第１ＦＥＴ）とその他のＦＥＴ１２から１４（第２ＦＥＴ）の電極長Ｌおよびゲート幅Ｗを変えている。

図６（ａ）は、ＦＥＴ１１および１５の平面図である。ソース電極３３、ゲート電極３６、ドレイン電極３５が複数配置されるマルチフィンガ構造を有している。ゲート電極３６は全てゲートバスバー３８に接続されている。ソース電極３３およびドレイン電極３５の電極長をＬ１、１フィンガ当たりのゲート幅をＷ１とする。

図６（ｂ）は、ＦＥＴ１２から１４の平面図である。ソース電極３２およびドレイン電極３４は図６（ａ）のソース電極３３およびドレイン電極３５に比べ電極長Ｌ２が長い。一方、１フィンガ当たりのゲート幅Ｗ２は図６（ａ）のＷ１より狭い。

ＦＥＴ１１および１５の電極長Ｌ１を３．２μｍ、トータルゲート幅（ゲート幅Ｗ１×ゲートフィンガー数）を３２５０μｍとする。このときのオン抵抗およびオフ容量を図５を基に計算すると以下となる。
Ｒｏｎ＝２．１２（Ωｍｍ）／３．２５（ｍｍ）＝０．６５Ω
Ｃｏｆｆ＝０．２５２（ｐＦ／ｍｍ）×３．２５（ｍｍ）＝０．８２ｐＦ
一方、ＦＥＴ１２から１４の電極長Ｌ２を５．０μｍ、トータルゲート幅（ゲート幅Ｗ２×ゲートフィンガー数）を３０００μｍとする。このときのオン抵抗およびオフ容量を図５を基に計算すると以下となる。
Ｒｏｎ＝２．０９（Ωｍｍ）／３．０（ｍｍ）＝０．７０Ω
Ｃｏｆｆ＝０．２７４（ｐＦ／ｍｍ）×３．０（ｍｍ）＝０．８２ｐＦ

以上より、ＦＥＴ１１および１５においては、ＦＥＴ１２から１４に比較し、オフ容量はＦＥＴ１２から１４と同程度である。一方、オン抵抗Ｒｏｎは約６．４％小さくすることができる。

実施例１においては、図１のように、スイッチ１０は、複数の端子（アンテナ端子ＡＮＴおよび端子Ｔ１）の間に接続された複数のＦＥＴ１１から１５を備えている。図６（ａ）および図６（ｂ）のように、複数のＦＥＴ１１から１５のうちアンテナ端子ＡＮＴおよび端子Ｔ１に接続されたＦＥＴ１１および１５（第１ＦＥＴ）のゲート幅Ｗ１は、ＦＥＴ１１および１５（第１ＦＥＴ）の後段に接続されたＦＥＴ１２から１４（第２ＦＥＴ）のゲート幅Ｗ２より広い。また、ＦＥＴ１１および１５のソース電極３３およびドレイン電極３５の電極長Ｌ１（ゲート幅Ｗ１と直角方向の長さ）の合計（Ｌ１＋Ｌ１）は、ＦＥＴ１２から１４のソース電極３２およびドレイン電極３４の電極長Ｌ２の合計（Ｌ２＋Ｌ２）より短い。

実施例１によれば、図３（ａ）および図３（ｂ）で説明したように、ＦＥＴ１１および１５のゲート幅をＦＥＴ１２から１４より広くすることにより、最も電力が印加される初段のＦＥＴ１１および１５のオン抵抗Ｒｏｎを小さくしドレインＩ−Ｖ特性の線形領域の幅を拡大することができる。よって、歪み等の非線形効果を抑制することができる。一方、中段のＦＥＴ１２から１４には初段のＦＥＴ１１および１５ほど大きな電力が印加されない。よって、ＦＥＴ１２から１４の線形領域はＦＥＴ１１および１５ほど広くなくてもよい。そこで、広い線形領域が求められる初段のＦＥＴ１１および１５のゲート幅を広くし、線形領域が広くなくともよい中段のＦＥＴ１２から１４のゲート幅を狭くする。これにより、スイッチ１０の線形性を確保することができる。また、中段ＦＥＴ１２から１３のサイズを小さくできる。よって、チップサイズの縮小が可能となる。

また、ＦＥＴ１１および１５の電極長Ｌ１の合計（Ｌ１＋Ｌ１）をＦＥＴ１２から１４の電極長Ｌ２の合計（Ｌ２＋Ｌ２）より短くする。ＦＥＴ１１および１５のソース電極３３およびドレイン電極３５の単位ゲート幅当たりの総面積は、ＦＥＴ１２から１４より小さくなる。これにより、ＦＥＴ１１および１５の単位ゲート幅あたりのオフ容量をＦＥＴ１２から１４に比べ小さくすることができる。したがって、最も電圧が印加されオフ容量が小さいことが要求される初段のＦＥＴ１１および１５のオフ容量を小さくすることができる。よって、スイッチ１０の遮断特性を改善することができる。一方、挿入損失はＦＥＴ１１から１５のオン抵抗の和に関係する。そこで、オフ容量の削減が初段のＦＥＴ１１および１５ほど求められない中段のＦＥＴ１２から１４については電極長Ｌ２の合計を大きくし、オン抵抗を削減する。これにより、ＦＥＴ１１から１５のオン抵抗の和を低くすることができる。よって、スイッチ１０の挿入損失を抑制することができる。

なお、特許文献１の図６において、ＦＥＴ１０１、１０４、１０５および１０８のゲート幅が他のＦＥＴのゲート幅より大きい目的は、大振幅の信号によりＦＥＴがオンすることを防止するため、ＦＥＴの浮遊容量を大きくものである。よって、実施例１とは目的が異なる。さらに、実施例１では、ＦＥＴ１１および１５のソース電極３３およびドレイン電極３５の電極長Ｌ１をＦＥＴ１２から１４のソース電極３２およびドレイン電極３４より小さくすることにより、遮断特性を改善することができる。

ＦＥＴ１１および１５のゲート幅はＦＥＴ１２から１４のゲート幅より広くなくともよい。この場合、実施例１のようなスイッチ１０の歪み特性の改善効果は小さいが、オフ容量の低減が求められる初段のＦＥＴ１１および１５のオフ容量を低減し、オフ容量の低減が比較的求められない中段のＦＥＴ１２から１４のオン抵抗を低減することができる。

高周波信号がスイッチ１０の端子Ｔ１およびアンテナ端子ＡＮＴ（２つの入出力端子）の両方から入力される可能性のある場合は、電極長Ｌ１を短くしゲート幅Ｗ１を広くするＦＥＴ（第１ＦＥＴ）は、実施例１のように、端子Ｔ１およびアンテナ端子ＡＮＴの両方に直接接続されたＦＥＴ１１および１５とすることが好ましい。

また、高周波信号が端子Ｔ１およびアンテナ端子ＡＮＴの一方から入力する場合は、電極長Ｌ１を短くしゲート幅Ｗ１を広くするＦＥＴは、初段のＦＥＴとなるＦＥＴ１１またはＦＥＴ１５とすることができる。このように、電極長Ｌ１を短くするまたはゲート幅Ｗ１を広くするＦＥＴ（第１ＦＥＴ）は２つの入出力端子（複数の端子）の少なくとも一方に接続されていればよい。

さらに、実施例１においては、ＦＥＴ１１および１５におけるソース電極３３およびドレイン電極３５の電極長Ｌ１は同じであるが、ソース電極３３とドレイン電極３５との電極長を異ならせてもよい。この場合もソース電極３３およびドレイン電極３５の電極長の合計をＦＥＴ１２から１４より小さくすれば上記効果を奏する。しかしながら、上記効果を一層奏するためには、ＦＥＴ１１および１５のソース電極３３およびドレイン電極３５の両方の電極長Ｌ１を、それぞれＦＥＴ１２から１４のソース電極３２およびドレイン電極３４の電極長Ｌ２より短くすることが好ましい。

実施例１のように、スイッチ１０および２０を構成する各ＦＥＴ１１から１５は、それぞれ１つのゲート電極、ソース電極およびドレイン電極からなる複数の単ＦＥＴが並列に接続されているマルチゲート構造である。マルチゲート構造の場合、ＦＥＴ１１および１５における複数の単ＦＥＴのうち少なくとも1つの単ＦＥＴの前記ソース電極３３およびドレイン電極３５の電極長の合計を、ＦＥＴ１１から１３におけるソース電極３２およびドレイン電極３４の電極長の合計よりも短くすればよい。これにより、オン時の線形性を確保し、かつオフ時の遮断特性の劣化を抑制することができる。しかしながら、上記効果を一層奏するためには、ＦＥＴ１１および１５の複数のソース電極３３およびドレイン電極３５の全てが、ＦＥＴ１２から１４のソース電極３２およびドレイン電極３４の電極長Ｌ２より短いことが好ましい。

一方、ＦＥＴ１１および１５並びにＦＥＴ１２から１４は、それぞれ図７（ａ）および図７（ｂ）のようにゲート電極３６を挟むソース電極３３、３２およびドレイン電極３５、３４を有する場合、すなわちシングルフィンガ構造でもよい。

実施例１においては、ＦＥＴ１１および１５のゲート幅をＦＥＴ１２から１４より広くするため、１つのフィンガー当たりのゲート幅Ｗ１をＦＥＴ１２から１４のＷ２より広くしている。１つのフィンガー当たりのゲート幅は、ＦＥＴ１１および１５とＦＥＴ１２から１４とで同じとし、ＦＥＴ１１および１５のフィンガー数をＦＥＴ１２から１４より多くすることにより、初段ＦＥＴ１１および１５のゲート幅を広くしてもよい。

さらに、図１の複数のスイッチ１０および２０を構成するＦＥＴ２１から１５およびＦＥＴ２１から２５のうち、スイッチ１０および２０が共通に接続されたアンテナ端子ＡＮＴ（共通端子）に接続するＦＥＴ１１および２１はゲート幅Ｗ１が大きく、電極長Ｌ１が小さい第１ＦＥＴとすることができる。これにより、アンテナ端子ＡＮＴより高周波信号が入力される場合に、各スイッチ１０および２０の遮断特性を確保することができる。

図８を用い実施例２に係るスイッチ回路４０について説明する。実施例８はデコーダ４４とＳＰ６Ｔ（ＳｉｎｇｌｅＰｏｌｅ６Ｔｈｒｏｗ）４２を有し、アンテナ端子ＡＮＴを受信端子Ｒｘ１からＲ４および送信端子Ｔｘ１およびＴｘ２のうちいずれかの端子に接続する回路である。

図９はＳＰ６Ｔ４２のブロック図である。ＳＰ６Ｔ４２は、スイッチ５１から５６を有している。アンテナ端子ＡＮＴと受信端子Ｒｘ１からＲｘ４並びに送信端子Ｔｘ１およびＴｘ２のそれぞれの端子との間にスイッチ５１から５６がそれぞれ接続されている。スイッチ５１から５６にはデコーダ４４からの制御信号がそれぞれ制御端子Ｔｃ１からＴｃ６に入力される。

図１０はスイッチ５４の回路図である。複数のＦＥＴ６１から６６が送信端子Ｔｘ１とアンテナ端子ＡＮＴとの間に直列に接続されている。ＦＥＴ６１から６６のゲートはそれぞれ抵抗Ｒ３１からＲ３６を介し制御端子Ｔｃ４に接続されている。ＦＥＴ６１から６６は制御端子Ｔｃ４に入力される制御信号に応じスイッチする。スイッチ５１から５３、５５および５６も同様に複数のＦＥＴで構成されている。

図８のデコーダ４４は、制御端子ＣＴＬ１からＣＴＬ３の信号に基づき、図９の制御端子Ｔｃ１からＴｃ６に制御信号を出力する。デコーダ４４からの制御信号によりスイッチ５１から５６のいずれかがオン状態となる。これにより、受信端子Ｒｘ１からＲｘ４および送信端子Ｔｘ１およびＴ２のうちいずれかの端子とアンテナ端子ＡＮＴとが接続される。

図１０を参照に、高周波信号は送信端子Ｔｘ１より入力される。よって、スイッチ５４の最も送信端子Ｔｘ１側のＦＥＴ６１を実施例１のＦＥＴ１１および１５と同じ電極長Ｌ１およびゲート幅Ｗ１とし、その他の５つのＦＥＴ６２から６６を実施例１のＦＥＴ１２から１４と同じ電極長Ｌ２およびゲート幅Ｗ２とする。

これにより、最も大きな高周波電力が印加される最も送信端子Ｔｘ１側のＦＥＴ６１におけるドレインＩ−Ｖ特性の線形領域を広げることができる。よって、歪み特性を改善することができる。さらに、実施例１と同様にオフ時の遮断特性を改善することができる。

実施例２のように、アンテナ端子ＡＮＴ（共通端子）にＦＥＴで構成された複数のスイッチ５１から５６が接続さているスイッチの少なくとも１つのスイッチを、初段ＦＥＴ６１の電極長が中段ＦＥＴ６２から６６の電極長より短くすることができる。アンテナ端子ＡＮＴに複数のスイッチが接続されているスイッチ回路においては、オフ状態のスイッチの遮断特性が良ければ、オフ状態のスイッチを介した信号の漏れが抑制される。よって、オン状態のスイッチの信号劣化（非線形性）を抑制させることができる。実施例２においては、各スイッチのオフ状態において遮断特性の劣化を一層抑制することができる。

実施例１および実施例２において、ＦＥＴはＨＥＭＴの例であったが、Ｓｉ（シリコン）あるいはＧａＡｓ（砒化ガリウム）を用いたバルクチャネルのＦＥＴであってもよい。

以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１はＳＰＤＴスイッチ回路の回路図である。図２はＳＰＤＴスイッチ回路の等価回路図である。図３（ａ）および図３（ｂ）はスイッチを構成するＦＥＴのドレインＩ−Ｖ特性を示す図である。図４（ａ）および図４（ｂ）はスイッチを構成するＦＥＴの等価回路を示す断面模式図である。図５はＦＥＴの電極長に対するオン抵抗およびオフ容量を示した図である。図６（ａ）は実施例１に係るスイッチの初段ＦＥＴの平面図、図６（ｂ）は実施例１に係るスイッチの中段ＦＥＴの平面図、である。図７（ａ）および図７（ｂ）はシングルフィンガＦＥＴの例である。図８は実施例２に係るスイッチ回路のブロック図である。図９は実施例２のＳＰ６Ｔのブロック図である。図１０は実施例２のスイッチ５４の回路図である。

符号の説明

１０、２０スイッチ
１１、１５第１ＦＥＴ
１２、１３、１４第２ＦＥＴ
３２、３３ソース電極
３４、３５ドレイン電極
３６ゲート電極
ＡＮＴアンテナ端子
Ｔ１、Ｔ２端子

Claims

端子と、
前記端子に接続された第１ＦＥＴと、
前記第１ＦＥＴの後段に接続された第２ＦＥＴと、
前記第２ＦＥＴに接続された別の端子とを備えるスイッチを具備し、
前記第１ＦＥＴのゲート幅は、前記第２ＦＥＴのゲート幅より広く、かつ、前記第１ＦＥＴのソース電極およびドレイン電極の前記ゲート幅と直角方向の長さの合計は、前記第２ＦＥＴのソース電極およびドレイン電極の前記ゲート幅と直角方向の長さの合計より短いことを特徴とする半導体装置。
前記第１ＦＥＴのソース電極およびドレイン電極の両方の前記ゲート幅と直角方向の長さは、それぞれ、前記第２ＦＥＴのソース電極およびドレイン電極の前記ゲート幅と直角方向の長さより短いことを特徴とする請求項１記載の半導体装置。
前記第２ＦＥＴと前記別の端子の間に、
前記第２ＦＥＴのゲート幅より広いゲート幅を有し、かつ、ソース電極およびドレイン電極の前記ゲート幅と直角方向の長さの合計が、前記第２ＦＥＴのソース電極およびドレイン電極の前記ゲート幅の直角方向の長さの合計より短いＦＥＴを設けることを特徴とする請求項１記載の半導体装置。
前記第１ＦＥＴおよび第２ＦＥＴは、それぞれ１つのゲート電極、ソース電極およびドレイン電極からなる複数の単ＦＥＴが並列に接続されており、
前記第１ＦＥＴにおける前記複数の単ＦＥＴのうち少なくと１つの単ＦＥＴにおいて、前記ソース電極および前記ドレイン電極の前記ゲート幅と直角方向の長さの合計は、前記第２ＦＥＴにおける前記ソース電極および前記ドレイン電極の前記ゲート幅と直角方向の長さの合計よりも短いことを特徴とする請求項１から３のいずれか一項記載の半導体装置。
前記スイッチは複数設けられており、複数の前記スイッチを構成する前記複数のＦＥＴのうち、前記スイッチが共通に接続された共通端子に接続するＦＥＴは前記第１ＦＥＴであることを特徴とする請求項１記載の半導体装置。