JP4489106B2

JP4489106B2 - 不良解析装置

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Publication number: JP4489106B2
Application number: JP2007219201A
Authority: JP
Inventors: 錬三折本
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 2007-08-27
Filing date: 2007-08-27
Publication date: 2010-06-23
Anticipated expiration: 2027-08-27
Also published as: JP2009052996A; US20090058447A1

Description

本発明は、半導体装置の不良解析を行うための不良解析装置に関し、特にＢＧＡ等の表面実装用の半導体装置に生じる不良箇所を特定することができる不良解析装置に関する。

半導体集積回路の大規模化に伴いデザインルールの微細化が進んでいる。また、パッケージ内の実装密度を高めるため、１つのパッケージ内への複数の半導体チップの実装が行われている。このような半導体デバイスの量産化または高歩留りを達成するには、半導体デバイスに発生する不良を解析し、それを是正した製造プロセスを確立しなければならない。

従来の典型的な半導体デバイスの不良解析は、プローブピンを半導体デバイスの選択された微細な領域へ接触させ、電気的特性を検査するものである。プローブピンを位置決めするために光学顕微鏡が用いられる。プローブと半導体装置との位置決めに関する技術は、例えば特許文献１に開示されている。

特開平１０−１１６８６６号

従来の半導体装置の不良箇所を検査または解析する装置は、サンプルとしての半導体装置を搭載するステージと、プローブピンと、プローブピンをｘ、ｙ、ｚ方向に移動可能なマニュピレータと、半導体装置へのプローブピンの位置合わせのための光学顕微鏡とを備えている。この装置は、半導体装置の一方の面側からプローブピンを接触させて検査を行う。

図６は、典型的なＢＧＡタイプの半導体装置の概略断面を示している。同図に示すように、基板１０の表面に半導体チップ１２が搭載され、半導体チップ１２上の電極１４は、ボンディングワイヤ１６により基板表面の配線パターン１８に接続されている。また、基板１０の裏面には、導電性ランド２０が形成されている。導電性ランド２０は、基板内部の電流経路を介して基板表面の配線パターン１８に接続されるとともに、外部接続端子であるはんだボール２２を接続している。そして、半導体チップ１２、ボンディングワイヤ１６等を含む基板１０の表面は、樹脂２４によってモールドされている。

このような半導体装置おいて起こり得る不良は、半導体チップそのものと、半導体チップ以外とに大別される。前者は、半導体集積回路を構成するチップ内部配線層の断線や短絡等である。この不良は、モールド樹脂を研磨し、半導体チップの表面からプローブピンを電極や配線層に接触させることで、半導体チップ内の不良箇所を特定することが可能である。

後者の不良は、図７に示すように、基板表面の配線パターン１８とボンディングワイヤ１６とのスティッチ接合不良Ｆ１、多層配線基板内の電流経路を構成するビアコンタクト２８の破壊等による不良Ｆ２、基板内部の配線パターン３０の断線等の不良Ｆ３、導電性ランド２０とはんだボール２２との接合の不良Ｆ４等である。これらの不良箇所は、たとえモールド樹脂や基板を研磨したとしても、一方向からのプローブピンの検査によって特定することはできない。

本発明は、このような従来技術の課題を解決するものであり、半導体装置に発生し得る不良箇所を容易に特定することができる不良解析装置およびその方法を提供することを目的とする。

本発明に係る検査方法は、第1の導電性領域を含む第１の主面、第１の主面に対向しかつ第２の導電性領域を含む第２の主面、および第１の導電性領域から第２の導電性領域に通じる電流経路を含む基板と、第１の主面上に搭載される少なくとも１つの半導体チップと、半導体チップの電極と第１の導電性領域とを接続する導電性接続部材と、第２の主面の第２の導電性領域に接続された外部接続端子とを含む半導体装置の検査方法であって、基板の第１の主面側から、第１の導電性領域、導電性接続部材、または基板内の電流経路のいずれかに第１のプローブピンを接触させ、基板の第２の主面側から、外部接続端子に第２のプローブピンを接触させるステップと、第１のプローブピンと第２のプローブピンとの間に電流を流すステップとを含む。

好ましくは検査方法はさらに、半導体チップが基板の第１の主面上において樹脂封止されている場合には、少なくとも当該樹脂を除去して、導電性接続部材、第１の導電性領域、または基板内の電流経路を露出させるステップを含む。基板内の電流経路を露出させる場合には、基板に含まれる層を除去し、所望の電流経路を構成する要素を露出させることができる。また、基板内の電流経路は、多層配線基板に含まれる配線パターンまたはビアコンタクトを含む。

好ましくは露出するステップは、多段階のステップを含み、第１の露出により導電性接続部材または第１の導電性領域を露出させ、第２の露出により基板内の電流経路を露出させる。また、基板の第１の主面上に複数の半導体チップが積層されているとき、前記露出するステップは、半導体チップ毎の導電性接続部材を露出させることが望ましい。導電性接続部材は、半導体チップの電極と第１の導電性領域とを接続するボンディングワイヤや、半導体チップの電極を第１の導電性領域にフリップチップ接合するつおきの接合部材、たとえばはんだ等を含む。好ましくは検査方法はさらに、第１および第２のプローブピン間の電流の印加ｎいより、導電性接続部材、第１の導電性領域、基板内の電流経路、および外部接続端子との間で発生した不良箇所を特定するステップを含む。

本発明に係る半導体装置を検査する検査装置は、サンプルを支持する支持部材と、前記支持部材の上方に配置された第１のプローブピンと、第１のプローブピンをｘ、ｙ、ｚ方向に移動可能であり、第１のプローブピンがサンプルの第１の面側の選択された導電性領域に接触するように第１のプローブピンを位置決めする第１の位置決め手段と、前記支持部材の下方に配置された第２のプローブピンと、第２のプローブピンをｘ、ｙ、ｚ方向に移動可能であり、第２のプローブピンがサンプルの第１の面と対向する第２の面側の選択された導電性領域に接触するように第２のプローブを位置決めする第２の位置決め手段と、第１および第２のプローブピン間に電流を流す手段とを有する。

好ましくは第２の位置決め手段は、前記支持部材の下方に配置されサンプルの第２の面側の像を映すミラーと、ミラーによって反射された像を入力する顕微鏡とを含む。検査装置はさらに、第１および第２のプローブピン間に流された電流に応答してサンプル内の不良箇所の有無を提示する提示手段を含む。

本発明によれば、基板の第１の主面側から第１のプローブを接触させ、基板の第２の主面側から第２のプローブを接触することにより、半導体装置内の不良箇所を容易に特定することができる。

以下、本発明の最良の実施形態について図面を参照して詳細に説明する。

図１は、本発明の実施例に係る半導体装置の不良解析装置の概略構成を示す図である。本実施例に係る不良解析装置１００は、サンプルＳを支持するための支持部材１１０と、支持部材１１０の上方に配置された一対の上部プローブピン１２０と、支持部材１１０の下方に配置された一対の下部プローブピン１３０と、一対の下部プローブピン１３０を固定しかつ下部プローブピン１３０のｘ、ｙ、ｚ方向の移動を可能にする下部マニュピレータ１４０と、支持部材１１０の下方に配置され支持部材１１０に支持されたサンプルＳの底面の像を映し出すミラー１５０と、ミラー１５０からの反射光を受け取り、サンプルＳの底面の拡大像を見る光学顕微鏡１６０と、下部マニュピレータ１４０の下端に取り付けられたマグネット１７０と、マグネット１７０を固定する基部プレート１８０とを含んでいる。ここには図示しないが、不良解析装置１００はさらに、上部プローブピン１２０をｘ、ｙ、ｚ方向の移動を可能にする上部マニュピレータ、および上部プローブピン１２０をサンプルＳに位置合わせをするための光学顕微鏡を備えている。

支持部材１１０は、アルミニウム等の金属から構成された一対の支持プレート１１２と、支持プレート１１２上にネジ１１４によって固定された一対のクランプ１１６とを有する。クランプ１１６は、傾斜した端面をもつ板材を重ね合わせ、中央に向けて直線状に窪んだ対向面を形成している。サンプルＳ、すなわち半導体装置の対向する側面は、クランプ１１６の対向面によって挟持され、サンプルＳは、支持プレート１１２とほぼ平行に支持される。

上部プローブピン１２０および下部プローブピン１３０は、同様の構成を有し、好ましくは導電性金属からなるスリーブと、スリーブ内を軸方向に摺動可能に取り付けられスプリング等によって付勢された先端部とを有する。先端部は、サンプルＳの被検査領域に接触されたとき、スプリングの付勢に抗して軸方向に移動し、被検査領域との間に一定の接圧を与える。上部プローブピン１２０は、一対のプローブピン１２０ａ、１２０ｂを含み、一方は、電気信号を供給する端子、他方は、グランド用の端子として用いることができる。同様に、下部プローブピン１３０は、一対のプローブピン１３０ａ、１３０ｂを含み、一方は、電気信号を供給する端子、他方は、グランド用の端子として用いることができる。上部プローブピン１２０および／または下部プローブピン１３０は、後述するように、サンプルＳの不良解析に応じて適宜選択して使用される。

下部マニュピレータ１４０は、鉄等の導電性金属から構成され、下部プローブピン１３０を支持する一対のアーム１３２を備えている。下部マニュピレータ１４０は、３次元方向に移動することが可能であり、これにより、アーム１３２に固定された下部プローブピン１３０がサンプルＳの選択された被検査領域に位置決めされる。下部マニュピレータ１４０は、マグネット１７０を介して基部プレート１８０に固定される。上部プローブピン１２０は、下部プローブピン１３０と同様に、図示しない上部マニュピレータに支持され、これにより、サンプルＳの上方から被検査領域に位置決めされる。

ミラー１５０は、支持部材１１０の下方において約４５〜６０度の角度で傾斜して取り付けられる。ミラー１５０は、サンプルＳの底面の像Ｒを映し出し、その像を光学顕微鏡１６０へ反射させる。光学顕微鏡１６０によりサンプルＳの底面の拡大像を見ながら下部プローブピン１３０をサンプルＳの底面の選択された被検査領域に位置合わせを行う。

図２は、不良解析装置においてプローブピンの切替を行うための一構成例を示す図である。本実施例の不良解析装置は、上部プローブピン１２０のみを用いてサンプルＳの電気特性を検査すること、下部プローブピン１３０のみを用いてサンプルＳの電気特性を検査すること、さらに上部プローブピン１２０と下部プローブピン１３０の双方を併用してサンプルＳの電気特性を検査することを可能にする。図２に示すように、不良解析装置１００は、第１の切替スイッチ２００と、第２の切替スイッチ２１０と、第１および第２の切替スイッチを制御する切替制御回路２２０とを備えている。切替制御回路２２０は、例えば、ユーザからの入力、または他の回路からの出力に応答して第１および第２の切替スイッチ２００、２１０を制御する。

上部プローブピン１２０による検査を行う場合、第１の切替スイッチ２００は、上部プローブピン１２０ａを電気信号供給側の端子に選択し、第２の切替スイッチ２１０は、上部プローブピン１２０ｂを接地側の端子に選択する。あるいは、上部プローブピン１２０ａと１２０ｂを反対にしてもよい。下部プローブピン１３０による検査を行う場合、第１の切替スイッチ２００は、下部プローブピン１３０ａを信号供給側の端子に選択し、第２の切替スイッチ２１０は、下部プローブピン１３０ｂを接地側の端子に選択する。あるいは、下部プローブピン１３０ａと１３０ｂを反対にしてもよい。

上部プローブピン１２０と下部プローブピン１３０の併用による検査を行う場合、第１の切替スイッチ２００は、上部プローブピン１２０ａを信号供給側の端子に選択し、第２の切替スイッチ２１０は、下部プローブピン１３０ｂを接地側の端子に選択する。あるいは、上部プローブピン１２０ａと下部プローブピン１３０ｂを反対にしてもよい。こうして、信号供給側の端子のプローブピンと接地側の端子のプローブピンとの間に一定の電流２３０が印加される。好ましくは、不良解析装置は、プローブピン間に電流が流れないとき、断線等のオープン不良があると判別し、プローブピン間にしきい値以上の電流が流れたとき、短絡不良があると判別する。さらに、このような不良の判別結果をディスプレイ等に提示することができる。

次に、本実施例の不良解析装置を用いた不良解析方法の例について説明する。図３は、ＢＧＡタイプの半導体装置の典型的な不良解析方法を示している。第１の不良解析Ｋ１は、図６に示すようなＢＧＡタイプの半導体装置をそのままサンプルＳとし、これを支持部材１１０に取り付ける。次いで、下部プローブピン１３０をサンプルＳの裏面の選択されたはんだボール２２ａ、２２ｂに接触させ、下部プローブピン１３０間に電流を印加する。印加された電流は、はんだボール２２ａから、導電性ランド２０ａ、基板内の電流経路、基板表面の配線パターン１８ａ、ボンディングワイヤ１６ａ、半導体チップ上の電極１４ａ、半導体チップ内の集積回路を通り、再び半導体チップ上の電極、ボンディングワイヤ、基板表面の配線パターン、基板内の電流経路、および導電性ランド２０ｂを経てはんだボール２２ｂへと流れる。これにより、半導体チップ１２、ボンディングワイヤ１６、基板１０、はんだボール２２を含むデバイス全体の電流経路内の不良の有無を確認することができる。但し、第１の不良解析Ｋ１は、デバイス全体の電流経路のある部分に断線や短絡の不良があったとしても、その不良箇所がどこかを特定することはできない。

第２の不良解析Ｋ２は、図３に示すように、モールド樹脂２４を研磨し、少なくとも半導体チップ１２の電極１４が露出するようにサンプルＳを加工する。そして、上部プローブ１２０を利用し、上部プローブ１２０を半導体チップ１２の選択された電極１４に接触させ、プローブピン間に電流を流すことで半導体チップ１２の電気特性を確認する。勿論、この場合、上部プローブピン１２０と電極１４との接触のみならず、半導体チップ１２を構成する配線層や絶縁層を除去し、半導体チップ内の配線層に上部プローブピンを接触させることもできる。第２の不良解析Ｋ２は、半導体チップ１２内の不良箇所を特定することは可能であるが、半導体チップ以外の不良箇所、すなわち図７に示したようなボンディングワイヤおよび基板に関連する不良Ｆ１〜Ｆ４があったとき、それらの不良箇所を特定することはできない。なお、モールド樹脂２４は、研磨以外にもデキャップ等により除去してもよい。

第３の不良解析Ｋ３は、上記のようにモールド樹脂２４が研磨され、必要な領域が露出されたサンプルＳを支持部材１１０に取り付け、サンプルＳの上方および下方から上部プローブピン１２０および下部プローブピン１３０を被検査領域に接触させ、半導体チップ外で発生した不良を解析する。図３では、上部プローブピン１２０が選択されたボンディングワイヤ１６ｂに接触され、下部プローブピン１３０が選択されたはんだボール２２ｃに接触された例を示している。

第３の不良解析Ｋ３の詳細を図４を参照して説明する。図４（ａ）において、選択されたボンディングワイヤ１６ｂと選択されたはんだボール２２ｃ間の電流経路内にオープン不良Ｆ１〜Ｆ４があると仮定する。このような不良が存在するか否かの情報は、不良解析を行う前に行われる動作試験から得ることができる。動作試験において、はんだボール間に期待通りの導通が得られなければ、それらのはんだボールは、不良箇所に関連するものとして特定される。

先ず、モールド樹脂が研磨面Ｃ１まで研磨されたサンプルＳが支持部材１１０に取り付けられる。上部プローブピン１２０を、研磨面Ｃ１において露出されたボンディングワイヤ１６ｂに接触させ、下部プローブピン１３０をはんだボール２２ｃに接触させる。この電流経路内にいずれかの不良Ｆ１〜Ｆ４が含まれているため、プローブピン間には電流が流れない。

次に、サンプルＳのモールド樹脂２４が研磨面Ｃ２まで研磨される。研磨面Ｃ２は、基板表面を露出する位置である。研磨面Ｃ２において露出された配線パターン１８に上部プローブピン１２０を接触させ、下部プローブピン１３０をはんだボール２２ｃに接触させる。このとき、プローブピン間に電流が流れれば、基板表面の配線パターン１８とボンディングワイヤ１６ｂとの間に接合不良Ｆ１があることが特定（推定）される。電流が流れなければ、配線パターン１８とボンディングワイヤ１６ｂとの間の接合は正常であり、配線パターン１８とはんだボール２２ｃ間の電流経路のいずれかに不良Ｆ２〜Ｆ４が存在すると特定（推定）される。

次に、図４（ｂ）に示すように、基板を研磨面Ｃ３まで研磨する。次いで、研磨面Ｃ３において露出された配線パターン２７に上部プローブピン１２０を接触させ、下部プローブピン１３０をはんだボール２２ｃに接触させる。プローブピン間に電流が流れなければ、配線パターン１８と配線パターン２７との間のビアコンタクト２６が正常であり、配線パターン２７とはんだボール２２ｃ間の電流経路内に不良Ｆ２〜Ｆ４が存在すると特定（推定）される。

次に、図４（ｃ）に示すように、基板を研磨面Ｃ４まで研磨し、研磨面Ｃ４において露出された配線パターン２９に上部プローブピン１２０を接触させる。下部プローブピン１３０ははんだボール２２ｃに接触されたままである。プローブピン間に電流が流れれば、ビアコンタクト２８に不良Ｆ２があることが特定（推定）される。プローブピン間に電流が流れなければ、配線パターン２９とはんだボール２２ｃ間の電流経路内に不良Ｆ３またはＦ４が存在すると特定（推定）される。

次に、図４（ｄ）に示すように、基板を研磨面Ｃ５まで研磨し、研磨面Ｃ５において露出された配線パターン３０に上部プローブピン１２０を接触させ、下部プローブピン１３０をはんだボール２２ｃに接触させる。プローブピン間に電流が流れれば、配線パターン３０に不良Ｆ３があることが特定（推定）される。電流が流れなければ、配線パターン３０とはんだボール２２ｃまたはランド２０とはんだボール２２ｃの間に不良Ｆ４があることが特定（推定）される。

このように、上部プローブピンと下部プローブピンとを併用し、サンプルＳの上方および下方から電気特性の検査をすることで、従来の不良解析装置では成しえなかった、半導体装置内において発生する種々の不良箇所を容易に特定（推定）することができる。なお、図４に示す不良箇所は、分かり易い一例であって、これに限るものではないし、不良は、オープン不良のみならず、短絡等の不良であってもよい。短絡が生じているとき、プローブピン間に流れる電流値がしきい値を超えるため、それを容易に判別することが可能である。

次に、本実施例の不良解析方法の適用される半導体装置のいくつかの例を図５に示す。左側の図は、種々の半導体デバイスとその研磨面Ｃとを示しており、右側の図は、研磨面Ｃによって露出された部材に上部プローブピンを接触させ、はんだボールに下部プローブピンを接触させた状態を示している。

図５（ａ）に示す半導体装置３００は、典型的なＢＧＡタイプであり、基板の上面に半導体チップを搭載し、その下面に複数のはんだボールを搭載する。そして、上部プローブピンおよび下部プローブピンを併用した検査を行う場合には、半導体装置のモールド樹脂を、例えば研磨面Ｃまで研磨する。研磨は、半導体装置３００の電流経路を構成し得る要素を適宜露出させるために、多段階または複数回で行うことができる。

図５（ｂ）に示す半導体装置３１０は、２層、４層、またはそれ以上の多層配線構造をもつ表面実装用半導体デバイスである。多層配線構造内の電流経路の検査を行う場合には、モールド樹脂の研磨または除去の後に、多層配線基板の層を研磨または除去し、多層配線基板に含まれる所望の配線パターンまたはビアコンタクトを露出させることができる。

図５（ｃ）に示す半導体装置３２０は、基板上に複数の半導体チップを搭載したマルチチップタイプである。複数の半導体チップが積層されると、ボンディングワイヤが交差し、短絡することがある。このような場合には、半導体チップ毎のボンディングワイヤが露出するようにモールド樹脂を研磨し、ボンディングワイヤが交差する不良箇所を容易に特定することができる。

図５（ｄ）に示す半導体装置３３０は、基板上に、半導体チップの回路面または電極面を対向して接続するフリップチップ接合である。半導体チップの表面は、封止樹脂から露出していてもよい。この場合には、半導体チップおよび封止樹脂を研磨しまたは除去し、基板表面の電極または配線パターンを露出させる。そして、基板表面の電極または配線パターンとおよび基板裏面の選択されたはんだボールをそれぞれ上部プローブピンと下部プローブピンを接触させ、基板とはんだボール間の電流経路に発生する不良箇所を特定することができる。

上記実施例では、半導体装置（サンプル）の研磨面側を上部プローブピンで接触し、はんだボール側を下部プローブピンで接触するようにしたが、これとは反対に、研磨面側を下部プローブピンで接触し、はんだボール側を上部プローブピンで接触するようにしてもよい。また、はんだボール側からも研磨、露出を行ない、上部及び下部プローブピンをそれぞれ接触させるようにしてもよい。

さらに、上記実施例では、ＢＧＡタイプの半導体装置の不良解析を例示したが、これに限らず、基板の一面に複数の外部接続端子が配列された他の表面実装用の半導体装置であってもよい。外部接続端子の形状はボール状に限らないし、外部接続端子は、パッケージの底面から突出しないもの、例えばＬＧＡタイプであってもよい。

さらに、上記実施例では、上部プローブピンおよび下部プローブピンをそれぞれ一対ずる用意したが、これに限らず、これより多くの本数のプローブピンを備えるものであってもよい。例えば、複数のプローブピンを複数の電気信号を供給する端子に割り当てることで、多様な電気特性の検査を実行することができる。さらに、予備のプローブピンに割り当てるようにしてもよい。

本発明の好ましい実施の形態について詳述したが、本発明に係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

本発明の実施例に係る不良解析装置の概略構成を示す図である。本実施例に係る不良解析装置のプローブピンの切替を行うための構成例を示す図である。本実施例に係る不良解析装置を用いて不良解析方法を示す図である。本実施例に係る不良解析方法の好ましい例を示す図である。本実施例に係る不良解析方法が適用される半導体装置の一例を示す図である。ＢＧＡタイプの半導体装置の典型的な構成を示す断面図である。従来の不良解析方法の課題を説明する図である。

符号の説明

１０：基板
１２：モールド樹脂
１４：電極
１６、１６ａ：ボンディングワイヤ
１８：配線パターン
２０：導電性ランド
２２、２２ａ、２２ｂ、２２ｃ：はんだボール
２４：モールド樹脂
２７、２９、３０：配線パターン
２６、２８：ビアコンタクト
１００：不良解析装置
１１０：支持部材
１２０、１２０ａ、１２０ｂ：上部プローブピン
１３０、１３０ａ、１３０ｂ：下部プローブピン
１４０：下部マニュピレータ
１５０：ミラー
１６０：光学顕微鏡
１７０：マグネット
１８０：基部プレート
２００：第１の切替スイッチ
２１０：第２の切替スイッチ

Claims

第１の導電性領域を含む第１の主面、第１の主面に対向しかつ第２の導電性領域を含む第２の主面、および第１の導電性領域から第２の導電性領域に通じる電流経路を含む基板と、第１の主面上に搭載される少なくとも１つの半導体チップと、半導体チップの電極と第１の導電性領域とを接続する導電性接続部材と、第２の主面の第２の導電性領域に接続された外部接続端子と、基板の第１の主面上において半導体チップを封止する樹脂とを含む半導体装置の検査方法であって、
前記樹脂の少なくとも一部を除去して導電性接続部材を露出させ、露出された導電性接続部材に第１のプローブピンを接触させ、基板の第２の主面側から外部接続端子に第２のプローブピンを接触させ、第１および第２のプローブ間の導通の有無により不良箇所が含まれている経路を特定する第１のステップと、
前記樹脂の少なくとも一部を除去し、不良箇所が特定された経路の第１の導電性領域を露出させ、露出された第１の導電性領域に第１のプローブピンを接触させ、基板の第２の主面側から外部接続端子に第２のプローブピンを接触させ、第１および第２のプローブ間の導通の有無により前記経路内の不良箇所を推定する第２のステップと、
第２のステップにより不良箇所が推定できないとき、前記基板の少なくとも一部を除去し、前記経路内の前記電流経路を露出させ、露出された電流経路に第１のプローブピンを接触させ、基板の第２の主面側から外部接続端子に第２のプローブピンを接触させ、第１および第２のプローブ間の導通の有無により前記経路内の不良箇所を推定する第３のステップと、
を含む検査方法。
基板内の電流経路は、多層配線基板に含まれる配線パターンまたはビアコンタクトを含む、請求項１に記載の検査方法。
基板の第１の主面上に複数の半導体チップが積層されているとき、前記露出するステップは、半導体チップ毎の導電性接続部材を露出させる、請求項１または２に記載の検査方法。
導電性接続部材は、半導体チップの電極と第１の導電性領域とを接続するボンディングワイヤを含む、請求項１ないし３いずれか１つに記載の検査方法。
導電性接続部材は、半導体チップの電極を第１の導電性領域にフリップチップ接合するときの接合部材を含む、請求項１ないし４いずれか１つに記載の検査方法。