JP4467901B2

JP4467901B2 - Method for manufacturing thin film transistor device

Info

Publication number: JP4467901B2
Application number: JP2003091437A
Authority: JP
Inventors: 紀雄黒澤; 琢也平野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-03-28
Filing date: 2003-03-28
Publication date: 2010-05-26
Anticipated expiration: 2023-03-28
Also published as: JP2004303761A

Description

【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ（Thin Film Transistor，ＴＦＴ）装置の製造方法に関し、特に非晶質シリコン、多結晶シリコンその他の半導体を用いて形成されるＴＦＴを集積したＴＦＴ装置の製造方法に関する。
【０００２】
【従来の技術】
ＴＦＴ装置は、例えばアクティブマトリックス型の液晶表示パネルやＥＬ（Electro-Luminescence）パネル駆動用として用いられている。最近では、電子移動度の大きいポリシリコンなどを用いてチャネルを形成し、画素ＴＦＴだけでなく周辺のゲートドライバ、データドライバ、表示コントローラ（以下「周辺回路」という。）なども同一基板上に集積した周辺回路一体型のＴＦＴ装置が用いられるようになってきている（例えば特許文献１参照）。
【０００３】
図２１は従来の周辺回路一体型のＴＦＴ装置の一構成例である。ＴＦＴ装置１００は、表示装置の表示エリアとなる領域に多数の画素部がマトリクス状に配置された画素マトリクス部１０１を有しているとともに、その周辺回路であるゲートドライバ１０２、データドライバ１０３および表示コントローラ１０４を有している。ゲートドライバ１０２およびデータドライバ１０３に伝達される信号は、表示コントローラ１０４によって制御される。これら画素マトリクス部１０１、ゲートドライバ１０２、データドライバ１０３および表示コントローラ１０４は、すべて１枚の透明絶縁性基板１００ａ上に形成されている。
【０００４】
画素マトリクス部１０１には、各画素部に画素ＴＦＴ１０１ａが形成され、この画素ＴＦＴ１０１ａは、ゲート配線１０１ｂおよびデータ配線１０１ｃに接続されている。さらに、画素マトリクス部１０１には補助容量配線１０１ｄに接続された補助容量部１０１ｅが設けられ、補助容量部１０１ｅは画素ＴＦＴ１０１ａに接続されている。ゲートドライバ１０２は、シフトレジスタ１０２ａ、レベルシフタ１０２ｂおよび出力バッファ１０２ｃが接続して設けられ、ゲートドライバ１０２からの信号は、画素マトリクス部１０１のゲート配線１０１ｂに伝達されるようになっている。データドライバ１０３は、シフトレジスタ１０３ａ、レベルシフタ１０３ｂおよびアナログスイッチ１０３ｃが接続して設けられ、アナログスイッチ１０３ｃには、画像信号が外部入力されるようになっている。このデータドライバ１０３からの信号は、画素マトリクス部１０１のデータ配線１０１ｃに伝達されるようになっている。表示コントローラ１０４は、外部入力される制御信号に応じて、これらゲートドライバ１０２およびデータドライバ１０３の処理動作を制御するようになっている。
【０００５】
このようなＴＦＴ装置１００において、ゲートドライバ１０２、データドライバ１０３および表示コントローラ１０４は、通常、Ｎ型ＴＦＴとＰ型ＴＦＴを組み合わせたＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造で形成される。このうち、Ｎ型ＴＦＴは、ホットキャリア劣化やオフリーク電流を抑制するため、ＬＤＤ（Lightly Doped Drain）領域が形成されることが多い。
【０００６】
ところで、ＴＦＴ装置１００内の論理回路部分や信号処理回路部分をより高速にするためには、素子を微細化してチャネル長を小さくしたり、Ｎ型ＴＦＴのＮ型ＬＤＤ領域をなくしたりすることが必要になる場合がある。その場合、論理回路部分や信号処理回路部分に形成されるＰ型，Ｎ型ＴＦＴは、液晶やＥＬの駆動用にある程度大きな電圧（１０Ｖ〜２０Ｖ）が必要とされる画素ＴＦＴ１０１ａなどに比べ、ゲート絶縁膜の膜厚を薄くして動作電圧を低くすることが必要になる。ゲート絶縁膜を薄くすることで閾値電圧を下げることができ、動作電圧を低くすることができるので、チャネル長を小さくしたりＮ型ＬＤＤ領域をなくしたりしてもホットキャリア劣化を抑制できるようになるためである。
【０００７】
上記のＴＦＴ装置１００においては、シフトレジスタ１０２ａ，１０３ａおよび表示コントローラ１０４は、ゲート絶縁膜が薄く、３Ｖ〜５Ｖ程度の低電源電圧（ＶＬ）で高速動作するＴＦＴ（低電圧用ＴＦＴ）で構成される。一方、画素マトリクス部１０１、出力バッファ１０２ｃおよびアナログスイッチ１０３ｃは、ゲート絶縁膜が厚く、１０Ｖ〜２０Ｖ程度の高電源電圧（ＶＨ）で低速動作するＴＦＴ（高電圧用ＴＦＴ）で構成される。また、レベルシフタ１０２ｂ，１０３ｂには、低電圧用ＴＦＴと高電圧用ＴＦＴを混載することができる。
【０００８】
このような周辺回路一体型のＴＦＴ装置１００の場合、低電圧用ＴＦＴおよび高電圧用ＴＦＴをそれぞれＣＭＯＳ構造とすると、低電圧用Ｐ型ＴＦＴ，低電圧用Ｎ型ＴＦＴ、高電圧用Ｐ型ＴＦＴ、高電圧用Ｎ型ＴＦＴの計４種のＴＦＴが同一基板上に形成されることになる。
【０００９】
図２２から図２６は従来のＴＦＴ装置の製造方法の一例を示す図であって、図２２は従来の第１の絶縁膜および第１のゲート電極形成工程、図２３は従来の第２の絶縁膜および第２のゲート電極形成工程、図２４は従来の絶縁膜加工およびＮ型不純物注入工程、図２５は従来のＰ型不純物注入工程、図２６は従来の層間絶縁膜および配線形成工程を示す図である。
【００１０】
まず、図２２に示すように、ガラスなどの透明絶縁性基板２００上に、ＳｉＯ₂からなる膜厚約８０ｎｍのバッファ層２０１、およびポリシリコンなどからなる膜厚約５０ｎｍの半導体層２０２を形成する。続いてＳｉＯ₂からなる膜厚約４０ｎｍの第１の絶縁膜２０３、およびＣｒなどからなる膜厚約３００ｎｍの第１のゲート電極２０４を形成する。この第１の絶縁膜２０３、第１のゲート電極２０４はそれぞれ、低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴのゲート絶縁膜、ゲート電極となる。
【００１１】
次いで、図２３に示すように、ＳｉＯ₂からなる膜厚約８０ｎｍの第２の絶縁膜２０５およびＣｒなどからなる膜厚約３００ｎｍの第２のゲート電極２０６を形成する。第１の絶縁膜２０３と第２の絶縁膜２０５との積層体、第２のゲート電極２０６はそれぞれ、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴのゲート絶縁膜、ゲート電極となる。
【００１２】
次いで、図２４に示すように、レジストマスクなどを用い、高電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｎ型ＴＦＴ形成領域の第１の絶縁膜２０３および第２の絶縁膜２０５が第２のゲート電極２０６よりも１μｍ〜３μｍ程度幅広に残るようにエッチング加工する。一方、低電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｎ型ＴＦＴ形成領域では、このエッチング加工の際、第１のゲート電極２０４をマスクにして、第１のゲート電極２０４の直下にのみ第１の絶縁膜２０３を残した形状にする。
【００１３】
高電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｎ型ＴＦＴ形成領域では、第２のゲート電極２０６より幅広に残った第１の絶縁膜２０３および第２の絶縁膜２０５直下の半導体層２０２が、低濃度不純物層であるＬＤＤ領域となるようにする。すなわち、まず、第１の絶縁膜２０３および第２の絶縁膜２０５をマスクにして、リンなどのＮ型不純物を加速エネルギ１０ｋｅＶ、濃度６×１０¹⁴ｃｍ^-2の条件で注入し、半導体層２０２にＮ型高濃度不純物層２０７を形成する。続いて、第１のゲート電極２０４および第２のゲート電極２０６をマスクにして、リンなどのＮ型不純物を加速エネルギ９０ｋｅＶ、濃度４×１０¹³ｃｍ^-2の条件で、第１の絶縁膜２０３および第２の絶縁膜２０５を通過させて注入する。これにより、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴ形成領域には、Ｎ型高濃度不純物層２０７とともにＮ型ＬＤＤ領域２０８が形成される。一方、低電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｎ型ＴＦＴ形成領域には、Ｎ型高濃度不純物層２０７のみが形成される。
【００１４】
次に、図２５に示すように、Ｐ型ＴＦＴにすべき領域を開口したレジストマスク２０９を形成し、ボロンなどのＰ型不純物を注入する。その際には、第１の絶縁膜２０３および第２の絶縁膜２０５をマスクにして、ボロンを加速エネルギ１０ｋｅＶ、濃度１．５×１０¹⁵ｃｍ^-2で注入し、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域のＮ型高濃度不純物層２０７をＰ型高濃度不純物層２１０に反転する。さらに、第１のゲート電極２０４および第２のゲート電極２０６をマスクにして、ボロンを加速エネルギ７０ｋｅＶ、濃度１．０×１０¹⁴ｃｍ^-2の条件で、第１の絶縁膜２０３および第２の絶縁膜２０５を通過させて注入し、高電圧用Ｐ型ＴＦＴ形成領域にあったＮ型ＬＤＤ領域２０８をＰ型ＬＤＤ領域２１１に反転する。これにより、高電圧用Ｐ型ＴＦＴ形成領域にはＰ型高濃度不純物層２１０とともにＰ型ＬＤＤ領域２１１が形成され、また、低電圧用Ｐ型ＴＦＴ形成領域にはＰ型高濃度不純物層２１０のみが形成される。
【００１５】
レジストマスク２０９を除去した後、注入したＮ型不純物およびＰ型不純物を活性化するために、透明絶縁性基板２００の歪み点以下の温度、例えばガラスの場合には温度５５０℃程度で熱処理する。あるいは、より低温で処理できるエキシマレーザやＲＴＡ（Rapid Thermal Anneal）法によって活性化してもよい。
【００１６】
次いで、図２６に示すように、ＳｉＮなどからなる膜厚約３００ｎｍの層間絶縁膜２１２を形成して、コンタクトホールを開口し、続けてＭｏなどからなる膜厚約３００ｎｍの配線２１３を形成してＴＦＴを完成する。なお、図示しないが、この上に保護膜および画素電極などを形成して、ＴＦＴ装置が完成する。
【００１７】
この例では、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴのゲート絶縁膜は、２層の絶縁膜を積層して形成している。また、低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴは高速動作させるためＬＤＤ領域は形成せず、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴでのみゲート電極とゲート絶縁膜を階段状にして不純物注入を打ち分けることによってＰ型，Ｎ型高濃度不純物層とＰ型，Ｎ型ＬＤＤ領域を形成している。
【００１８】
このように、従来の周辺回路一体型のＴＦＴ装置の製造では、Ｐ型ＴＦＴのＰ型高濃度不純物層は、半導体層に一旦Ｎ型不純物を注入した後、それよりも２倍強の濃度のＰ型不純物を注入してＮ型をＰ型に反転して形成される。これにより、Ｐ型高濃度不純物層のシート抵抗は１ｋΩ／□程度の十分低い値になる。
【００１９】
なお、この例では、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴの両方にＬＤＤ領域を形成している。画素ＴＦＴを高電圧用Ｎ型ＴＦＴで構成すると、オフリークを抑制するためおよびホットキャリア耐圧向上のためにＮ型ＬＤＤ領域が必要になるが、周辺回路で使用される高電圧用Ｐ型ＴＦＴにはＰ型ＬＤＤ領域は必ずしも必要ない。これは、周辺回路を構成するＰ型ＴＦＴでは、ＣＭＯＳとして動作可能であればそれほどオフリーク電流を低くする必要はなく、また、Ｐ型ＴＦＴではあまりホットキャリア劣化が問題とならないためである。
【００２０】
図２７は高電圧用Ｐ型ＴＦＴにＰ型ＬＤＤ領域を形成しない場合の説明図である。高電圧用Ｎ型ＴＦＴ形成領域では、第２のゲート電極２０６と第１の絶縁膜２０３および第２の絶縁膜２０５とを階段状に形成する。一方、Ｐ型ＬＤＤ領域を形成しない高電圧用Ｐ型ＴＦＴ形成領域では、第２のゲート電極２０６と第１，第２の絶縁膜２０３，２０５とを階段状に形成しないようにする。これにより、高電圧用Ｎ型ＴＦＴ形成領域にＮ型ＬＤＤ領域２０８が形成され、高電圧用Ｐ型ＴＦＴ形成領域にはＰ型高濃度不純物層２１０のみ形成されてＰ型ＬＤＤ領域が形成されないようになる。
【００２１】
【特許文献１】
特開２００２−０５７３３９号公報
【００２２】
【発明が解決しようとする課題】
しかし、従来のように同一基板上に低電圧用Ｐ型，Ｎ型ＴＦＴと高電圧用Ｐ型，Ｎ型ＴＦＴを形成する場合、低電圧用Ｐ型ＴＦＴには、そのチャネル外側にＮ型高濃度不純物層から反転したＰ型高濃度不純物層が形成されるが、このようなＰ型ＴＦＴは、Ｎ型高濃度不純物層から反転させずにチャネル外側にＰ型高濃度不純物層を形成したＰ型ＴＦＴに比べて、その移動度などの特性が劣るという問題点があった。
【００２３】
それに対し、高電圧用Ｐ型ＴＦＴには、そのチャネル外側にＮ型ＬＤＤ領域から反転したＰ型ＬＤＤ領域が形成され、そのＰ型ＬＤＤ領域外側にＮ型高濃度不純物層から反転したＰ型高濃度不純物層が形成されるが、このようなＰ型ＴＦＴは、Ｎ型から反転させずにＰ型ＬＤＤ領域およびＰ型高濃度不純物層を形成したＰ型ＴＦＴと同程度の特性が得られる。
【００２４】
このように、Ｎ型高濃度不純物層から反転したＰ型高濃度不純物層がＮ型ＬＤＤ領域から反転したＰ型ＬＤＤ領域の外側に形成されている場合には、その特性が良好であり、Ｎ型高濃度不純物層から反転したＰ型高濃度不純物層がチャネルに隣接している場合には、その特性が劣化する。これには、半導体層に高濃度にＮ型不純物が注入されることによってチャネルと不純物領域との接合部に欠陥が発生してしまっていることが影響しているものと考えられる。
【００２５】
このようなＰ型ＴＦＴの特性劣化を抑制するためには、その形成過程で不純物注入によるＮ型からＰ型への反転を行なわないようにすればよい。すなわち、上記図２４に示したように第１の絶縁膜２０３および第２の絶縁膜２０５をエッチングした後、Ｐ型ＴＦＴ形成領域はレジストマスクで覆ってＮ型不純物の注入を行なえばよい。
【００２６】
しかし、Ｓｉウェハ上に多数形成されるＬＳＩとは異なり、１枚のガラス基板から作製できるＴＦＴ装置は数個からせいぜい１０個ないし２０個程度である。そのため、既に高電圧用ＴＦＴと低電圧用ＴＦＴを作り分けるために電極形成工程を２回に分けている上、Ｎ型から反転させずにＰ型高濃度不純物層を形成するためにマスク工程を１工程増やすことは、ＴＦＴ装置１台当たりの製造コストを大幅に増加させることになる。また、工程数が多くなることで歩留まり低下を招く恐れもある。
【００２７】
本発明はこのような点に鑑みてなされたものであり、同一基板上に低電圧用ＴＦＴと高電圧用ＴＦＴを集積したＴＦＴ装置を、低コスト化とＴＦＴの高特性化を両立して製造することのできるＴＦＴ装置の製造方法およびＴＦＴ装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に例示する流れによって実現可能なＴＦＴ装置の製造方法が提供される。本発明のＴＦＴ装置の製造方法は、基板上に、第１，第２導電型の第１のＴＦＴと、前記第１のＴＦＴのゲート絶縁膜と異なる膜厚のゲート絶縁膜を有する第１，第２導電型の第２のＴＦＴと、を有するＴＦＴ装置の製造方法において、表面にバッファ層を形成してなる前記基板上の前記第１のＴＦＴを形成する第１のＴＦＴ形成領域と前記第２のＴＦＴを形成する第２のＴＦＴ形成領域とに半導体層を形成する工程と、全面に第１の絶縁膜を形成し、前記第１のＴＦＴ形成領域の前記第１の絶縁膜上に第１のゲート電極を形成する工程と、全面に第２の絶縁膜を形成し、前記第２のＴＦＴ形成領域の前記第２の絶縁膜上に第２のゲート電極を形成する工程と、第１導電型にすべき前記第１の薄膜トランジスタ形成領域の前記第１の絶縁膜および前記第２の絶縁膜を前記第１のゲート電極よりも幅広に残存するように加工するとともに、前記第２の薄膜トランジスタ形成領域の前記第１の絶縁膜と前記第２の絶縁膜とを前記第２のゲート電極よりも幅広に残存するように加工する工程と、前記第１のゲート電極と前記第２のゲート電極とをマスクにして前記半導体層に第２導電型の不純物を導入して第２導電型の高濃度不純物層を形成する工程と、前記第１のゲート電極と前記第２のゲート電極とをマスクにして前記半導体層に第２導電型の不純物を導入して第２導電型の低濃度不純物層のＬＤＤ領域を形成する工程と、第１導電型にすべき前記第１のＴＦＴ形成領域と第１導電型にすべき前記第２のＴＦＴ形成領域とに、前記第１のゲート電極と前記第２のゲート電極とをマスクにして第１導電型の不純物を導入して前記第２導電型の低濃度不純物層を第１導電型の高濃度不純物層に反転させる工程と、を有することを特徴とする。
【００２９】
図１に例示するようなＴＦＴ装置の製造方法によれば、まず、基板上に半導体層を形成した後（ステップＳ１）、第１，第２導電型の第１のＴＦＴ、例えば低電圧用Ｐ型，Ｎ型ＴＦＴを形成する領域に、第１の絶縁膜および第１のゲート電極を形成し（ステップＳ２）、さらに、第１，第２導電型の第２のＴＦＴ、例えば高電圧用Ｐ型，Ｎ型ＴＦＴを形成する領域に、第２の絶縁膜および第２のゲート電極を形成する（ステップＳ３）。そして、第１のゲート電極と第２のゲート電極とをマスクにして半導体層にリンなどのＮ型不純物を注入し、Ｎ型の低濃度不純物層であるＮ型ＬＤＤ領域を形成する（ステップＳ６）。その後、Ｐ型ＴＦＴを形成すべき領域に第１のゲート電極と第２のゲート電極とをマスクにしてボロンなどのＰ型不純物を注入し、先に形成したＮ型ＬＤＤ領域をＰ型高濃度不純物層に反転する（ステップＳ７）。
【００３０】
これにより、同一の基板上にゲート絶縁膜の膜厚が異なるＰ型，Ｎ型ＴＦＴを形成する際、低電圧用・高電圧用の別なく、Ｐ型ＴＦＴを形成するすべての領域で、Ｎ型ＬＤＤ領域から反転したＰ型高濃度不純物層を形成することが可能になる。したがって、マスク工程などを増加させることなく、ＴＦＴ装置に形成されるＴＦＴについて良好な特性が得られるようになる。Ｐ型ＬＤＤ領域から反転してＮ型高濃度不純物層を形成する場合も同様である。
【００３１】
また、本発明のＴＦＴ装置の製造方法では、基板上に、第１の動作半導体層と第１の絶縁膜と第１のゲート電極とが順に積層された構造を有する第１，第２導電型の第１のＴＦＴと、第２の動作半導体層と第１の絶縁膜と第２の絶縁膜と第２のゲート電極とが順に積層された構造を有する第１，第２導電型の第２のＴＦＴと、を有するＴＦＴ装置において、第１導電型の前記第１のＴＦＴの前記第１の絶縁膜と前記第１のゲート電極との上部に前記第２の絶縁膜が前記第１のゲート電極より幅広に残存しており、前記第２のＴＦＴの前記第１の絶縁膜と前記第２の絶縁膜とが前記第２のゲート電極より幅広に残存していることを特徴とするＴＦＴ装置が提供される。
【００３２】
このようなＴＦＴ装置によれば、第１導電型の第１のＴＦＴは、第１のゲート電極下層にある第１の絶縁膜および第２の絶縁膜を、第１のゲート電極より幅広に残存させて形成されている。一方、第２のＴＦＴは、第２のゲート電極下層にある第１の絶縁膜と第２の絶縁膜を、第２のゲート電極より幅広に残存させて形成されている。これにより、第１のゲート電極と第２のゲート電極をマスクにして第２導電型の不純物を導入して第２導電型の低濃度不純物層を形成した後、第１導電型の不純物を導入することによって、その低濃度不純物層を第１導電型の高濃度不純物層に反転させることが可能になっている。
【００３３】
また、本発明のＴＦＴ装置の製造方法では、動作半導体層が画素電極に電気的に接続されて前記画素電極を駆動するＴＦＴを有するＴＦＴ装置において、前記動作半導体層と、前記動作半導体層上に形成された第１の絶縁膜と、前記第１の絶縁膜を介して形成された第１電極とからなる第１容量部と、前記第１電極と、前記第１電極上に形成された第２の絶縁膜と、前記第２の絶縁膜を介して形成された第２電極とからなる第２容量部と、を有し、前記動作半導体層と前記第２電極とは電気的に接続されていることを特徴とするＴＦＴ装置が提供される。
【００３４】
このようなＴＦＴ装置によれば、第１容量部と第２容量部とが積層状態で並列接続され、それらの容量の和をその画素部の補助容量とすることができるので、各画素部に小さな面積で大きな補助容量部を設けることができるようになる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。まず第１の実施の形態について説明する。
【００３６】
図１は第１の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。また、図２から図６は第１の実施の形態のＴＦＴ装置の製造工程を説明する図であって、図２は第１の実施の形態における第１の絶縁膜および第１のゲート電極形成工程、図３は第１の実施の形態における第２の絶縁膜および第２のゲート電極形成工程、図４は第１の実施の形態における絶縁膜加工およびＮ型不純物注入工程、図５は第１の実施の形態におけるＰ型不純物注入工程、図６は第１の実施の形態における層間絶縁膜および配線形成工程を示す図である。以下、図１に示す流れに従って、この第１の実施の形態のＴＦＴ装置の製造方法を説明する。
【００３７】
第１の実施の形態のＴＦＴ装置の製造方法では、まず、図２に示すように、ガラスなどの透明絶縁性基板１上にＳｉＯ₂からなるバッファ層２を膜厚約８０ｎｍで形成し、更に半導体材料、例えばポリシリコンを膜厚約５０ｎｍで形成する。ポリシリコンの場合、まずＣＶＤ（Chemical Vapor Deposition）などでアモルファスシリコンを成膜した後、エキシマレーザを用いてアニールすることにより結晶化する。このようにして形成したポリシリコンを加工し、Ｐ型，Ｎ型の第１のＴＦＴである低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴ、Ｐ型，Ｎ型の第２のＴＦＴである高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴを形成するそれぞれの領域に半導体層３を形成する（ステップＳ１）。なお、ここでは、低電圧用Ｐ型ＴＦＴを形成する領域を低電圧用Ｐ型ＴＦＴ形成領域と、低電圧用Ｎ型ＴＦＴを形成する領域を低電圧用Ｎ型ＴＦＴ形成領域と、高電圧用Ｐ型ＴＦＴを形成する領域を高電圧用Ｐ型ＴＦＴ形成領域と、高電圧用Ｎ型ＴＦＴを形成する領域を高電圧用Ｎ型ＴＦＴ形成領域という。
【００３８】
続いて全面にＳｉＯ₂を膜厚約４０ｎｍで成膜して第１の絶縁膜４を形成し、その上にＣｒなどの金属材料を膜厚約３００ｎｍで成膜して加工し、低電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｎ型ＴＦＴ形成領域にそれぞれ第１のゲート電極５ａ，５ｂを形成する（ステップＳ２）。ここで、第１の絶縁膜４は、後に低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴのゲート絶縁膜となり、第１のゲート電極５ａ，５ｂは、それぞれ低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴのゲート電極となる。
【００３９】
次いで、図３に示すように、全面にＳｉＯ₂を膜厚約８０ｎｍで成膜して第２の絶縁膜６を形成し、その上にＣｒなどの金属材料を膜厚約３００ｎｍで成膜して加工し、高電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｎ型ＴＦＴ形成領域にそれぞれ第２のゲート電極７ａ，７ｂを形成する（ステップＳ３）。ここで、第２の絶縁膜６と先に形成した第１の絶縁膜４との積層体（合計膜厚約１２０ｎｍ）は、後に高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴのゲート絶縁膜となり、第２のゲート電極７ａ，７ｂは、それぞれ高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴのゲート電極となる。
【００４０】
次いで、レジストマスクなどを用い、図４に示すように、第１の絶縁膜４および第２の絶縁膜６を、高電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｎ型ＴＦＴ形成領域では第２のゲート電極７ａ，７ｂよりも０．３μｍ〜３μｍ程度幅広に残すように加工し、低電圧用Ｐ型ＴＦＴ形成領域では第１のゲート電極５ａよりも０．３μｍ〜３μｍ程度幅広に残すように加工する（ステップＳ４）。これにより、低電圧用Ｐ型ＴＦＴ形成領域では、第１のゲート電極５ａ下部に第１の絶縁膜４が幅広に残り、第１のゲート電極５ａ上部に第２の絶縁膜６が幅広に残るようになる。低電圧用Ｎ型ＴＦＴ形成領域は、第１のゲート電極５ｂをマスクにして、第１のゲート電極５ｂ直下にのみ第１の絶縁膜４が残るようにする。
【００４１】
続いて、第１のゲート電極５ｂ、第２のゲート電極７ａ，７ｂおよび第２の絶縁膜６をマスクにして、リンなどのＮ型不純物を加速エネルギ１０ｋｅＶ、濃度６×１０¹⁴ｃｍ^-2の条件で注入し、露出する半導体層３にＮ型高濃度不純物層８を形成する（ステップＳ５）。さらに、第１のゲート電極５ａ，５ｂおよび第２のゲート電極７ａ，７ｂをマスクにして、リンなどのＮ型不純物を加速エネルギ９０ｋｅＶ、濃度４×１０¹³ｃｍ^-2の条件で、第１の絶縁膜４および第２の絶縁膜６を通過させて注入し、第１の絶縁膜４および第２の絶縁膜６の幅広に残した部分の直下にＮ型ＬＤＤ領域９を形成する（ステップＳ６）。これにより、低電圧用Ｐ型ＴＦＴ形成領域、高電圧用Ｐ型ＴＦＴ形成領域および高圧用Ｎ型ＴＦＴ形成領域には、半導体層３のそれぞれのチャネルとなる領域（以下「チャネル領域」という。）の外側にＮ型ＬＤＤ領域９が形成され、このＮ型ＬＤＤ領域９の外側にＮ型高濃度不純物層８が形成される。一方、低電圧用Ｎ型ＴＦＴ形成領域には、第１のゲート電極５ｂより幅広に第１の絶縁膜４および第２の絶縁膜６が残っていないため、そのチャネル領域の外側にＮ型高濃度不純物層８のみが形成される。
【００４２】
次いで、図５に示すように、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域を開口したレジストマスク１０を形成し、ボロンなどのＰ型不純物を注入する。その際は、まず、第１のゲート電極５ａ、第２のゲート電極７ａおよび第２の絶縁膜６をマスクにして、加速エネルギ１０ｋｅＶ、濃度１．５×１０¹⁵ｃｍ^-2の条件で注入し、さらに第１のゲート電極５ａおよび第２のゲート電極７ａをマスクにして、加速エネルギ７０ｋｅＶ、濃度１×１０¹⁵ｃｍ^-2の条件で、第１の絶縁膜４および第２の絶縁膜６を通過させて注入する。これにより、図５に示したように、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域では、図４に示したＮ型高濃度不純物層８およびＮ型ＬＤＤ領域９がＰ型高濃度不純物層１１に反転する（ステップＳ７）。その後、レジストマスク１０は除去する。このように、ここでは高電圧用Ｐ型ＴＦＴ形成領域にＰ型ＬＤＤ領域は形成しない。高電圧用Ｐ型ＴＦＴにＰ型ＬＤＤ領域を形成すると、工程上、高速動作が必要な低電圧用Ｐ型ＴＦＴにもＰ型ＬＤＤ領域が形成されてしまうことになり、低電圧用Ｐ型ＴＦＴの移動度が低下するためである。なお、高電圧用Ｐ型ＴＦＴにもＰ型ＬＤＤ領域は必ずしも必要とはならない。
【００４３】
次いで、注入したＰ型，Ｎ型不純物を活性化するため、透明絶縁性基板１の歪み点以下の温度、例えばガラスの場合には温度５５０℃程度で熱処理する。あるいは、より低温で処理できるエキシマレーザやＲＴＡ法によって活性化してもよい。その後、図６に示すように、ＳｉＮなどからなる膜厚約３００ｎｍの層間絶縁膜１２を形成して、コンタクトホールを開口し、続けてＭｏなどからなる膜厚約３００ｎｍの配線１３を形成してＴＦＴを完成する（ステップＳ８）。ここでは図示しないが、最後にこのＴＦＴ上に保護膜および画素電極などを形成してＴＦＴ装置が完成する。
【００４４】
このように、第１の実施の形態のＴＦＴ装置の製造方法によれば、高電圧用Ｐ型ＴＦＴ形成領域だけでなく、低電圧用Ｐ型ＴＦＴ形成領域においても第１の絶縁膜４および第２の絶縁膜６を第１のゲート電極５ａより幅広に残してＮ型不純物を注入する。これにより、高電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｐ型ＴＦＴ形成領域には、それぞれのチャネル領域の外側にまずＮ型ＬＤＤ領域９が形成され、いずれの形成領域においてもチャネル領域に隣接するＮ型高濃度不純物層は形成されない。そのため、チャネル領域外側に形成されたＮ型ＬＤＤ領域９にＰ型不純物を注入し、このＮ型ＬＤＤ領域９をＰ型高濃度不純物層１１に反転することにより、低電圧用Ｐ型ＴＦＴおよび高電圧用Ｐ型ＴＦＴの特性を良好に保つことができる。したがって、Ｐ型ＴＦＴの特性を劣化させることなく、また、Ｎ型不純物注入時にＰ型ＴＦＴ形成領域を覆うためのマスク工程などを増加させることなく低コストで、ＴＦＴ装置の製造が可能になる。
【００４５】
なお、上記第１の実施の形態のＴＦＴ装置の製造方法において、半導体層３に注入する不純物は質量分離し、分離されたイオンのみ注入するようにしてもよく、あるいは質量分離せずにリンの水素化物イオンやボロンの水素化物イオンを注入してもよい。
【００４６】
また、回路の要求特性によって低電圧用Ｎ型ＴＦＴにもＮ型ＬＤＤ領域を形成するようにしてもよい。その場合には、上記図４に示した工程で低電圧用Ｐ型ＴＦＴ形成領域と同様に低電圧用Ｎ型ＴＦＴ形成領域においても、第１のゲート電極５ｂ下部および上部にそれぞれ第１の絶縁膜４および第２の絶縁膜６が第１のゲート電極５ｂより幅広に残るように加工する。勿論、ＴＦＴ装置に形成される全部または一部の低電圧用Ｎ型ＴＦＴにＮ型ＬＤＤ領域を形成することが可能である。
【００４７】
さらに、図１において、ステップＳ５，Ｓ６，Ｓ７の各工程は、この順序に限定されることはなく、例えば、ステップＳ７，Ｓ６，Ｓ５のような順序としても構わない。
【００４８】
また、上記の説明では低電圧用Ｐ型ＴＦＴ、低電圧用Ｎ型ＴＦＴ、高電圧用Ｐ型ＴＦＴおよび高電圧用Ｎ型ＴＦＴの形成方法について述べたが、それらの形成過程でＴＦＴ装置内に補助容量部を形成することができる。補助容量は、主にＴＦＴ装置の各画素部において液晶への書き込み電圧を保持するのに用いられる。また、補助容量は、ＴＦＴ装置の周辺回路の中で用いられることのある容量分割方式のＤＡ（ディジタル−アナログ）コンバータなどの容量としても用いることができる。
【００４９】
図７はＴＦＴ装置に形成される画素部の要部平面図、図８は図７のＡ−Ａ断面図である。ただし、図７および図８では、図２から図６に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。ＴＦＴ装置では、図７に示すように、画素マトリクス部の端部でゲートドライバに接続されたゲート配線２１および画素マトリクス部の端部でデータドライバに接続されたデータ配線２２が直交するようにして形成されている。ゲート配線２１とデータ配線２２で画定される領域が画素部２０となり、それらの交点近傍に画素ＴＦＴが形成され、さらに、画素部２０には、ゲート配線２１と略平行に補助容量配線２３が形成されている。
【００５０】
ここでは画素ＴＦＴとして高電圧用Ｎ型ＴＦＴ２４を用いている。高電圧用Ｎ型ＴＦＴ２４は、図８に示すように、透明絶縁性基板１に形成されたバッファ層２上に、半導体層３のチャネル領域外側にＮ型ＬＤＤ領域９が形成され、更にその外側にＮ型高濃度不純物層８が形成されている。高電圧用Ｎ型ＴＦＴ２４の半導体層３およびＮ型ＬＤＤ領域９上には第１の絶縁膜４および第２の絶縁膜６を介して第２のゲート電極７ｂが形成され、その上には層間絶縁膜１２が形成されている。また、図８に示したように、補助容量配線２３の下層および上層には、それぞれ第１の絶縁膜４および第２の絶縁膜６が形成されている。半導体層３は、高電圧用Ｎ型ＴＦＴ２４が形成されている領域のほか、補助容量配線２３下層にある第１の絶縁膜４の直下にも形成されている。
【００５１】
高電圧用Ｎ型ＴＦＴ２４は、層間絶縁膜１２に開口したコンタクトホールを介して、ソース側のＮ型高濃度不純物層８とデータ配線２２とが接続され、さらに、ドレイン側のＮ型高濃度不純物層８と第１電極２５とが接続されている。この第１電極２５は、保護膜２６に開口したコンタクトホールを介して画素電極２７に接続されている。さらに、第１電極２５は、補助容量配線２３上層の第２の絶縁膜６上に形成された第２電極２８に接続されている。
【００５２】
画素部２０をこのように構成する場合、ゲート配線２１は高電圧用Ｎ型ＴＦＴ２４のゲート電極である第２のゲート電極７ｂと同一工程で形成することができる。データ配線２２は、上記図６に示した配線１３に相当し、第１電極２５と同一工程で形成される。補助容量配線２３は、低電圧用Ｐ型ＴＦＴおよび低電圧用Ｎ型ＴＦＴのゲート絶縁膜である第１の絶縁膜４の形成後に、そのゲート電極となる第１のゲート電極５ａ，５ｂと同一工程で形成することができる。さらに、第２電極２８は、第２の絶縁膜６形成後に、高電圧用Ｎ型ＴＦＴ２４の第２のゲート電極７ｂと同一工程で形成することができる。保護膜２６および画素電極２７はそれぞれ所定の領域に形成される。
【００５３】
このようにして形成される補助容量部は、半導体層３、第１の絶縁膜４および補助容量配線２３よりなるＭＯＳ型の第１容量部と、補助容量配線２３、第２の絶縁膜６および第２電極２８よりなる第２容量部との２つから構成されている。半導体層３と第２電極２８は、第１電極２５およびＮ型高濃度不純物層８を介して電気的に接続されているので、第１，第２容量部は積層状態で並列接続されることになり、トータルの補助容量はそれらの容量の和となる。
【００５４】
このように、補助容量部は、平面的に同じ場所で２つの容量部が並列接続されて構成されるので、レイアウト上、小さな面積で大きな容量を得ることができる。さらに、この補助容量部はＴＦＴの形成過程で形成することができるので、このような構造の補助容量部を形成するためにＴＦＴ装置の製造工程を変更することは不要である。また、補助容量部を構成する第１，第２の絶縁膜４，６は、ＴＦＴのゲート絶縁膜と同一工程で形成されるため数十〜百ｎｍ程度と薄く、他の層間絶縁膜で構成するよりも大きな容量を得ることも可能である。
【００５５】
次に、第２の実施の形態について説明する。
【００５６】
図９は第２の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。この第２の実施の形態では、透明絶縁性基板上にバッファ層、半導体層を形成した後（ステップＳ１１）、第１の絶縁膜および第１のゲート電極を形成し（ステップＳ１２）、第２の絶縁膜および第２のゲート電極を形成する（ステップＳ１３）工程までは、第１の実施の形態と同じである。ここでは以降の工程について、図９に示す流れに従って、この第２の実施の形態のＴＦＴ装置の製造方法を説明する。
【００５７】
ここで、図１０から図１３は第２の実施の形態のＴＦＴ装置の製造工程を説明する図であって、図１０は第２の実施の形態における第１のＮ型不純物注入工程、図１１は第２の実施の形態における第２のＮ型不純物注入工程、図１２は第２の実施の形態におけるＰ型不純物注入工程、図１３は第２の実施の形態における層間絶縁膜および配線形成工程を示す図である。ただし、図１０から図１３では、図２から図６に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００５８】
この第２の実施の形態では、透明絶縁性基板１上に、バッファ層２、半導体層３、第１の絶縁膜４、第１のゲート電極５ａ，５ｂ、第２の絶縁膜６および第２のゲート電極７ａ，７ｂを形成した後、図１０に示すように、第１のレジストマスク３０を形成する（ステップＳ１４）。この第１のレジストマスク３０は、第１のゲート電極５ａおよび第２のゲート電極７ａ，７ｂよりも０．３μｍ〜３μｍ程度幅広に形成する。この状態で、第１のレジストマスク３０および第１のゲート電極５ｂをマスクにして、リンなどのＮ型不純物を加速エネルギ９０ｋｅＶ、濃度２×１０¹⁵ｃｍ^-2の条件で、第１の絶縁膜４および第２の絶縁膜６を通過させて注入し、半導体層３にＮ型高濃度不純物層８を形成する（ステップＳ１５）。その後、第１のレジストマスク３０は除去する。
【００５９】
次いで、図１１に示すように、第１のゲート電極５ａ，５ｂおよび第２のゲート電極７ａ，７ｂをマスクにして、リンなどのＮ型不純物を加速エネルギ９０ｋｅＶ、濃度４×１０¹³ｃｍ^-2の条件で、第１の絶縁膜４および第２の絶縁膜６を通過させて注入し、高電圧用Ｎ型ＴＦＴ形成領域にＮ型ＬＤＤ領域９を形成する。その際、同時に、高電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｐ型ＴＦＴ形成領域にもＮ型ＬＤＤ領域９が形成される（ステップＳ１６）。また、図１０に示した第１のレジストマスク３０が形成されなかった低電圧用Ｎ型ＴＦＴ形成領域には、チャネル領域外側にＮ型高濃度不純物層８のみが形成される。
【００６０】
次いで、図１２に示すように、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域を開口した第２のレジストマスク３１を形成し、ボロンなどのＰ型不純物を注入する。その際は、第１のゲート電極５ａおよび第２のゲート電極７ａをマスクにして、加速エネルギ７０ｋｅＶ、濃度４×１０¹⁵ｃｍ^-2の条件で、第１の絶縁膜４および第２の絶縁膜６を通過させて注入する。これにより、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域では、図１１に示したＮ型高濃度不純物層８およびＮ型ＬＤＤ領域９がＰ型高濃度不純物層１１に反転する（ステップＳ１７）。その後、第２のレジストマスク３１は除去する。
【００６１】
次いで、第１の実施の形態と同じく、注入したＰ型，Ｎ型不純物を活性化するための熱処理などを行い、その後、図１３に示すように、層間絶縁膜１２および配線１３を形成してＴＦＴを完成させ（ステップＳ１８）、図示しない保護膜および画素電極などを形成してＴＦＴ装置を完成する。
【００６２】
このように、第２の実施の形態のＴＦＴ装置の製造方法によれば、第１の実施の形態と同様、チャネル領域外側に、Ｎ型ＬＤＤ領域９から反転したＰ型高濃度不純物層１１が形成されるので、Ｐ型ＴＦＴの特性を良好に保つことができる。さらに、この第２の実施の形態のＴＦＴ装置の製造方法では、Ｐ型不純物注入を１回で行なうことができ、注入工程を簡略化することができる。また、Ｎ型高濃度不純物層８の形成時にマスク工程が必要になるが、第１のＮ型不純物注入工程前に第１の絶縁膜４および第２の絶縁膜６のエッチング加工が不要であるため、トータルのマスク工程数としては第１の実施の形態と同じになる。
【００６３】
なお、この第２の実施の形態では、上記図１０に示した工程で形成する第１のレジストマスク３０は、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域については、第１のゲート電極５ａおよび第２のゲート電極７ａよりもそれぞれ幅広に形成されていれば、そのサイズは上記の例には限定されない。
【００６４】
図１４は第１のレジストマスクの別の形成例を示す図である。この図１４に示すように、第１のレジストマスク３０は、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域については、下層にある半導体層３全体を覆うように形成することもできる。上記図１０に示した工程で第１のレジストマスク３０を半導体層３全体を覆うように形成した場合には、その後の図１１に示した工程では、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域にＮ型ＬＤＤ領域しか形成されなくなる。そのため、図１２に示した工程では、第２のレジストマスク３１を用いてＰ型不純物を注入する際に、Ｐ型高濃度不純物層１１への反転が容易になる。例えば、Ｐ型不純物の注入は、加速エネルギ７０ｋｅＶ、濃度２×１０¹⁵ｃｍ^-2の条件でよくなり、注入に要する時間を短縮することができるようになる。
【００６５】
また、上記図１０から図１２に示した工程は、第２のゲート電極７ａ，７ｂ形成後から不純物活性化前までの間であれば、その順序を変更して行なうこともできる。例えば、第２のゲート電極７ａ，７ｂ形成後に、上記第２のレジストマスク３１を形成してＰ型高濃度不純物層１１を形成し、次にその第２のレジストマスク３１を除去してＮ型不純物を注入してＮ型ＬＤＤ領域９を形成し、最後に、上記第１のレジストマスク３０を形成してＮ型高濃度不純物層８を形成することも可能である。
【００６６】
また、回路の要求特性によって低電圧用Ｎ型ＴＦＴにもＮ型ＬＤＤ領域を形成するようにしてもよく、その場合には、上記図１０に示した工程で低電圧用Ｎ型ＴＦＴ形成領域においても、第１のレジストマスク３０を第１のゲート電極５ｂより幅広に形成する。勿論、ＴＦＴ装置に形成される全部または一部の低電圧用Ｎ型ＴＦＴにＮ型ＬＤＤ領域を形成することが可能である。
【００６７】
また、この第２の実施の形態においても、第１の実施の形態と同様にして、２つの容量部を積層して並列接続し、小さな面積で大きな容量を得ることのできる補助容量部をＴＦＴ装置の製造工程の変更なく形成することが可能である。
【００６８】
次に第３の実施の形態について説明する。
【００６９】
図１５は第３の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。この第３の実施の形態では、透明絶縁性基板上にバッファ層、半導体層を形成した後（ステップＳ２１）、第１の絶縁膜および第１のゲート電極を形成し（ステップＳ２２）、第２の絶縁膜および第２のゲート電極を形成する（ステップＳ２３）工程までは、第１の実施の形態と同じである。ここでは以降の工程について、図１５に示す流れに従って、この第３の実施の形態のＴＦＴ装置の製造方法を説明する。
【００７０】
ここで、図１６から図２０は第３の実施の形態のＴＦＴ装置の製造工程を説明する図であって、図１６は第３の実施の形態における絶縁膜エッチング工程、図１７は第３の実施の形態における第１のＮ型不純物注入工程、図１８は第３の実施の形態における第２のＮ型不純物注入工程、図１９は第３の実施の形態におけるＰ型不純物注入工程、図２０は第３の実施の形態における層間絶縁膜および配線形成工程を示す図である。ただし、図１６から図２０では、図２から図６に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００７１】
この第３の実施の形態では、透明絶縁性基板１上に、バッファ層２、半導体層３、第１の絶縁膜４、第１のゲート電極５ａ，５ｂ、第２の絶縁膜６および第２のゲート電極７ａ，７ｂを形成した後、図１６に示すように、第１のゲート電極５ａ，５ｂおよび第２のゲート電極７ａ，７ｂをマスクにして、第１の絶縁膜４および第２の絶縁膜６をエッチング除去する（ステップＳ２４）。これにより、第１のゲート電極５ａ，５ｂ直下以外の半導体層３および第２のゲート電極７ａ，７ｂ直下以外の半導体層３が露出するようになる。
【００７２】
次いで、図１７に示すように、第１のレジストマスク４０を第１のゲート電極５ａおよび第２のゲート電極７ａ，７ｂよりも０．３μｍ〜３μｍ程度幅広に形成する（ステップＳ２５）。この状態で、第１のレジストマスク４０および第１のゲート電極５ｂをマスクにして、リンなどのＮ型不純物を加速エネルギ１０ｋｅＶ、濃度６×１０¹⁴ｃｍ^-2の条件で注入し、半導体層３にＮ型高濃度不純物層８を形成する（ステップＳ２６）。その後、第１のレジストマスク４０は除去する。
【００７３】
次いで、図１８に示すように、第１のゲート電極５ａ，５ｂおよび第２のゲート電極７ａ，７ｂをマスクにして、リンなどのＮ型不純物を加速エネルギ１０ｋｅＶ、濃度２×１０¹³ｃｍ^-2の条件で注入し、高電圧用Ｎ型ＴＦＴ形成領域にＮ型ＬＤＤ領域９を形成する。その際、同時に、高電圧用Ｐ型ＴＦＴ形成領域および低電圧用Ｐ型ＴＦＴ形成領域にもＮ型ＬＤＤ領域９が形成される（ステップＳ２７）。低電圧用Ｎ型ＴＦＴ形成領域には、チャネル領域外側にＮ型高濃度不純物層８のみが形成される。
【００７４】
次いで、図１９に示すように、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域を開口した第２のレジストマスク４１を形成し、ボロンなどのＰ型不純物を注入する。その際は、第１のゲート電極５ａおよび第２のゲート電極７ａをマスクにして、加速エネルギ１０ｋｅＶ、濃度１．５×１０¹⁵ｃｍ^-2の条件で注入する。これにより、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域では、図１８に示したＮ型高濃度不純物層８およびＮ型ＬＤＤ領域９がＰ型高濃度不純物層１１に反転する（ステップＳ２８）。その後、第２のレジストマスク４１は除去する。
【００７５】
次いで、第１の実施の形態と同じく、注入したＰ型，Ｎ型不純物を活性化するための熱処理などを行い、その後、図２０に示すように、層間絶縁膜１２および配線１３を形成してＴＦＴを完成させ（ステップＳ２９）、図示しない保護膜および画素電極などを形成してＴＦＴ装置を完成する。
【００７６】
このように、第３の実施の形態のＴＦＴ装置の製造方法によれば、Ｐ型不純物の注入を１回で行なえ、さらにＰ型，Ｎ型不純物の注入が低加速エネルギで行なえるため、基板温度の上昇や第１，第２のレジストマスク４０，４１へのダメージが減少する。それにより、基板割れや基板の反りなどの基板変形を回避することができ、また、第１，第２のレジストマスク４０，４１の剥離性を向上させることができる。
【００７７】
なお、この第３の実施の形態においては、上記第２の実施の形態と同様、第１のレジストマスク４０は、低電圧用Ｐ型ＴＦＴ形成領域および高電圧用Ｐ型ＴＦＴ形成領域については、第１のゲート電極５ａおよび第２のゲート電極７ａよりもそれぞれ幅広に形成されていればよく、例えば下層の半導体層３全体を覆うように形成してもよい。それによってＰ型高濃度不純物層１１への反転を容易にし、Ｐ型不純物注入に要する時間を短縮することができるようになる。
【００７８】
また、上記図１７から図１９に示した工程は、第１の絶縁膜４および第２の絶縁膜６のエッチング後から不純物活性化前までの間であれば、その順序を変更して行なうこともできる。さらに、Ｎ型ＬＤＤ領域９の形成は、第２のゲート電極７ａ，７ｂの形成後であれば、第１の絶縁膜４および第２の絶縁膜６のエッチング前に行なってもよい。これは、Ｎ型ＬＤＤ領域９を形成する際のＮ型不純物の注入量が少ないため、高加速エネルギであっても基板温度の上昇を抑制することができるためである。
【００７９】
また、この第３の実施の形態においても上記第１，第２の実施の形態と同様、ＴＦＴ装置に形成される全部または一部の低電圧用Ｎ型ＴＦＴにＮ型ＬＤＤ領域を形成することが可能である。また、第１，第２の実施の形態と同様にして、２つの容量部を積層して並列接続し、小さな面積で大きな容量を得ることのできる補助容量部を製造工程の変更なく形成することが可能である。
【００８０】
なお、以上の例では、チャネル領域外側に隣接してＮ型ＬＤＤ領域から反転させたＰ型高濃度不純物層を形成する場合について述べたが、チャネル領域外側に隣接してＰ型ＬＤＤ領域から反転させてＮ型高濃度不純物層を形成する場合も同様にして行なうことが可能であり、上記同様の効果を得ることができる。
【００８１】
【発明の効果】
以上説明したように本発明では、第１，第２導電型の第１のＴＦＴと、第１のＴＦＴと異なる膜厚のゲート絶縁膜を有する第１，第２導電型の第２のＴＦＴとを形成する際に、第１導電型の第１，第２のＴＦＴに形成される第１導電型の高濃度不純物層を、第２導電型の低濃度不純物層に第１導電型不純物を導入して反転させることにより形成するようにした。これにより、低コスト化とＴＦＴの高特性化とを両立してＴＦＴ装置を製造することができる。
【００８２】
また、本発明では、積層して並列接続した第１容量部と第２容量部とをＴＦＴ装置内に形成することにより、各画素部に小さな面積で大きな補助容量が設けられたＴＦＴ装置を製造することができる。
【図面の簡単な説明】
【図１】第１の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。
【図２】第１の実施の形態における第１の絶縁膜および第１のゲート電極形成工程を示す図である。
【図３】第１の実施の形態における第２の絶縁膜および第２のゲート電極形成工程を示す図である。
【図４】第１の実施の形態における絶縁膜加工およびＮ型不純物注入工程を示す図である。
【図５】第１の実施の形態におけるＰ型不純物注入工程を示す図である。
【図６】第１の実施の形態における層間絶縁膜および配線形成工程を示す図である。
【図７】ＴＦＴ装置に形成される画素部の要部平面図である。
【図８】図７のＡ−Ａ断面図である。
【図９】第２の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。
【図１０】第２の実施の形態における第１のＮ型不純物注入工程を示す図である。
【図１１】第２の実施の形態における第２のＮ型不純物注入工程を示す図である。
【図１２】第２の実施の形態におけるＰ型不純物注入工程を示す図である。
【図１３】第２の実施の形態における層間絶縁膜および配線形成工程を示す図である。
【図１４】第１のレジストマスクの別の形成例を示す図である。
【図１５】第３の実施の形態のＴＦＴ装置の製造方法の流れの一例を示す図である。
【図１６】第３の実施の形態における絶縁膜エッチング工程を示す図である。
【図１７】第３の実施の形態における第１のＮ型不純物注入工程を示す図である。
【図１８】第３の実施の形態における第２のＮ型不純物注入工程を示す図である。
【図１９】第３の実施の形態におけるＰ型不純物注入工程を示す図である。
【図２０】第３の実施の形態における層間絶縁膜および配線形成工程を示す図である。
【図２１】従来の周辺回路一体型のＴＦＴ装置の一構成例である。
【図２２】従来の第１の絶縁膜および第１のゲート電極形成工程を示す図である。
【図２３】従来の第２の絶縁膜および第２のゲート電極形成工程を示す図である。
【図２４】従来の絶縁膜加工およびＮ型不純物注入工程を示す図である。
【図２５】従来のＰ型不純物注入工程を示す図である。
【図２６】従来の層間絶縁膜および配線形成工程を示す図である。
【図２７】高電圧用Ｐ型ＴＦＴにＰ型ＬＤＤ領域を形成しない場合の説明図である。
【符号の説明】
１透明絶縁性基板
２バッファ層
３半導体層
４第１の絶縁膜
５ａ，５ｂ第１のゲート電極
６第２の絶縁膜
７ａ，７ｂ第２のゲート電極
８Ｎ型高濃度不純物層
９Ｎ型ＬＤＤ領域
１０レジストマスク
１１Ｐ型高濃度不純物層
１２層間絶縁膜
１３配線
２０画素部
２１ゲート配線
２２データ配線
２３補助容量配線
２４高電圧用Ｎ型ＴＦＴ
２５第１電極
２６保護膜
２７画素電極
２８第２電極
３０，４０第１のレジストマスク
３１，４１第２のレジストマスク[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a thin film transistor (TFT) device. To the law In particular, a method of manufacturing a TFT device in which TFTs formed using amorphous silicon, polycrystalline silicon or other semiconductors are integrated. To the law Related.
[0002]
[Prior art]
The TFT device is used, for example, for driving an active matrix liquid crystal display panel or an EL (Electro-Luminescence) panel. Recently, a channel is formed using polysilicon having a high electron mobility, and not only the pixel TFT but also a peripheral gate driver, a data driver, a display controller (hereinafter referred to as “peripheral circuit”) are integrated on the same substrate. Such peripheral circuit integrated TFT devices have been used (see, for example, Patent Document 1).
[0003]
FIG. 21 shows a structural example of a conventional peripheral circuit integrated TFT device. The TFT device 100 has a pixel matrix portion 101 in which a large number of pixel portions are arranged in a matrix in a region that becomes a display area of the display device, and includes a gate driver 102, a data driver 103, and a display that are peripheral circuits thereof. A controller 104 is included. Signals transmitted to the gate driver 102 and the data driver 103 are controlled by the display controller 104. The pixel matrix unit 101, the gate driver 102, the data driver 103, and the display controller 104 are all formed on a single transparent insulating substrate 100a.
[0004]
In the pixel matrix portion 101, a pixel TFT 101a is formed in each pixel portion, and the pixel TFT 101a is connected to a gate wiring 101b and a data wiring 101c. Further, the pixel matrix portion 101 is provided with an auxiliary capacitance portion 101e connected to the auxiliary capacitance wiring 101d, and the auxiliary capacitance portion 101e is connected to the pixel TFT 101a. The gate driver 102 is provided by connecting a shift register 102a, a level shifter 102b, and an output buffer 102c, and a signal from the gate driver 102 is transmitted to the gate wiring 101b of the pixel matrix portion 101. The data driver 103 is provided by connecting a shift register 103a, a level shifter 103b, and an analog switch 103c, and an image signal is externally input to the analog switch 103c. A signal from the data driver 103 is transmitted to the data wiring 101 c of the pixel matrix unit 101. The display controller 104 controls processing operations of the gate driver 102 and the data driver 103 in accordance with a control signal input from the outside.
[0005]
In such a TFT device 100, the gate driver 102, the data driver 103, and the display controller 104 are usually formed with a complementary metal oxide semiconductor (CMOS) structure in which an N-type TFT and a P-type TFT are combined. Of these, N-type TFTs often have an LDD (Lightly Doped Drain) region in order to suppress hot carrier degradation and off-leakage current.
[0006]
By the way, in order to make the logic circuit portion and the signal processing circuit portion in the TFT device 100 faster, it is necessary to reduce the element size to reduce the channel length or to eliminate the N-type LDD region of the N-type TFT. It may be necessary. In that case, the P-type and N-type TFTs formed in the logic circuit portion and the signal processing circuit portion have gates that are different from the pixel TFT 101a that requires a certain amount of voltage (10V to 20V) for driving liquid crystal and EL. It is necessary to reduce the operating voltage by reducing the thickness of the insulating film. By making the gate insulating film thinner, the threshold voltage can be lowered and the operating voltage can be lowered, so that hot carrier deterioration can be suppressed even if the channel length is reduced or the N-type LDD region is eliminated. It is to become.
[0007]
In the above TFT device 100, the shift registers 102a and 103a and the display controller 104 are composed of TFTs (low voltage TFTs) having a thin gate insulating film and operating at a high power supply voltage (VL) of about 3V to 5V. The On the other hand, the pixel matrix portion 101, the output buffer 102c, and the analog switch 103c are formed of TFTs (high voltage TFTs) that have a thick gate insulating film and operate at a low speed with a high power supply voltage (VH) of about 10V to 20V. Further, the level shifters 102b and 103b can be mounted with a low voltage TFT and a high voltage TFT.
[0008]
In the case of such a peripheral circuit integrated TFT device 100, when the low-voltage TFT and the high-voltage TFT have a CMOS structure, a low-voltage P-type TFT, a low-voltage N-type TFT, and a high-voltage P-type TFT. A total of four types of high voltage N-type TFTs are formed on the same substrate.
[0009]
FIG. 22 to FIG. 26 are diagrams showing an example of a manufacturing method of a conventional TFT device. FIG. 22 shows a conventional first insulating film and first gate electrode formation step, and FIG. 23 shows a conventional second insulating film. 24 shows a conventional insulating film processing and N-type impurity implantation process, FIG. 25 shows a conventional P-type impurity implantation process, and FIG. 26 shows a conventional interlayer insulating film and wiring formation process. FIG.
[0010]
First, as shown in FIG. 22, on a transparent insulating substrate 200 such as glass, SiO 2 ₂ A buffer layer 201 having a thickness of about 80 nm and a semiconductor layer 202 having a thickness of about 50 nm made of polysilicon or the like are formed. Then SiO ₂ A first insulating film 203 having a film thickness of about 40 nm and a first gate electrode 204 having a film thickness of about 300 nm made of Cr or the like are formed. The first insulating film 203 and the first gate electrode 204 become the gate insulating film and the gate electrode of the low-voltage P-type TFT and the low-voltage N-type TFT, respectively.
[0011]
Next, as shown in FIG. ₂ A second insulating film 205 having a thickness of about 80 nm and a second gate electrode 206 having a thickness of about 300 nm made of Cr or the like are formed. The stacked body of the first insulating film 203 and the second insulating film 205 and the second gate electrode 206 serve as the gate insulating film and the gate electrode of the high-voltage P-type TFT and the high-voltage N-type TFT, respectively.
[0012]
Next, as shown in FIG. 24, using a resist mask or the like, the first insulating film 203 and the second insulating film 205 in the high-voltage P-type TFT formation region and the high-voltage N-type TFT formation region are Etching is performed so as to remain approximately 1 μm to 3 μm wider than the gate electrode 206. On the other hand, in the low-voltage P-type TFT formation region and the low-voltage N-type TFT formation region, the first gate electrode 204 is used as a mask during the etching process, and the first voltage is directly below the first gate electrode 204. The shape is left leaving the insulating film 203.
[0013]
In the high-voltage P-type TFT formation region and the high-voltage N-type TFT formation region, the first insulating film 203 and the semiconductor layer 202 immediately below the second insulating film 205 remaining wider than the second gate electrode 206 are: An LDD region which is a low concentration impurity layer is formed. That is, first, using the first insulating film 203 and the second insulating film 205 as a mask, an N-type impurity such as phosphorus is accelerated at an energy of 10 keV and a concentration of 6 × 10. ¹⁴ cm ^-2 Then, an N-type high concentration impurity layer 207 is formed in the semiconductor layer 202. Subsequently, using the first gate electrode 204 and the second gate electrode 206 as a mask, N-type impurities such as phosphorus are accelerated at an energy of 90 keV and a concentration of 4 × 10. ¹³ cm ^-2 Under the conditions, the first insulating film 203 and the second insulating film 205 are passed through and implanted. Thus, the N-type LDD region 208 is formed together with the N-type high concentration impurity layer 207 in the high-voltage P-type TFT and the high-voltage N-type TFT formation region. On the other hand, only the N-type high-concentration impurity layer 207 is formed in the low-voltage P-type TFT formation region and the low-voltage N-type TFT formation region.
[0014]
Next, as shown in FIG. 25, a resist mask 209 having an opening in a region to be a P-type TFT is formed, and a P-type impurity such as boron is implanted. At that time, using the first insulating film 203 and the second insulating film 205 as a mask, boron is used as an acceleration energy of 10 keV and a concentration of 1.5 × 10 10. ¹⁵ cm ^-2 Then, the N type high concentration impurity layer 207 in the low voltage P type TFT formation region and the high voltage P type TFT formation region is inverted to the P type high concentration impurity layer 210. Further, using the first gate electrode 204 and the second gate electrode 206 as a mask, boron is used as an acceleration energy of 70 keV and a concentration of 1.0 × 10 10. ¹⁴ cm ^-2 Under the conditions, the first insulating film 203 and the second insulating film 205 are injected and injected, and the N-type LDD region 208 in the high-voltage P-type TFT formation region is inverted to the P-type LDD region 211. As a result, the P-type LDD region 211 is formed together with the P-type high-concentration impurity layer 210 in the high-voltage P-type TFT formation region, and only the P-type high-concentration impurity layer 210 is formed in the low-voltage P-type TFT formation region. Is formed.
[0015]
After removing the resist mask 209, heat treatment is performed at a temperature below the strain point of the transparent insulating substrate 200, for example, in the case of glass, about 550 ° C. in order to activate the implanted N-type impurities and P-type impurities. Alternatively, it may be activated by an excimer laser that can be processed at a lower temperature or an RTA (Rapid Thermal Anneal) method.
[0016]
Next, as shown in FIG. 26, an interlayer insulating film 212 made of SiN or the like with a film thickness of about 300 nm is formed, a contact hole is opened, and subsequently a wiring 213 made of Mo or the like with a film thickness of about 300 nm is formed. Complete the TFT. Although not shown, a protective film, a pixel electrode, and the like are formed thereon to complete the TFT device.
[0017]
In this example, the gate insulating films of the high-voltage P-type TFT and the high-voltage N-type TFT are formed by laminating two insulating films. Also, the low voltage P-type TFT and the low voltage N-type TFT do not form an LDD region in order to operate at high speed, and the gate electrode and the gate insulating film are stepped only in the high voltage P-type TFT and the high voltage N-type TFT. The P-type and N-type high-concentration impurity layers and the P-type and N-type LDD regions are formed by dividing the impurity implantation in the shape.
[0018]
As described above, in the manufacture of the conventional peripheral circuit integrated TFT device, the P-type high concentration impurity layer of the P-type TFT is once more than twice as dense as the N-type impurity once injected into the semiconductor layer. It is formed by implanting P-type impurities and inverting N-type to P-type. As a result, the sheet resistance of the P-type high concentration impurity layer becomes a sufficiently low value of about 1 kΩ / □.
[0019]
In this example, LDD regions are formed in both the high-voltage P-type TFT and the high-voltage N-type TFT. When the pixel TFT is composed of a high-voltage N-type TFT, an N-type LDD region is required to suppress off-leakage and improve hot carrier breakdown voltage. The P-type LDD region is not always necessary. This is because in the P-type TFT constituting the peripheral circuit, if it can operate as a CMOS, it is not necessary to reduce the off-leakage current so much, and in the P-type TFT, hot carrier deterioration is not a problem.
[0020]
FIG. 27 is an explanatory diagram when a P-type LDD region is not formed in a high-voltage P-type TFT. In the high-voltage N-type TFT formation region, the second gate electrode 206, the first insulating film 203, and the second insulating film 205 are formed stepwise. On the other hand, in the high-voltage P-type TFT formation region where the P-type LDD region is not formed, the second gate electrode 206 and the first and second insulating films 203 and 205 are not formed stepwise. As a result, the N-type LDD region 208 is formed in the high-voltage N-type TFT formation region, and only the P-type high-concentration impurity layer 210 is formed in the high-voltage P-type TFT formation region so that the P-type LDD region is not formed. become.
[0021]
[Patent Document 1]
JP 2002-057339 A
[0022]
[Problems to be solved by the invention]
However, when the low-voltage P-type and N-type TFT and the high-voltage P-type and N-type TFT are formed on the same substrate as in the prior art, the low-voltage P-type TFT has an N-type high outside the channel. A P-type high-concentration impurity layer inverted from the concentration impurity layer is formed. In such a P-type TFT, a P-type high-concentration impurity layer is formed outside the channel without being inverted from the N-type high-concentration impurity layer. There is a problem in that characteristics such as mobility are inferior to those of a type TFT.
[0023]
On the other hand, in the high voltage P-type TFT, a P-type LDD region inverted from the N-type LDD region is formed outside the channel, and a P-type high concentration inverted from the N-type high concentration impurity layer is formed outside the P-type LDD region. Although a concentration impurity layer is formed, such a P-type TFT can obtain the same characteristics as a P-type TFT in which a P-type LDD region and a P-type high concentration impurity layer are formed without being inverted from the N-type.
[0024]
Thus, when the P-type high-concentration impurity layer inverted from the N-type high-concentration impurity layer is formed outside the P-type LDD region inverted from the N-type LDD region, the characteristics are good. When the P-type high concentration impurity layer inverted from the high concentration impurity layer is adjacent to the channel, the characteristics deteriorate. This is considered to be due to the fact that defects are generated at the junction between the channel and the impurity region due to the high concentration of N-type impurities implanted in the semiconductor layer.
[0025]
In order to suppress such characteristic deterioration of the P-type TFT, it is only necessary to prevent the inversion from the N-type to the P-type by impurity implantation during the formation process. That is, as shown in FIG. 24, after etching the first insulating film 203 and the second insulating film 205, the P-type TFT formation region may be covered with a resist mask and N-type impurities may be implanted.
[0026]
However, unlike LSIs formed on a large number of Si wafers, the number of TFT devices that can be manufactured from one glass substrate is several to no more than about 10 to 20 at most. Therefore, the electrode forming process has already been divided into two times in order to make a high-voltage TFT and a low-voltage TFT separately, and a mask process is required to form a P-type high-concentration impurity layer without reversing from the N-type. Increasing one process significantly increases the manufacturing cost per TFT device. Further, the increase in the number of processes may cause a decrease in yield.
[0027]
The present invention has been made in view of these points, and manufactures a TFT device in which a low-voltage TFT and a high-voltage TFT are integrated on the same substrate while achieving both low cost and high TFT characteristics. It is an object of the present invention to provide a method of manufacturing a TFT device and a TFT device.
[0028]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides a method of manufacturing a TFT device that can be realized by the flow illustrated in FIG. The manufacturing method of the TFT device of the present invention includes a first and second conductive type first TFT and a first and second gate insulating films having different thicknesses from the gate insulating film of the first TFT on the substrate. In a method of manufacturing a TFT device having a second conductivity type second TFT, A buffer layer is formed on the surface Forming a semiconductor layer in a first TFT forming region for forming the first TFT and a second TFT forming region for forming the second TFT on the substrate; and a first insulating film on the entire surface. Forming a first gate electrode on the first insulating film in the first TFT forming region, forming a second insulating film on the entire surface, and forming the second TFT forming region in the first TFT forming region. Forming a second gate electrode on the second insulating film; The first insulating film and the second insulating film in the first thin film transistor formation region to be of the first conductivity type are processed so as to remain wider than the first gate electrode, and the second Processing the first insulating film and the second insulating film in the thin film transistor forming region so as to remain wider than the second gate electrode; and the first gate electrode and the second gate electrode Forming a second conductivity type high concentration impurity layer by introducing a second conductivity type impurity into the semiconductor layer using the gate electrode as a mask; and A second conductivity type low concentration impurity layer is formed by introducing a second conductivity type impurity into the semiconductor layer using the first gate electrode and the second gate electrode as a mask. LDD region Forming the first gate electrode and the second gate in the first TFT forming region to be the first conductivity type and the second TFT forming region to be the first conductivity type. And a step of introducing a first conductivity type impurity using the electrode as a mask and inverting the second conductivity type low concentration impurity layer to a first conductivity type high concentration impurity layer.
[0029]
According to the manufacturing method of the TFT device as illustrated in FIG. 1, first, after forming a semiconductor layer on the substrate (step S1), first and second conductivity type first TFTs, for example, a low voltage P The first insulating film and the first gate electrode are formed in the region where the type and N type TFTs are to be formed (step S2), and further, the first and second conductivity type second TFTs, for example, high voltage P A second insulating film and a second gate electrode are formed in the region where the type and N type TFTs are to be formed (step S3). Then, using the first gate electrode and the second gate electrode as a mask, an N-type impurity such as phosphorus is implanted into the semiconductor layer to form an N-type LDD region which is an N-type low-concentration impurity layer (step S6). ). Thereafter, a P-type impurity such as boron is implanted into a region where a P-type TFT is to be formed using the first gate electrode and the second gate electrode as a mask, and the previously formed N-type LDD region is converted into a P-type high concentration. Inversion to the impurity layer (step S7).
[0030]
As a result, when forming P-type and N-type TFTs having different gate insulating film thicknesses on the same substrate, N-type TFTs are formed in all regions where P-type TFTs are formed regardless of whether they are for low voltage or high voltage. It becomes possible to form a P-type high-concentration impurity layer inverted from the type LDD region. Therefore, good characteristics can be obtained for the TFT formed in the TFT device without increasing the mask process and the like. The same applies to the case where an N-type high concentration impurity layer is formed by inverting the P-type LDD region.
[0031]
In addition, the present invention TFT device manufacturing method Then, a first TFT of first and second conductivity type having a structure in which a first operating semiconductor layer, a first insulating film, and a first gate electrode are sequentially stacked on a substrate; In a TFT device having an operating semiconductor layer, a first insulating film, a second insulating film, and a second TFT having a structure in which a second gate electrode is sequentially stacked, The second insulating film is left wider than the first gate electrode above the first insulating film and the first gate electrode of the first TFT of the first conductivity type, A TFT device is provided in which the first insulating film and the second insulating film of the second TFT remain wider than the second gate electrode.
[0032]
According to such a TFT device, the first conductivity type first TFT has the first insulating film and the second insulating film under the first gate electrode remaining wider than the first gate electrode. Is formed. On the other hand, the second TFT is formed by leaving the first insulating film and the second insulating film below the second gate electrode wider than the second gate electrode. Thus, the second conductivity type impurity is introduced by using the first gate electrode and the second gate electrode as a mask to form the second conductivity type low-concentration impurity layer, and then the first conductivity type impurity is introduced. As a result, the low-concentration impurity layer can be inverted to the first-conductivity-type high-concentration impurity layer.
[0033]
In addition, the present invention TFT device manufacturing method Then, in a TFT device having a TFT in which an operating semiconductor layer is electrically connected to a pixel electrode and drives the pixel electrode, the operating semiconductor layer, a first insulating film formed on the operating semiconductor layer, A first capacitor formed of a first electrode formed through the first insulating film; the first electrode; a second insulating film formed on the first electrode; and the second electrode A TFT device comprising: a second capacitor portion including a second electrode formed through an insulating film, wherein the operating semiconductor layer and the second electrode are electrically connected to each other. Provided.
[0034]
According to such a TFT device, the first capacitor unit and the second capacitor unit are connected in parallel in a stacked state, and the sum of these capacitors can be used as the auxiliary capacitor of the pixel unit. A large auxiliary capacity portion can be provided with a small area.
[0035]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. First, a first embodiment will be described.
[0036]
FIG. 1 is a diagram showing an example of the flow of a manufacturing method of the TFT device according to the first embodiment. 2 to 6 are diagrams for explaining the manufacturing process of the TFT device according to the first embodiment. FIG. 2 shows the formation of the first insulating film and the first gate electrode in the first embodiment. 3 shows the second insulating film and second gate electrode forming step in the first embodiment, FIG. 4 shows the insulating film processing and N-type impurity implantation step in the first embodiment, and FIG. FIG. 6 is a diagram showing an interlayer insulating film and wiring formation step in the first embodiment. Hereinafter, the manufacturing method of the TFT device of the first embodiment will be described according to the flow shown in FIG.
[0037]
In the manufacturing method of the TFT device of the first embodiment, first, as shown in FIG. 2, SiO 2 is formed on a transparent insulating substrate 1 such as glass. ₂ The buffer layer 2 is formed with a film thickness of about 80 nm, and a semiconductor material such as polysilicon is formed with a film thickness of about 50 nm. In the case of polysilicon, first, an amorphous silicon film is formed by CVD (Chemical Vapor Deposition) or the like, and then crystallized by annealing using an excimer laser. The polysilicon formed in this way is processed to form a P-type, N-type first TFT, a low-voltage P-type TFT, a low-voltage N-type TFT, and a P-type, N-type second TFT. The semiconductor layer 3 is formed in each region where the high voltage P-type TFT and the high voltage N-type TFT are to be formed (step S1). Here, the region for forming the low-voltage P-type TFT is the region for forming the low-voltage P-type TFT, the region for forming the low-voltage N-type TFT is the region for forming the low-voltage N-type TFT, and the region for high voltage The region for forming the P-type TFT is referred to as a high-voltage P-type TFT formation region, and the region for forming the high-voltage N-type TFT is referred to as a high-voltage N-type TFT formation region.
[0038]
Subsequently, the entire surface is SiO ₂ Is formed with a film thickness of about 40 nm to form a first insulating film 4, and a metal material such as Cr is formed thereon with a film thickness of about 300 nm and processed to form a low-voltage P-type TFT formation region and First gate electrodes 5a and 5b are formed in the low-voltage N-type TFT formation region, respectively (step S2). Here, the first insulating film 4 will later become the gate insulating film of the low-voltage P-type TFT and the low-voltage N-type TFT, and the first gate electrodes 5a and 5b are respectively the low-voltage P-type TFT and the low-voltage P-type TFT. It becomes the gate electrode of the N-type TFT for voltage.
[0039]
Next, as shown in FIG. ₂ Is formed with a film thickness of about 80 nm to form a second insulating film 6, and a metal material such as Cr is formed thereon with a film thickness of about 300 nm and processed to form a high-voltage P-type TFT forming region and Second gate electrodes 7a and 7b are formed in the high-voltage N-type TFT formation region, respectively (step S3). Here, the laminated body (total film thickness of about 120 nm) of the second insulating film 6 and the first insulating film 4 previously formed is used for gate insulation of the high-voltage P-type TFT and the high-voltage N-type TFT later. The second gate electrodes 7a and 7b become the gate electrodes of the high-voltage P-type TFT and the high-voltage N-type TFT, respectively.
[0040]
Next, using a resist mask or the like, as shown in FIG. 4, the first insulating film 4 and the second insulating film 6 are secondly formed in the high voltage P-type TFT forming region and the high voltage N-type TFT forming region. The gate electrodes 7a and 7b are processed so as to leave a width of about 0.3 μm to 3 μm, and in the low voltage P-type TFT forming region, the width is set to be about 0.3 μm to 3 μm wider than the first gate electrode 5a. Processing is performed (step S4). As a result, in the low-voltage P-type TFT formation region, the first insulating film 4 remains wide below the first gate electrode 5a, and the second insulating film 6 remains wide above the first gate electrode 5a. It becomes like this. In the low-voltage N-type TFT formation region, the first insulating film 4 is left only immediately below the first gate electrode 5b using the first gate electrode 5b as a mask.
[0041]
Subsequently, using the first gate electrode 5b, the second gate electrodes 7a and 7b, and the second insulating film 6 as a mask, N-type impurities such as phosphorus are accelerated at an energy of 10 keV and a concentration of 6 × 10. ¹⁴ cm ^-2 The N-type high-concentration impurity layer 8 is formed in the exposed semiconductor layer 3 under the conditions (step S5). Further, using the first gate electrodes 5a and 5b and the second gate electrodes 7a and 7b as a mask, N-type impurities such as phosphorus are accelerated at an energy of 90 keV and a concentration of 4 × 10. ¹³ cm ^-2 Under the conditions, the N-type LDD region is implanted directly under the first insulating film 4 and the second insulating film 6 and immediately below the wide portions of the first insulating film 4 and the second insulating film 6. 9 is formed (step S6). As a result, the low-voltage P-type TFT formation region, the high-voltage P-type TFT formation region, and the high-voltage N-type TFT formation region are regions that serve as channels of the semiconductor layer 3 (hereinafter referred to as “channel regions”). An N-type LDD region 9 is formed outside the N-type LDD region 9, and an N-type high concentration impurity layer 8 is formed outside the N-type LDD region 9. On the other hand, since the first insulating film 4 and the second insulating film 6 are not left wider in the low-voltage N-type TFT formation region than the first gate electrode 5b, the N-type high TFT is formed outside the channel region. Only the concentration impurity layer 8 is formed.
[0042]
Next, as shown in FIG. 5, a resist mask 10 having openings in the low-voltage P-type TFT formation region and the high-voltage P-type TFT formation region is formed, and P-type impurities such as boron are implanted. In that case, first, acceleration energy 10 keV, concentration 1.5 × 10 6 using the first gate electrode 5a, the second gate electrode 7a and the second insulating film 6 as a mask. ¹⁵ cm ^-2 Then, using the first gate electrode 5a and the second gate electrode 7a as a mask, the acceleration energy is 70 keV and the concentration is 1 × 10. ¹⁵ cm ^-2 Under the conditions, the first insulating film 4 and the second insulating film 6 are passed through and implanted. As a result, as shown in FIG. 5, in the low-voltage P-type TFT formation region and the high-voltage P-type TFT formation region, the N-type high concentration impurity layer 8 and the N-type LDD region 9 shown in FIG. The pattern is inverted to the type high-concentration impurity layer 11 (step S7). Thereafter, the resist mask 10 is removed. As described above, the P-type LDD region is not formed in the high-voltage P-type TFT forming region. When the P-type LDD region is formed in the high-voltage P-type TFT, the P-type LDD region is also formed in the low-voltage P-type TFT that requires high-speed operation in the process. This is because the mobility of. Note that the P-type LDD region is not necessarily required for the high-voltage P-type TFT.
[0043]
Next, in order to activate the implanted P-type and N-type impurities, heat treatment is performed at a temperature lower than the strain point of the transparent insulating substrate 1, for example, in the case of glass, about 550 ° C. Or you may activate by the excimer laser which can be processed at lower temperature, or RTA method. Thereafter, as shown in FIG. 6, an interlayer insulating film 12 made of SiN or the like having a thickness of about 300 nm is formed, a contact hole is opened, and subsequently, a wiring 13 made of Mo or the like having a thickness of about 300 nm is formed. A TFT is completed (step S8). Although not shown here, finally, a protective film, a pixel electrode, and the like are formed on the TFT to complete the TFT device.
[0044]
As described above, according to the manufacturing method of the TFT device of the first embodiment, the first insulating film 4 and the first insulating film 4 and the second insulating film 4 are formed not only in the high-voltage P-type TFT formation region but also in the low-voltage P-type TFT formation region. N-type impurities are implanted while leaving the second insulating film 6 wider than the first gate electrode 5a. As a result, in the high voltage P-type TFT formation region and the low voltage P-type TFT formation region, the N-type LDD region 9 is first formed outside the respective channel regions, and in any formation region, adjacent to the channel region. The N type high concentration impurity layer to be formed is not formed. Therefore, a P-type impurity is injected into an N-type LDD region 9 formed outside the channel region, and the N-type LDD region 9 is inverted to a P-type high-concentration impurity layer 11 to thereby realize a low-voltage P-type TFT and a high-voltage TFT The characteristics of the voltage P-type TFT can be kept good. Therefore, it is possible to manufacture a TFT device at low cost without deteriorating the characteristics of the P-type TFT and without increasing the mask process for covering the P-type TFT formation region at the time of N-type impurity implantation.
[0045]
In the manufacturing method of the TFT device according to the first embodiment, impurities to be implanted into the semiconductor layer 3 may be mass separated, and only the separated ions may be implanted, or phosphorous may be implanted without mass separation. Hydride ions or boron hydride ions may be implanted.
[0046]
Also, an N-type LDD region may be formed in the low-voltage N-type TFT depending on the required characteristics of the circuit. In that case, in the process shown in FIG. 4, the first insulation is formed below and above the first gate electrode 5b in the low-voltage N-type TFT formation region as well as the low-voltage P-type TFT formation region. Processing is performed so that the film 4 and the second insulating film 6 remain wider than the first gate electrode 5b. Of course, it is possible to form the N-type LDD region in all or part of the low-voltage N-type TFT formed in the TFT device.
[0047]
Further, in FIG. 1, the steps S5, S6, and S7 are not limited to this order, and may be in the order of steps S7, S6, and S5, for example.
[0048]
In the above description, the method for forming the low-voltage P-type TFT, the low-voltage N-type TFT, the high-voltage P-type TFT, and the high-voltage N-type TFT has been described. An auxiliary capacity portion can be formed. The auxiliary capacitor is mainly used to hold a writing voltage to the liquid crystal in each pixel portion of the TFT device. The auxiliary capacitor can also be used as a capacitor such as a capacitance-division DA (digital-analog) converter that may be used in the peripheral circuit of the TFT device.
[0049]
FIG. 7 is a plan view of an essential part of a pixel portion formed in the TFT device, and FIG. 8 is a cross-sectional view taken along line AA in FIG. 7 and 8, the same elements as those shown in FIGS. 2 to 6 are denoted by the same reference numerals, and detailed description thereof is omitted. In the TFT device, as shown in FIG. 7, the gate wiring 21 connected to the gate driver at the end of the pixel matrix portion and the data wiring 22 connected to the data driver at the end of the pixel matrix portion are orthogonal to each other. Is formed. A region defined by the gate wiring 21 and the data wiring 22 becomes the pixel portion 20, a pixel TFT is formed in the vicinity of the intersection, and an auxiliary capacitance wiring 23 is formed in the pixel portion 20 substantially parallel to the gate wiring 21. Has been.
[0050]
Here, a high-voltage N-type TFT 24 is used as the pixel TFT. As shown in FIG. 8, the high-voltage N-type TFT 24 has an N-type LDD region 9 formed outside the channel region of the semiconductor layer 3 on the buffer layer 2 formed on the transparent insulating substrate 1, and further on the outside. An N-type high concentration impurity layer 8 is formed. A second gate electrode 7b is formed on the semiconductor layer 3 and the N-type LDD region 9 of the high-voltage N-type TFT 24 via the first insulating film 4 and the second insulating film 6, and an interlayer is formed thereon. An insulating film 12 is formed. Further, as shown in FIG. 8, the first insulating film 4 and the second insulating film 6 are formed in the lower layer and the upper layer of the auxiliary capacitance wiring 23, respectively. The semiconductor layer 3 is formed not only in the region where the high-voltage N-type TFT 24 is formed, but also directly under the first insulating film 4 under the auxiliary capacitance wiring 23.
[0051]
The high-voltage N-type TFT 24 is connected to the source-side N-type high-concentration impurity layer 8 and the data wiring 22 through a contact hole opened in the interlayer insulating film 12, and further to the drain-side N-type high-concentration impurity. The layer 8 and the first electrode 25 are connected. The first electrode 25 is connected to the pixel electrode 27 through a contact hole opened in the protective film 26. Further, the first electrode 25 is connected to the second electrode 28 formed on the second insulating film 6 on the auxiliary capacitor wiring 23.
[0052]
When the pixel portion 20 is configured in this way, the gate wiring 21 can be formed in the same process as the second gate electrode 7 b that is the gate electrode of the high-voltage N-type TFT 24. The data wiring 22 corresponds to the wiring 13 shown in FIG. 6 and is formed in the same process as the first electrode 25. The auxiliary capacitance wiring 23 is the same as the first gate electrodes 5a and 5b which become the gate electrodes after the formation of the first insulating film 4 which is the gate insulating film of the low-voltage P-type TFT and the low-voltage N-type TFT. It can be formed in a process. Furthermore, the second electrode 28 can be formed in the same process as the second gate electrode 7 b of the high-voltage N-type TFT 24 after the second insulating film 6 is formed. The protective film 26 and the pixel electrode 27 are each formed in a predetermined region.
[0053]
The auxiliary capacitance portion formed in this way includes a MOS type first capacitance portion comprising the semiconductor layer 3, the first insulating film 4 and the auxiliary capacitance wiring 23, the auxiliary capacitance wiring 23, the second insulating film 6 and It is composed of two parts, the second capacitor part made of the second electrode 28. Since the semiconductor layer 3 and the second electrode 28 are electrically connected via the first electrode 25 and the N-type high concentration impurity layer 8, the first and second capacitor portions are connected in parallel in a stacked state. Thus, the total auxiliary capacity is the sum of those capacities.
[0054]
As described above, since the auxiliary capacitance portion is configured by connecting two capacitance portions in parallel at the same place in a plan view, a large capacitance can be obtained with a small area in the layout. Further, since the auxiliary capacitor portion can be formed in the process of forming the TFT, it is not necessary to change the manufacturing process of the TFT device in order to form the auxiliary capacitor portion having such a structure. The first and second insulating films 4 and 6 constituting the auxiliary capacitance portion are formed in the same process as the gate insulating film of the TFT, and thus are as thin as several tens to hundreds of nanometers. It is possible to obtain a larger capacity than that.
[0055]
Next, a second embodiment will be described.
[0056]
FIG. 9 is a diagram illustrating an example of a flow of a manufacturing method of the TFT device according to the second embodiment. In the second embodiment, after forming the buffer layer and the semiconductor layer on the transparent insulating substrate (step S11), the first insulating film and the first gate electrode are formed (step S12), and the second The process up to the step of forming the insulating film and the second gate electrode (step S13) is the same as that of the first embodiment. Here, in the following steps, the manufacturing method of the TFT device of the second embodiment will be described according to the flow shown in FIG.
[0057]
Here, FIG. 10 to FIG. 13 are diagrams for explaining the manufacturing process of the TFT device of the second embodiment, and FIG. 10 is a first N-type impurity implantation process in the second embodiment, and FIG. Is a second N-type impurity implantation step in the second embodiment, FIG. 12 is a P-type impurity implantation step in the second embodiment, and FIG. 13 is an interlayer insulating film and wiring formation step in the second embodiment. FIG. However, in FIGS. 10 to 13, the same elements as those shown in FIGS. 2 to 6 are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0058]
In the second embodiment, a buffer layer 2, a semiconductor layer 3, a first insulating film 4, first gate electrodes 5a and 5b, a second insulating film 6, and a second layer are formed on a transparent insulating substrate 1. After the gate electrodes 7a and 7b are formed, a first resist mask 30 is formed as shown in FIG. 10 (step S14). The first resist mask 30 is formed wider by about 0.3 μm to 3 μm than the first gate electrode 5a and the second gate electrodes 7a and 7b. In this state, using the first resist mask 30 and the first gate electrode 5b as a mask, N-type impurities such as phosphorus are accelerated at an energy of 90 keV and a concentration of 2 × 10. ¹⁵ cm ^-2 Under the conditions, the N-type high-concentration impurity layer 8 is formed in the semiconductor layer 3 through the first insulating film 4 and the second insulating film 6 for implantation (step S15). Thereafter, the first resist mask 30 is removed.
[0059]
Next, as shown in FIG. 11, N-type impurities such as phosphorus are accelerated energy 90 keV, concentration 4 × 10 4 using the first gate electrodes 5a and 5b and the second gate electrodes 7a and 7b as masks. ¹³ cm ^-2 Under the conditions, the N-type LDD region 9 is formed in the high-voltage N-type TFT forming region through the first insulating film 4 and the second insulating film 6 for implantation. At the same time, the N-type LDD region 9 is also formed in the high-voltage P-type TFT formation region and the low-voltage P-type TFT formation region (step S16). Further, only the N-type high concentration impurity layer 8 is formed outside the channel region in the low-voltage N-type TFT formation region where the first resist mask 30 shown in FIG. 10 is not formed.
[0060]
Next, as shown in FIG. 12, a second resist mask 31 having openings in the low-voltage P-type TFT formation region and the high-voltage P-type TFT formation region is formed, and P-type impurities such as boron are implanted. In that case, the acceleration energy is 70 keV and the concentration is 4 × 10 using the first gate electrode 5a and the second gate electrode 7a as a mask. ¹⁵ cm ^-2 Under the conditions, the first insulating film 4 and the second insulating film 6 are passed through and implanted. As a result, in the low-voltage P-type TFT formation region and the high-voltage P-type TFT formation region, the N-type high concentration impurity layer 8 and the N-type LDD region 9 shown in FIG. (Step S17). Thereafter, the second resist mask 31 is removed.
[0061]
Next, as in the first embodiment, a heat treatment for activating the implanted P-type and N-type impurities is performed, and thereafter, an interlayer insulating film 12 and a wiring 13 are formed as shown in FIG. The TFT is completed (step S18), and a protective film and a pixel electrode (not shown) are formed to complete the TFT device.
[0062]
As described above, according to the manufacturing method of the TFT device of the second embodiment, the P-type high-concentration impurity layer 11 inverted from the N-type LDD region 9 is formed outside the channel region as in the first embodiment. Since it is formed, the characteristics of the P-type TFT can be kept good. Furthermore, in the manufacturing method of the TFT device according to the second embodiment, the P-type impurity implantation can be performed once, and the implantation process can be simplified. Further, a mask process is required when forming the N-type high-concentration impurity layer 8, but etching of the first insulating film 4 and the second insulating film 6 is not required before the first N-type impurity implantation process. Therefore, the total number of mask processes is the same as in the first embodiment.
[0063]
In the second embodiment, the first resist mask 30 formed in the step shown in FIG. 10 is the same as that of the low-voltage P-type TFT formation region and the high-voltage P-type TFT formation region. The size is not limited to the above example as long as it is formed wider than the first gate electrode 5a and the second gate electrode 7a.
[0064]
FIG. 14 is a diagram showing another example of forming the first resist mask. As shown in FIG. 14, the first resist mask 30 is formed so as to cover the entire lower semiconductor layer 3 in the low-voltage P-type TFT formation region and the high-voltage P-type TFT formation region. You can also. When the first resist mask 30 is formed so as to cover the entire semiconductor layer 3 in the step shown in FIG. 10, in the subsequent step shown in FIG. 11, the low voltage P-type TFT forming region and the high voltage are formed. Only the N-type LDD region is formed in the P-type TFT forming region. Therefore, in the process shown in FIG. 12, when the P-type impurity is implanted using the second resist mask 31, the inversion to the P-type high concentration impurity layer 11 is facilitated. For example, the implantation of P-type impurities is an acceleration energy of 70 keV and a concentration of 2 × 10. ¹⁵ cm ^-2 Thus, the time required for implantation can be shortened.
[0065]
Further, the steps shown in FIGS. 10 to 12 can be performed by changing the order as long as it is after the formation of the second gate electrodes 7a and 7b and before the impurity activation. For example, after the second gate electrodes 7a and 7b are formed, the second resist mask 31 is formed to form the P-type high concentration impurity layer 11, and then the second resist mask 31 is removed to form an N-type. It is also possible to form the N-type LDD region 9 by implanting impurities and finally form the first resist mask 30 to form the N-type high concentration impurity layer 8.
[0066]
The N-type LDD region may also be formed in the low-voltage N-type TFT depending on the required characteristics of the circuit. In that case, in the low-voltage N-type TFT formation region in the process shown in FIG. Also, the first resist mask 30 is formed wider than the first gate electrode 5b. Of course, it is possible to form the N-type LDD region in all or part of the low-voltage N-type TFT formed in the TFT device.
[0067]
Also in the second embodiment, similarly to the first embodiment, two capacitor portions are stacked and connected in parallel, and an auxiliary capacitor portion capable of obtaining a large capacitance with a small area is provided as a TFT. It can be formed without changing the manufacturing process of the device.
[0068]
Next, a third embodiment will be described.
[0069]
FIG. 15 is a diagram illustrating an example of a flow of a manufacturing method of the TFT device according to the third embodiment. In the third embodiment, after forming a buffer layer and a semiconductor layer on a transparent insulating substrate (step S21), a first insulating film and a first gate electrode are formed (step S22), and the second The process up to the step of forming the insulating film and the second gate electrode (step S23) is the same as that of the first embodiment. Here, with respect to the subsequent steps, the manufacturing method of the TFT device of the third embodiment will be described according to the flow shown in FIG.
[0070]
Here, FIGS. 16 to 20 are diagrams for explaining the manufacturing process of the TFT device according to the third embodiment. FIG. 16 is an insulating film etching process according to the third embodiment, and FIG. First N-type impurity implantation step in the embodiment, FIG. 18 shows a second N-type impurity implantation step in the third embodiment, FIG. 19 shows a P-type impurity implantation step in the third embodiment, and FIG. These are figures which show the interlayer insulation film and wiring formation process in 3rd Embodiment. However, in FIGS. 16 to 20, the same elements as those shown in FIGS. 2 to 6 are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0071]
In the third embodiment, the buffer layer 2, the semiconductor layer 3, the first insulating film 4, the first gate electrodes 5a and 5b, the second insulating film 6 and the second layer are formed on the transparent insulating substrate 1. After the gate electrodes 7a and 7b are formed, as shown in FIG. 16, the first insulating film 4 and the second gate electrode 5a and 5b are masked using the first gate electrodes 5a and 5b and the second gate electrodes 7a and 7b. The insulating film 6 is removed by etching (step S24). As a result, the semiconductor layer 3 other than immediately below the first gate electrodes 5a and 5b and the semiconductor layer 3 other than immediately below the second gate electrodes 7a and 7b are exposed.
[0072]
Next, as shown in FIG. 17, the first resist mask 40 is formed wider by about 0.3 μm to 3 μm than the first gate electrode 5a and the second gate electrodes 7a and 7b (step S25). In this state, using the first resist mask 40 and the first gate electrode 5b as a mask, N-type impurities such as phosphorus are accelerated at an energy of 10 keV and a concentration of 6 × 10. ¹⁴ cm ^-2 The N-type high concentration impurity layer 8 is formed in the semiconductor layer 3 (step S26). Thereafter, the first resist mask 40 is removed.
[0073]
Next, as shown in FIG. 18, N-type impurities such as phosphorus are accelerated at an energy of 10 keV and a concentration of 2 × 10 using the first gate electrodes 5a and 5b and the second gate electrodes 7a and 7b as a mask. ¹³ cm ^-2 The N type LDD region 9 is formed in the high voltage N type TFT forming region. At the same time, the N-type LDD region 9 is also formed in the high-voltage P-type TFT formation region and the low-voltage P-type TFT formation region (step S27). In the low-voltage N-type TFT formation region, only the N-type high concentration impurity layer 8 is formed outside the channel region.
[0074]
Next, as shown in FIG. 19, a second resist mask 41 having openings in the low-voltage P-type TFT formation region and the high-voltage P-type TFT formation region is formed, and P-type impurities such as boron are implanted. In that case, acceleration energy 10 keV, concentration 1.5 × 10 6 using the first gate electrode 5a and the second gate electrode 7a as a mask. ¹⁵ cm ^-2 Inject under the conditions of Thereby, in the low-voltage P-type TFT formation region and the high-voltage P-type TFT formation region, the N-type high concentration impurity layer 8 and the N-type LDD region 9 shown in FIG. 18 are inverted to the P-type high concentration impurity layer 11. (Step S28). Thereafter, the second resist mask 41 is removed.
[0075]
Next, as in the first embodiment, a heat treatment for activating the implanted P-type and N-type impurities is performed, and then an interlayer insulating film 12 and a wiring 13 are formed as shown in FIG. The TFT is completed (step S29), and a protective film and a pixel electrode (not shown) are formed to complete the TFT device.
[0076]
As described above, according to the manufacturing method of the TFT device of the third embodiment, the P-type impurity can be implanted at one time, and the P-type and N-type impurities can be implanted with low acceleration energy. A rise in temperature and damage to the first and second resist masks 40 and 41 are reduced. Accordingly, substrate deformation such as substrate cracking or substrate warpage can be avoided, and the peelability of the first and second resist masks 40 and 41 can be improved.
[0077]
In the third embodiment, as in the second embodiment, the first resist mask 40 has a low-voltage P-type TFT formation region and a high-voltage P-type TFT formation region. It suffices if each of the first gate electrode 5a and the second gate electrode 7a is formed wider than the first gate electrode 5a. For example, it may be formed so as to cover the entire lower semiconductor layer 3. Thereby, inversion to the P-type high concentration impurity layer 11 is facilitated, and the time required for the P-type impurity implantation can be shortened.
[0078]
Further, the steps shown in FIGS. 17 to 19 are performed by changing the order in the period from after the etching of the first insulating film 4 and the second insulating film 6 to before the impurity activation. You can also. Furthermore, the N-type LDD region 9 may be formed before the etching of the first insulating film 4 and the second insulating film 6 as long as the second gate electrodes 7a and 7b are formed. This is because an increase in the substrate temperature can be suppressed even with high acceleration energy because the amount of N-type impurities implanted when forming the N-type LDD region 9 is small.
[0079]
Also in the third embodiment, as in the first and second embodiments, the N-type LDD region is formed in all or part of the low-voltage N-type TFT formed in the TFT device. Is possible. Further, similarly to the first and second embodiments, two capacitor parts are stacked and connected in parallel, and an auxiliary capacitor part capable of obtaining a large capacity with a small area is formed without changing the manufacturing process. Is possible.
[0080]
In the above example, the case where the P-type high concentration impurity layer inverted from the N-type LDD region is formed adjacent to the outside of the channel region is described. However, the inversion from the P-type LDD region is adjacent to the outside of the channel region. The N-type high concentration impurity layer can be formed in the same manner, and the same effect as described above can be obtained.
[0081]
【The invention's effect】
As described above, in the present invention, the first and second conductivity type first TFTs, and the first and second conductivity type second TFTs having a gate insulating film having a thickness different from that of the first TFT, When the first conductive type impurity is formed, the first conductive type high concentration impurity layer formed in the first conductive type first and second TFTs is introduced, and the first conductive type impurity is introduced into the second conductive type low concentration impurity layer. Then, it was formed by reversing. As a result, a TFT device can be manufactured while achieving both low cost and high TFT characteristics.
[0082]
Further, in the present invention, the first capacitor portion and the second capacitor portion that are stacked and connected in parallel are formed in the TFT device, thereby manufacturing a TFT device in which each pixel portion is provided with a large auxiliary capacitor with a small area. can do.
[Brief description of the drawings]
FIG. 1 is a diagram showing an example of a flow of a manufacturing method of a TFT device according to a first embodiment.
FIG. 2 is a diagram showing a step of forming a first insulating film and a first gate electrode in the first embodiment.
FIG. 3 is a diagram showing a step of forming a second insulating film and a second gate electrode in the first embodiment.
FIG. 4 is a diagram showing an insulating film processing and an N-type impurity implantation step in the first embodiment.
FIG. 5 is a diagram showing a P-type impurity implantation step in the first embodiment.
FIG. 6 is a diagram showing an interlayer insulating film and wiring formation step in the first embodiment.
FIG. 7 is a plan view of an essential part of a pixel portion formed in a TFT device.
8 is a cross-sectional view taken along the line AA in FIG.
FIG. 9 is a diagram illustrating an example of a flow of a manufacturing method of the TFT device according to the second embodiment.
FIG. 10 is a diagram showing a first N-type impurity implantation step in the second embodiment.
FIG. 11 is a diagram showing a second N-type impurity implantation step in the second embodiment.
FIG. 12 is a diagram showing a P-type impurity implantation step in the second embodiment.
FIG. 13 is a diagram showing an interlayer insulating film and wiring formation step in the second embodiment.
FIG. 14 is a diagram showing another example of forming the first resist mask.
FIG. 15 is a diagram showing an example of the flow of a manufacturing method of the TFT device of the third embodiment.
FIG. 16 is a diagram showing an insulating film etching process in the third embodiment.
FIG. 17 is a diagram showing a first N-type impurity implantation step in the third embodiment.
FIG. 18 is a diagram showing a second N-type impurity implantation step in the third embodiment.
FIG. 19 is a diagram showing a P-type impurity implantation step in the third embodiment.
FIG. 20 is a diagram showing an interlayer insulating film and wiring formation step in the third embodiment.
FIG. 21 is a configuration example of a conventional peripheral circuit integrated TFT device.
FIG. 22 is a diagram showing a conventional first insulating film and first gate electrode formation step.
FIG. 23 is a diagram showing a conventional second insulating film and second gate electrode formation step.
FIG. 24 is a diagram showing a conventional insulating film processing and N-type impurity implantation step.
FIG. 25 is a diagram showing a conventional P-type impurity implantation step.
FIG. 26 is a diagram showing a conventional interlayer insulating film and wiring formation process.
FIG. 27 is an explanatory diagram when a P-type LDD region is not formed in a high-voltage P-type TFT.
[Explanation of symbols]
1 Transparent insulating substrate
2 Buffer layer
3 Semiconductor layer
4 First insulating film
5a, 5b First gate electrode
6 Second insulating film
7a, 7b Second gate electrode
8 N-type high concentration impurity layer
9 N-type LDD region
10 resist mask
11 P-type high concentration impurity layer
12 Interlayer insulation film
13 Wiring
20 pixels
21 Gate wiring
22 Data wiring
23 Auxiliary capacitance wiring
24 N-type TFT for high voltage
25 First electrode
26 Protective film
27 Pixel electrode
28 Second electrode
30, 40 First resist mask
31, 41 Second resist mask

Claims

First and second conductivity type first thin film transistors, and first and second conductivity type second thin film transistors having a gate insulating film having a different thickness from the gate insulating film of the first thin film transistor; In a method of manufacturing a thin film transistor device having
Forming a semiconductor layer in a first thin film transistor forming region for forming the first thin film transistor and a second thin film transistor forming region for forming the second thin film transistor on the substrate having a buffer layer formed on the surface ; (S1) ,
Forming a first insulating film on the entire surface and forming a first gate electrode on the first insulating film in the first thin film transistor formation region (S2) ;
Forming a second insulating film on the entire surface and forming a second gate electrode on the second insulating film in the second thin film transistor formation region (S3) ;
The first insulating film and the second insulating film in the first thin film transistor formation region to be of the first conductivity type are processed so as to remain wider than the first gate electrode, and the second A step (S4) of processing the first insulating film and the second insulating film in the thin film transistor forming region so as to remain wider than the second gate electrode;
Forming a second conductivity type high concentration impurity layer by introducing a second conductivity type impurity into the semiconductor layer using the first gate electrode and the second gate electrode as a mask (S5) ;
Using the first gate electrode and the second gate electrode as a mask, the first insulating film and the second insulating film are transmitted through the semiconductor layer to introduce a second conductivity type impurity. Forming an LDD region of the second conductivity type low-concentration impurity layer (S6) ;
The first gate electrode and the second gate electrode are used as a mask for the first thin film transistor formation region to be the first conductivity type and the second thin film transistor formation region to be the first conductivity type. a step (S7) for inverting the non pure product layer of the second conductivity type by introducing impurities of the first conductivity type high concentration impurity layer of the first conductivity type,
A method for manufacturing a thin film transistor device, comprising:

First and second conductivity type first thin film transistors, and first and second conductivity type second thin film transistors having a gate insulating film having a different thickness from the gate insulating film of the first thin film transistor; In a method of manufacturing a thin film transistor device having
Forming a semiconductor layer in a first thin film transistor forming region for forming the first thin film transistor and a second thin film transistor forming region for forming the second thin film transistor on the substrate having a buffer layer formed on the surface; (S11),
Forming a first insulating film on the entire surface and forming a first gate electrode on the first insulating film in the first thin film transistor formation region (S12);
Forming a second insulating film on the entire surface, and forming a second gate electrode on the second insulating film in the second thin film transistor formation region (S13);
A first mask film is formed wider than the first gate electrode in the first thin film transistor formation region to be of the first conductivity type, and from the second gate electrode in the second thin film transistor formation region. Forming a first mask film wider (S14) ,
Forming a second conductivity type high concentration impurity layer by introducing a second conductivity type impurity into the semiconductor layer using the first mask film and the first gate electrode as a mask (S15);
After the first mask film is removed, the first insulating film and the second insulating film are transmitted through the semiconductor layer using the first gate electrode and the second gate electrode as a mask. Forming an LDD region of the second conductivity type low-concentration impurity layer by introducing a second conductivity type impurity (S16);
Impurities of the first conductivity type are introduced using as a mask the second thin film transistor formation region that should be the first conductivity type and the second thin film transistor formation region that should be the first conductivity type. A step of inverting the second conductivity type impurity layer in the first conductivity type thin film transistor formation region into a first conductivity type high concentration impurity layer (S17);
Method for manufacturing a thin film transistor device you further comprising a.

First and second conductivity type first thin film transistors, and first and second conductivity type second thin film transistors having a gate insulating film having a different thickness from the gate insulating film of the first thin film transistor; In a method of manufacturing a thin film transistor device having
Forming a semiconductor layer in a first thin film transistor forming region for forming the first thin film transistor and a second thin film transistor forming region for forming the second thin film transistor on the substrate having a buffer layer formed on the surface; (S21),
Forming a first insulating film on the entire surface and forming a first gate electrode on the first insulating film in the first thin film transistor formation region (S22);
Forming a second insulating film on the entire surface and forming a second gate electrode on the second insulating film in the second thin film transistor formation region (S23);
Using the first gate electrode and the second gate electrode as a mask, etching and removing the first insulating film and the second insulating film to expose the semiconductor layer (S24);
And forming a first mask film wider than the said first thin film transistor formation region for a first conductivity type first gate electrode, than said second gate electrode on the second thin film transistor forming region Forming a first mask film wider (S25),
Forming a second conductivity type high concentration impurity layer by introducing a second conductivity type impurity into the semiconductor layer using the first mask film and the first gate electrode as a mask (S26);
Removing the first mask film, and then introducing a second conductivity type impurity to form an LDD region of the second conductivity type low-concentration impurity layer (S27);
Impurities of the first conductivity type are introduced using as a mask the second thin film transistor formation region that should be the first conductivity type and the second thin film transistor formation region that should be the first conductivity type. And inverting the second conductivity type impurity layer in the first conductivity type thin film transistor formation region to a first conductivity type high concentration impurity layer (S28);
Method for manufacturing a thin film transistor device you further comprising a.