JP4454921B2 - 半導体装置の作製方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置およびその作製方法に関し、特に自己整合的にLDD(Lightly Doped Drain)を形成する方法を用いた半導体装置およびその作製方法に関する。
【0002】
【従来の技術】
近年、画像表示装置の分野では、ガラス基板上に画素や駆動回路の他、メモリ回路やクロック発生回路等の論理回路を内蔵したシステムオンパネルの開発が注目されている。駆動回路や論理回路には高速動作が要求され、これを実現するためにはスイッチング速度の速いTFTをガラス基板上に作製する技術の開発が必要となる。スイッチング速度の速いTFTは、結晶欠陥が少ない半導体膜を用いることや、素子寸法を微細化することによって作製される。
【0003】
素子寸法が比例縮小則に従って微細化しても、信号速度や応答速度を維持するため、駆動電圧は必ずしも比例縮小則に従って下げることができない。このため、MOSトランジスタの素子寸法を微細化していくと、ドレイン近傍が高電界化する。これによってホットキャリアと呼ばれる高いエネルギーをもったエレクトロンやホールが発生し、発生したホットキャリアがゲート絶縁膜中に捕獲されたりすることにより閾値が変動するなどの劣化現象が発生することが知られている。
【0004】
このようなホットキャリアの発生を抑制するには、素子構造をLDD(Light Doped Drain)構造にすることが有効である。LDD構造は、チャネルと接する側のドレイン端部に、低濃度の不純物領域(以後、LDDと略記)を設けることで形成される。低濃度の不純物としては、nチャネル型の素子の場合には、n型不純物、pチャネル型の素子の場合にはp型不純物を用いる。このようにチャネルとドレインの接合に不純物濃度の傾斜をもたせることにより、ドレイン近傍の電界を緩和し、ホットキャリアの発生を抑制する(例えば、非特許文献1参照)。
【0005】
【非特許文献1】
岸野正剛著「現代 半導体デバイスの基礎」オーム社、1995年2月25日、p.201−207
【0006】
ホットキャリア起因の劣化現象は、MOSトランジスタだけではなく、TFTにおいても発生する。そして、その抑制は、MOSトランジスタと同様に、TFTの素子構造をLDD構造にすることにより可能である。
【0007】
ここで、MOSトランジスタにおいて、一般的に用いられているLDD構造の形成方法を、図1を用いて説明する。但し、ここでは素子分離する迄の工程及びLDD形成後の工程については省略する。
【0008】
素子分離した半導体膜102の上にゲート絶縁膜103を形成する。さらにゲート絶縁膜103上にポリシリコンのゲート電極104を形成し、所望の形状に加工した後、低濃度のイオンを半導体膜102に打ち込む。次に、ゲート電極104の上に等方的な段差被覆性の良い酸化珪素膜105を成膜する。さらに、ゲート電極側壁にのみ酸化珪素膜105が残るように垂直方向の異方性エッチングし、サイドウォール106を形成する。さらに、サイドウォール106を貫通しないよう、高濃度のイオンを半導体膜102に打ち込み、ソース(或いはドレイン)108を形成する。サイドウォール106の下部には、高濃度のイオンは打ち込まれず、LDD107となる。
【0009】
上記のように、サイドウォールを利用することにより、パターニングを伴わない自己整合的な方法でLDDを形成する。素子寸法の微細化に伴い、パターニングのアライメント精度を超える範囲での加工が要求される場合が生じる。このような場合、パターニングせず自己整合的に形成した方が精度良く形成できることがある。LDDの形成に於いても、自己整合的に形成した方が、加工精度が高いとき、上記のような方法が用いられる。
【0010】
【発明が解決しようとする課題】
TFTに於いても、MOSトランジスタと同様の方法でLDDを形成することは可能である。しかしながら、TFTを形成する基板にガラス等の絶縁性を有する材料を用いるため帯電し易く、特にサイドウォールを形成するための異方性エッチングに於いてプラズマによる損傷を受け易い。プラズマによる損傷を受けた素子は、ゲート絶縁膜中に電荷、半導体層とゲート絶縁膜の界面に準位等を発生し、結果として閾値が変動するといった不良を生じる。このようなLDD形成過程で生じるプラズマによる損傷は、主に異方性エッチング中、既に所望の形状に加工され表面積が縮小したゲート電極に於いて、ゲート電極に蓄積される電荷の放電が困難になった結果生じ、素子特性に重大な影響を与えるようになったものと考えられる。従って、TFTの素子寸法が微細化しゲート電極の表面積が縮小、ゲート絶縁膜厚が薄膜化する程、ゲート電極に蓄積される電荷密度が高くなりプラズマによる損傷は大きくなる。
【0011】
しかしながら、論理演算回路用の素子として必須であるスイッチング速度の速いTFTを作製するために、又高集積化を図るために、素子寸法の微細化は益々必要とされている。さらにTFTでは、低コスト化のため高温耐性のないガラスを材料とした基板を用いることが多いため、熱処理により損傷を回復することも難しい。このため、加工精度が高いという自己整合的な手法の利点を生かし、且つプラズマによる損傷が極力低減できるようなLDD構造TFTの作製方法の開発が求められる。
【0012】
本発明では、自己整合的にLDDを形成でき、且つプラズマによる損傷を極力低減できる半導体装置の作製方法およびその作製方法を用いて作製した半導体装置について提供することを課題とする。
【0013】
【課題を解決するための手段】
本明細書中では、フォトレジストを材料として形成したマスクを「レジストマスク」、フォトレジスト以外のものを材料として形成したマスクを「ハードマスク」と定義する。またマスクとして「ハードマスク」を用いているという記載が特にされていない場合、マスクには「レジストマスク」を用いているものとする。またチャネル長と同一方向のLDDの長さを「LDD長」とする。
【0014】
本発明の半導体装置の作製方法は、導電性膜で基板全体を覆った状態で異方性エッチング等のプラズマによる処理(プラズマプロセス)を行い、プラズマプロセス中に発生する電荷密度を低減し、LDD形成工程において発生するプラズマによる損傷を極力低減することを特徴としている。
【0015】
本発明の半導体装置の作製方法は、ゲート絶縁膜の上に導電性膜を形成する工程と、前記導電性膜の上に第1のハードマスクを形成する工程と、前記第1のハードマスクをマスクとして高濃度の不純物を前記半導体膜に添加する工程と、前記高濃度の不純物添加後に前記第1のハードマスクをエッチングにより後退させ第2のハードマスクを形成する工程と、前記第2のハードマスクをマスクとして低濃度の不純物を前記半導体膜に添加する工程と、前記低濃度の不純物添加後に前記第2のハードマスクをマスクとして前記導電性膜を加工しゲート電極を形成する工程とを有することを特徴としている。
【0016】
図2に示すように、絶縁性基板201上に半導体膜202を島状に形成して素子分離した後、半導体膜202の上に絶縁膜を成膜してゲート絶縁膜203を形成し、さらに絶縁膜203の上に導電性膜204を形成する。
【0017】
次に導電性膜204の上にハードマスク205を形成する。導電性膜204の上にハードマスク膜を形成し、レジストマスクを用いてハードマスク膜を加工してハードマスク205を形成する。ハードマスクはレジストマスクを用いて島状に加工する。ハードマスクは、側壁が90°以下の傾斜角をもつ形状であるか、或いは側壁が円弧状の形状であるようにする。ハードマスク膜の材料としては、導電性の材料或いは絶縁性の材料のいずれを用いてもよいが、導電成膜204と選択比の高いエッチングが可能であるものを用いる。
【0018】
ハードマスク205をマスクとして絶縁膜203及び導電性膜204を介して半導体層202に高濃度の不純物を半導体膜202に添加し、ソース(或いはドレイン)206を形成する。
【0019】
次にハードマスク205を選択的にエッチングして後退させ、ハードマスク207を形成する。ハードマスク207の水平方向への後退量により、LDD長が決まる。
【0020】
さらにハードマスク207をマスクとし、絶縁膜203及び導電性膜204を介して半導体膜202に低濃度の不純物を添加し、LDD208を形成する。
【0021】
このようにパターニング工程を伴わない自己整合的な方法でLDD208を形成する。またハードマスク205をエッチングにより後退させる際、湿式方法を用いればプラズマによる損傷を受けることが無い。さらに乾式方法を用いても、導電成膜204が基板全面に形成されており表面積が大きい状態であるため、エッチング中、導電成膜204に蓄積される電荷密度は小さくなり、プラズマによる損傷を極力低減することができる。
【0022】
LDD208を形成した後、ハードマスク207をマスクとして導電性膜204を加工し、ゲート電極209を形成する。
【0023】
上記に述べたような方法を用いることにより、自己整合的にLDDを形成でき、且つプラズマによる損傷を極力低減した半導体装置を作製できる。
【0024】
本発明の半導体装置の作製方法は、ゲート絶縁膜の上に導電性膜を形成する工程と、前記導電性膜の上に第1のハードマスクを形成する工程と、前記第1のハードマスクをマスクとして高濃度の不純物を前記半導体膜に添加する工程と、前記高濃度の不純物添加後に前記第1のハードマスクをエッチングにより後退させ第2のハードマスクを形成する工程と、前記第2のハードマスクをマスクとして前記導電性膜を加工しゲート電極を形成する工程と、前記ゲート電極を形成後に前記第2のハードマスクをマスクとして低濃度の不純物を前記半導体膜に添加する工程とを有することを特徴としている。
【0025】
第2のハードマスクをマスクとして導電成膜を加工した後、第2の不純物を半導体膜に添加してもLDDは形成可能である。また導電成膜を加工後、絶縁膜は残しても良いし、或いは除去しても構わない。絶縁膜を残している場合は、絶縁膜を介して第2の不純物添加が行われることになる。このような方法を用いても、自己整合的にLDDを形成でき、且つプラズマによる損傷を極力低減した半導体装置を作製できる。
【0026】
本発明の半導体装置は、ゲート絶縁膜の上に形成されたゲート電極とを有する半導体装置において、前記ゲート電極の上にはハードマスクを有することを特徴としている。
【0027】
前述のような方法を用いて作製した半導体装置に於いては、その作製方法上必要不可欠であるハードマスクがゲート電極上に残る。このゲート電極上に残ったハードマスクを除去しても良いが、工程を簡略化する目的で、除去せず層間膜の一部として使用する。またハードマスクが導電性材料で形成されている場合は、ゲート電極上に残ったハードマスクをゲート電極の一部として使用すればよい。
【0028】
本発明の半導体装置は、ゲート絶縁膜の上に形成されたゲート電極と、前記ゲート電極の上にハードマスクを有する半導体装置において、ゲート電極に信号を送るための配線又は前記配線とゲート電極を接続する為の接続層となる導電性膜が、前記ゲート電極と接するように形成されていることを特徴としている。
【0029】
本発明の半導体装置においては、ゲート電極となる導電性膜を貫通して不純物を半導体層に添加するため、ゲート電極が非常に薄い膜となっている。このようなゲート電極上にコンタクトホールを開孔するのは非常に困難であり、開孔と同時にゲート電極もエッチングされ、ゲート電極を貫通してしまう恐れがある。このため、ゲート電極上のハードマスクが形成されていない領域に、ゲート電極とゲート電極に信号を送るための配線、或いはゲート電極とゲート電極に信号を送るための配線を接続するための接続層となる導電性膜を設けたTFT構造にし、上記の問題を解決する。但し、接続層はコンタクトホール開孔のエッチングを行っても、ゲート電極が貫通しない程度の厚さにしなければならない。
【0030】
【発明の実施の形態】
本発明の実施の形態について、図3、4を用いて説明する。ここでは、自己整合的にLDDを形成でき、且つプラズマによる損傷を極力低減できる方法を用いたLDD構造TFTの作製方法について説明する。
【0031】
図3は、本発明におけるLDD構造TFTの作製工程を断面図によって表したものである。
【0032】
ガラス基板301上に、島状の半導体膜302を形成する。次に半導体膜302の上に膜厚約20〜60nmの酸化珪素膜を成膜してゲート絶縁膜303を形成する。さらにゲート絶縁膜303の上に膜厚20〜60nmの窒化タンタル(TaN)を成膜して導電成膜304を形成する。
【0033】
導電性膜304の上に膜厚0.6〜1.5μmの酸化珪素膜を成膜した後、レジストマスクをマスクとして側壁が35〜50°の傾斜角を持つように酸化珪素膜を選択的にエッチングして加工し、導電性膜304上にハードマスク306を形成する。ハードマスク形成後は、その上のレジストマスクを除去する。ハードマスクに用いる材料としては、導電性膜304に用いる材料との間に高選択比のあるエッチングが可能であり、且つエッチングによる後退量の制御が容易なものであれば、酸化珪素膜以外のものを用いても構わない。また詳細については後述するが、ハードマスクの材料として用いている酸化珪素膜の厚さについては、「エッチングによる垂直方向の後退量(即ち、膜減り量)」と「LDD形成用不純物添加のマスクとして機能するのに必要な膜厚」の和以上になるように考慮して決定する。このため、必要であれば上記に述べた膜厚以下としても或いは上記に述べた膜厚以上としてもよい。
【0034】
次に、pチャネル型TFTとなる領域をレジストマスク307でマスクし、nチャネル型TFTとなる領域の半導体膜302に、ハードマスク306をマスクとしてn型不純物である燐を1×1019〜1×1021/cm3の濃度で添加し、ソース(或いはドレイン)308を形成する。ここでは燐を用いているが、n型不純物であれば他に砒素等を用いても構わない。不純物添加後はレジストマスク307を除去する。
【0035】
さらに、nチャネル型TFTとなる領域をレジストマスク309でマスクし、pチャネル型TFTとなる領域の半導体膜302に、ハードマスク306をマスクとしてp型不純物であるボロンを1×1019〜1×1021/cm3の濃度で添加し、ソース(或いはドレイン)310を形成する。この時、p型不純物であれば、ボロン以外のものを用いても構わない。不純物添加後はレジストマスク309を除去する。
【0036】
次に、ハードマスク306を、垂直方向を主体とした異方性エッチングにより0.4〜1.0μm水平方向に後退させ、ハードマスク311を形成する。この時、導電性膜304は基板全面に形成されており、表面積が非常に大きい状態であるため、乾式方法の異方性エッチングを用いた場合でも、導電性膜304に蓄積される電荷密度は小さく、プラズマによる損傷は極力低減される。この他、等方性エッチングによって後退させてハードマスク311を形成しても構わない。また、この時のハードマスク306の水平方向の後退量が、後に形成されるLDD長となる。ここで、LDD長は必ずしも0.4〜1.0μmにする必要はなく、発明の実施者が適宜決定すればよい。
【0037】
ハードマスク306を後退させるためのエッチング方法には上記のような乾式方法だけでなく湿式方法を用いてもよい。本実施の形態と異なり、ハードマスク306の側壁が50〜90°の傾斜角をもつ形状である場合は、水平方向への後退を促すために等方性エッチング或いは水平方向を主体とする異方性エッチングを用いることが好ましい。本実施の形態のようにハードマスク306の側壁が35〜50°の傾斜角をもつ形状、或いは円弧状である場合は、等方性エッチング、或いは水平方向又は垂直方向のどちらか一方を主体とする異方性エッチングのいずれを用いても構わない。また、本実施の形態と異なり、ハードマスク306の側壁が35°以下の場合は、垂直方向を主体とする異方性エッチングを用いることが好ましい。
【0038】
ハードマスク306およびハードマスク311の形状を決めるパラメータは「ハードマスクの膜厚」、「側壁の傾斜角」、「エッチングによる水平方向への後退量」である。つまり、ハードマスク306を後退させるためのエッチングを同一条件下で行っても、側壁の傾斜角によって水平方向への後退量、即ちLDD長が変わるため、「側壁の傾斜角」と「エッチングによる水平方向の後退量」との相関から所望のLDD長が得られるように両パラメータを調整しなければならない。また「エッチングによる垂直方向への後退量(即ち、膜減り量)」が「ハードマスクの膜厚」以上にならないようにも調整しなければならない。例えば、ハードマスク306の断面形状が台形であるとし、ハードマスク306の側壁の傾斜角をθ、ハードマクス306の垂直方向の後退量をx、ハードマクス306の水平方向の後退量をyとしたとき、y=x(tanθ)-1の関係が成立する。これ以外の形状のときは、その都度、「エッチングによる水平方向の後退量」と「エッチングによる垂直方向への後退量(即ち、膜減り量)」の相関について予めデータを得ておく必要がある。
【0039】
ここで「ハードマスクの膜厚」の決定に関しては、ハードマスク306の膜厚が後の工程で行うLDD形成用不純物添加のマスクとして機能するのに必要な膜厚になるようにすることも考慮に入れなければならない。つまり「エッチングによる垂直方向への後退量(即ち、膜減り量)」と「LDD形成用不純物添加のマスクとして機能するのに必要な膜厚」の和が「ハードマスクの膜厚」として最低限必要な膜厚である。
【0040】
次に、pチャネル型TFTとなる領域をレジストマスク312でマスクし、nチャネル型TFTとなる領域の半導体層302に、ハードマスク311をマスクとしてn型不純物である燐を1×1016〜5×1017/cm3の濃度で添加し、LDD313を形成する。ここでは燐を用いているが、n型不純物であれば他に砒素等を用いても構わない。不純物添加後はレジストマスク312を除去する。
【0041】
さらに、nチャネル型TFTとなる領域をレジストマスク314でマスクし、pチャネル型TFTとなる領域の半導体膜302に、ハードマスク311をマスクとしてp型不純物であるボロンを1×1016〜1×1017/cm3の濃度で添加し、LDD315を形成する。この時、p型不純物であれば、ボロン以外のものを用いても構わない。不純物添加後はレジストマスク314を除去する。
【0042】
次に、ハードマスク311をマスクとして導電性膜304を加工し、ゲート電極316を形成する。
【0043】
さらに、ゲート電極316の上方に層間絶縁膜317を形成したの後、コンタクトホール形成、TFTに電圧を印加するための配線318形成をする。
【0044】
以上のような工程を経て、自己整合的にLDDを形成し、且つプラズマによる損傷を極力低減したLDD構造のnチャネル型TFTおよびpチャネル型TFTを作製できる。本発明の半導体装置の作製方法は、特に、ゲート電極の表面積が非常に小さい、チャネル長が1.5μ以下の微細なTFTを作製するのに有効である。
【0045】
【実施例】
[実施例1]
本発明の半導体装置の作製方法を用いることで、自己整合的にLDDを形成し、且つプラズマによる損傷を極力低減したLDD構造のnチャネル型TFTおよびpチャネル型TFTを作製できる。また、本発明の半導体装置の作製方法は、特に微細なTFTを作製するのに有効である。本実施例では、スイッチング速度が速い微細なTFTが必要とされる、論理演算回路の作製方法について図5、6を用いて説明する。
【0046】
ガラス基板401上に、窒化珪素膜、酸化珪素膜または酸化窒化珪素膜等の絶縁膜からなる下地絶縁膜402を形成する。本実施例では、下地絶縁膜402として膜厚100nmの酸化珪素膜を単層で用いるが、前記絶縁膜を2層以上積層させた構造を用いてもよい。ガラス基板以外に、石英基板、又はシリコン基板上に絶縁膜を形成したもの、或いは本実施例の処理温度に耐えうるプラスチック基板を用いてもよい。また、下地絶縁膜402はガラス基板401からの不純物拡散を抑制する為に形成されるものであり、基板からの不純物拡散が無い場合は、特に形成する必要はない。
【0047】
次に、下地絶縁膜402の上に膜厚30〜60nmの半導体膜を形成する。半導体膜としては、非晶質半導体膜、多結晶半導体膜、微結晶半導体膜のいずれを用いても良い。又非晶質半導体膜の材料としては、珪素やシリコンゲルマニウム(SiGe)合金などを用いることができる。本実施例では、膜厚55nmの非晶質珪素膜成膜を成膜した後、触媒金属元素を用いて結晶化し、多結晶半導体膜としたものを用いる。
【0048】
非晶質珪素膜403(図示しない)の表面に触媒金属元素であるニッケル(Ni)を添加した後、熱処理(550℃、4時間)を施し、結晶質珪素膜404(図示しない)を形成する。さらに、酸素を含む雰囲気中でパルスレーザー光を照射して再結晶化させ、結晶性を向上させる。ここで、パルスレーザー光以外に連続発振レーザー光を用いて再結晶化してもよい。本実施例では、酸素を含んだ雰囲気中でXeClエキシマレーザー光による再結晶化により結晶質珪素膜表面に形成された凹凸を平坦化するため、酸素を含む雰囲気中での再結晶化後、さらに窒素雰囲気中で再度XeClエキシマレーザー光(或いは連続発振レーザー光)による再結晶化したものを結晶質珪素膜405とする。このような結晶質珪素膜表面の平坦化は、特に膜表面の凹凸がTFT特性に対して多く影響してくる微細なTFTを形成するのに有効な手段である。
【0049】
次に結晶質珪素膜405から、結晶化後、不要になったNiを除去する。結晶質珪素膜405の表面をオゾン水で処理し、膜厚1.5nmの薄い酸化膜を形成する。さらに薄い酸化膜の上にアルゴン(Ar)を含む珪素膜406(図示しない)をスパッタにて成膜し、熱処理(550℃、4時間)を施す。これにより、結晶質珪素膜405に含まれていたNiは珪素膜406に移動し、Niが除去された結晶質珪素膜407(図示しない)が形成される。本実施例では、このようにして形成された結晶質珪素膜407を半導体膜として用いる。
【0050】
さらに結晶質珪素膜407にTFTの閾値を制御するためのp型不純物を添加する。本実施例では、p型不純物であるボロンを添加するが、必要に応じてn型不純物を添加しても構わない。また閾値制御のための不純物は、非晶質珪素膜に予め添加して於いてもよいし、或いは半導体膜を所望の形状に形成した後でも構わない。
【0051】
結晶質珪素膜407をパターニングして加工し、半導体膜408を島状に形成する。
【0052】
次に半導体膜408を覆うように膜厚50nmの酸化珪素膜を成膜してゲート絶縁膜409を形成する。ゲート絶縁膜としては、酸化珪素膜や、窒化珪素膜等の絶縁膜を用いればよい。また膜厚については、各々の材料の誘電率等を考慮して適宜決定する必要がある。
【0053】
さらに、ゲート絶縁膜409の上に膜厚30nmの窒化タンタル(TaN)を成膜して導電性膜410を形成する。導電性膜の膜種としては、例えばタングステン(W)の様に、後に形成するハードマスクとの間に高選択比のとれるエッチングが可能なものがよい。
【0054】
ここで注意しなければならないのは、ゲート絶縁膜409と導電性膜410の膜厚についてである。後述するが、本実施例に於いては、ゲート絶縁膜409と導電性膜410を貫通させて半導体膜408に不純物を添加する。このため、ゲート絶縁膜409と導電性膜410が積層された領域を不純物が貫通できる程度の膜厚以下になるように、且つゲート酸化膜409の膜厚が所望のTFT特性が得られるようなものであるように考慮しなければならない。
【0055】
次に、導電性膜410の上にハードマスクを形成する。導電性膜410の上に膜厚1μmの酸化珪素膜を成膜した後、パターニングして加工し、ハードマスク411とする。ハードマスク411は側壁が45°の傾斜角をもち、また導電性膜410上に、島状に存在するように形成する。また後述するが、本発明においては、ハードマスクのエッチングによる後退量がLDD長となる。また後退後のハードマスクを不純物添加のマスクとして用い、さらにゲート電極形成用のマスクともなる。この為ハードマスク411の膜厚は、所望のLDD寸法と不純物添加のマスクとして必要な膜厚の和以上でなければならない。つまり、ハードマスク411のチャネル長方向の断面において、側壁に傾斜がついた台形状の断面形状の底辺の長さは、「チャネル長」と「LDD長の2倍」の和で定められる寸法となるようにする。
【0056】
次にpチャネル型TFTとなる領域をレジスト412でマスクする。そしてハードマスク411をマスクとして、導電性膜410およびゲート絶縁膜409を貫通させ、nチャネル型TFTとなる領域の半導体膜408にn型不純物である燐を1×1020/cm3の濃度になるように添加し、ソース(或いはドレイン)413を形成する。本実施例ではn型不純物として燐を添加しているが、n型不純物であれば燐以外のものを用いてもよい。不純物添加後はレジスト412を除去する。
【0057】
さらにnチャネル型TFTとなる領域をレジスト414でマスクする。そしてハードマスク411をマスクとして、導電性膜410およびゲート絶縁膜409を貫通させ、nチャネル型TFTとなる領域の半導体膜408にp型不純物であるボロンを1×1020/cm3の濃度になるように添加し、ソース(或いはドレイン)415を形成する。本実施例ではp型不純物としてボロンを添加しているが、p型不純物であればボロン以外のものを用いてもよい。不純物添加後はレジスト414を除去する。
【0058】
次に、ハードマスク411を、トリフロロメタン(CHF3)ガスを用いてエッチングして後退させ、ハードマスク416を形成する。ハードマスク411は側壁が45°の傾斜角をもつように形成されているため、本実施例では、乾式方法による垂直方向を主体とした異方性エッチングにより、ハードマスク411を後退させた。また本実施例では、LDD長を0.5μmとするため、後退量が0.5μmとなるようにしている。
【0059】
次にpチャネル型TFTとなる領域をレジスト417でマスクする。そしてハードマスク416をマスクとして、導電性膜410およびゲート絶縁膜409を貫通させ、nチャネル型TFTとなる領域の半導体膜408にn型不純物である燐を1×1017/cm3の濃度になるように添加し、LDD418を形成する。LDD418を形成するために添加するn型不純物濃度は、先に添加したソース(或いはドレイン)413を形成するのに必要なn型不純物濃度と比較して、非常に低濃度である。このためソース(或いはドレイン)413に再びn型不純物が添加されても特に問題はなく、予めソース(或いはドレイン)413形成用の不純物添加がされていなかった領域がLDD418となる。本実施例ではn型不純物として燐を添加しているが、n型不純物であれば燐以外のものを用いてもよい。不純物添加後はレジスト417を除去する。
【0060】
さらにnチャネル型TFTとなる領域をレジスト419でマスクする。そしてハードマスク416をマスクとして、導電性膜410およびゲート絶縁膜409を貫通させ、nチャネル型TFTとなる領域の半導体膜408にp型不純物であるボロンを1×1017/cm3の濃度になるように添加し、LDD420を形成する。LDD420を形成するために添加するp型不純物濃度は、先に添加したソース(或いはドレイン)415を形成するのに必要なp型不純物濃度と比較して、非常に低濃度である。このためソース(或いはドレイン)415に再びp型不純物が添加されても特に問題はなく、予めソース(或いはドレイン)415形成用の不純物添加がされていなかった領域がLDD420となる。本実施例ではp型不純物としてボロンを添加しているが、p型不純物であればボロン以外のものを用いてもよい。不純物添加後はレジスト419を除去する。
【0061】
次に、ハードマスク416をマスクとして、六フッ化硫黄(SF6)ガスと塩素(Cl2)ガスの混合ガスを用いて導電性膜410を選択的にエッチングし、ゲート電極421を形成する。従って、ハードマスク416の寸法がそのままゲート電極の寸法となり、TFTのチャネル長を決めるものとなる。本実施例では、ハードマスク416の形状に従って、チャネル長が1μmとなる。これは本実施例では、ハードマスク416のチャネル方向の断面における横方向の寸法が1μmとなるように、予めハードマスク411の水平方向の後退量等を考慮して、ハードマスク411をパターニングしている為である。
【0062】
以上のようにして、LDD構造のnチャネル型TFTおよびpチャネル型TFTを形成する。但し、nチャネル型TFTへの不純物添加とpチャネル型TFTへの不純物添加の順は前後しても構わない。
【0063】
本実施例では、ゲート電極421を形成後ハードマスク416は除去せず、そのまま層間絶縁膜の一部として使用する。ゲート電極421形成後のハードマスク416の膜厚は、後のコンタクト開孔において、ソース(或いはドレイン)部のコンタクト開孔とゲート電極部のコンタクト開孔が一括して行えるよう、ゲート絶縁膜409と同程度の膜厚となっていることが好ましい。
【0064】
ゲート電極421の上方に、層間絶縁膜を形成する。層間絶縁膜としては酸化珪素膜や窒化珪素膜等の絶縁膜を単層膜、或いは積層膜として用いる。また塗布ガラスなどを用いて基板表面の平坦化をしてもよい。本実施例では、膜厚100nmの窒化珪素膜を成膜して層間絶縁膜422を形成する。
【0065】
また、添加した不純物を活性化するための熱処理を行う。熱処理は層間絶縁膜の形成前でも、形成後でも構わない。積層膜である場合は、各々の層間絶縁膜の成膜する間に行っても構わない。本実施例では、ゲート電極421の形成後、ゲート電極が酸化しないよう、窒素雰囲気中で550℃、4時間の熱処理を行って活性化している。熱処理後、410℃、1時間の水素化処理を行う。水素化処理は、後に形成する配線材料が耐えうる温度以下で行うのであれば、配線形成後でも構わない。
【0066】
さらに、コンタクトホールを形成し、ゲート電極やソース(或いはドレイン)と電気的に接続するための配線423を形成する。本実施例では、配線は膜厚60nmのTi膜を成膜後、膜厚40nmのTiN膜を積層成膜し、さらに膜厚350nmのAl−Si(2wt%のSiを含有したAl)膜を積層成膜して、最後にTi膜を成膜した積層膜をフォトリソおよびエッチングにより所望の形状にしたものを配線423としている。
【0067】
さらに本発明では、配線423の上に層間絶縁膜424を形成し、コンタクトホール開孔をした後、配線425を形成する。これによりゲート電極に接続する配線群とソース(或いはドレイン)と接続する配線群とを異なる層で引き回しでき、配線の引き回しの自由度が上がる。また、さらに層間絶縁膜の形成、配線の形成を繰り返し行い、多層配線を形成してもよい。
【0068】
以上のような工程を経て、論理演算回路を作製することができる。
【0069】
[実施例2]
実施例1では、側壁が45°の傾斜角をもったハードマスクを用いているが、側壁が円弧状になった形状をもつハードマスクを用いることも可能である。この場合、実施例1と比較して工程数が増えるものの、実施例1のような形状を作り込むことが困難である場合に、有効な手段となる。また、ハードマスクを後退させる時のエッチングにも、等方性エッチング、垂直方向又は水平方向を主体とした異方性エッチングのいずれの方法も適用可能である。本実施例では、側壁が円弧状であるハードマスクを用いて作製する論理演算回路の作製方法について図7を用いて説明する。
【0070】
本実施例の回路の作製方法は、実施例1と比較してハードマスクの形成方法が異なるのみで、他の工程は実施例1と同様である。従って、ハードマスクの形成方法についてのみ記述し、それ以外の工程については実施例1を参照するものとする。
【0071】
実施例1の方法に従って導電成膜まで形成した基板に膜厚1μmの酸化珪素膜を成膜した後、パターニングして加工し、ハードマスク501を形成する。この時ハードマスク501は側面が基板平面に対してほぼ垂直な形状をしている。
【0072】
次に、ハードマスク501を覆うように段差被覆性のよい酸化珪素膜502を500nmの膜厚で成膜した後、さらに垂直方向を主体とした異方性エッチングにより、約500nmエッチングして加工し、ハードマスク501の側壁に円弧状の壁となるサイドウォール503を形成する。ハードマスク501とサイドウォール503を総括したものをハードマスク504とする。このようにして形成されたハードマスク504が実施例1におけるハードマスク411に相当する。
【0073】
ここで、サイドウォール503は異方性エッチングによって形成されているが、このとき、導電成膜は基板全面についた状態であり表面積が非常に大きいため、異方性エッチング中に導電成膜に蓄積される電荷密度は小さくプラズマによるダメージを極力低くできることも、本実施例における特徴である。
【0074】
ハードマスク504の形成後の工程は、実施例1におけるハードマスク411形成後の工程と同一であるため、ここでは省略する。
【0075】
以上のような工程を経て、論理演算回路を作製することができる。
【0076】
[実施例3]
本実施例では、ゲート電極上のハードマスクにコンタクトホールを形成することなくゲート電極に配線を接続する方法を用いた本発明における半導体装置の作製方法について、図8を用いて説明する。この方法を用いることにより、ゲート電極の層間絶縁膜を開孔してコンタクトホールを形成する際、ゲート電極も同時にエッチングしてしまうことを回避できる。
【0077】
図8(A)は各々のTFTの上面図、図8(B)はチャネル長方向(A−A‘)の断面図、図8(C)、チャネル幅方向(B−B’)の断面図である。
【0078】
本実施例では、pチャネル型TFTのLDD420を形成し、その後レジスト419を除去するまでは、実施例1と同一工程で行う。従って、ここまでの工程の詳細に関する説明を省略する。
【0079】
nチャネル型TFT及びpチャネル型TFTの各々のLDDまで形成した後、パターニング及びエッチングにより、ソース(或いはドレイン)部にゲート電極604およびゲート絶縁膜607を貫通するコンタクトホール601を形成する。
【0080】
次に、基板表面を覆うようにタングステン(W)を膜厚100nmで成膜した後パターニングし、Wを選択的にエッチングして加工し、ゲート電極と配線とを接続するためのWの接続層602と、ソース(或いはドレイン)と配線とを接続するためのWの接続層603を形成する。
【0081】
さらに、ハードマスク及びWの接続層602、603をマスクとしてTaNを選択的にエッチングしてゲート電極604を形成する。
【0082】
ゲート電極604を形成した後、層間絶縁膜(図示しない)を形成し、接続層602、603に配線(図示しない)を接続するためのコンタクトホールを開孔した後、配線(図示しない)を形成する。また、適宜、活性化、水素化を行う。
【0083】
このような方法を用いることにより、薄いゲート電極上にコンタクト開孔をするといった難しい工程を回避した、半導体装置を作製できる。
【0084】
また上記のような方法を用いる場合、実施例1に記載したようなハードマスク416の膜厚を、後のコンタクト開孔において、ソース(或いはドレイン)部のコンタクト開孔とゲート電極部のコンタクト開孔が一括して行えるよう、ゲート絶縁膜409と同程度の膜厚といった考慮をする必要がないという利点も生じる。
【0085】
接続層602、603を形成した後、RTA(Rapid ThermalAnneal)を用いて、接続層602、603と半導体膜の接触部、及びゲート電極604とゲート酸化膜の接触部を局所的に加熱し、不純物の活性化やゲート酸化膜中の欠陥修復を行うことも有効である。本実施例では、タングステンハロゲンランプを光源としたRTA装置を用いている。この他、金属の吸収係数が高い赤外領域の発光をもつ光源を使用して加熱する装置を用いることが好ましい。
【0086】
また接続層602,603に関して、本実施例では膜厚100nmのタングステンを用いているが、例えば膜厚500nm以上のタングステンを接続層602,603として用い、配線として利用してもよい。
【0087】
[実施例4]
本実施例では、本発明の半導体装置の作製方法を用いて作製したLDD構造のTFTを用いた論理演算回路と、液晶表示装置等を作成するのに必要な画素TFTと駆動回路用のTFTとを同一基板上に作製する方法について図9〜12を用いて説明する。これにより、同一基板上にCPU(Central Processing Unit)が組み込まれた周辺回路と、ディスプレイとが一体化したシステムオンパネル等が作製できる。
【0088】
本実施例では、論理演算回路用としてチャネル長1μm、LDD長0.5μmのLDD構造TFT(以下論理演算回路用TFTと略記)、液晶表示装置の画素駆動用としてチャネル長4.5μm、LDD長2μmのLDD構造TFT(以下、画素TFTと略記)、液晶表示装置用の駆動回路として、チャネル長8μm、Gate Overlaped LDD長が2μmのTFT(以下、駆動回路用TFTと略記)を同一基板上に形成する。
【0089】
本実施例では、LDD長が異なるTFTを同一基板上に形成する。このため、LDD長が異なるそれぞれのTFTに適したハードマスクの作り分けをする。まず実施例1に記述した方法に従って、基板701上に下地絶縁膜702、所望の形状の半導体膜703、ゲート絶縁膜704、導電性膜705を形成し、さらに導電性膜705の上に、ハードマスクを形成するための窒化珪素膜1001を膜厚1μmで成膜する。この場合、膜厚は、エッチングによる後退量が多い方のハードマスクに併せて膜厚を決める。
【0090】
次に論理演算回路用TFT形成用の1002を形成する。パターニングした後、窒化珪素膜を選択的にエッチングし、側壁が45°の傾斜角をもち、またチャネル方向の断面において底辺が12μmの台形の断面形状をしたハードマスク706と、側壁が45°の傾斜角をもち、またチャネル方向の断面において底辺が2μmの台形の断面形状をしたハードマスク1002を同時に形成する。この時、画素TFT形成用のハードマスクは次工程で形成するため、画素TFTとなる領域はレジストマスクでマスクされている。
【0091】
次に駆動回路用TFT形成用のハードマスク706と、画素TFT形成用のハードマスク1003を形成する。パターニングした後、パターニングした後、窒化珪素膜を選択的にエッチングし、側壁が30°の傾斜角をもち、またチャネル方向の断面において底辺が8.5μmの台形の断面形状をしたハードマスク1003を形成する。この時、駆動回路用TFTと論理演算回路用TFTになる領域はレジストでマスクされている。
【0092】
ここで、ハードマスク706とハードマスク1003は同一の形状をしているが、適宜作り分けすることも可能である。ここでは、工程簡略化のため、同一形状に作り込むものとする。またハードマスクの形成順は前後しても構わない。
【0093】
次に、駆動回路用TFTおよび論理演算回路用TFTのうちpチャネル型TFTとなる領域をレジストでマスクする。さらにハードマスク706、1002、1003をマスクとして、ゲート絶縁膜704及び導電性膜705を貫通させて半導体膜に1×1020/cm3の燐を添加し、駆動用回路TFT、論理演算回路用TFT、画素TFTのうちnチャネル型TFTのソース(或いはドレイン)707を形成する。本実施例では燐を用いているが、n型不純物であればこれ以外でもよい。
【0094】
次に、駆動回路用TFT、画素TFTおよび論理演算回路用TFTのうちnチャネル型TFTとなる領域をレジストでマスクする。さらにハードマスク706、1002をマスクとして、ゲート絶縁膜704及び導電性膜705を貫通させて半導体膜に1×1020/cm3のボロンを添加し、駆動用回路TFT、論理演算回路用TFTのうちpチャネル型TFTのソース(或いはドレイン)709を形成する。本実施例ではボロンを用いているが、p型不純物であればこれ以外でもよい。
【0095】
次に、ハードマスク1002を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、垂直方向に0.5μm後退させハードマスク711を形成する。これによりハードマスク1002は水平方向に0.5μm後退する。従って、ハードマスク1002を用いてLDD形成するTFTではLDD長が0.5μmとなる。この間、駆動回路用TFT、画素TFTはレジストでマスクされている。
【0096】
次に、ハードマスク706とハードマスク1003を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、垂直方向に0.85μm後退させハードマスク1105、1004を形成する。これによりハードマスク706、1003は水平方向に1.5μm後退する。従って、ハードマスク706とハードマスク1003を用いてLDD形成するTFTではLDD長が1.5μmとなる。この間、駆動回路用TFTおよび論理演算回路用TFTはレジストでマスクされている。
【0097】
以上のように、ハードマスクの「側壁の傾斜角」と「エッチングによる後退量」を巧みに変えることにより、LDD長を変えてTFTを作製できる。また、必要に応じて、ハードマスク1002とハードマスク706,ハードマスク1003の膜厚が異なるような形状に作り込んだのち、エッチングによる後退を行い、LDD長を調整しても構わない。
【0098】
次に、駆動回路用TFTのpチャネル型TFTおよび論理演算回路用TFTのうちpチャネル型TFTとなる領域をレジストでマスクする。さらにハードマスク1105,1004、711をマスクとして、ゲート絶縁膜704及び導電性膜705を貫通させて半導体膜に1×1017/cm3の燐を添加し、論理演算回路用TFT、画素TFTのうちnチャネル型TFTのLDD1005を形成する。本実施例では燐を用いているが、n型不純物であればこれ以外でもよい。
【0099】
次に、駆動回路用TFTのnチャネル型TFTおよび画素TFT、論理演算回路用TFTのうちnチャネル型TFTとなる領域をレジストでマスクする。さらにハードマスク1105,1004、711をマスクとして、ゲート絶縁膜704及び導電性膜705を貫通させて半導体膜に1×1017/cm3のボロンを添加し、論理演算回路用TFT、画素TFTのうちpチャネル型TFTのLDD1006を形成する。本実施例ではボロンを用いているが、p型不純物であればこれ以外でもよい。
【0100】
次に、実施例3でも述べた方法を用いて、タングステンの接続層953を形成する。まずパターニング及びエッチングによりソース(或いはドレイン)707,709にコンタクトホールを形成する。次に膜厚100nmのタングステンを成膜した後、さらにパターニングおよび選択的にエッチングしてタングステンの接続層953を形成する。
【0101】
このとき、駆動回路用TFTのLDD1005、1006とオーバーラップする領域の導電性膜705上にも接続層953を形成する。このようにして形成される接続層953は駆動回路用TFTのハードマスク1105全体を覆うようにして形成しても構わない。
【0102】
次に、ハードマスク706,711,1004および接続層953をマスクとして導電性膜705を選択的にエッチングし、ゲート電極720を形成する。
【0103】
このようにして駆動回路用TFTのゲート電極720の上に形成された接続層953は、駆動回路用TFTのゲート電極の一部としても機能する。また、LDD1005、1006は、ゲート電極720とオーバーラップするため、それぞれGate Overlaped LDD1007,1008となる。
【0104】
上記のように、駆動回路用TFTではレジストマスクを用いたパターニングにより、Gate Overlaped LDDを形成する。これは、本発明に於ける駆動回路用TFTでは、16V程度の電圧が印加されることを前提としており、この場合にホットキャリアに対する信頼性を確保するには約1.5〜2μmのGate Overlaped LDD長が必要となるためである。約1.5〜2μmという寸法は、パターニングのアライメント精度(一般的にはステッパーでは±0.2μm、ミラープロジェクションアライナーでは±0.5μm)の精度よりも遥かに大きいサイズであるため、アライメント精度からの影響は殆ど無視できる。
【0105】
さらに層間絶縁膜727の形成、不純物の活性化、水素化、コンタクトホールの開孔を行う。本実施例では窒化珪素膜727aと塗布により形成した酸化珪素膜727bを積層したものを層間絶縁膜727としている。ここで塗布による形成を行うのは、基板表面の凹凸を平坦化するためである。
【0106】
次に配線728を形成し、さらに画素電極729を形成する。画素電極にはITO(Indium Tin Oxide)等の透明導電膜を用いる。ゲート電極に接続する配線はここでは図示しない。
【0107】
本実施例では、画素電極729と配線728とが積層した領域を設け、コンタクトホール形成を行うことなく、画素電極729と配線728とが直接電気的な接続をしている。
【0108】
以上のような工程を経て、論理回路用TFT、画素TFT、駆動回路用TFTを同一基板上有するTFTアレイ基板を作製する。本実施例では述べていないが必要に応じて洗浄及び熱処理の工程を加える。また、本実施例に示した以上に、さらに層間絶縁膜の形成、配線の形成を繰り返し行い多層配線を形成してもよい。
【0109】
[実施例5]
実施例4で作製したTFTアレイ基板を用いることにより、同一基板上にCPU(Central Processing Unit)が組み込まれた周辺回路と、ディスプレイとが一体化した液晶表示装置が作製できる。これにより、液晶表示装置の多機能化、コンパクト化ができる。以下、図13、14を用いて説明する。
【0110】
実施例4に従い作製したTFTアレイ基板801のTFTを形成した側に配向膜802aを形成する。配向膜802aの形成はオフセット印刷法を用いる。配向膜802aの材料にはポリイミド樹脂用いるが、この他、ポリアミック系樹脂などを用いてもよい。次に配向膜802aにラビング処理を施し、液晶分子がある一定のプレチルト角をもって配向するようにする。
【0111】
次に対向基板810を作製する。基板811上に遮光膜812を形成する。遮光膜812は、金属クロムを成膜し、フォトリソおよびエッチングにより形成する。遮光膜812の上に画素電極813を形成する。画素電極813は透明導電膜であるITOを成膜し、フォトリソおよびエッチングにより形成する。遮光膜812と画素電極813の間にカラーフィルター814を設ける場合は、遮光膜812の上に目的の色の着色樹脂をスピンコート法により塗布し、露光および現像して形成する。赤、青、緑の三色のカラーフィルター814a〜814c(ここでは図示しない)、各々に対して前記カラーフィルター形成工程を繰り返す。カラーフィルター814と遮光膜812の段差を埋めて平坦化する目的の保護膜815を形成する。保護膜815はカラーフィルターの上からアクリルを塗布して形成する。アクリルの他に平坦化可能な材料を用いてもよい。カラーフィルターを設けない場合は保護膜815は無くてもよい。
【0112】
このようにして作製した対向基板に配向膜802bを形成する。TFTアレイ基板上に形成したときと同様に、配向膜802bの形成はオフセット印刷法を用いる。配向膜802bの材料にはポリイミド樹脂用いるが、この他、ポリアミック系樹脂などを用いてもよい。次に配向膜802bにラビング処理を施し、液晶分子がある一定のプレチルト角をもって配向するようにする。さらに対向基板とTFTアレイと接着するために、対向基板側にシール剤(図示しない)を塗布した後、対向基板810をオーブンで加熱し前記シール剤を仮硬化させる。仮硬化後、対向基板の画素電極を形成した側にプラスチック球のスペーサー816を散布する。
【0113】
TFTアレイ基板801のTFTを形成している側と対向基板810の画素電極を形成している側とが向き合うようにして、両基板を精度よく張り合わせ液晶パネル817を作製する。シール剤中にはフィラー(図示しない)が混入されており、フィラーとスペーサーにより両基板を均一な間隔をもって張り合わすことができる。
【0114】
張り合わせた基板のうち不要な部分をせん断して、所望のサイズの液晶パネル817基板にする。液晶パネル817の内部に液晶材料818を注入する。パネル内部全体に液晶材料818を満たした後、封止剤(図示しない)によって完全に封止する。
【0115】
図14は液晶パネル817の上面図である。画素部901の周辺に走査信号駆動回路902aと画像信号駆動回路902bが設けられている。さらに、CPUやメモリなどの論理演算回路902cが設けられている。駆動回路は接続配線群903によって外部入出力端子群904と接続されている。画素部901では走査信号駆動回路802aから延在するゲート配線群と画像信号駆動回路902bから延在するデータ配線群がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素TFTと保持容量、画素電極が設けられている。シール剤905は、TFTアレイ基板908上の画素部901および走査信号駆動回路902a、画像信号駆動回路902b、論理演算回路902cの外側であり、且つ外部入力端子904よりも内側の部分に形成する。液晶パネル817の外側では、フレキシブルプリント配線板(FPC: Flexible Printed Circuit)909が外部入出力端子904に接続しており、接続配線群903によりそれぞれの駆動回路に接続している。外部入出力端子904はデータ配線群と同じ導電性膜から形成される。フレキシブルプリント配線板906はポリイミドなどの有機樹脂フィルムに銅配線が形成されており、異方性導電性接着剤で外部入出力端子904と接続する。
【0116】
液晶パネル817の対向基板側に、対向基板に最も近い液晶層の液晶分子のディレクタ方向と同じ方向の直線偏光が入射するように偏光板と位相差板を取り付ける。またパネルのTFT基板側に、TFT基板に最も近い液晶層の液晶分子のディレクタ方向と同じ方向の光が出射するように偏光板と位相差板を取り付ける。
【0117】
以上のような方法で、同一基板上にCPU(Central Processinng Unit)が組み込まれた周辺回路と、ディスプレイとが一体化した液晶表示装置を作成する。本実施例では述べていないが必要に応じて洗浄及び熱処理の工程を加える。
【0118】
[実施例6]
本発明の半導体装置の作製方法を用いることにより、表示画面(ディスプレイ)とCPUが組み込まれた周辺回路とが一体化したシステムオンパネルが作製できる。これにより、ディスプレイの生産や検査工程が短縮され低コスト化が図れる。また、ディスプレイの多機能化、コンパクト化を実現できる。
【0119】
図15に、本発明の半導体装置の作製方法を用いて作製したシステムオンパネルを搭載した電子機器の例を示す。
【0120】
図16は、携帯情報端末の図であり、本体1431にはシステムオンパネル(表示部)1433と、外部インターフェイス1435と、操作ボタン1434等が設けられている。また操作用の付属品としてスタイラス1432がある。このように携帯情報端末にシステムオンパネル1433を搭載することにより、コンパクト機能性を維持したまま、さらに情報処理機能を多機能化することができる。
【0121】
[実施例7]
本発明の半導体装置の作製方法は、TFTの作製工程だけでなくバルクのシリコンウエハやSOIウエハを用いて作製するMOSトランジスタの作製工程にも適用可能である。この場合について以下に説明する。
【0122】
LOCOS(Local Oxidation of Silicon)やSTI(Shallow Trench Isolation)等により素子分離したバルクのシリコンウエハ(或いは、SOIウエハ)上にゲート酸化膜を形成する。
【0123】
ゲート絶縁膜形成後は、実施例1や実施例2、実施例3に於けるゲート絶縁膜409の形成以降の工程に従ってゲート電極、LDD、ソース(或いはドレイン)、層間絶縁膜、配線などを形成し、MOSトランジスタを作製する。
【0124】
但し、ガラス基板を用いている実施例1と異なり耐熱性のあるバルクのシリコンウエハ(或いはSOIウエハ)を用いているため、実施例1よりも高温での熱処理が可能である。従って、活性化温度条件などは実施例1に記載した条件に限らず適宜変更すればよい。
【0125】
【発明の効果】
本発明の半導体装置の作製方法を用いることにより、自己整合的であり、且つプラズマによる損傷を抑制した方法でLDD構造の素子を作製できる。このような作製方法は、特に自己整合的な方法によるLDDの形成が必要で、またゲート電極の表面積が小さくなることによってプラズマからの損傷がより大きくなるような微細化TFTの作製に有効である。また、本発明の半導体装置の作製方法は、TFTのみならずMOSトランジスタや、MOSトランジスタによって形成されるLSIの作製にも適用可能である。
【図面の簡単な説明】
【図1】従来技術におけるLDD形成工程の断面図。
【図2】本発明におけるLDD形成工程の断面図。
【図3】LDD構造TFT作製工程の断面図。
【図4】LDD構造TFT作製工程の断面図。
【図5】論理演算回路の作製工程の断面図。
【図6】論理演算回路の作製工程の断面図。
【図7】ハードマスク形成工程の断面図。
【図8】コンタクト部接続層形成工程の断面図。
【図9】論理演算回路用TFT、液晶表示装置の駆動回路用TFT及び画素TFTを同一基板上に作製するTFTアレイ基板作製工程断面図。
【図10】論理演算回路用TFT、液晶表示装置の駆動回路用TFT及び画素TFTを同一基板上に作製するTFTアレイ基板作製工程断面図。
【図11】論理演算回路用TFT、液晶表示装置の駆動回路用TFT及び画素TFTを同一基板上に作製するTFTアレイ基板作製工程断面図。
【図12】論理演算回路用TFT、液晶表示装置の駆動回路用TFT及び画素TFTを同一基板上に作製するTFTアレイ基板作製工程断面図。
【図13】液晶表示装置の一部の断面図。
【図14】液晶表示装置全体の上面図。
【図15】本発明の半導体装置の作製方法を用いた液晶表示装置を搭載した電子機器。
Claims (6)
- 絶縁表面を有する基板に半導体膜を形成し、前記半導体膜の上にゲート絶縁膜を形成し、前記ゲート絶縁膜の上に導電性膜を形成し、前記導電性膜の上に第1のハードマスクを形成し、前記第1のハードマスクをマスクとして高濃度の不純物を前記半導体膜に添加し、前記高濃度の不純物添加後に前記第1のハードマスクをエッチングにより後退させ第2のハードマスクを形成し、前記第2のハードマスクをマスクとして低濃度の不純物を前記半導体膜に添加し、前記低濃度の不純物添加後に前記第2のハードマスクをマスクとして前記導電性膜を加工しゲート電極を形成することを特徴とする半導体装置の作製方法。
- 絶縁表面を有する基板に半導体膜を形成し、前記半導体膜の上にゲート絶縁膜を形成し、前記ゲート絶縁膜の上に導電性膜を形成し、前記導電性膜の上に第1のハードマスクを形成し、前記第1のハードマスクをマスクとして高濃度の不純物を前記半導体膜に添加し、前記高濃度の不純物添加後に前記第1のハードマスクをエッチングにより後退させ第2のハードマスクを形成し、前記第2のハードマスクをマスクとして前記導電性膜を加工しゲート電極を形成し、前記ゲート電極を形成後に前記第2のハードマスクをマスクとして低濃度の不純物を前記半導体膜に添加することを特徴とする半導体装置の作製方法。
- 請求項1または請求項2において、
前記エッチングはプラズマエッチングであることを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項3のいずれか一項において
前記ハードマスクは導電性もしくは絶縁性の材料を用いて形成されたことを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項4のいずれか一項において
前記ハードマスクの側壁は、0度より大きくかつ90度以下の傾斜角もしくは円弧状であることを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項5のいずれか一項において、
前記ゲート電極は窒化タンタルもしくはタングステンを有することを特徴とする半導体装置の作製方法。
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US7423343B2 (en) * | 2003-08-05 | 2008-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Wiring board, manufacturing method thereof, semiconductor device and manufacturing method thereof |
KR100623691B1 (ko) * | 2004-06-30 | 2006-09-19 | 삼성에스디아이 주식회사 | 표시장치의 제조방법 |
JP2006032542A (ja) * | 2004-07-14 | 2006-02-02 | Seiko Instruments Inc | 半導体装置の製造方法 |
WO2006030522A1 (ja) * | 2004-09-17 | 2006-03-23 | Sharp Kabushiki Kaisha | 薄膜半導体装置及びその製造方法 |
TWI328259B (en) * | 2007-05-15 | 2010-08-01 | Au Optronics Corp | Semiconductor device and manufacturing method thereof |
US20090087993A1 (en) * | 2007-09-28 | 2009-04-02 | Steven Maxwell | Methods and apparatus for cost-effectively increasing feature density using a mask shrinking process with double patterning |
US8404597B2 (en) * | 2007-11-09 | 2013-03-26 | Infineon Technologies Ag | Device and method for stopping an etching process |
US8098536B2 (en) * | 2008-01-24 | 2012-01-17 | International Business Machines Corporation | Self-repair integrated circuit and repair method |
JP5063666B2 (ja) * | 2009-11-20 | 2012-10-31 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US8592879B2 (en) | 2010-09-13 | 2013-11-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
WO2013158021A1 (en) * | 2012-04-16 | 2013-10-24 | Qunano Ab | A nanocapillary device for biomolecule detection, a fluidic network structure and a method of manufacturing thereof |
KR102173707B1 (ko) * | 2013-05-31 | 2020-11-04 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치 |
CN103413783B (zh) * | 2013-07-31 | 2016-02-24 | 北京京东方光电科技有限公司 | 阵列基板及其制作方法、显示装置 |
JP6252022B2 (ja) * | 2013-08-05 | 2017-12-27 | セイコーエプソン株式会社 | 半導体装置 |
US9406508B2 (en) | 2013-10-31 | 2016-08-02 | Samsung Electronics Co., Ltd. | Methods of forming a semiconductor layer including germanium with low defectivity |
CN104701175A (zh) * | 2013-12-10 | 2015-06-10 | 昆山国显光电有限公司 | 一种薄膜晶体管的制造方法 |
CN105161496A (zh) * | 2015-07-30 | 2015-12-16 | 京东方科技集团股份有限公司 | 一种薄膜晶体管阵列基板及其制造方法、显示装置 |
CN105118808A (zh) | 2015-08-10 | 2015-12-02 | 深圳市华星光电技术有限公司 | 一种阵列基板及其制作方法 |
WO2017065199A1 (ja) * | 2015-10-14 | 2017-04-20 | シャープ株式会社 | 半導体装置およびその製造方法 |
CN106024633A (zh) * | 2016-06-23 | 2016-10-12 | 京东方科技集团股份有限公司 | 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置 |
KR102706723B1 (ko) * | 2018-03-07 | 2024-09-20 | 삼성디스플레이 주식회사 | 표시 패널 및 그 제조 방법 |
Family Cites Families (48)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63275181A (ja) | 1987-05-07 | 1988-11-11 | Nec Corp | 半導体装置の製造方法 |
JPH0728040B2 (ja) | 1988-09-20 | 1995-03-29 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JPH0724261B2 (ja) | 1989-01-20 | 1995-03-15 | 株式会社東芝 | 半導体装置の製造方法 |
JP2717237B2 (ja) * | 1991-05-16 | 1998-02-18 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
US5276347A (en) | 1991-12-18 | 1994-01-04 | Sgs-Thomson Microelectronics, Inc. | Gate overlapping LDD structure |
JP3433808B2 (ja) | 1992-08-05 | 2003-08-04 | 株式会社日立製作所 | 半導体集積回路装置 |
KR960002064B1 (ko) | 1992-11-16 | 1996-02-10 | 현대전자산업주식회사 | 반도체 소자의 콘택 제조방법 |
JPH06260497A (ja) | 1993-03-05 | 1994-09-16 | Nippon Steel Corp | 半導体装置及びその製造方法 |
KR950012702A (ko) | 1993-10-21 | 1995-05-16 | 이헌조 | 박막트랜지스터 제조방법 |
FR2718289B1 (fr) | 1994-03-30 | 1996-08-02 | Sgs Thomson Microelectronics | Cellule mémoire électriquement programmable. |
US5767006A (en) | 1996-09-27 | 1998-06-16 | Taiwan Semiconductor Manufacturating Company, Ltd. | Method for eliminating charge damage during etching of conducting layers |
US6424010B2 (en) | 1996-11-15 | 2002-07-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having reduced power consumption without a reduction in the source/drain breakdown voltage |
FR2776830B1 (fr) | 1998-03-26 | 2001-11-23 | Sgs Thomson Microelectronics | Cellule memoire electriquement programmable |
US6559036B1 (en) | 1998-08-07 | 2003-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
JP4476390B2 (ja) | 1998-09-04 | 2010-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
US6274887B1 (en) | 1998-11-02 | 2001-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method therefor |
US6180502B1 (en) | 1998-11-30 | 2001-01-30 | Intel Corporation | Self-aligned process for making asymmetric MOSFET using spacer gate technique |
EP1020839A3 (en) | 1999-01-08 | 2002-11-27 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and driving circuit therefor |
US6574596B2 (en) | 1999-02-08 | 2003-06-03 | Qualcomm Incorporated | Voice recognition rejection scheme |
JP2001196581A (ja) * | 2000-01-17 | 2001-07-19 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
US6646692B2 (en) | 2000-01-26 | 2003-11-11 | Semiconductor Energy Laboratory Co., Ltd. | Liquid-crystal display device and method of fabricating the same |
US6825488B2 (en) | 2000-01-26 | 2004-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US7023021B2 (en) | 2000-02-22 | 2006-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
TW495854B (en) | 2000-03-06 | 2002-07-21 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
TW513753B (en) | 2000-03-27 | 2002-12-11 | Semiconductor Energy Lab | Semiconductor display device and manufacturing method thereof |
JP2001298192A (ja) | 2000-04-13 | 2001-10-26 | Seiko Epson Corp | 半導体装置およびその製造方法 |
US7525165B2 (en) | 2000-04-17 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and manufacturing method thereof |
US7579203B2 (en) | 2000-04-25 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
US6747289B2 (en) | 2000-04-27 | 2004-06-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating thereof |
TWI286338B (en) | 2000-05-12 | 2007-09-01 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
TW480576B (en) | 2000-05-12 | 2002-03-21 | Semiconductor Energy Lab | Semiconductor device and method for manufacturing same |
TW501282B (en) | 2000-06-07 | 2002-09-01 | Semiconductor Energy Lab | Method of manufacturing semiconductor device |
US6613620B2 (en) | 2000-07-31 | 2003-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
US6547244B2 (en) | 2000-08-25 | 2003-04-15 | Danielle Connelly | Game board apparatus for use by the sight-impaired |
US6495406B1 (en) | 2000-08-31 | 2002-12-17 | Micron Technology, Inc. | Method of forming lightly doped drain MOS transistor including forming spacers on gate electrode pattern before exposing gate insulator |
JP2002150165A (ja) | 2000-09-01 | 2002-05-24 | Sony Computer Entertainment Inc | コンテンツの料金管理方法およびシステム、コンピュータプログラム、記録媒体 |
JP4630505B2 (ja) | 2000-09-19 | 2011-02-09 | キヤノン株式会社 | 画像処理装置および情報処理装置およびデータ処理方法および情報処理方法および記憶媒体およびプログラム |
JP5046452B2 (ja) * | 2000-10-26 | 2012-10-10 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP2002151698A (ja) | 2000-11-14 | 2002-05-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
US7181519B2 (en) | 2000-12-11 | 2007-02-20 | Silverback Technologies, Inc. | Distributed network monitoring and control system |
TW525216B (en) | 2000-12-11 | 2003-03-21 | Semiconductor Energy Lab | Semiconductor device, and manufacturing method thereof |
SG160191A1 (en) | 2001-02-28 | 2010-04-29 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
JP4703883B2 (ja) * | 2001-04-09 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
US6906344B2 (en) * | 2001-05-24 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor with plural channels and corresponding plural overlapping electrodes |
KR100543061B1 (ko) * | 2001-06-01 | 2006-01-20 | 엘지.필립스 엘시디 주식회사 | 구동회로부 일체형 액정표시장치용 어레이 기판의 제조방법 |
US6613666B2 (en) | 2001-12-07 | 2003-09-02 | Applied Materials Inc. | Method of reducing plasma charging damage during dielectric etch process for dual damascene interconnect structures |
JP4683817B2 (ja) | 2002-09-27 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP4663963B2 (ja) * | 2003-02-17 | 2011-04-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
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