JP4447383B2 - プッシュプル増幅器 - Google Patents
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Description
本発明は、無駆動時（無信号時）の消費電流が低くかつ高い電流駆動能力を有するプッシュプル増幅器に関するものである。
従来のプッシュプル増幅器は多種多様な構成のものが提案されており、それぞれの目的および電源電圧などの条件によって使い分けている。
図９に示すプッシュプル増幅器は、低い出力抵抗でかつ出力の動作範囲が広いという特徴を有するものである（例えば、非特許文献１参照）。このプッシュプル増幅器は、図示のように、差動増幅器１０１と、差動増幅器１０２と、Ｐ型のＭＯＳトランジスタ１０３およびＮ型のＭＯＳトランジスタ１０４からなる出力増幅部と、を備えている。
図９に示すプッシュプル増幅器は、低い出力抵抗でかつ出力の動作範囲が広いという特徴を有するものである（例えば、非特許文献１参照）。このプッシュプル増幅器は、図示のように、差動増幅器１０１と、差動増幅器１０２と、Ｐ型のＭＯＳトランジスタ１０３およびＮ型のＭＯＳトランジスタ１０４からなる出力増幅部と、を備えている。
また、このプッシュプル増幅器は、反転入力端子１０５と非反転入力端子１０６とを有し、反転入力端子１０５が差動増幅器１０１および差動増幅器１０２の各非反転入力端子に接続され、非反転入力端子１０６が差動増幅器１０１および差動増幅器１０２の各反転入力端子に接続されている。差動増幅器１０１の出力端子１０７はＭＯＳトランジスタ１０３のゲートに接続され、差動増幅器１０２の出力端子１０８はＭＯＳトランジスタ１０４のゲートに接続されている。さらに、このプッシュプル増幅器は、出力端子１０９を備えている。
図１０は、図９に示す従来のプッシュプル増幅器をボルテージフォロワの構成にした回路であり、図９に示す出力端子１０９と反転入力端子１０５とを接続している。そして、その出力端子１０９に抵抗値がＲである負荷抵抗１１０の一端側が接続され、その他端側がアナロググランド１１１に接続されている。
次に、図１０に示すプッシュプル増幅器の動作について説明する。
図１０において、非反転入力端子１０６の入力電圧がアナロググランドの場合、出力端子１０９の電圧も入力と同じとなり、すなわちアナロググランドの電圧になる。この時、抵抗１１０の両端の電圧差はゼロであるので、抵抗１１０に電流は流れない。このため、出力増幅部を構成するＭＯＳトランジスタ１０３とＭＯＳトランジスタ１０４に流れる電流は、いわゆる無負荷時の電流が流れているのみである。
図１０において、非反転入力端子１０６の入力電圧がアナロググランドの場合、出力端子１０９の電圧も入力と同じとなり、すなわちアナロググランドの電圧になる。この時、抵抗１１０の両端の電圧差はゼロであるので、抵抗１１０に電流は流れない。このため、出力増幅部を構成するＭＯＳトランジスタ１０３とＭＯＳトランジスタ１０４に流れる電流は、いわゆる無負荷時の電流が流れているのみである。
次に、非反転入力端子１０６の入力電圧がアナログ電圧よりも高くなると、差動増幅器１０１、１０２の反転入力端子の電圧が非反転入力端子の電圧に比べて上昇する。このため、出力端子１０７、１０８の各電圧は下降して、Ｐ型のＭＯＳトランジスタ１０３はより多くの電流を供給でき、Ｎ型のＭＯＳトランジスタ１０４は電流がより少なくなるようになる。このようにして余った電流は抵抗１１０に供給され、出力端子１０９の電圧は上昇して最終的には、入力端子１０６と出力端子１０９の電圧は等しくなる。
逆に、非反転入力端子１０６の入力電圧がアナログ電圧よりも低くなると、差動増幅器１０１、１０２の反転入力端子の電圧が非反転入力端子の電圧に比べて下降する。このため、出力端子１０７、１０８の各電圧は上昇して、Ｐ型のＭＯＳトランジスタ１０３はより少ない電流を供給し、Ｎ型のＭＯＳトランジスタ１０４は電流をより多く供給するようになる。このようにして余った電流は抵抗１１０に供給され、出力端子１０９の電圧は下降して最終的には、入力端子１０６と出力端子１０９電圧は等しくなる。
このように、ＭＯＳトランジスタ１０３，１０４の各ゲートに印加する電圧は同じ方向に同じ電圧だけシフトするので、一方が強くオンするとき他方は弱くオンすることになり、プッシュプル動作することが理解できる。しかも、それぞれのゲートに印加する電圧は差動増幅器が理想的に動作するなら正の電源から負の電源まで印加できるので、出力増幅部の電流供給能力に優れているという特徴がある。
しかし、このプッシュプル増幅器は、差動増幅器１０１および差動増幅器１０２のオフセットに弱いという欠点がある。
しかし、このプッシュプル増幅器は、差動増幅器１０１および差動増幅器１０２のオフセットに弱いという欠点がある。
例えば、差動増幅器１０１にオフセット電圧が＋１０〔ｍＶ〕あると仮定する。差動増幅器１０１のゲインを低めに見積もって１００倍とすると、その出力はオフセットがゼロの場合に比べて１０００〔ｍＶ〕だけ正の電源であるＶｄｄの方向へずれる。この場合には、Ｐ型のＭＯＳトランジスタ１０３はほぼオフ状態になり、一方、Ｎ型のＭＯＳトランジスタ１０４は本来の設定値の電流が流れることになり、電流がアンバランスになる。しかし、このアンバランスは負帰還の作用により、それぞれの電流が等しくなるように差動増幅器１０１、１０２のそれぞれの出力電圧は再調整される。
これを具体的に説明すると、Ｐ型のＭＯＳトランジスタ１０３からの電流の供給はほぼゼロでＮ型のＭＯＳトランジスタ１０４がある電流を流すと出力端子１０９の出力電圧は下降する。これによって、差動増幅器１０２の非反転入力端子の電圧が下降するので、差動増幅器１０２の出力端子１０８の電圧も下がり、Ｎ型ＭＯＳトランジスタ１０４に流れる電流量は大幅に減る。
一方、差動増幅器１０１の非反転入力端子の電圧は下がり、差動増幅器１０１の出力端子１０７の電圧も下がり、電流が少し流れるようになって、最終的に、ＭＯＳトランジスタ１０３，１０４の電流量が同じになったところで安定状態になる。
ただし、そのオフセットが大きい場合には、ＭＯＳトランジスタ１０３、１０４に流れる電流はオフ状態で安定することがある。
一方、差動増幅器１０１の非反転入力端子の電圧は下がり、差動増幅器１０１の出力端子１０７の電圧も下がり、電流が少し流れるようになって、最終的に、ＭＯＳトランジスタ１０３，１０４の電流量が同じになったところで安定状態になる。
ただし、そのオフセットが大きい場合には、ＭＯＳトランジスタ１０３、１０４に流れる電流はオフ状態で安定することがある。
ここで、差動増幅器１０１、１０２の出力端子１０７，１０８の電圧差について考えてみると、オフセットが１０〔ｍＶ〕で差動増幅器１０１，１０２のゲインが１００倍の時には、その出力電圧差は本来の設計値より１〔Ｖ〕大きくなるため、出力増幅部に流れる電流は極めて少ない値またはゼロになる。電流が少ない状態では、ＭＯＳトランジスタのｇｍ値も非常に小さい値になり位相シフトが大きくなり、結果的に回路は不安定で発振を起こすことになる。
次に、差動増幅器１０１にオフセット電圧が−１０〔ｍＶ〕ある場合について説明する。差動増幅器１０１のゲインを低めに見積もって１００倍とすると、その出力はオフセットがゼロの場合に比べて１〔Ｖ〕だけ負の電源であるＶｓｓの方向へずれる。この場合、Ｐ型のＭＯＳトランジスタ１０３は大きくオンした状態になり、一方、Ｎ型のＭＯＳトランジスタ１０４は本来の設定値の電流が流れることになり、電流がアンバランスになる。このアンバランスは負帰還の作用により、それぞれの電流が等しくなるように差動増幅器１０１、１０２のそれぞれの出力電圧は再調整される。
ただし、それぞれの出力電圧差は本来の設計値より１〔Ｖ〕小さくなるため、出力増幅部に流れる電流は極めて大きい値になる。その電流が大きいと、外部負荷を駆動しない時でも多くの電流が流れることになり、プッシュプル増幅器を用いる意味がなくなる。
以上の説明からわかるように、図１０に示す従来のプッシュプル増幅器では、オフセットが本来の値より正に大きくなっても、あるいは負に大きくなっても上記のような不具合が発生する。
Ｐ．Ｒ．グレイ、Ｐ．Ｊ．フルスト、Ｒ．Ｇ．メイヤー著 浅田邦博、永田譲監訳 アナログ集積回路設計技術 上巻 培風館 ４５１ページ
以上の説明からわかるように、図１０に示す従来のプッシュプル増幅器では、オフセットが本来の値より正に大きくなっても、あるいは負に大きくなっても上記のような不具合が発生する。
Ｐ．Ｒ．グレイ、Ｐ．Ｊ．フルスト、Ｒ．Ｇ．メイヤー著 浅田邦博、永田譲監訳 アナログ集積回路設計技術 上巻 培風館 ４５１ページ
そこで、本発明の目的は、上記の点に鑑み、差動増幅器で発生するオフセットの影響を排除でき、しかも低消費電流で高速動作が可能なプッシュプル増幅器を提供することにある。
上記課題を解決して本発明の目的を達成するために、請求項に係る各発明は以下のように構成した。
すなわち、請求項１に係る発明は、非反転入力端子、反転入力端子、および出力端子をそれぞれ有する第１差動増幅器および第２差動増幅器と、互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記第１差動増幅器および前記第２差動増幅器の各出力信号を入力してプッシュプル動作を行う出力増幅部と、前記第１差動増幅器の出力信号と前記第２差動増幅器の出力信号とのレベル差を求め、この求めたレベル差と基準値との差に応じた制御信号を生成するオフセット制御部と、を備え、前記第１差動増幅器および前記第２差動増幅器のうち少なくとも一方の差動増幅器がオフセットを調整するためのオフセット調整端子を有し、前記オフセット制御部が生成する制御信号を前記オフセット調整端子に供給し、前記オフセット調整端子を有する差動増幅器は、入力用のＭＯＳトランジスタ対を有し、そのＭＯＳトランジスタ対の一方のウエルに基準電圧を供給するようにし、他方のウエルに前記オフセット調整端子を接続するようにした。
請求項２に係る発明は、非反転入力端子、反転入力端子、および出力端子をそれぞれ有する第１差動増幅器および第２差動増幅器と、互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記第１差動増幅器および前記第２差動増幅器の各出力信号を入力してプッシュプル動作を行う出力増幅部と、前記第１差動増幅器の出力信号と前記第２差動増幅器の出力信号とのレベル差を求め、この求めたレベル差と基準値との差に応じた制御信号を生成するオフセット制御部と、を備え、前記第１差動増幅器および前記第２差動増幅器のうち少なくとも一方の差動増幅器がオフセットを調整するためのオフセット調整端子を有し、前記オフセット制御部が生成する制御信号を前記オフセット調整端子に供給し、前記オフセット調整端子を有する差動増幅器は、負荷となるＭＯＳトランジスタ対を有し、そのＭＯＳトランジスタ対の一方のウエルに基準電圧を供給するようにし、他方のウエルに前記オフセット調整端子を接続するようにした。
すなわち、請求項１に係る発明は、非反転入力端子、反転入力端子、および出力端子をそれぞれ有する第１差動増幅器および第２差動増幅器と、互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記第１差動増幅器および前記第２差動増幅器の各出力信号を入力してプッシュプル動作を行う出力増幅部と、前記第１差動増幅器の出力信号と前記第２差動増幅器の出力信号とのレベル差を求め、この求めたレベル差と基準値との差に応じた制御信号を生成するオフセット制御部と、を備え、前記第１差動増幅器および前記第２差動増幅器のうち少なくとも一方の差動増幅器がオフセットを調整するためのオフセット調整端子を有し、前記オフセット制御部が生成する制御信号を前記オフセット調整端子に供給し、前記オフセット調整端子を有する差動増幅器は、入力用のＭＯＳトランジスタ対を有し、そのＭＯＳトランジスタ対の一方のウエルに基準電圧を供給するようにし、他方のウエルに前記オフセット調整端子を接続するようにした。
請求項２に係る発明は、非反転入力端子、反転入力端子、および出力端子をそれぞれ有する第１差動増幅器および第２差動増幅器と、互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記第１差動増幅器および前記第２差動増幅器の各出力信号を入力してプッシュプル動作を行う出力増幅部と、前記第１差動増幅器の出力信号と前記第２差動増幅器の出力信号とのレベル差を求め、この求めたレベル差と基準値との差に応じた制御信号を生成するオフセット制御部と、を備え、前記第１差動増幅器および前記第２差動増幅器のうち少なくとも一方の差動増幅器がオフセットを調整するためのオフセット調整端子を有し、前記オフセット制御部が生成する制御信号を前記オフセット調整端子に供給し、前記オフセット調整端子を有する差動増幅器は、負荷となるＭＯＳトランジスタ対を有し、そのＭＯＳトランジスタ対の一方のウエルに基準電圧を供給するようにし、他方のウエルに前記オフセット調整端子を接続するようにした。
請求項３に係る発明は、請求項１又は請求項２に記載のプッシュプル増幅器において、前記オフセット制御部は、前記第１差動増幅器の出力電圧と前記第２差動増幅器の出力電圧との差の電圧を求める第１減算回路と、前記第１減算回路の出力電圧と基準電圧とのレベル差を求める第２減算回路と、前記第２減算回路の出力電圧を増幅する増幅回路とからなる。
請求項４に係る発明は、請求項３に記載のプッシュプル増幅器において、前記オフセット制御部は、前記基準電圧を生成する第３減算回路をさらに備え、前記第３減算回路は、入力される第１基準電圧と第２基準電圧の差電圧を求め、この求めた差電圧を前記基準電圧として生成するようになっている。
請求項４に係る発明は、請求項３に記載のプッシュプル増幅器において、前記オフセット制御部は、前記基準電圧を生成する第３減算回路をさらに備え、前記第３減算回路は、入力される第１基準電圧と第２基準電圧の差電圧を求め、この求めた差電圧を前記基準電圧として生成するようになっている。
請求項５に係る発明は、請求項４に記載のプッシュプル増幅器において、前記第１減算回路、前記第２減算回路、前記第３減算回路および前記増幅回路は、第１および第２の非反転入力端子と第１および第２の反転入力端子とを有する２つの差動回路と、出力端子とを有する４入力の差動増幅器により構成されている。
請求項６に係る発明は、非反転入力端子、反転入力端子、および出力端子をそれぞれ有する第１差動増幅器および第２差動増幅器と、互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記第１差動増幅器および前記第２差動増幅器の各出力信号を入力してプッシュプル動作を行う出力増幅部と、前記第１差動増幅器の出力信号と前記第２差動増幅器の出力信号とのレベル差を求め、この求めたレベル差と基準値との差に応じた制御信号を生成するオフセット制御部と、を備え、前記第１差動増幅器および前記第２差動増幅器のうち少なくとも一方の差動増幅器がオフセットを調整するためのオフセット調整端子を有し、前記オフセット制御部が生成する制御信号を前記オフセット調整端子に供給し、前記オフセット制御部は、前記第１差動増幅器の出力電圧と前記第２差動増幅器の出力電圧との差の電圧を求める第１減算回路と、入力される第１基準電圧と第２基準電圧の差電圧を求め、この求めた差電圧を基準電圧として出力する第２減算回路と、前記第１減算回路の出力電圧と前記第２減算回路から出力される基準電圧とのレベル差を求める第３減算回路と、前記第３減算回路の出力電圧を増幅する増幅回路とからなり、前記第１基準電圧を発生する第１基準電圧発生回路と、前記第２基準電圧を発生する第２基準電圧発生回路と、をさらに備え、前記第１基準電圧発生回路は、ダイオード接続されたＰ型のＭＯＳトランジスタと、定電流源とを正負の電源間に直列に接続させ、前記Ｐ型のＭＯＳトランジスタのドレイン端子に発生する電圧を前記第１基準電圧として出力するようになっており、前記第２基準電圧発生回路は、ダイオード接続されたＮ型のＭＯＳトランジスタと、定電流源とを正負の電源間に直列に接続させ、前記Ｎ型のＭＯＳトランジスタのドレイン端子に発生する電圧を前記第２基準電圧として出力するようになっており、前記出力増幅部の相補型のトランジスタであって前記第１差動増幅器の出力信号を入力するトランジスタと、前記第１基準電圧発生回路のＰ型のＭＯＳトランジスタとは、サイズが同じであり、且つ、前記出力増幅部の相補型のトランジスタであって前記第２差動増幅器の出力信号を入力するトランジスタと、前記第２基準電圧発生回路のＮ型のＭＯＳトランジスタとは、サイズが同じであり、前記第１基準電圧発生回路の定電流源に流れる電流と、前記第２基準電圧発生回路の定電流源に流れる電流と、は同じ値である。
このような構成からなる本発明によれば、低消費電流でかつ大電流駆動能力を有し、かつ差動増幅器で発生するオフセットの影響を排除することができるので、収率の良いプッシュプル増幅器を提供できる。
以下、本発明の実施の形態について図面を参照して説明する。
［第１実施形態］
図１は、本発明のプッシュプル増幅器の第１実施形態の構成を示すブロック図である。この第１実施形態は、図１に示すように、差動増幅器１と、差動増幅器２と、Ｐ型のＭＯＳトランジスタ３およびＮ型のＭＯＳトランジスタ４からなる出力増幅部１５と、オフセット制御部１７と、反転入力端子５と、非反転入力端子６と、出力端子９と、を備えている。
［第１実施形態］
図１は、本発明のプッシュプル増幅器の第１実施形態の構成を示すブロック図である。この第１実施形態は、図１に示すように、差動増幅器１と、差動増幅器２と、Ｐ型のＭＯＳトランジスタ３およびＮ型のＭＯＳトランジスタ４からなる出力増幅部１５と、オフセット制御部１７と、反転入力端子５と、非反転入力端子６と、出力端子９と、を備えている。
差動増幅器１は、非反転入力端子（＋）、反転入力端子（−）、出力端子７を有し、その非反転入力端子が反転入力端子５に接続され、その反転入力端子が非反転入力端子６に接続され、出力端子７がＭＯＳトランジスタ３のゲートに接続されている。さらに、差動増幅器１は、オフセット電圧を調整するためのオフセット調整端子１０を有する。
差動増幅器２は、非反転入力端子（＋）、反転入力端子（−）、出力端子８を有し、その非反転入力端子が反転入力端子５に接続され、その反転入力端子が非反転入力端子６に接続され、出力端子８がＭＯＳトランジスタ４のゲートに接続されている。
差動増幅器２は、非反転入力端子（＋）、反転入力端子（−）、出力端子８を有し、その非反転入力端子が反転入力端子５に接続され、その反転入力端子が非反転入力端子６に接続され、出力端子８がＭＯＳトランジスタ４のゲートに接続されている。
出力増幅部１５は、互いに極性の異なる相補型のＭＯＳトランジスタ３、４からなり、ＭＯＳトランジスタ３、４は差動増幅器１、２の各出力信号を入力してプッシュプル動作を行うようになっている。
このため、Ｐ型のＭＯＳトランジスタ３のゲートには差動増幅器１の出力電圧が供給され、そのソースには正の電源電圧Ｖｄｄが供給されるようになっている。また、Ｎ型のＭＯＳトランジスタ４のゲートには差動増幅器２の出力電圧が供給され、そのソースには負の電源電圧Ｖｓｓが供給されるようになっている。さらに、ＭＯＳトランジス３のドレインとＭＯＳトランジスタ４のドレインとが接続され、その共通接続部が出力端子９に接続されている。
このため、Ｐ型のＭＯＳトランジスタ３のゲートには差動増幅器１の出力電圧が供給され、そのソースには正の電源電圧Ｖｄｄが供給されるようになっている。また、Ｎ型のＭＯＳトランジスタ４のゲートには差動増幅器２の出力電圧が供給され、そのソースには負の電源電圧Ｖｓｓが供給されるようになっている。さらに、ＭＯＳトランジス３のドレインとＭＯＳトランジスタ４のドレインとが接続され、その共通接続部が出力端子９に接続されている。
オフセット制御部１７は、差動増幅器１または差動増幅器２に発生するオフセット電圧を調整して出力電圧を基準電圧にするものである。このため、オフセット制御部１７は、図１に示すように、差動増幅器１の出力電圧Ｖ１と差動増幅器２の出力電圧Ｖ２との減算を行う減算回路１１と、この減算回路１１の出力電圧Ｖ３と基準電圧供給端子１６に供給される基準電圧Ｖｒｅｆとの減算を行う減算回路１３と、この減算回路１３の出力電圧を増幅する増幅回路１４とを備え、増幅回路１４の出力電圧を差動増幅器１のオフセット調整端子１０に供給するようになっている。
次に、差動増幅器１または差動増幅器２として使用される回路の具体的な構成について、図２を参照して説明する。
図２に示す差動増幅器は、図示のように、差動対を構成する入力用のＮ型のＭＯＳトランジスタ３１、３２と、カレントミラー回路を構成し能動負荷として機能するＰ型のＭＯＳトランジスタ３３、３４と、ＭＯＳトランジスタ３１、３２に定電流を供給する電流源として機能するＮ型のＭＯＳトランジスタ３０とを備えている。
図２に示す差動増幅器は、図示のように、差動対を構成する入力用のＮ型のＭＯＳトランジスタ３１、３２と、カレントミラー回路を構成し能動負荷として機能するＰ型のＭＯＳトランジスタ３３、３４と、ＭＯＳトランジスタ３１、３２に定電流を供給する電流源として機能するＮ型のＭＯＳトランジスタ３０とを備えている。
さらに詳述すると、ＭＯＳトランジスタ３１、３２の各ゲートは、非反転入力端子３５および非反転入力端子３６にそれぞれ接続されている。また、ＭＯＳトランジスタ３１、３２の各ソースは共通接続され、その共通接続部がＭＯＳトランジスタ３０を介して負の電源Ｖｓｓに接続され、または接地されている。ＭＯＳトランジスタ３０のゲートはバイアス供給端子３９に接続され、そのバイアス供給端子３９にバイアス電圧が供給され、そのバイアス電圧の値によりＭＯＳトランジスタ３０に流れる電流値を任意に設定できるようになっている。
ＭＯＳトランジスタ３３、３４の各ゲートは共通接続され、その共通接続部がＭＯＳトランジスタ３３、３１の各ドレインに接続されている。また、ＭＯＳトランジスタ３４のドレインはＭＯＳトランジスタ３２のドレインに接続され、その共通接続部が出力端子４０に接続されている。ＭＯＳトランジスタ３３、３４の各ソースには正の電源Ｖｄｄに接続されている。
さらに、ＭＯＳトランジスタ３３のウエルは、そのウエル電圧を制御する端子３７に接続され、その端子３７には所定の固定電圧が供給されるようになっている。また、ＭＯＳトランジスタ３４のウエルは、ウエル電圧を制御する端子３８に接続され、その端子３８には図１に示す増幅回路１４の出力電圧Ｖ５が供給されるようになっている。
さらに、ＭＯＳトランジスタ３３のウエルは、そのウエル電圧を制御する端子３７に接続され、その端子３７には所定の固定電圧が供給されるようになっている。また、ＭＯＳトランジスタ３４のウエルは、ウエル電圧を制御する端子３８に接続され、その端子３８には図１に示す増幅回路１４の出力電圧Ｖ５が供給されるようになっている。
次に、このような構成からなる第１実施形態に係るプッシュプル増幅器の動作について、図１を参照して説明する。
いま、図１に示すように差動増幅器１の出力電圧をＶ１、差動増幅器２の出力電圧をＶ２、減算回路１１の出力電圧をＶ３、減算回路１３の出力電圧をＶ４、増幅回路１４の出力電圧をＶ５とすると、以下のような（１）式〜（３）式が成立する。
Ｖ３＝Ｖ１−Ｖ２ ・・・（１）
Ｖ４＝Ｖ３−Ｖｒｅｆ・・・（２）
Ｖ５＝Ａ・Ｖ４ ・・・（３）
但し、（３）式において、Ａは増幅回路１４のゲイン（利得）であり、理想的には無限の値をとる。
（１）式〜（３）式により、次の（４）式が成立する。
Ｖ５＝Ａ｛（Ｖ１−Ｖ２）−Ｖｒｅｆ｝・・・（４）
いま、図１に示すように差動増幅器１の出力電圧をＶ１、差動増幅器２の出力電圧をＶ２、減算回路１１の出力電圧をＶ３、減算回路１３の出力電圧をＶ４、増幅回路１４の出力電圧をＶ５とすると、以下のような（１）式〜（３）式が成立する。
Ｖ３＝Ｖ１−Ｖ２ ・・・（１）
Ｖ４＝Ｖ３−Ｖｒｅｆ・・・（２）
Ｖ５＝Ａ・Ｖ４ ・・・（３）
但し、（３）式において、Ａは増幅回路１４のゲイン（利得）であり、理想的には無限の値をとる。
（１）式〜（３）式により、次の（４）式が成立する。
Ｖ５＝Ａ｛（Ｖ１−Ｖ２）−Ｖｒｅｆ｝・・・（４）
また、差動増幅器１のオフセット調整端子１０に入力される電圧Ｖ５と、差動増幅器１の出力電圧Ｖ１との関係式が、次の（５）式のように反転の関係にあるとする。
Ｖ１＝−Ｂ・Ｖ５ ・・・（５）
ここで、Ｂは正の定数である。
ところで、差動増幅器１と差動増幅器２の出力の電圧差である（Ｖ１−Ｖ２）が基準電圧Ｖｒｅｆよりも大きな場合、（４）式により増幅回路１４の出力電圧Ｖ５はより大きくなり、（５）式により差動増幅器１の出力電圧Ｖ１は下がる。
また逆に、その電圧差（Ｖ１−Ｖ２）が基準電圧Ｖｒｅｆよりも小さい場合、（４）式により増幅回路１４の出力電圧Ｖ５はより小さくなり、（５）式により差動増幅器１の出力電圧Ｖ１は上がる。
Ｖ１＝−Ｂ・Ｖ５ ・・・（５）
ここで、Ｂは正の定数である。
ところで、差動増幅器１と差動増幅器２の出力の電圧差である（Ｖ１−Ｖ２）が基準電圧Ｖｒｅｆよりも大きな場合、（４）式により増幅回路１４の出力電圧Ｖ５はより大きくなり、（５）式により差動増幅器１の出力電圧Ｖ１は下がる。
また逆に、その電圧差（Ｖ１−Ｖ２）が基準電圧Ｖｒｅｆよりも小さい場合、（４）式により増幅回路１４の出力電圧Ｖ５はより小さくなり、（５）式により差動増幅器１の出力電圧Ｖ１は上がる。
このような動作により、上記のゲインＡとゲインＢの積である（Ａ・Ｂ）が十分大きい場合には、電位差（Ｖ１−Ｖ２）は基準電圧Ｖｒｅｆに等しくなる。
これを式によって説明すると、上記の（Ａ・Ｂ）が十分に大きいと、（４）式の右辺はゼロとなるため、次の（６）式が得られる。
（Ｖ１−Ｖ２）−Ｖｒｅｆ＝０ ・・・（６）
すなわち、オフセット制御部１７は、次の（７）式になるような制御を行う。
Ｖ１−Ｖ２＝Ｖｒｅｆ ・・・（７）
従って、オフセット制御部１７は、差動増幅器１と差動増幅器２の出力の電圧差である（Ｖ１−Ｖ２）の値が基準電圧Ｖｒｅｆに等しくなるような制御を行う。
以上の説明は、図１に示すようにオフセット調整端子１０が差動増幅器１にある場合だが、そのオフセット調整端子１０が差動増幅器２にある場合にも全く同じ作用をする。
これを式によって説明すると、上記の（Ａ・Ｂ）が十分に大きいと、（４）式の右辺はゼロとなるため、次の（６）式が得られる。
（Ｖ１−Ｖ２）−Ｖｒｅｆ＝０ ・・・（６）
すなわち、オフセット制御部１７は、次の（７）式になるような制御を行う。
Ｖ１−Ｖ２＝Ｖｒｅｆ ・・・（７）
従って、オフセット制御部１７は、差動増幅器１と差動増幅器２の出力の電圧差である（Ｖ１−Ｖ２）の値が基準電圧Ｖｒｅｆに等しくなるような制御を行う。
以上の説明は、図１に示すようにオフセット調整端子１０が差動増幅器１にある場合だが、そのオフセット調整端子１０が差動増幅器２にある場合にも全く同じ作用をする。
次に、差動増幅器１または差動増幅器２において、オフセットを調整する方法について図２を参照して説明する。
まず、図２に示す負荷用のＰ型のＭＯＳトランジスタ３３、３４のウエル電圧の制御について説明する。いま、ウエル電圧Ｖｗとソース電圧Ｖｓの差の電圧をＶｓｗ＝Ｖｓ−Ｖｗとすると、ＭＯＳトランジスタのしきい値ＶｔｈｐとＶｓｗの間には、次の（８）式のような関係式が一次近似として成立する。
Ｖｔｈｐ＝Ｖｔｈｏ＋γ・Ｖｓｗ ・・・（８）
ここで、ＶｔｈｏはＶｓｗ＝０のときのしきい値で、γは比例定数で通常は０．１〜０．５程度の値になる。
まず、図２に示す負荷用のＰ型のＭＯＳトランジスタ３３、３４のウエル電圧の制御について説明する。いま、ウエル電圧Ｖｗとソース電圧Ｖｓの差の電圧をＶｓｗ＝Ｖｓ−Ｖｗとすると、ＭＯＳトランジスタのしきい値ＶｔｈｐとＶｓｗの間には、次の（８）式のような関係式が一次近似として成立する。
Ｖｔｈｐ＝Ｖｔｈｏ＋γ・Ｖｓｗ ・・・（８）
ここで、ＶｔｈｏはＶｓｗ＝０のときのしきい値で、γは比例定数で通常は０．１〜０．５程度の値になる。
（８）式によれば、ウエル電圧Ｖｗが変化すると、ＭＯＳトランジスタのしきい値Ｖｔｈｐが変化することになる。このため、差動増幅器１において、一対からなるＭＯＳトランジスタ３３、３４のしきい値に差が生ずると、オフセットが発生することが知られている（Ｐ．Ｒ．グレイ、Ｐ．Ｊ．フルスト、Ｒ．Ｇ．メイヤー著、浅田邦博、永田譲監訳 アナログ集積回路設計技術 上巻、第４版 培風館 ５０８ページ）。
ところが、Ｐ型のＭＯＳトランジスタ３３、３４のいずれか一方のウエル電圧を固定値に設定し、他方のウエル電圧を可変制御することで、オフセット電圧を制御することが可能になる。
そこで、図２に示す差動増幅器１では、ＭＯＳトランジスタ３３のウエルと接続する端子３７にはウエル電圧として固定の電圧値を供給し、ＭＯＳトランジスタ３４のウエルと接続する端子３８にはウエル電圧として可変電圧を供給するようにした。
そこで、図２に示す差動増幅器１では、ＭＯＳトランジスタ３３のウエルと接続する端子３７にはウエル電圧として固定の電圧値を供給し、ＭＯＳトランジスタ３４のウエルと接続する端子３８にはウエル電圧として可変電圧を供給するようにした。
この場合、端子３８の電圧が端子３７の電圧より高くなると、（８）式によりＭＯＳトランジスタ３４のしきい値は負側に大きくなり、ＭＯＳトランジスタ３４に流れる電流がＭＯＳＦＥＴ３３に流れる電流よりも減少して、出力端子４０の電圧は下がる。逆に、端子３８の電圧が端子３７の電圧より低くなると、ＭＯＳトランジスタ３４のしきい値は負側に小さくなり、ＭＯＳトランジスタ３４に流れる電流がＭＯＳＦＥＴ３３に流れる電流よりも増加して、出力端子４０の電圧は上がる。
ここで、図９に示す従来のプッシュプル増幅器では、差動増幅器１０１または差動増幅器１０２において発生するオフセットによって、出力増幅部のＭＯＳトランジスタ１０３、１０４の電流が設計値よりも過剰に流れたり、逆にわずかしか流れなくなるという不具合があった。
しかし、図１に示す第１実施形態によれば、差動増幅器１または差動増幅器２においてオフセット電圧が発生しても、出力電圧差をいつも一定に制御できるので、出力増幅部１５のＭＯＳトランジスタ３、４の無負荷時電流をいつも一定に保つことができる。
しかし、図１に示す第１実施形態によれば、差動増幅器１または差動増幅器２においてオフセット電圧が発生しても、出力電圧差をいつも一定に制御できるので、出力増幅部１５のＭＯＳトランジスタ３、４の無負荷時電流をいつも一定に保つことができる。
次に、図１に示す差動増幅器１または差動増幅器２の具体的な回路の他の構成例について、図３を参照して説明する。
図３に示す差動増幅器は、図示のように、差動対を構成する入力用のＰ型のＭＯＳトランジスタ５１、５２と、カレントミラー回路を構成し能動負荷として機能するＮ型のＭＯＳトランジスタ５３、５４と、ＭＯＳトランジスタ５１、５２に定電流を供給する電流源として機能するＰ型のＭＯＳトランジスタ５０と、を備えている。
図３に示す差動増幅器は、図示のように、差動対を構成する入力用のＰ型のＭＯＳトランジスタ５１、５２と、カレントミラー回路を構成し能動負荷として機能するＮ型のＭＯＳトランジスタ５３、５４と、ＭＯＳトランジスタ５１、５２に定電流を供給する電流源として機能するＰ型のＭＯＳトランジスタ５０と、を備えている。
図３に示す差動増幅器と図２に示す差動増幅器の差異は、図２では定電流源用のＭＯＳトランジスタ３０がＮ型、入力用のＭＯＳトランジスタ３１、３２がＮ型、負荷用のＭＯＳトランジスタ３３、３４がＰ型であるのに対し、図３では定電流源用のＭＯＳトランジスタ５０がＰ型、入力用のＭＯＳトランジスタ５１、５２がＰ型、負荷用のＭＯＳトランジスタ５３、５４がＮ型とした点である。
また、図２では負荷用のＭＯＳトランジスタ３３、３４のウエルの各電圧を制御するようにしたが、図３では入力用のＭＯＳトランジスタ５１、５２のウエルの各電圧を制御するようにした点が異なる。
このため、ＭＯＳトランジスタ５１のウエルは、ウエル電圧を制御する端子５７に接続され、その端子５７には所定の固定電圧が供給されるようになっている。また、ＭＯＳトランジスタ５２のウエルは、ウエル電圧を制御する端子５８に接続され、その端子５８には増幅回路１４の出力電圧Ｖ５が供給されるようになっている。
このため、ＭＯＳトランジスタ５１のウエルは、ウエル電圧を制御する端子５７に接続され、その端子５７には所定の固定電圧が供給されるようになっている。また、ＭＯＳトランジスタ５２のウエルは、ウエル電圧を制御する端子５８に接続され、その端子５８には増幅回路１４の出力電圧Ｖ５が供給されるようになっている。
また、非反転入力端子５５および反転入力端子５６は、ＭＯＳトランジスタ５１、５２の各ゲートにそれぞれ接続されている。さらに、出力端子６０はＭＯＳトランジスタ５２のドレインとＭＯＳトランジスタ５４のドレインとが接続される共通接続部に接続されている。また、ＭＯＳトランジスタ５０のゲートはバイアス供給端子５９に接続され、そのバイアス供給端子５９にバイアス電圧が供給され、そのバイアス電圧の値によりＭＯＳトランジスタ５０に流れる電流値を任意に設定できるようになっている。
このような構成からなる図３に示す差動増幅器によれば、図２に示す差動増幅器と同様に、ＭＯＳトランジスタ５１、５２のウエルに供給するウエル電圧を制御することで、一対からなるＭＯＳトランジスタ５１、５２のしきい値電圧に差が生じてオフセットが発生することは同じである（上記の文献参照）。
以上説明したように、第１実施形態ではオフセット制御部１７を備え、差動増幅器１と差動増幅器２の出力電位差をいつも基準電圧に等しくなるように制御したので、無信号時の消費電流を小さくすることができる。
以上説明したように、第１実施形態ではオフセット制御部１７を備え、差動増幅器１と差動増幅器２の出力電位差をいつも基準電圧に等しくなるように制御したので、無信号時の消費電流を小さくすることができる。
［第２実施形態］
図４は、本発明のプッシュプル増幅器の第２実施形態の構成を示すブロック図である。この第２実施形態は、図４に示すように、差動増幅器１と、差動増幅器２と、Ｐ型のＭＯＳトランジスタ３およびＮ型のＭＯＳトランジスタ４からなる出力増幅部１５と、オフセット制御部１７Ａと、反転入力端子５と、非反転入力端子６と、出力端子９と、を備えている。
図４は、本発明のプッシュプル増幅器の第２実施形態の構成を示すブロック図である。この第２実施形態は、図４に示すように、差動増幅器１と、差動増幅器２と、Ｐ型のＭＯＳトランジスタ３およびＮ型のＭＯＳトランジスタ４からなる出力増幅部１５と、オフセット制御部１７Ａと、反転入力端子５と、非反転入力端子６と、出力端子９と、を備えている。
この第２実施形態は、図１に示す第１実施形態と共通な部分を有し、その構成の差異は、図１に示すオフセット制御部１７を図４に示すオフセット制御部１７Ａに置き換えるようにした点である。従って、以下の説明では、図１に示す第１実施形態と同一の構成要素の部分には同一符号を付してその説明は省略する。
オフセット制御部１７Ａは、図４に示すように、差動増幅器１の出力電圧Ｖ１と差動増幅器２の出力電圧２との減算を行う減算回路１１と、基準電圧供給端子１９に供給される第１基準電圧Ｖｒｅｆ１と基準電圧供給端子２０に供給される第２基準電圧Ｖｒｅｆ２との減算を行う減算回路１２と、減算回路１１の出力電圧と減算回路１２の出力電圧との減算を行う減算回路１３と、この減算回路１３の出力電圧を増幅する増幅回路１４とを備え、増幅回路１４の出力電圧Ｖ５を差動増幅器１のオフセット調整端子１０に供給するようになっている。
オフセット制御部１７Ａは、図４に示すように、差動増幅器１の出力電圧Ｖ１と差動増幅器２の出力電圧２との減算を行う減算回路１１と、基準電圧供給端子１９に供給される第１基準電圧Ｖｒｅｆ１と基準電圧供給端子２０に供給される第２基準電圧Ｖｒｅｆ２との減算を行う減算回路１２と、減算回路１１の出力電圧と減算回路１２の出力電圧との減算を行う減算回路１３と、この減算回路１３の出力電圧を増幅する増幅回路１４とを備え、増幅回路１４の出力電圧Ｖ５を差動増幅器１のオフセット調整端子１０に供給するようになっている。
このような構成からなる第２実施形態を第１実施形態と比較すると、第１実施形態の減算回路１３に供給される基準電圧Ｖｒｅｆが、第２実施形態の減算回路１３では第１基準電圧Ｖｒｅｆ１と第２基準電圧Ｖｒｅｆ２との差である（Ｖｒｅｆ１−Ｖｒｅｆ２）に置き換わっている点が異なる。
従って、第１実施形態において導出された（７）式は、第２実施形態の場合では基準電圧Ｖｒｅｆの代わりに基準電圧（Ｖｒｅｆ１−Ｖｒｅｆ２）を用いることにより、次の（９）式で表すことができる。
Ｖ１−Ｖ２＝Ｖｒｅｆ１−Ｖｒｅｆ２・・・（９）
なお、この第２実施形態のオフセット制御部１７Ａが行う差動増幅器１、２のオフセットの調整動作は、第１実施形態のオフセット制御部１７が行うその調整動作と同様であるので、その説明は省略する。
従って、第１実施形態において導出された（７）式は、第２実施形態の場合では基準電圧Ｖｒｅｆの代わりに基準電圧（Ｖｒｅｆ１−Ｖｒｅｆ２）を用いることにより、次の（９）式で表すことができる。
Ｖ１−Ｖ２＝Ｖｒｅｆ１−Ｖｒｅｆ２・・・（９）
なお、この第２実施形態のオフセット制御部１７Ａが行う差動増幅器１、２のオフセットの調整動作は、第１実施形態のオフセット制御部１７が行うその調整動作と同様であるので、その説明は省略する。
次に、図４に示す減算回路１２に供給される第１基準電圧Ｖｒｅｆ１、および第２基準電圧Ｖｒｅｆ２の値について説明する。
図４において、ＭＯＳトランジスタ３およびＭＯＳトランジスタ４に流れる電流値は、回路が安定に動作する範囲で可能な限り少ない値に設定することが、無負荷時の消費電流を上手に抑える設計ということになる。この電流値は、プッシュプル増幅器の帯域および負荷容量等によって決定されるものである。この最適な値は、計算またはシミュレーションによって導出できる。この導出された電流を、ＭＯＳトランジスタ３、４に供給できればよい。
図４において、ＭＯＳトランジスタ３およびＭＯＳトランジスタ４に流れる電流値は、回路が安定に動作する範囲で可能な限り少ない値に設定することが、無負荷時の消費電流を上手に抑える設計ということになる。この電流値は、プッシュプル増幅器の帯域および負荷容量等によって決定されるものである。この最適な値は、計算またはシミュレーションによって導出できる。この導出された電流を、ＭＯＳトランジスタ３、４に供給できればよい。
図５は、第１基準電圧Ｖｒｅｆ１を生成するための第１基準電圧生成回路の構成を示す回路図である。
第１基準電圧生成回路は、図５に示すように、電流値がＩｒｅｆである定電流源２３と、ダイオード接続されたＰ型のＭＯＳトランジスタ２４とが、正の電源Ｖｄｄと負の電源Ｖｓｓとの間に直列に接続されている。そして、ＭＯＳトランジスタ２４のドレインに発生する電圧を第１基準電圧Ｖｒｅｆ１として出力するために、そのドレインが出力端子２５に接続されている。
ここで、仮に、ＭＯＳトランジスタ２４と図４に示すＭＯＳトランジスタ３のトランジスタサイズが同じで、かつ、Ｖ１＝Ｖｒｅｆ１の時には、これらの両ＭＯＳトランジスタ２４、３は電流ミラーの関係を有するので、図４に示すＭＯＳトランジスタ３に流れる電流値はＩｒｅｆとなる。
第１基準電圧生成回路は、図５に示すように、電流値がＩｒｅｆである定電流源２３と、ダイオード接続されたＰ型のＭＯＳトランジスタ２４とが、正の電源Ｖｄｄと負の電源Ｖｓｓとの間に直列に接続されている。そして、ＭＯＳトランジスタ２４のドレインに発生する電圧を第１基準電圧Ｖｒｅｆ１として出力するために、そのドレインが出力端子２５に接続されている。
ここで、仮に、ＭＯＳトランジスタ２４と図４に示すＭＯＳトランジスタ３のトランジスタサイズが同じで、かつ、Ｖ１＝Ｖｒｅｆ１の時には、これらの両ＭＯＳトランジスタ２４、３は電流ミラーの関係を有するので、図４に示すＭＯＳトランジスタ３に流れる電流値はＩｒｅｆとなる。
図６は、第２基準電圧Ｖｒｅｆ２を生成するための第２基準電圧生成回路の構成を示す回路図である。
この第２基準電圧生成回路は、図６に示すように、電流値がＩｒｅｆである電流源２６と、ダイオード接続されたＮ型のＭＯＳトランジスタ２７とが、正の電源Ｖｄｄと負の電源Ｖｓｓとの間に直列に接続されている。そして、ＭＯＳトランジスタ２７のドレインに発生する電圧を第２基準電圧Ｖｒｅｆ２として出力するために、そのドレインが出力端子２８に接続されている。
この第２基準電圧生成回路は、図６に示すように、電流値がＩｒｅｆである電流源２６と、ダイオード接続されたＮ型のＭＯＳトランジスタ２７とが、正の電源Ｖｄｄと負の電源Ｖｓｓとの間に直列に接続されている。そして、ＭＯＳトランジスタ２７のドレインに発生する電圧を第２基準電圧Ｖｒｅｆ２として出力するために、そのドレインが出力端子２８に接続されている。
ここで、仮に、ＭＯＳトランジスタ２７と図４に示すＭＯＳトランジスタ４のトランジスタサイズが同じで、かつ、Ｖ２＝Ｖｒｅｆ２の時には、これらの両ＭＯＳトランジスタ２７、４は電流ミラーの関係を有するので、図４に示すＭＯＳトランジスタ４に流れる電流値はＩｒｅｆとなる。
従って、図４に示す第２実施形態において、（９）式が実現できていれば、ＭＯＳトランジスタ３，４に流れる電流はＩｒｅｆに設定できる。
従って、図４に示す第２実施形態において、（９）式が実現できていれば、ＭＯＳトランジスタ３，４に流れる電流はＩｒｅｆに設定できる。
上記のように、差動増幅器１、２は、オフセット電圧が存在していてもＭＯＳトランジスタに流れる電流は常にＩｒｅｆになっている。さらに、図４、図５、 および図６の各回路は、電源電圧が変動しても、また温度、プロセスによってＭＯＳトランジスタのしきい値電圧が変動しても、ＭＯＳトランジスタ３，４に流れる電流は図５および図６のＭＯＳトランジスタと電流ミラーの関係を有しているため、それらの影響を受けることなく常にＩｒｅｆになる。
以上説明したように、第２実施形態によれば、出力増幅部１５を構成するＭＯＳトランジスタ３、４に無負荷時に流れる電流を、任意の設定値になるように制御できる。
以上説明したように、第２実施形態によれば、出力増幅部１５を構成するＭＯＳトランジスタ３、４に無負荷時に流れる電流を、任意の設定値になるように制御できる。
［第３実施形態］
図７は、本発明のプッシュプル増幅器の第３実施形態の構成を示すブロック図である。この第３実施形態は、図７に示すように、差動増幅器１と、差動増幅器２と、Ｐ型のＭＯＳトランジスタ３およびＮ型のＭＯＳトランジスタ４からなる出力増幅部１５と、オフセット制御部１７Ｂと、反転入力端子５と、非反転入力端子６と、出力端子９と、を備えている。
図７は、本発明のプッシュプル増幅器の第３実施形態の構成を示すブロック図である。この第３実施形態は、図７に示すように、差動増幅器１と、差動増幅器２と、Ｐ型のＭＯＳトランジスタ３およびＮ型のＭＯＳトランジスタ４からなる出力増幅部１５と、オフセット制御部１７Ｂと、反転入力端子５と、非反転入力端子６と、出力端子９と、を備えている。
この第３実施形態は、図４に示す第２実施形態と共通の部分を有し、その構成の差異は、図４に示すオフセット制御部１７Ａを図７に示すオフセット制御部１７Ｂに置き換えるようにした点である。従って、以下の説明では、図４に示す第２実施形態と同一の構成要素の部分には同一符号を付してその説明は省略する。
オフセット制御部１７Ｂは、図７に示すように、２つの非反転入力端子２１ａ，２１ｃ、２つの反転入力端子２１ｂ，２１ｄ、および１つの出力端子２１ｅを有する４入力１出力の差動増幅器２１からなる。
ここで、この差動増幅器２１は、後述のように、図４に示す減算回路１１、１２、１３および増幅回路１４の各機能を有するものである。
オフセット制御部１７Ｂは、図７に示すように、２つの非反転入力端子２１ａ，２１ｃ、２つの反転入力端子２１ｂ，２１ｄ、および１つの出力端子２１ｅを有する４入力１出力の差動増幅器２１からなる。
ここで、この差動増幅器２１は、後述のように、図４に示す減算回路１１、１２、１３および増幅回路１４の各機能を有するものである。
差動増幅器２１の非反転入力端子２１ａに差動増幅器１の出力電圧Ｖ１が供給され、差動増幅器２１の反転入力端子２１ｂに差動増幅器２の出力電圧Ｖ２が供給されるようになっている。また、差動増幅器２１の非反転入力端子２１ｃが基準電圧供給端子２０に接続され、その端子２０に第２基準電圧Ｖｒｅｆ２が供給されるようになっている。さらに、差動増幅器２１の反転入力端子２１ｄが基準電圧供給端子１９に接続され、その端子１９に第１基準電圧Ｖｒｅｆ１が供給されるようになっている。また、差動増幅器２１の出力端子２１ｅは、差動増幅器１のオフセット調整端子１０に接続されている。
このような構成からなる差動増幅器２１では、出力電圧と入力電圧の関係は、以下の（１０）式のように表すことができる（Ｅ．Ｓａｃｋｉｎｇｅｒ、Ｗ．Ｇｕｇｇｅｎｂｕｈｌ著 ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ １９８７年 ２２巻 ２号 ２８７ページ）。
Ｖ６＝Ａ・（Ｖ１−Ｖ１９−Ｖ２＋Ｖ２０）・・・（１０）
Ｖ６＝Ａ・（Ｖ１−Ｖ１９−Ｖ２＋Ｖ２０）・・・（１０）
但し、Ｖ６は差動増幅器２１の出力端子２１ｅの出力電圧、Ｖ１は差動増幅器１の出力電圧であって差動増幅器２１の非反転入力端子２１ａに入力される電圧、Ｖ２は差動増幅器２の出力電圧であって差動増幅器２１の反転入力端子２１ｂに入力される電圧である。また、Ｖ１９は差動増幅器２１の非反転入力端子２１ｄに入力される電圧、Ｖ２０は差動増幅器２１の反転入力端子２１ｃに入力される電圧である。
ここで、Ｖ１９として図４に示す第２実施形態の第１基準電圧Ｖｒｅｆ１を用い、Ｖ２０としてその第２基準電圧Ｖｒｅｆ２を用いると、（１０）式は次の（１０Ａ）式のようになる。
Ｖ６＝Ａ・（Ｖ１−Ｖｒｅｆ１−Ｖ２＋Ｖｒｅｆ２）・・・（１０Ａ）
（１０Ａ）式は、（４）式等を参照すると（９）式と同じになる。すなわち、差動増幅器２１は、図４に示す減算回路１１，１２，１３と増幅回路１４を具現化した一例の回路であることがわかる。
Ｖ６＝Ａ・（Ｖ１−Ｖｒｅｆ１−Ｖ２＋Ｖｒｅｆ２）・・・（１０Ａ）
（１０Ａ）式は、（４）式等を参照すると（９）式と同じになる。すなわち、差動増幅器２１は、図４に示す減算回路１１，１２，１３と増幅回路１４を具現化した一例の回路であることがわかる。
このように、図７に示す第３実施形態では、４入力１出力の差動増幅器２１を用いることによって、図４と全く同じ回路が実現できる。従って第３実施形態の動作は、図４に示す第２実施形態の動作と全く同じであるので、その動作説明については省略する。
以上説明したように、第３実施形態によれば、第２実施形態と同様の効果を実現することができる。
以上説明したように、第３実施形態によれば、第２実施形態と同様の効果を実現することができる。
［第４実施形態］
図８は、本発明のプッシュプル増幅器の第４実施形態の構成を示すブロック図である。この第４実施形態は、図８に示すように、差動増幅器１と、差動増幅器２と、Ｐ型のＭＯＳトランジスタ３およびＮ型のＭＯＳトランジスタ４からなる出力増幅部１５と、オフセット制御部１７Ｃと、反転入力端子５と、非反転入力端子６と、出力端子９と、を備えている。
図８は、本発明のプッシュプル増幅器の第４実施形態の構成を示すブロック図である。この第４実施形態は、図８に示すように、差動増幅器１と、差動増幅器２と、Ｐ型のＭＯＳトランジスタ３およびＮ型のＭＯＳトランジスタ４からなる出力増幅部１５と、オフセット制御部１７Ｃと、反転入力端子５と、非反転入力端子６と、出力端子９と、を備えている。
この第４実施形態は、図７に示す第３実施形態と構成が共通する部分を有するが、以下の点でその構成が異なるものである。
すなわち、第４実施形態は、図８に示すように、差動増幅器１の出力端子とＭＯＳトランジスタ３のゲートとの間に、抵抗値がＲからなる抵抗を接続するようにした。その抵抗６１の両端に電流値が可変できる可変電流源６２、６３の各一端側をそれぞれ接続するようにした。可変電流源６２の他端側は正の電源に接続し、可変電流源６３の他端側は接地するようにした。ここで、可変電流源６２、６３は可変制御される際に、その電流が同じ値になるように構成されている。
すなわち、第４実施形態は、図８に示すように、差動増幅器１の出力端子とＭＯＳトランジスタ３のゲートとの間に、抵抗値がＲからなる抵抗を接続するようにした。その抵抗６１の両端に電流値が可変できる可変電流源６２、６３の各一端側をそれぞれ接続するようにした。可変電流源６２の他端側は正の電源に接続し、可変電流源６３の他端側は接地するようにした。ここで、可変電流源６２、６３は可変制御される際に、その電流が同じ値になるように構成されている。
さらに、オフセット制御部１７Ｃを構成する差動増幅器２１の出力信号により可変電流源６２、６３の電流値を制御するようにした。このため、差動増幅器２１の非反転入力端子２１ａにはＭＯＳトランジスタ３のゲート電圧を供給し、その差動増幅器２１の反転入力端子２１ｂには差動増幅器２の出力電圧Ｖ２を供給するようにした。また、差動増幅器２１の非反転入力端子２１ｃを基準電圧供給端子２０に接続し、その差動増幅器２１の反転入力端子２１ｄを基準電圧供給端子２０に接続するようにした。
次に、このような構成からなる第４実施形態の動作について、図８を参照しながら説明する。
オフセット制御部１７Ｃを構成する差動増幅器２１の出力電圧と入力電圧の関係は、第３実施形態の動作で説明したように、以下の（１１）式のように表すことができる。
Ｖ６＝Ａ・（Ｖ７−Ｖ１９−Ｖ２＋Ｖ２０）・・・（１１）
但し、Ｖ６は差動増幅器２１の出力端子２１ｅの出力電圧、Ｖ７はＭＯＳトランジスタ４のゲート電圧であって差動増幅器２１の非反転入力端子２１ａに入力される電圧、Ｖ２は差動増幅器２の出力電圧であって差動増幅器２１の反転入力端子２１ｂに入力される電圧である。また、Ｖ１９は差動増幅器２１の非反転入力端子２１ｄに入力される電圧、Ｖ２０は差動増幅器２１の反転入力端子２１ｃに入力される電圧である。
オフセット制御部１７Ｃを構成する差動増幅器２１の出力電圧と入力電圧の関係は、第３実施形態の動作で説明したように、以下の（１１）式のように表すことができる。
Ｖ６＝Ａ・（Ｖ７−Ｖ１９−Ｖ２＋Ｖ２０）・・・（１１）
但し、Ｖ６は差動増幅器２１の出力端子２１ｅの出力電圧、Ｖ７はＭＯＳトランジスタ４のゲート電圧であって差動増幅器２１の非反転入力端子２１ａに入力される電圧、Ｖ２は差動増幅器２の出力電圧であって差動増幅器２１の反転入力端子２１ｂに入力される電圧である。また、Ｖ１９は差動増幅器２１の非反転入力端子２１ｄに入力される電圧、Ｖ２０は差動増幅器２１の反転入力端子２１ｃに入力される電圧である。
ここで、Ｖ１９として図４に示す第２実施形態の第１基準電圧Ｖｒｅｆ１を用い、Ｖ２０としてその第２基準電圧Ｖｒｅｆ２を用いると、（１１）式は次の（１２）式のようになる。
Ｖ６＝Ａ・（Ｖ７−Ｖｒｅｆ１−Ｖ２＋Ｖｒｅｆ２）・・・（１２）
ここで（Ｖ７−Ｖ２）が（Ｖｒｅｆ１−Ｖｒｅｆ２）よりも大きい場合には、Ｖ６はより高い値になる。この時、差動増幅器２１の出力信号によって電流が制御される電流源６２，６３の電流Ｉ１が増加するように設定していたと仮定する。この場合には、抵抗６１には差動増幅器１の出力端子７側からＭＯＳトランジスタ３のゲート側に向かって電流Ｉ１が流れ、その出力端子７の電圧Ｖ１と差動増幅器２１の非反転入力端子２１ａの電圧Ｖ７の関係は、次の（１３）式のようになる。
Ｖ１−Ｖ７＝Ｉ１×Ｒ・・・（１３）
Ｖ６＝Ａ・（Ｖ７−Ｖｒｅｆ１−Ｖ２＋Ｖｒｅｆ２）・・・（１２）
ここで（Ｖ７−Ｖ２）が（Ｖｒｅｆ１−Ｖｒｅｆ２）よりも大きい場合には、Ｖ６はより高い値になる。この時、差動増幅器２１の出力信号によって電流が制御される電流源６２，６３の電流Ｉ１が増加するように設定していたと仮定する。この場合には、抵抗６１には差動増幅器１の出力端子７側からＭＯＳトランジスタ３のゲート側に向かって電流Ｉ１が流れ、その出力端子７の電圧Ｖ１と差動増幅器２１の非反転入力端子２１ａの電圧Ｖ７の関係は、次の（１３）式のようになる。
Ｖ１−Ｖ７＝Ｉ１×Ｒ・・・（１３）
この場合、非反転入力端子２１ａの電圧Ｖ７は電流Ｉ１が流れることによって下がり、（１２）式に従って、差動増幅器２１の出力電圧Ｖ６は下がることになる。
逆に、（Ｖ７−Ｖ２）が（Ｖｒｅｆ１−Ｖｒｅｆ２）よりも小さい場合には、差動増幅器２１の出力電圧Ｖ６はより低い値になる。この時、差動増幅器２１の出力信号によって電流が制御される可変電流源６２，６３の電流Ｉ２が逆向きに増加するように設定していたと仮定する。この場合には、抵抗６１には差動増幅器２１の非反転入力端子２１ａから差動増幅器１の出力端子７に向かって電流Ｉ２が流れ、その出力端子７の電圧Ｖ１とその非反転入力端子２１ａの電圧Ｖ７の関係は、次の（１４）式のようになる。
Ｖ１−Ｖ７＝−Ｉ２×Ｒ・・・（１４）
逆に、（Ｖ７−Ｖ２）が（Ｖｒｅｆ１−Ｖｒｅｆ２）よりも小さい場合には、差動増幅器２１の出力電圧Ｖ６はより低い値になる。この時、差動増幅器２１の出力信号によって電流が制御される可変電流源６２，６３の電流Ｉ２が逆向きに増加するように設定していたと仮定する。この場合には、抵抗６１には差動増幅器２１の非反転入力端子２１ａから差動増幅器１の出力端子７に向かって電流Ｉ２が流れ、その出力端子７の電圧Ｖ１とその非反転入力端子２１ａの電圧Ｖ７の関係は、次の（１４）式のようになる。
Ｖ１−Ｖ７＝−Ｉ２×Ｒ・・・（１４）
この場合、非反転入力端子２１ａの電圧Ｖ７は電流Ｉ２が流れることによって上がり、（１２）式に従って、差動増幅器２１の出力電圧Ｖ６は上がることになる。
このような動作により、最終的に（１２）式の右辺の括弧内がゼロになり、次の（１５）式のようになる。
Ｖ７−Ｖ２＝Ｖｒｅｆ１−Ｖｒｅｆ２・・・（１５）
従って、図８に示す第４実施形態では、図４に示す第２実施形態と同じ動作をすることになる。
以上の説明によれば、第４実施形態は、第３実施形態と同様に、低消費電流でかつ高い電流駆動能力を有する。
尚、上記の各実施形態では、出力増幅部をＣＭＯＳを用いた例で説明したが、これに代えてバイポーラトランジスタを用いた場合でも同じ効果が得られる。
このような動作により、最終的に（１２）式の右辺の括弧内がゼロになり、次の（１５）式のようになる。
Ｖ７−Ｖ２＝Ｖｒｅｆ１−Ｖｒｅｆ２・・・（１５）
従って、図８に示す第４実施形態では、図４に示す第２実施形態と同じ動作をすることになる。
以上の説明によれば、第４実施形態は、第３実施形態と同様に、低消費電流でかつ高い電流駆動能力を有する。
尚、上記の各実施形態では、出力増幅部をＣＭＯＳを用いた例で説明したが、これに代えてバイポーラトランジスタを用いた場合でも同じ効果が得られる。
本発明のプッシュプル増幅器は、差動増幅器にオフセットが生じてもオフセットを自己補償して２つの差動増幅器の出力電位差を一定にする機能があるため、低消費電流でありながら大電流駆動能力を有する効果がある。
１，２ 差動増幅器
３ Ｐ型のＭＯＳトランジスタ
４ Ｎ型のＭＯＳトランジスタ
１１、１２、１３ 減算回路
１４ 増幅回路
１５ 出力増幅部
１７、１７Ａ、１７Ｂ、１７Ｃ オフセット制御部
２１ ４入力の差動増幅器
３ Ｐ型のＭＯＳトランジスタ
４ Ｎ型のＭＯＳトランジスタ
１１、１２、１３ 減算回路
１４ 増幅回路
１５ 出力増幅部
１７、１７Ａ、１７Ｂ、１７Ｃ オフセット制御部
２１ ４入力の差動増幅器
Claims (6)
- 非反転入力端子、反転入力端子、および出力端子をそれぞれ有する第１差動増幅器および第２差動増幅器と、
互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記第１差動増幅器および前記第２差動増幅器の各出力信号を入力してプッシュプル動作を行う出力増幅部と、
前記第１差動増幅器の出力信号と前記第２差動増幅器の出力信号とのレベル差を求め、この求めたレベル差と基準値との差に応じた制御信号を生成するオフセット制御部と、を備え、
前記第１差動増幅器および前記第２差動増幅器のうち少なくとも一方の差動増幅器がオフセットを調整するためのオフセット調整端子を有し、前記オフセット制御部が生成する制御信号を前記オフセット調整端子に供給し、
前記オフセット調整端子を有する差動増幅器は、入力用のＭＯＳトランジスタ対を有し、そのＭＯＳトランジスタ対の一方のウエルに基準電圧を供給するようにし、他方のウエルに前記オフセット調整端子を接続するようにしたことを特徴とするプッシュプル増幅器。 - 非反転入力端子、反転入力端子、および出力端子をそれぞれ有する第１差動増幅器および第２差動増幅器と、
互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記第１差動増幅器および前記第２差動増幅器の各出力信号を入力してプッシュプル動作を行う出力増幅部と、
前記第１差動増幅器の出力信号と前記第２差動増幅器の出力信号とのレベル差を求め、この求めたレベル差と基準値との差に応じた制御信号を生成するオフセット制御部と、を備え、
前記第１差動増幅器および前記第２差動増幅器のうち少なくとも一方の差動増幅器がオフセットを調整するためのオフセット調整端子を有し、前記オフセット制御部が生成する制御信号を前記オフセット調整端子に供給し、
前記オフセット調整端子を有する差動増幅器は、負荷となるＭＯＳトランジスタ対を有し、そのＭＯＳトランジスタ対の一方のウエルに基準電圧を供給するようにし、他方のウエルに前記オフセット調整端子を接続するようにしたことを特徴とするプッシュプル増幅器。 - 前記オフセット制御部は、
前記第１差動増幅器の出力電圧と前記第２差動増幅器の出力電圧との差の電圧を求める第１減算回路と、
前記第１減算回路の出力電圧と基準電圧とのレベル差を求める第２減算回路と、
前記第２減算回路の出力電圧を増幅する増幅回路とからなることを特徴とする請求項１又は２に記載のプッシュプル増幅器。 - 前記オフセット制御部は、前記基準電圧を生成する第３減算回路をさらに備え、
前記第３減算回路は、入力される第１基準電圧と第２基準電圧の差電圧を求め、この求めた差電圧を前記基準電圧として生成するようになっていることを特徴とする請求項３に記載のプッシュプル増幅器。 - 前記第１減算回路、前記第２減算回路、前記第３減算回路および前記増幅回路は、
第１および第２の非反転入力端子と第１および第２の反転入力端子とを有する２つの差動回路と、出力端子とを有する４入力の差動増幅器により構成されていることを特徴とする請求項４に記載のプッシュプル増幅器。 - 非反転入力端子、反転入力端子、および出力端子をそれぞれ有する第１差動増幅器および第２差動増幅器と、
互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記第１差動増幅器および前記第２差動増幅器の各出力信号を入力してプッシュプル動作を行う出力増幅部と、
前記第１差動増幅器の出力信号と前記第２差動増幅器の出力信号とのレベル差を求め、この求めたレベル差と基準値との差に応じた制御信号を生成するオフセット制御部と、を備え、
前記第１差動増幅器および前記第２差動増幅器のうち少なくとも一方の差動増幅器がオフセットを調整するためのオフセット調整端子を有し、前記オフセット制御部が生成する制御信号を前記オフセット調整端子に供給し、
前記オフセット制御部は、
前記第１差動増幅器の出力電圧と前記第２差動増幅器の出力電圧との差の電圧を求める第１減算回路と、
入力される第１基準電圧と第２基準電圧の差電圧を求め、この求めた差電圧を基準電圧として出力する第２減算回路と、
前記第１減算回路の出力電圧と前記第２減算回路から出力される基準電圧とのレベル差を求める第３減算回路と、
前記第３減算回路の出力電圧を増幅する増幅回路とからなり、
前記第１基準電圧を発生する第１基準電圧発生回路と、前記第２基準電圧を発生する第２基準電圧発生回路と、をさらに備え、
前記第１基準電圧発生回路は、ダイオード接続されたＰ型のＭＯＳトランジスタと、定電流源とを正負の電源間に直列に接続させ、前記Ｐ型のＭＯＳトランジスタのドレイン端子に発生する電圧を前記第１基準電圧として出力するようになっており、
前記第２基準電圧発生回路は、ダイオード接続されたＮ型のＭＯＳトランジスタと、定電流源とを正負の電源間に直列に接続させ、前記Ｎ型のＭＯＳトランジスタのドレイン端子に発生する電圧を前記第２基準電圧として出力するようになっており、
前記出力増幅部の相補型のトランジスタであって前記第１差動増幅器の出力信号を入力するトランジスタと、前記第１基準電圧発生回路のＰ型のＭＯＳトランジスタとは、サイズが同じであり、且つ、前記出力増幅部の相補型のトランジスタであって前記第２差動増幅器の出力信号を入力するトランジスタと、前記第２基準電圧発生回路のＮ型のＭＯＳトランジスタとは、サイズが同じであり、
前記第１基準電圧発生回路の定電流源に流れる電流と、前記第２基準電圧発生回路の定電流源に流れる電流と、は同じ値であることを特徴とするプッシュプル増幅器。
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