JP4334160B2

JP4334160B2 - Video signal processing circuit for sub-screen display

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Publication number: JP4334160B2
Application number: JP2001105630A
Authority: JP
Inventors: 美登利坂口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-04-04
Filing date: 2001-04-04
Publication date: 2009-09-30
Anticipated expiration: 2021-04-04
Also published as: JP2002305698A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の映像信号の一つを親画面とし、残りを子画面として、親画面の同一表示画面内の一部に重畳し、インターレース方式で表示する映像表示装置中で用いられる小画面表示用の映像信号処理回路に関し、特に、一方の映像信号のメモリへの書き込みが、他方の映像信号のメモリからの読み出しを追い越す不具合を解消する映像信号処理回路に関するものである。
【０００２】
【従来の技術】
異なる映像信号のソースを同一画面内に、例えば親子画面として、表示する画像表示装置においては、それら複数のソースの映像信号間の位相差を吸収して表示させる必要がある。
【０００３】
例えば、親子画面における子画面の映像信号ソースのデータは、その入力ソースのタイミング（入力側クロック周波数のタイミング）でデータを子画面のサイズに合わせて縮小してからメモリに書き込み、その書き込んだデータを親画面の映像信号ソースのタイミング（出力側クロック周波数のタイミング）でメモリから読み出す。
【０００４】
この書き込みおよび読み出し時に、子画面のデータをメモリに書き込む周波数と、そのデータをメモリから読み出す周波数（親画面のデータの周波数）との間に相関関係がない場合、すなわち、入力側周波数と出力側周波数が非同期である場合、両者の周波数の関係によっては、例えば、親子画面データの読み出し中に子画面のデータの書き込みが行われる現象が発生する。
【０００５】
この場合には、更新後の最新のデータと更新前の過去のデータが混在するメモリからデータが読み出されることから、表示画面には更新前と更新後の両データが一画面内に途中で切り替わるように表示される現象が発生する（以下、本現象を追い越し現象と称する）。
【０００６】
この追い越し現象を防止する従来の画像表示回路としては、例えば、図１０に示した子画面表示用の映像信号処理回路が知られている。
図１０の子画面表示用映像信号処理回路２００において、２０２は奇数フィールドのデータから縮小された奇数フィールドのデータを演算するフィルタであり、２０３は偶数フィールドのデータから縮小された奇数フィールドのデータを演算するフィルタであり、２０４は偶数フィールドのデータから縮小された偶数フィールドのデータを演算するフィルタであり、２０５は奇数フィールドのデータから縮小された偶数フィールドのデータを演算するフィルタである。２０９は縮小された奇数フィールドのデータを１フィールド分格納するフィールドメモリである第１記憶部２０９であり、２１０は縮小された偶数フィールドのデータを１フィールド分格納するフィールドメモリである第２記憶部２１０である。
【０００７】
また、２０１は子画面表示用の元の映像信号である入力側フィールドデータを、２０２〜２０５の何れかのフィルタに振り分ける第１選択部である。２０６はフィルタ２０２から奇数フィールドデータを読み出すかまたはフィルタ２０３から奇数フィールドデータを読み出すかを選択する第２選択部である。２０７はフィルタ２０４から偶数フィールドデータを読み出すかまたはフィルタ２０５から偶数フィールドデータを読み出すかを選択する第３選択部である。２１１は第１記憶部２０９から奇数フィールドデータを読み出すかまたは第２記憶部２１０から偶数フィールドデータを読み出すかを選択する第４選択部である。
【０００８】
２０８は、入力側のフィールドデータが奇数フィールドデータであるかあるいは偶数フィールドデータであるかの入力側フィールド判別信号と、出力側のフィールドデータが奇数フィールドデータであるかあるいは偶数フィールドデータであるかの出力側フィールド判別信号とが入力されて、第１選択部２０１、第２選択部２０６、および、第３選択部２０７に対して制御信号を送出する制御部である。
【０００９】
また、入力側フィールド判別信号は、入力側クロック周波数に基づくタイミングの信号であり、出力側フィールド判別信号は、出力側クロック周波数に基づくタイミングの信号である。
【００１０】
各フィールドデータは、第１記憶部２０９あるいは第２記憶部２１０に格納されるまでは、入力側クロック信号に基づくタイミングで処理され、第１記憶部２０９あるいは第２記憶部２１０から読み出された後は、出力側クロック信号に基づくタイミングで処理される。
【００１１】
図１１は、制御部２０８で第１〜第３の各選択部２０１、２０６、２０７に選択用の制御信号を出力する際の判断に用いられる入出力信号と制御信号との関係を示すチャートである。
例えば、入力側フィールド判別信号が奇数フィールドであり、出力側フィールド判別信号が奇数フィールドである場合、制御部２０８は、第１選択部２０１には入力する奇数フィールドのデータを縮小して偶数フィールドのデータとして出力するフィルタ２０５を選択させ、第３選択部２０７にもフィルタ２０５を選択させるように制御信号を出力する。その際に、第４選択部２１１は、出力側フィールド判別信号が奇数フィールドであるので、第１記憶部２０９を選択する。
【００１２】
同様にして、入力側フィールド判別信号が偶数フィールドであり、出力側フィールド判別信号が偶数フィールドである場合、制御部２０８は、第１選択部２０１には入力する偶数フィールドのデータを縮小して奇数フィールドのデータとして出力するフィルタ２０３を選択させ、第３選択部２０７にもフィルタ２０３を選択させるように制御信号を出力する。その際に、第４選択部２１１は、出力側フィールド判別信号が偶数フィールドであるので、第２記憶部２１０を選択する。
【００１３】
また、入力側フィールド判別信号が奇数フィールドであり、出力側フィールド判別信号が偶数フィールドである場合、制御部２０８は、第１選択部２０１と第２選択部２０６にフィルタ２０２を選択させ、第４選択部２１１は第２記憶部２１０を選択する。また、入力側フィールド判別信号が偶数フィールドであり、出力側フィールド判別信号が奇数フィールドである場合、制御部２０８は、第１選択部２０１と第２選択部２０６にフィルタ２０４を選択させ、第４選択部２１１は第１記憶部２０９を選択する。
【００１４】
次に動作について説明する。フィルタ２０２、２０３、２０４、および、２０５は、入力するフィールドデータに対して縮小処理を行なってから所定のフィールドデータを生成する。この場合の縮小処理は４種類存在し、フィルタ２０２が入力側の奇数フィールドのデータから縮小された出力側の奇数フィールドのデータを生成する。フィルタ２０３が入力側の偶数フィールドのデータから縮小された出力側の奇数フィールドのデータを生成する。フィルタ２０４が入力側の偶数フィールドのデータから縮小された出力側の偶数フィールドのデータを生成する。フィルタ２０５が入力側の奇数フィールドのデータから縮小された出力側の偶数フィールドのデータを生成する。
【００１５】
制御部２０８は出力データフィールド判別信号と入力フィールド判別信号を読み込み、各フィルタ２０２〜２０５の計算にかかる時間や、第１記憶部２０９あるいは第２記憶部２１０への書き込みにかかる時間等の要因を加味した上で、第１記憶部２０９あるいは第２記憶部２１０のメモリ領域に対して、最新データを書き込むためのライトアクセスと既存のデータを読み出すためのリードアクセスが同時に起こらないように、第１選択部２０１、第２選択部２０６、および、第３選択部２０７を制御する。また、制御部２０８は、必要に応じて第４選択部２１１も同様に制御する。
【００１６】
ここで、制御部２０８の制御内容についてさらに詳しく説明する。例えば、入力側のフィールド判別信号が奇数フィールドであり、出力側のフィールド判別信号が奇数フィールドである場合であって、さらに、インターレース方式における入力側フィールドデータが奇数フィールドから偶数フィールドに変化する時点と、出力側フィールドデータが偶数フィールドから奇数フィールドに変化する時点とが充分に近いと判断された場合、制御部２０８は、奇数フィールドのデータから縮小された偶数フィールドのデータを作り出すフィルタ２０５を選択するように第１選択部２０１と第３選択部２０７とを制御するように制御信号を発生し、第４選択部２１１は第１記憶部２０９から奇数フィールドのデータを読み出す。
【００１７】
このように、入力側および出力側フィールドデータの１ライン毎に予測判定して、その判定結果によりフィルタあるいは記憶部を選択できるので、追い越し現象が発生する時には予測により対応することができた。
【００１８】
【発明が解決しようとする課題】
しかしながら、上記した従来の子画面表示用の映像信号処理回路では、追い越し現象に対応するために、制御部２０８は、２フィールド分の各記憶部の何れかへの書き込み処理を行う前に、上記のように入力側フィールド判別信号と出力側フィールド判別信号とに基づいて、第１記憶部２０９と第２記憶部２１０とのどちらのフィールドに対して第４選択部２１１がアクセスするかをあらかじめ予測判定し、その予測判定結果に対応させてフィルタを選択し、入力側フィールドデータに対して選択された各フィルタを用いて縮小処理、および、フィールド変換処理を行う必要があった。
【００１９】
本発明は、上記のような問題点を解消するためになされたもので、上記した追い越し現象に対して、２フィールド分の記憶部と簡単なフィルタ回路を用いて、複雑な予測判定を実施することなく、子画面表示用の縮小画像を生成できる子画面表示用映像信号処理装置を提供することを目的としている。
【００２０】
【課題を解決するための手段】
上述した目的を達成するため請求項１に記載した本発明の子画面表示用の映像信号処理回路は、複数の映像信号の一つを親画面とし、残りを子画面として親画面の表示領域内にインターレース方式で表示する映像表示装置で用いられる小画面表示用の映像信号処理回路であって、入力側クロック周波数に基づいて入力するインターレース方式の奇数と偶数の各１画面分のフィールドデータについて、予め定められたプレフィルタ用係数に従って水平方向および垂直方向に縮小処理を実施して小画面表示用データを生成するプレフィルタ部と、入力側フィールドデータが奇数と偶数の何れのフィールドデータであるかを示す入力側フィールド判別信号に基づいてプレフィルタで使用される係数を出力するプレフィルタ用係数出力部と、プレフィルタ部から出力された奇数と偶数の小画面表示用データのうち、何れか一方を格納する第１の記憶手段と、小画面表示用データのうち、他方を格納する第２の記憶手段と、小画面表示用データを第１の記憶手段に格納させるか、或いは、第２の記憶手段に格納させるかを入力側フィールド判別信号に基づいて選択する第１の選択手段と、出力側クロック周波数に基づいて、第１の記憶手段から小画面表示用データを読み出すか、或いは、第２の記憶手段から小画面表示用データを読み出すかを選択する第２の選択手段と、入力側フィールド判別信号および出力側フィールド判別信号により前記第１および第２の記憶手段から書き込みアクセスが実施されていない方の記憶手段を判別し、該記憶部からフィールドデータを読み出すように前記第２の選択手段を制御する制御部と、第２の選択手段から出力された小画面表示用データに対して垂直方向における重心位置を変換する処理を実施するポストフィルタ部と、出力側フィールドデータが奇数と偶数の何れのフィールドデータであるかを示す出力側フィールド判別信号に基づいて前記ポストフィルタで使用される係数を出力するポストフィルタ用係数出力部とを備えることを特徴とする。
【００２１】
また、請求項２の本発明は、請求項１記載の子画面表示用の映像信号処理回路において、第１の記憶手段および第２の記憶手段に格納されるフィールドデータは、奇数と偶数の何れのフィールドデータであるかにかかわらず同一フォーマットで書き込まれることを特徴とする。
【００２３】
また、請求項３の本発明は、請求項１に記載の子画面表示用の映像信号処理回路において、プレフィルタ部は、フィールドデータに対する垂直方向の縮小処理を実施せず、水平方向の縮小処理のみを行い、ポストフィルタ部は、小画面表示用データに対して垂直方向における重心位置を変換する処理に加えて垂直方向の縮小処理を実施することを特徴とする。
【００２４】
また、請求項４の本発明は、請求項１に記載の子画面表示用の映像信号処理回路において、ポストフィルタ部は、第２の選択手段から出力された小画面表示用データに対して水平方向に拡大処理を実施し、垂直方向における重心位置を変換する処理加えて拡大処理を実施することを特徴とする。
【００２５】
また、請求項５の本発明は、複数の映像信号の一つを親画面とし、残りを子画面として親画面の表示領域内にインターレース方式で表示する映像表示装置で用いられる小画面表示用の映像信号処理回路であって、入力側クロック周波数に基づいて入力するインターレース方式の奇数と偶数の各１画面分のフィールドデータについて、予め定められたプレフィルタ用係数に従って水平方向および垂直方向に縮小処理を実施して小画面表示用データを生成するプレフィルタ部と、入力側フィールドデータが奇数と偶数の何れのフィールドデータであるかを示す入力側フィールド判別信号に基づいてプレフィルタで使用される係数を出力するプレフィルタ用係数出力部と、プレフィルタ部から出力された奇数と偶数の小画面表示用データのうち、何れか一方を格納する第１の記憶手段と、小画面表示用データのうち、他方を格納する第２の記憶手段と、小画面表示用データを第１の記憶手段に格納させるか、或いは、第２の記憶手段に格納させるかを入力側フィールド判別信号に基づいて選択する第１の選択手段と、出力側クロック周波数に基づいて、第１の記憶手段から小画面表示用データを読み出すか、或いは、第２の記憶手段から小画面表示用データを読み出すかを選択する第２の選択手段と、入力側フィールド判別信号および出力側フィールド判別信号により前記第１および第２の記憶手段から書き込みアクセスが実施されていない方の記憶手段を判別し、該記憶部からフィールドデータを読み出すように前記第２の選択手段を制御する制御部と、プレフィルタの前段に設けられ、入力側フィールド判別信号および出力側フィールド判別信号に基づいて入力データを選択する第３の選択手段と、プレフィルタの後段に設けられ、入力側フィールド判別信号および出力側フィールド判別信号に基づいて出力データを選択する第４の選択手段とを備え、第３の選択手段の一方の入力には、入力側フィールドデータが入力され、前記第３の選択手段の他方の入力には、前記第２の選択手段の出力が入力され、第４の選択手段の一方の出力は、第１の選択手段に入力され、第４の選択手段の他方の出力は、子画面表示用の出力側フィールドデータとして出力され、プレフィルタは、第２の選択手段の出力が入力された第３の選択手段から出力側フィールドデータが出力される際には、ポストフィルタとして機能し、プレフィルタ用係数出力部は、出力側フィールド判別信号が入力されて、プレフィルタをポストフィルタとして使用する際の係数を出力することを特徴とする。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態に係る子画面表示用の映像信号処理装置の実施の形態について図を用いて説明する。
【００２７】
実施の形態１．
図１は、本発明の実施の形態１に係る子画面表示用の映像信号処理装置の構成を示すブロック図である。
図１の映像信号処理装置１において、１１は入力信号であるフィールドデータを子画面表示用に水平方向、および垂直方向に縮小演算して、垂直方向に関しては奇数フィールドのデータと偶数フィールドのデータとも同一フォーマットでフィールドデータを生成するプレフィルタ部である。１２は入力側フィールド判別信号に対応させてプレフィルタ部１１で使用するフィルタ係数を出力するプレフィルタ用係数出力部である。１３は縮小されたフィールドデータを格納するフィールドメモリである第３記憶部１４（後述）および第４記憶部１５（後述）から一方を選択する第５選択部（第１の選択手段）である。１４はプレフィルタ部１１で縮小処理が施されたフィールドデータを最低１フィールド分を格納することのできるフィールドメモリである第３記憶部（第１の記憶手段）、１５はプレフィルタ部１１で縮小処理が施されたフィールドデータを最低１フィールド分を格納することのできるフィールドメモリである第４記憶部（第２の記憶手段）、１６は制御部１７（後述）から入力される制御信号に応じて読み出しフィールドメモリを第３記憶部１４と第４記憶部１５とから選択する第６選択部（第２の選択手段）、１７は入力側フィールド判別信号および出力側フィールド判別信号に基づいて、縮小されたフィールドデータを読み出すべきフィールドメモリを第３記憶部１４と第４記憶部１５とから決定し、決定されたフィールドメモリからフィールドデータを読み出すように第６選択部１６を制御する制御信号を出力する制御部である。
【００２８】
また、プレフィルタ部１１は、さらに、入力側フィールドデータを子画面表示用に水平方向に縮小演算する水平方向フィルタ２１と、水平方向に演算された入力側フィールドデータを子画面表示用に垂直方向に縮小演算し、奇数フィールドのデータと偶数フィールドのデータとも同一フォーマットでフィールドデータを生成する垂直方向フィルタ２２とから構成される。
【００２９】
尚、上記した本実施の形態の説明では、従来の子画面表示用映像信号処理回路２００内で用いられる各選択部や各記憶部と判別するために、便宜上から第５選択部、第６選択部、第３記憶部、および、第４記憶部等の番号付けを行って記載したが、本実施の形態を単独で考慮する場合には、選択部は２個であり、記憶部も２個であるので、上記した本実施の形態の各選択部や各記憶部を、第１選択部、第２選択部、第１記憶部、および、第２記憶部等と考えることができる。
【００３０】
また、入力あるいは出力されるフィールドデータや、入力側フィールド判別信号、出力側フィールド判別信号の設定は、図１０に示した従来の子画面表示用映像信号処理回路２００の場合と同様であり、各フィールドデータは、第３記憶部１４あるいは第４記憶部１５に格納されるまでは、入力側クロック信号に基づくタイミングで処理され、第３記憶部１４あるいは第４記憶部１５から読み出された後は、出力側クロック信号に基づくタイミングで処理される点についても従来の子画面表示用映像信号処理回路２００の場合と同様である。
【００３１】
次に、プレフィルタ部１１における水平方向フィルタ２１および垂直方向フィルタ２２について説明する。
【００３２】
図２は、水平方向フィルタ２１の一構成例を示すブロック図であり、図３は、垂直方向フィルタ２２の一構成例を示すブロック図である。
図２の水平方向フィルタ２１において、３１は１画素単位でフィールドデータを遅延させる遅延素子であり、３２は演算器である第１乗算器であり、３３は演算器である第２乗算器であり、３４は第１乗算器および第２乗算器の出力を加算する第１加算器である。
【００３３】
第１乗算器３２は、例えば、プレフィルタ用係数出力部１２から係数Ｃ０＝１／２という係数値を読み込み、１画素遅延回路３１で遅延された入力側フィールドデータに対して係数Ｃ０を乗算して出力する。第２乗算器３３は、プレフィルタ用係数出力部１２から係数Ｃ１＝１／２という係数値を読み込み、入力側フィールドデータに対して係数Ｃ１を乗算して出力する。第１加算器３４は、第１乗算器３２の出力と第２乗算器３３の出力との和を演算して演算結果を垂直方向フィルタ２２に向けて出力する。
【００３４】
図３の垂直方向フィルタ２２において、４１は、例えばレジスタやラインメモリからなり、１ライン単位でフィールドデータを遅延させる１ライン遅延回路であり、４２は演算器である第３乗算器であり、４３は演算器である第４乗算器であり、４４は第３乗算器および第４乗算器の出力を加算する第２加算器である。
【００３５】
第３乗算器４２は、例えば、入力側フィールド判別信号が奇数フィールドを示す場合、プレフィルタ用係数出力部１２から係数Ｃ２＝３／４という係数値を読み込み、１ライン遅延回路４１で遅延された入力側フィールドデータ（水平方向縮小処理が実施済み）に対して係数Ｃ２を乗算して出力する。第４乗算器４３は、プレフィルタ用係数出力部１２から係数Ｃ３＝１／４という係数値を読み込み、水平方向縮小処理が実施された入力側フィールドデータに対して係数Ｃ３を乗算して出力する。第２加算器４４は、第３乗算器４２の出力と第４乗算器４３の出力との和を演算して演算結果を第５選択部１３に向けて出力する。
【００３６】
また、例えば、入力側フィールド判別信号が偶数フィールドを示す場合、第３乗算器４２は、プレフィルタ用係数出力部１２から係数Ｃ２＝１／４という係数値を読み込み、１ライン遅延回路４１で遅延された入力側フィールドデータ（水平方向縮小処理が実施済み）に対して係数Ｃ２を乗算して出力する。第４乗算器４３は、プレフィルタ用係数出力部１２から係数Ｃ３＝３／４という係数値を読み込み、水平方向縮小処理が実施された入力側フィールドデータに対して係数Ｃ３を乗算して出力する。そして、第２加算器４４は、第３乗算器４２の出力と第４乗算器４３の出力との和を演算して演算結果を第５選択部１３に向けて出力する。
【００３７】
次に、この実施形態の動作について説明する。
本実施の形態に係る子画面表示用の映像信号処理装置では、入力される画像のフィールドデータと共に、そのフィールドデータに対応する入力側のフィールド判別信号も入力される。プレフィルタ部１１においては、まず、水平方向フィルタ２１で入力される画像のフィールドデータに対して水平方向の縮小を行い、その後に垂直方向フィルタ２２でその水平方向に縮小されたフィールドデータに対して垂直方向に縮小処理を施す。
【００３８】
その際に、プレフィルタ部１１では、水平方向フィルタ２１で入力側フィールド判別信号から対応するフィルタ係数セットを用いて、入力側フィールドデータを子画面表示用に水平方向に縮小する。その後に、垂直方向フィルタ２２で入力側フィールド判別信号から対応するフィルタ係数セットを用いて、同一のフォーマットとなるように垂直方向に縮小計算を行う。すなわち、奇数フィールドも偶数フィールドも垂直方向に縮小計算されて同一のフォーマットになるようにフィルタリングされる。
【００３９】
以下、例えば、子画面表示用のフィールドデータを水平方向および垂直方向に１／２に縮小する場合について説明する。
【００４０】
プレフィルタ部１１では、まず、図２に示した水平方向フィルタ２１で、プレフィルタ用係数出力部１２から読み込んだ係数Ｃ０＝１／２、係数Ｃ１＝１／２という係数値を用いて、水平方向の連続する画粗に対してフィルタリングを行う。また、その際、この水平方向フィルタ２１は、水平方向の周波数について１／２の速度で動作させることにより、同時にダウンサンプリングも行ない、画素数を１／２に縮小する。これにより、入力するフィールドデータを子画面表示用にフィルタリングを実施しながら水平方向に１／２に縮小することができる。そして、この水平方向に縮小されたフィールドデータ出力が図３に示す垂直方向フィルタ２２に入力される。
【００４１】
垂直方向フィルタ２２では、入力側フィールド判別情報によりプレフィルタ用係数出力部１２で選択された係数に従って、入力するフィールドデータがフィルタリングされ、さらに、垂直方向に縮小される。
【００４２】
図４は、垂直方向フィルタ２２で入力するフィールドデータが垂直方向に縮小される様子を示す図である。
図４に示したように、垂直方向フィルタ２２には、水平方向フィルタ２１から奇数フィールドのデータと、偶数フィールドのデータが交互に入力する。すなわち、図４に示したように、第１奇数入力ラインＩＯ１の後に、第１偶数入力ラインＩＥ１が入力し、以下、第２奇数入力ラインＩＯ２、第２偶数入力ラインＩＥ２、第３奇数入力ラインＩＯ３、第３偶数入力ラインＩＥ３、第４奇数入力ラインＩＯ４、第４偶数入力ラインＩＥ４、・・・と続いて垂直方向フィルタ２２に各フィールドデータが入力する。
【００４３】
すると、垂直方向フィルタ２２では、第１奇数入力ラインＩＯ１〜第２偶数入力ラインＩＥ２の４つのフィールドデータが参照されて、入力側フィールド判別信号が奇数フィールドを示す場合には、係数Ｃ２＝３／４、Ｃ３＝１／４という係数値が用いられ、第１奇数出力ラインＯＯ１のフィールドデータが生成される。一方、入力側フィールド判別信号が偶数フィールドを示す場合には、係数Ｃ２＝１／４、Ｃ３＝３／４という係数値が用いられ、第１偶数出力ラインＯＥ１のフィールドデータが生成される。
【００４４】
次に、本実施の形態では、垂直方向の周波数を１／２で動作させることから、上記した垂直方向フィルタ２２の出力も１個置きとなる。従って、第２奇数入力ラインＩＯ２〜第３偶数入力ラインＩＥ３の４つのフィールドデータが参照されて、入力側フィールド判別信号が奇数フィールドを示す場合の出力は、削減される。
【００４５】
その次に、垂直方向フィルタ２２では、第３奇数入力ラインＩＯ３〜第４偶数入力ラインＩＥ４の４つのフィールドデータが参照されて、入力側フィールド判別信号が奇数フィールドを示す場合には、係数Ｃ２＝３／４、Ｃ３＝１／４という係数値が用いられ、第２奇数出力ラインＯＯ２のフィールドデータが生成される。一方、入力側フィールド判別信号が偶数フィールドを示す場合には、係数Ｃ２＝１／４、Ｃ３＝３／４という係数値が用いられ、第２偶数出力ラインＯＥ２のフィールドデータが生成される。
【００４６】
例えば、第１奇数入力ラインＩＯ１と第２奇数入力ラインＩＯ２が入力されて、奇数フィールドの場合の係数Ｃ２＝３／４、Ｃ３＝１／４という係数値が用いられて、第１奇数出力ラインＯＯ１のフィールドデータが生成された後には、第１偶数入力ラインＩＥ１と第２偶数入力ラインＩＥ２が入力されて、偶数フィールドの場合の係数Ｃ２＝１／４、Ｃ３＝３／４という係数値が用いられて、第１偶数出力ラインＯＥ１のフィールドデータが生成される。しかし、その次に第２奇数入力ラインＩＯ２と第３奇数入力ラインＩＯ３が入力された場合、垂直方向の周波数が１／２であることから、垂直方向の動作が行われないので、奇数出力ラインのフィールドデータが生成されず、同様にして偶数出力ラインのフィールドデータも出力されない。
【００４７】
さらにその後には、垂直方向の動作が再開されるので、第３奇数入力ラインＩＯ３と第４奇数入力ラインＩＯ４が入力されて、奇数フィールドの場合の係数Ｃ２＝３／４、Ｃ３＝１／４という係数値が用いられて、第２奇数出力ラインＯＯ２のフィールドデータが生成された後には、第３偶数入力ラインＩＥ３と第４偶数入力ラインＩＥ４が入力されて、偶数フィールドの場合の係数Ｃ２＝１／４、Ｃ３＝３／４という係数値が用いられて、第２偶数出力ラインＯＥ２のフィールドデータが生成される。
【００４８】
上記した動作によって、入力するフィールドデータが奇数フィールドである場合も、あるいは、偶数フィールドである場合も、共に同一フォーマットで、かつ、垂直方向に１／２になったフィールドデータとなってフィールドメモリである第３記憶部１４または第４記憶部１５に格納される。
【００４９】
第３記憶部１４または第４記憶部１５に格納されるフィールドデータは、入力側フィールド判別信号の変化に従って、第５選択部１３で第３記憶部１４と第４記憶部１５とが交互に選択されるのみであり、出力側フィールド判別信号による制御は実施されない。
【００５０】
第３記憶部１４または第４記憶部１５に格納されたフィールドデータは、入力側から書き込みのアクセスをされていない側のフィールドメモリ（第３記憶部１４または第４記憶部１５）から読み出すように制御部１７からの制御信号を受けた第６選択部１６により読み出される。
【００５１】
その際に、制御部１７は、第３記憶部１４または第４記憶部１５に格納されたフィールドデータを、出力側フィールド判別信号のタイミングに従って読み出すように、第６選択部１６を制御する。
【００５２】
また、第３記憶部１４または第４記憶部１５に格納されたフィールドデータのうち、どちらのデータを読み出すかを決定付ける他の要因としては、読み出し動作が、書き込みに追いつかないという条件がある。
【００５３】
本実施の形態では、上記した、書き込みのアクセスをされていないという条件と、読み出し動作が、書き込みに追いつかないという条件を満たす限り、第３記憶部１４および第４記憶部１５に格納されるフィールドデータは、奇数と偶数の何れのフィールドデータであるかにかかわらず同一フォーマットで書き込まれることから、制御部１７はどちらのフィールドメモリから読み出しても問題ない。
【００５４】
以上のように、本実施の形態では、入力されるフィールドデータと出力されるフィールドデータが非同期である場合でも、２フィールド分の記憶部と簡単なフィルタ回路を用いて、複雑な予測判定を実施することなく、追い越し現象が起こらない子画面表示用の縮小画像を生成することができる。
【００５５】
実施の形態２．
図５は、本発明の実施の形態２に係る子画面表示用の映像信号処理装置の構成を示すブロック図である。
なお、本実施の形態２において、上記した実施の形態１と同じ機能の部分については、同じ符号を付与して、重複する記載を省略する。
【００５６】
本実施の形態２の映像信号処理回路２が、実施の形態１の映像信号処理回路１と異なる点は、以下のようになる。
（ａ１）第６選択部１６の後段に、映像信号処理装置の出力が、出力側のフィールドデータとして要求される重心位置となるように変換するポストフィルタ１８を設けた点。
（ａ２）出力側フィールド判別信号に対応させてポストフィルタ部１８で使用されるフィルタ係数を出力するポストフィルタ用係数出力部１９を設けた点。
本実施の形態における他の構成は、実施の形態１と同様である。
【００５７】
図６は、ポストフィルタ部１８の一構成例を示すブロック図である。
ポストフィルタ１８は、図３に示した垂直方向フィルタと同様な構成を有している。従って、図６のポストフィルタ１８において、５１は、１ライン単位でフィールドデータを遅延させる１ライン遅延回路であり、５２は演算器である第５乗算器であり、５３は演算器である第６乗算器であり、５４は第５乗算器および第６乗算器の出力を加算する第３加算器である。
【００５８】
第５乗算器５２は、例えば、出力側フィールド判別信号が奇数フィールドを示す場合、ポストフィルタ用係数出力部１９から係数Ｃ４＝３／８という係数値を読み込み、１ライン遅延回路５１で遅延された子画面用フィールドデータ（水平／垂直方向縮小処理が実施済み）に対して係数Ｃ４を乗算して出力する。第６乗算器５３は、ポストフィルタ用係数出力部１９から係数Ｃ５＝５／８という係数値を読み込み、水平／垂直方向縮小処理が実施された子画面用フィールドデータに対して係数Ｃ５を乗算して出力する。第３加算器５４は、第５乗算器５２の出力と第６乗算器５３の出力との和を演算して演算結果を子画面表示用出力側フィールドデータとして後段の回路に出力する。
【００５９】
また、例えば、入力側フィールド判別信号が偶数フィールドを示す場合、第５乗算器５２は、ポストフィルタ用係数出力部１９から係数Ｃ４＝７／８という係数値を読み込み、１ライン遅延回路５１で遅延された子画面用フィールドデータ（水平／垂直方向方向縮小処理が実施済み）に対して係数Ｃ４を乗算して出力する。第６乗算器５３は、ポストフィルタ用係数出力部１９から係数Ｃ５＝１／８という係数値を読み込み、水平／垂直方向縮小処理が実施された子画面用フィールドデータに対して係数Ｃ５を乗算して出力する。そして、第３加算器５４は、第５乗算器５２の出力と第６乗算器５３の出力との和を演算して演算結果をを子画面表示用出力側フィールドデータとして後段の回路に出力する。なお、ポストフィルタ１８では、垂直方向フィルタ２２と異なり、ダウンサンプリングは実施せず、出力側フィールド判別信号による出力要求毎に処理が実施される。
【００６０】
このように、本実施の形態では、第３記憶部１４或いは第４記憶部１５から読み出された子画面表示用のフィールドデータは、後段の出力側で要求されるフィールドデータとなるように、重心位置を変換することができるので、子画面表示用フィールドデータに対する出力側の様々な要求に合わせて対応させることができる。
【００６１】
実施の形態３．
図７は、本発明の実施の形態３に係る子画面表示用の映像信号処理装置の構成を示すブロック図である。
なお、本実施の形態３において、上記した実施の形態２と同じ機能の部分については、同じ符号を付与して、重複する記載を省略する。
【００６２】
本実施の形態３の映像信号処理回路３が、実施の形態２の映像信号処理回路２と異なる点は、以下のようになる。
（ｂ１）プレフィルタ部６１の中に水平方向フィルタ２１のみで、垂直方向フィルタ２２は有していない点。
（ｂ２）その垂直方向フィルタ２２の動作をポストフィルタ６３に実施させ、そのために、ポストフィルタ用係数出力部６４には、垂直方向縮小用にポストフィルタ６３で使用される係数が出力できる機能を持たせ、プレフィルタ用係数出力部６２からは、垂直方向縮小用にポストフィルタ６３で使用される係数が出力できる機能を省略した点。
ポストフィルタ用係数出力部６４に追加される機能は、プレフィルタ用係数出力部６２で省略される機能と同様であり、上記した実施の形態１および２にて説明した内容と同様である。本実施の形態における他の構成は、実施の形態２と同様である。
【００６３】
従って、本実施の形態では、フィールドメモリである第３記憶部１４或いは第４記憶部１５に書き込む前のフィールドデータに対して縮小動作を実施するプレフィルタ部６１では、水平方向のみの縮小処理を実施し、ポストフィルタ部６３で、水平歩行のみに縮小処理が施されたフィールドデータに対してさらに垂直方向の縮小処理を行なう。
【００６４】
このように、本実施の形態の映像信号処理回路３では、実施の形態２ではプレフィルタ部で実施していた垂直方向の縮小動作をポストフィルタ部で実施させて、プレフィルタ部の構成を簡略化することができるので、映像信号処理回路３の回路規模を削減することができる。
【００６５】
実施の形態４．
図８は、本発明の実施の形態４に係る子画面表示用の映像信号処理装置の構成を示すブロック図である。
なお、本実施の形態４において、上記した実施の形態２と同じ機能の部分については、同じ符号を付与して、重複する記載を省略する。
【００６６】
本実施の形態４の映像信号処理回路４が、実施の形態２の映像信号処理回路２と異なる点は、以下のようになる。
（ｃ１）ポストフィルタ部７１の中に垂直方向フィルタ８２のみでなく、水平方向フィルタ８１を設けた点。
（ｃ２）その水平方向フィルタ８１と垂直方向フィルタ８２でフィルタリング用の係数を出力するために、ポストフィルタ用係数出力部７２には、水平方向拡大用に水平方向フィルタ８１で使用される係数と垂直方向拡大用に垂直方向フィルタ８２で使用される係数が出力できる機能を持たせた点。
従って、本実施の形態では、ポストフィルタ部７１の構成およびポストフィルタ用係数出力部７２の構成は、プレフィルタ部１１の構成およびプレフィルタ養鶏数出力部１２の構成と同様であるが、動作周波数や係数等の出力設定が異なっており、プレフィルタ部１１では、水平方向と垂直方向に縮小動作を実施し、ポストフィルタ部７１では、水平方向と垂直方向に拡大動作を実施できるように構成している。本実施の形態における他の構成は、実施の形態２と同様である。
【００６７】
従って、本実施の形態では、プレフィルタ部１１でフィールドデータを水平方向と垂直方向に縮小した後、ポストフィルタ部７１で、出力側の要求に応じて任意の倍率に拡大してから出力させることができる。
【００６８】
このように、本実施の形態の映像信号処理回路４では、実施の形態２ではフィールドデータに対して縮小動作のみを施していたところを、任意の倍率に拡大してから出力させることができるので、画像表示装置に要求される様々な機能に対応させて任意の倍率のフィールドデータを出力させることができる。
【００６９】
実施の形態５．
図９は、本発明の実施の形態５に係る子画面表示用の映像信号処理装置の構成を示すブロック図である。
なお、本実施の形態５において、上記した実施の形態４と同じ機能の部分については、同じ符号を付与して、重複する記載を省略する。
【００７０】
本実施の形態５の映像信号処理回路５が、実施の形態４の映像信号処理回路４と異なる点は、以下のようになる。
（ｄ１）プレ／ポストフィルタ部９２の前段と後段に、各々第７選択部９１（第３の選択手段）と第８選択部９４（第４の選択手段）が設置された点。
（ｄ２）第７選択部９１の一方の入力には、入力側のフィールドデータが入力され、他方の入力には、第６選択部１６の出力が入力される点。
（ｄ３）第８選択部９４の一方の出力は第５選択部１３に出力されるが、他方の出力は子画面表示用出力側フィールドデータとして後段の回路に出力される点。
（ｄ４）プレ／ポストフィルタ部９２は、実施の形態４におけるプレフィルタ部１１とポストフィルタ部７１の機能を時分割で切り替えて実施する点。
（ｄ５）プレ／ポストフィルタ用係数出力部９３には、出力側のフィールド判別信号も入力されて、プレフィルタ用の係数とポストフィルタ用の係数の両方を出力する機能を持たせた点。
（ｄ６）単独のポストフィルタ部が削減された点。
従って、本実施の形態では、第６選択部１６の出力は再び第７選択部９１を介してプレ／ポストフィルタ部９２に入力されてから第８選択部９４を介して後段の回路に出力される。このため、実施の形態４で実施した子画面表示用出力側フィールドデータに対する拡大処理を、単独のポストフィルタ部を設けることなく実施することができる。
【００７１】
すなわち、実施の形態４で実施した任意の倍率で出力させるフィールドデータを、本実施の形態ではより簡単な構成で出力させることができる。本実施の形態における他の構成は、実施の形態４と同様である。
【００７２】
このように、本実施の形態の映像信号処理回路５では、実施の形態４のプレフィルタとポストフィルタを兼用させて１個にし、時間的に分割して使用するようにしたので、より簡単な回路で画像表示装置に要求される様々な機能に対応させて任意の倍率のフィールドデータを出力させることができる。
【００７３】
なお、上記した各実施の形態では、親画面中に１つの子画面を表示させる場合について記載したが、例えば、本発明の各実施の形態を複数組設けることにより、親画面中に多数の子画面を表示させるように構成しても良い。
【００７４】
また、各選択部あるいは係数出力部は、制御部により制御されるように構成しても良い。
【００７５】
【発明の効果】
以上のように、請求項１に記載の本発明によれば、入力されるフィールドデータと出力されるフィールドデータが非同期である場合でも、２フィールド分の記憶部と簡単なフィルタ回路を用いて、複雑な予測判定を実施することなく、追い越し現象が起こらない子画面表示用の縮小画像を生成することができる。また、記憶部から読み出された子画面表示用のフィールドデータは、後段の出力側で要求されるフィールドデータとなるように、重心位置を変換することができるので、子画面表示用フィールドデータに対する出力側の様々な要求に合わせて対応させることができる。
【００７６】
また、請求項２の本発明によれば、複数の記憶部に格納されるフィールドデータは同一フォーマットであることから、制御部はどの記憶部から読み出しても問題なくなり、記憶部を共通化できるので映像処理回路の規模を小さくすることができる。
【００７８】
また、請求項３の本発明によれば、プレフィルタでの垂直方向の縮小処理をポストフィルタで行なうので、映像処理回路の規模を小さくすることができる。
【００７９】
また、請求項４の本発明によれば、ポストフィルタにおいて垂直方向に任意の倍率で拡大処理ができるので、画像表示装置に要求される様々な機能に対応させて任意の倍率のフィールドデータを出力させることができ、多機能化を図ることができる。
【００８０】
また、請求項５の本発明によれば、入力されるフィールドデータと出力されるフィールドデータが非同期である場合でも、２フィールド分の記憶部と簡単なフィルタ回路を用いて、複雑な予測判定を実施することなく、追い越し現象が起こらない子画面表示用の縮小画像を生成することができる。また、多機能化を可能にするポストフィルタの機能をプレフィルタに時分割で行わせるように構成したので、映像信号処理回路の規模を更に小さくすることができる。しかも、単独のポストフィルタ部を設けることなく実施することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る子画面表示用の映像信号処理装置の構成を示すブロック図である。
【図２】水平方向フィルタの一構成例を示すブロック図である。
【図３】垂直方向フィルタの一構成例を示すブロック図である。
【図４】垂直方向フィルタで入力するフィールドデータが垂直方向に縮小される様子を示す図である。
【図５】本発明の実施の形態２に係る子画面表示用の映像信号処理装置の構成を示すブロック図である。
【図６】ポストフィルタ部の一構成例を示すブロック図である。
【図７】本発明の実施の形態３に係る子画面表示用の映像信号処理装置の構成を示すブロック図である。
【図８】本発明の実施の形態４に係る子画面表示用の映像信号処理装置の構成を示すブロック図である。
【図９】本発明の実施の形態５に係る子画面表示用の映像信号処理装置の構成を示すブロック図である。
【図１０】従来の子画面表示用の映像信号処理回路を示すブロック図である。
【図１１】入出力信号と制御信号との関係を示すチャートである。
【符号の説明】
１、２、３、４、５、２００子画面表示用映像信号処理回路、１１、６１プレフィルタ部、１２、６２プレフィルタ用係数出力部、１３第５選択部（第１の選択手段）、１４第３記憶部（フィールドメモリ：第１の記憶手段）、１５第４記憶部（フィールドメモリ：第２の記憶手段）、１６第６選択部（第２の選択手段）、１７、２０８制御部、１８、６３、７１ポストフィルタ部、１９、６４、７２ポストフィルタ用係数出力部、２１、８１、１０１水平方向フィルタ、２２、８２、１０２垂直方向フィルタ３１１画素遅延回路、３２第１乗算器、３３第２乗算器、３４第１加算器、４１、５１１ライン遅延回路、４２第３乗算器、４３第４乗算器、４４第２加算器、５２第５乗算器、５３第６乗算器５４第３加算器、９１第７選択部（第３の選択手段）、９２プレ／ポストフィルタ部、９３プレ／ポスト用係数出力部、９４第８選択部（第４の選択手段）、２０１第１選択部、２０２奇数／奇数フィールドフィルタ、２０３偶数／奇数フィールドフィルタ、２０４偶数／奇数フィールドフィルタ、２０５奇数／偶数フィールドフィルタ、２０６第２選択部、２０７第３選択部、２０９第１記憶部（奇数フィールドメモリ）、２１０第２記憶部（偶数フィールドメモリ、２１１第４選択部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a small screen used in a video display device that superimposes one part of a plurality of video signals as a parent screen and superimposes the other as a child screen on a part of the same display screen of the parent screen and displays the same in an interlaced manner The present invention relates to a video signal processing circuit for display, and more particularly to a video signal processing circuit that eliminates the problem that writing of one video signal to a memory overtakes reading of the other video signal from the memory.
[0002]
[Prior art]
In an image display device that displays different video signal sources in the same screen, for example, as a parent-child screen, it is necessary to absorb and display the phase difference between the video signals of the plurality of sources.
[0003]
For example, the video signal source data of the child screen in the parent / child screen is written to the memory after the data is reduced in accordance with the size of the child screen at the timing of the input source (timing of the input side clock frequency), and the written data Are read from the memory at the timing of the video signal source of the parent screen (timing of the output side clock frequency).
[0004]
When there is no correlation between the frequency at which the child screen data is written to the memory and the frequency at which the data is read from the memory (the frequency of the parent screen data) at the time of writing and reading, that is, the input side frequency and the output side When the frequencies are asynchronous, depending on the relationship between the two frequencies, for example, a phenomenon occurs in which data of the child screen is written during reading of the parent / child screen data.
[0005]
In this case, since the data is read from the memory in which the latest data after update and the past data before update are mixed, both the data before update and the data after update are switched to one screen on the way. (Hereinafter, this phenomenon is referred to as an overtaking phenomenon).
[0006]
As a conventional image display circuit for preventing this overtaking phenomenon, for example, a video signal processing circuit for displaying a small screen shown in FIG. 10 is known.
In the sub-screen display video signal processing circuit 200 shown in FIG. 10, 202 is a filter for calculating odd field data reduced from odd field data, and 203 is odd field data reduced from even field data. A filter for calculating, 204 is a filter for calculating even field data reduced from even field data, and 205 is a filter for calculating even field data reduced from odd field data. Reference numeral 209 denotes a first storage unit 209 which is a field memory for storing one field of reduced odd field data, and reference numeral 210 is a second storage unit which is a field memory for storing one field of reduced even field data. 210.
[0007]
Reference numeral 201 denotes a first selection unit that distributes input-side field data, which is an original video signal for sub-screen display, to any of the filters 202 to 205. Reference numeral 206 denotes a second selection unit that selects whether to read odd field data from the filter 202 or to read odd field data from the filter 203. A third selection unit 207 selects whether to read even field data from the filter 204 or to read even field data from the filter 205. A fourth selection unit 211 selects whether to read odd field data from the first storage unit 209 or read even field data from the second storage unit 210.
[0008]
208 is an input side field determination signal indicating whether the field data on the input side is odd field data or even field data, and whether the field data on the output side is odd field data or even field data. This is a control unit that receives the output-side field determination signal and sends a control signal to the first selection unit 201, the second selection unit 206, and the third selection unit 207.
[0009]
The input side field determination signal is a signal having a timing based on the input side clock frequency, and the output side field determination signal is a signal having a timing based on the output side clock frequency.
[0010]
Until each field data is stored in the first storage unit 209 or the second storage unit 210, it is processed at a timing based on the input side clock signal and read from the first storage unit 209 or the second storage unit 210. Thereafter, processing is performed at a timing based on the output side clock signal.
[0011]
FIG. 11 is a chart showing the relationship between input / output signals and control signals used for determination when the control unit 208 outputs control signals for selection to the first to third selection units 201, 206, and 207. is there.
For example, when the input side field discrimination signal is an odd field and the output side field discrimination signal is an odd field, the control unit 208 reduces the data of the odd field to be input to the first selection unit 201 to reduce the even field. Select the filter 205 to output as data,3Selection unit 207In addition, a control signal is output so that the filter 205 is selected. At this time, the fourth selection unit 211 selects the first storage unit 209 because the output-side field determination signal is an odd field.
[0012]
Similarly, when the input side field determination signal is an even field and the output side field determination signal is an even field, the control unit 208 reduces the even field data to be input to the first selection unit 201 by reducing the odd field data. The filter 203 to be output as field data is selected, and a control signal is output so that the third selection unit 207 also selects the filter 203. At this time, the fourth selection unit 211 selects the second storage unit 210 because the output-side field determination signal is an even field.
[0013]
In addition, when the input-side field determination signal is an odd field and the output-side field determination signal is an even field, the control unit 208 and the first selection unit 2012Selection unit 206The fourth selection unit 211 selects the second storage unit 210. Further, when the input-side field determination signal is an even field and the output-side field determination signal is an odd field, the control unit 208 causes the first selection unit 201 and the second selection unit 206 to select the filter 204, and the fourth The selection unit 211 selects the first storage unit 209.
[0014]
Next, the operation will be described. Filters 202, 203, 204, and 205 generate predetermined field data after reducing the input field data. There are four types of reduction processing in this case, and the filter 202 generates odd field data on the output side reduced from the odd field data on the input side. The filter 203 generates data of the odd field on the output side reduced from the data of the even field on the input side. The filter 204 generates data of the even field on the output side reduced from the data of the even field on the input side. The filter 205 generates the even field data on the output side reduced from the odd field data on the input side.
[0015]
The control unit 208 reads the output data field determination signal and the input field determination signal, and determines factors such as the time required for the calculation of each of the filters 202 to 205 and the time required for writing to the first storage unit 209 or the second storage unit 210. In consideration, the first storage unit 209 or the second storage unit 210 has a memory area of the first storage unit 209 so that write access for writing the latest data and read access for reading the existing data do not occur simultaneously. The selection unit 201, the second selection unit 206, and the third selection unit 207 are controlled. Further, the control unit 208 similarly controls the fourth selection unit 211 as necessary.
[0016]
Here, the control content of the control unit 208 will be described in more detail. For example, when the field discrimination signal on the input side is an odd field and the field discrimination signal on the output side is an odd field, and when the input side field data in the interlace method changes from an odd field to an even field, When it is determined that the time point when the output side field data changes from the even field to the odd field is sufficiently close, the control unit 208 selects the filter 205 that generates the even field data reduced from the odd field data. As described above, the control signal is generated so as to control the first selection unit 201 and the third selection unit 207, and the fourth selection unit 211 reads the data of the odd field from the first storage unit 209.
[0017]
As described above, since prediction judgment is performed for each line of the input side and output side field data, and the filter or the storage unit can be selected based on the judgment result, it is possible to cope with the prediction when the overtaking phenomenon occurs.
[0018]
[Problems to be solved by the invention]
However, in the above-described conventional video signal processing circuit for displaying a small screen, in order to cope with the overtaking phenomenon, the control unit 208 performs the above-described writing process before writing to any of the storage units for two fields. As described above, based on the input side field determination signal and the output side field determination signal, it is predicted in advance which field of the first storage unit 209 or the second storage unit 210 the fourth selection unit 211 accesses. It is necessary to make a determination, select a filter according to the prediction determination result, and perform a reduction process and a field conversion process using each selected filter for the input-side field data.
[0019]
The present invention has been made to solve the above-described problems, and performs a complex prediction determination using the storage unit for two fields and a simple filter circuit for the above-described overtaking phenomenon. An object of the present invention is to provide a video signal processing apparatus for displaying a small screen without generating a reduced image for displaying the small screen.
[0020]
[Means for Solving the Problems]
  In order to achieve the above-mentioned object, the video signal processing circuit for displaying a small screen according to the present invention described in claim 1 has one of a plurality of video signals as a parent screen and the remaining as a child screen in the display area of the parent screen. A video signal processing circuit for small-screen display used in a video display device that displays images in an interlaced manner, for field data for each screen of odd-numbered and even-numbered interlaced methods input based on the input side clock frequency, A prefilter unit that generates a small screen display data by performing a reduction process in the horizontal direction and the vertical direction in accordance with a predetermined prefilter coefficient, and whether the input side field data is odd or even field data A prefilter coefficient output unit that outputs coefficients used in the prefilter based on the input side field discrimination signal, First storage means for storing one of odd-numbered and even-numbered small screen display data output from the data unit, and second storage means for storing the other of the small screen display data; First selection means for selecting whether to store the small screen display data in the first storage means or the second storage means based on the input side field discrimination signal, and the output side clock frequency Based on the second selection means for selecting whether to read the small screen display data from the first storage means or to read the small screen display data from the second storage means, an input-side field determination signal, and The first storage means that is not subjected to write access is discriminated from the first and second storage means by the output side field discrimination signal, and the field data is read from the storage section. A control unit for controlling the selection means, A post-filter unit that performs processing for converting the barycentric position in the vertical direction with respect to the small-screen display data output from the second selection means, and the output-side field data is either odd or even field data A post-filter coefficient output unit that outputs a coefficient used in the post-filter based on an output-side field discrimination signal indicatingIt is characterized by providing.
[0021]
According to a second aspect of the present invention, in the sub-screen display video signal processing circuit according to the first aspect, the field data stored in the first storage means and the second storage means is either odd or even. The field data is written in the same format regardless of the field data.
[0023]
  Claims3The invention of claim1In the video signal processing circuit for displaying a small screen described in 1., the pre-filter unit does not perform vertical reduction processing for field data, but only performs horizontal reduction processing, and the post-filter unit is for small screen display. In addition to the process of converting the center of gravity position in the vertical direction with respect to the data, the reduction process in the vertical direction is performed.
[0024]
  Claims4The invention of claim1In the sub-screen display video signal processing circuit described in the above, the post filter unit performs the enlargement process in the horizontal direction on the small screen display data output from the second selection unit, and the barycentric position in the vertical direction. An enlargement process is performed in addition to the process of converting the image data.
[0025]
  Claims5The present invention isA video signal processing circuit for small-screen display used in a video display device that displays one of a plurality of video signals as a main screen and the rest as a sub-screen in an interlaced display area on the input screen. The interlaced odd and even field data for each screen input based on the clock frequency is subjected to reduction processing in the horizontal and vertical directions according to a predetermined prefilter coefficient, and small screen display data is obtained. A prefilter unit to generate, and a prefilter coefficient output unit that outputs a coefficient used in the prefilter based on an input side field discrimination signal indicating whether the input side field data is odd or even field data First data storing either one of odd-numbered and even-numbered small screen display data output from the prefilter unit. Means, second storage means for storing the other of the small screen display data, and whether to store the small screen display data in the first storage means or in the second storage means The first selection means for selecting based on the input side field discrimination signal and the small screen display data are read from the first storage means based on the output side clock frequency, or the small screen is read from the second storage means Second selection means for selecting whether to read display data, and storage means for which write access is not performed from the first and second storage means by the input-side field determination signal and the output-side field determination signal A control unit for determining and controlling the second selection means to read field data from the storage unit;Before the pre-filterProvidedA third selection means for selecting input data based on the input side field discrimination signal and the output side field discrimination signal;ProvidedA fourth selection means for selecting output data based on the input side field discrimination signal and the output side field discrimination signal;PreparationThe input field data is inputted to one input of the third selection means, the output of the second selection means is inputted to the other input of the third selection means, and the fourth selection is made. One output of the means is input to the first selection means, the other output of the fourth selection means is output as output-side field data for sub-screen display, and the pre-filter is output from the second selection means. When the output side field data is output from the third selection means to which the output is input, it functions as a post filter, and the prefilter coefficient output unit receives the output side field discrimination signal and outputs the prefilter. It is characterized by outputting a coefficient when used as a post filter.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of a video signal processing apparatus for displaying a small screen according to an embodiment of the present invention will be described with reference to the drawings.
[0027]
Embodiment 1 FIG.
FIG. 1 is a block diagram showing a configuration of a video signal processing apparatus for displaying a small screen according to Embodiment 1 of the present invention.
In the video signal processing apparatus 1 shown in FIG. 1, 11 is an operation for reducing field data, which is an input signal, in the horizontal direction and the vertical direction for displaying a small screen. This is a pre-filter unit that generates field data in the same format. Reference numeral 12 denotes a prefilter coefficient output unit that outputs filter coefficients used in the prefilter unit 11 in correspondence with the input-side field discrimination signal. Reference numeral 13 denotes a fifth selection unit (first selection means) for selecting one from a third storage unit 14 (described later) and a fourth storage unit 15 (described later), which are field memories for storing reduced field data. Reference numeral 14 denotes a third storage unit (first storage unit) which is a field memory capable of storing at least one field of field data subjected to the reduction process by the prefilter unit 11, and 15 is a reduction by the prefilter unit 11. A fourth storage unit (second storage unit), which is a field memory capable of storing at least one field of processed field data, corresponds to a control signal input from a control unit 17 (described later). The sixth selection unit (second selection means) for selecting the readout field memory from the third storage unit 14 and the fourth storage unit 15 is reduced on the basis of the input side field discrimination signal and the output side field discrimination signal. The field memory from which the read field data is to be read is determined from the third storage unit 14 and the fourth storage unit 15, and from the determined field memory A controller for outputting a control signal for controlling the sixth selector 16 to read the Irudodeta.
[0028]
The prefilter unit 11 further includes a horizontal filter 21 for performing a reduction operation on the input-side field data in the horizontal direction for displaying the sub-screen, and a vertical-direction input field data calculated in the horizontal direction for displaying the sub-screen. And a vertical filter 22 that generates field data in the same format for both odd-numbered field data and even-numbered field data.
[0029]
In the above description of the present embodiment, for the sake of convenience, the fifth selection unit and the sixth selection are selected in order to discriminate from the selection units and storage units used in the conventional small-screen display video signal processing circuit 200. Number, third storage unit, fourth storage unit, etc., are numbered, but when this embodiment is considered alone, there are two selection units and two storage units. Therefore, each selection unit and each storage unit of the present embodiment described above can be considered as a first selection unit, a second selection unit, a first storage unit, a second storage unit, and the like.
[0030]
The setting of the field data to be input or output, the input-side field discrimination signal, and the output-side field discrimination signal is the same as in the case of the conventional sub-screen display video signal processing circuit 200 shown in FIG. The field data is processed at the timing based on the input side clock signal until it is stored in the third storage unit 14 or the fourth storage unit 15, and after being read from the third storage unit 14 or the fourth storage unit 15. Is the same as in the case of the conventional sub-screen display video signal processing circuit 200 in that it is processed at the timing based on the output side clock signal.
[0031]
Next, the horizontal filter 21 and the vertical filter 22 in the prefilter unit 11 will be described.
[0032]
FIG. 2 is a block diagram illustrating a configuration example of the horizontal filter 21, and FIG. 3 is a block diagram illustrating a configuration example of the vertical filter 22.
In the horizontal filter 21 of FIG. 2, 31 is a delay element that delays field data in units of one pixel, 32 is a first multiplier that is an arithmetic unit, and 33 is a second multiplier that is an arithmetic unit. , 34 is a first adder for adding the outputs of the first multiplier and the second multiplier.
[0033]
For example, the first multiplier 32 reads the coefficient value of coefficient C0 = 1/2 from the prefilter coefficient output unit 12 and multiplies the input side field data delayed by the one-pixel delay circuit 31 by the coefficient C0. Output. The second multiplier 33 reads the coefficient value of coefficient C1 = 1/2 from the prefilter coefficient output unit 12, multiplies the input side field data by the coefficient C1, and outputs the result. The first adder 34 calculates the sum of the output of the first multiplier 32 and the output of the second multiplier 33 and outputs the calculation result to the vertical filter 22.
[0034]
In the vertical filter 22 shown in FIG. 3, reference numeral 41 denotes a one-line delay circuit that includes, for example, a register or a line memory, and delays field data in units of one line. Reference numeral 42 denotes a third multiplier that is an arithmetic unit. Is a fourth multiplier which is an arithmetic unit, and 44 is a second adder for adding the outputs of the third multiplier and the fourth multiplier.
[0035]
For example, when the input side field discrimination signal indicates an odd field, the third multiplier 42 reads the coefficient value of coefficient C2 = 3/4 from the prefilter coefficient output unit 12 and is delayed by the one-line delay circuit 41. The input side field data (horizontal reduction processing has been performed) is multiplied by a coefficient C2 and output. The fourth multiplier 43 reads a coefficient value of coefficient C3 = 1/4 from the prefilter coefficient output unit 12, multiplies the input side field data subjected to the horizontal reduction process by the coefficient C3, and outputs the result. . The second adder 44 calculates the sum of the output of the third multiplier 42 and the output of the fourth multiplier 43 and outputs the calculation result to the fifth selection unit 13.
[0036]
For example, when the input-side field determination signal indicates an even field, the third multiplier 42 reads the coefficient value of coefficient C2 = 1/4 from the prefilter coefficient output unit 12 and delays it by the one-line delay circuit 41. The input side field data (horizontal reduction processing has been performed) is multiplied by a coefficient C2 and output. The fourth multiplier 43 reads the coefficient value of coefficient C3 = 3/4 from the prefilter coefficient output unit 12, multiplies the input side field data subjected to the horizontal reduction process by the coefficient C3, and outputs the result. . The second adder 44 calculates the sum of the output of the third multiplier 42 and the output of the fourth multiplier 43 and outputs the calculation result to the fifth selection unit 13.
[0037]
Next, the operation of this embodiment will be described.
In the small-screen display video signal processing apparatus according to the present embodiment, the field discrimination signal on the input side corresponding to the field data is input together with the field data of the input image. In the prefilter unit 11, first, the field data of the image input by the horizontal filter 21 is reduced in the horizontal direction, and then the field data reduced in the horizontal direction by the vertical filter 22 is applied. Reduce processing in the vertical direction.
[0038]
At that time, in the pre-filter unit 11, the horizontal filter 21 uses the corresponding filter coefficient set from the input-side field discrimination signal to reduce the input-side field data in the horizontal direction for sub-screen display. Thereafter, the vertical direction filter 22 performs a reduction calculation in the vertical direction using the corresponding filter coefficient set from the input side field discrimination signal so that the same format is obtained. That is, the odd field and the even field are subjected to reduction calculation in the vertical direction and filtered so as to have the same format.
[0039]
Hereinafter, for example, a case where field data for displaying a small screen is reduced to 1/2 in the horizontal direction and the vertical direction will be described.
[0040]
In the prefilter unit 11, first, the horizontal filter 21 shown in FIG. 2 is used to obtain the horizontal values using the coefficient values C0 = 1/2 and C1 = 1/2 read from the prefilter coefficient output unit 12. Filtering is performed on image coarses having continuous directions. At this time, the horizontal filter 21 is also operated at a speed of 1/2 with respect to the frequency in the horizontal direction to simultaneously perform downsampling and reduce the number of pixels to 1/2. As a result, the field data to be input can be reduced by half in the horizontal direction while filtering for displaying the small screen. Then, the field data output reduced in the horizontal direction is input to the vertical filter 22 shown in FIG.
[0041]
In the vertical filter 22, field data to be input is filtered according to the coefficient selected by the prefilter coefficient output unit 12 based on the input-side field discrimination information, and further reduced in the vertical direction.
[0042]
FIG. 4 is a diagram showing how the field data input by the vertical filter 22 is reduced in the vertical direction.
As shown in FIG. 4, the odd-numbered field data and the even-numbered field data are alternately input to the vertical filter 22 from the horizontal filter 21. That is, as shown in FIG. 4, the first even input line IE1 is input after the first odd input line IO1, and hereinafter, the second odd input line IO2, the second even input line IE2, and the third odd input line. Each field data is input to the vertical filter 22 after IO3, the third even input line IE3, the fourth odd input line IO4, the fourth even input line IE4,.
[0043]
Then, in the vertical filter 22, when the four field data of the first odd input line IO1 to the second even input line IE2 are referred to and the input side field discrimination signal indicates an odd field, the coefficient C2 = 3 / 4, the coefficient value of C3 = 1/4 is used, and the field data of the first odd output line OO1 is generated. On the other hand, when the input side field discrimination signal indicates an even field, coefficient values of coefficients C2 = 1/4 and C3 = 3/4 are used, and field data of the first even output line OE1 is generated.
[0044]
Next, in this embodiment, since the vertical frequency is operated by ½, the output of the above-described vertical filter 22 is also every other. Accordingly, the four field data of the second odd-numbered input line IO2 to the third even-numbered input line IE3 are referred to, and the output when the input-side field determination signal indicates the odd field is reduced.
[0045]
Next, in the vertical filter 22, when the four field data of the third odd input line IO3 to the fourth even input line IE4 are referred to and the input field discrimination signal indicates an odd field, the coefficient C2 = The coefficient values of 3/4 and C3 = 1/4 are used, and the field data of the second odd output line OO2 is generated. On the other hand, when the input side field discrimination signal indicates an even field, coefficient values of coefficients C2 = 1/4 and C3 = 3/4 are used, and field data of the second even output line OE2 is generated.
[0046]
For example, the first odd input line IO1 and the second odd input line IO2 are input, and the coefficient values C2 = 3/4 and C3 = 1/4 in the case of the odd field are used, and the first odd output line is used. After the field data of OO1 is generated, the first even-numbered input line IE1 and the second even-numbered input line IE2 are input, and coefficient values C2 = 1/4 and C3 = 3/4 in the case of the even field are obtained. Used to generate field data of the first even output line OE1. However, when the second odd-numbered input line IO2 and the third odd-numbered input line IO3 are input next, since the vertical direction frequency is ½, the vertical direction operation is not performed. Field data of the even output line is not output in the same manner.
[0047]
Thereafter, since the operation in the vertical direction is resumed, the third odd input line IO3 and the fourth odd input line IO4 are inputted, and the coefficients C2 = 3/4 and C3 = 1/4 in the case of the odd field. After the field data of the second odd output line OO2 is generated, the third even input line IE3 and the fourth even input line IE4 are input, and the coefficient C2 = The coefficient values of 1/4 and C3 = 3/4 are used to generate the field data of the second even output line OE2.
[0048]
By the above operation, whether the field data to be input is an odd field or an even field, both are the same format and become field data halved in the vertical direction in the field memory. It is stored in a certain third storage unit 14 or fourth storage unit 15.
[0049]
The field data stored in the third storage unit 14 or the fourth storage unit 15 is alternately selected by the fifth selection unit 13 between the third storage unit 14 and the fourth storage unit 15 according to the change of the input side field discrimination signal. However, the control by the output side field discrimination signal is not performed.
[0050]
The field data stored in the third storage unit 14 or the fourth storage unit 15 is read from the field memory (the third storage unit 14 or the fourth storage unit 15) on the side that is not accessed for writing from the input side. The sixth selection unit 16 that has received a control signal from the control unit 17 reads the signal.
[0051]
At that time, the control unit 17 controls the sixth selection unit 16 so as to read the field data stored in the third storage unit 14 or the fourth storage unit 15 in accordance with the timing of the output-side field determination signal.
[0052]
Another factor that determines which of the field data stored in the third storage unit 14 or the fourth storage unit 15 is to be read is that the read operation cannot catch up with the writing.
[0053]
In the present embodiment, the fields stored in the third storage unit 14 and the fourth storage unit 15 as long as the above-described condition that the write access is not made and the condition that the read operation cannot catch up with the condition are satisfied. Since the data is written in the same format regardless of whether the field data is odd or even, there is no problem whether the controller 17 reads from either field memory.
[0054]
As described above, in this embodiment, even when input field data and output field data are asynchronous, a complicated prediction determination is performed using a storage unit for two fields and a simple filter circuit. Therefore, it is possible to generate a reduced image for displaying a small screen in which the overtaking phenomenon does not occur.
[0055]
Embodiment 2. FIG.
FIG. 5 is a block diagram showing a configuration of a video signal processing device for small-screen display according to Embodiment 2 of the present invention.
In the second embodiment, parts having the same functions as those in the first embodiment are given the same reference numerals, and redundant descriptions are omitted.
[0056]
The video signal processing circuit 2 according to the second embodiment is different from the video signal processing circuit 1 according to the first embodiment as follows.
(A1) A post filter 18 for converting the output of the video signal processing device to a position of the center of gravity required as field data on the output side is provided after the sixth selection unit 16
(A2) A post filter coefficient output unit 19 is provided that outputs filter coefficients used in the post filter unit 18 in correspondence with the output-side field discrimination signal.
Other configurations in the present embodiment are the same as those in the first embodiment.
[0057]
FIG. 6 is a block diagram illustrating a configuration example of the post filter unit 18.
The post filter 18 has the same configuration as the vertical filter shown in FIG. Therefore, in the post filter 18 of FIG. 6, 51 is a one-line delay circuit that delays field data in units of one line, 52 is a fifth multiplier that is an arithmetic unit, and 53 is a sixth arithmetic unit. A multiplier 54 is a third adder for adding the outputs of the fifth and sixth multipliers.
[0058]
For example, when the output side field discrimination signal indicates an odd field, the fifth multiplier 52 reads the coefficient value of coefficient C4 = 3/8 from the postfilter coefficient output unit 19 and is delayed by the one-line delay circuit 51. Sub-field data (horizontal / vertical reduction processing has been performed) is multiplied by a coefficient C4 and output. The sixth multiplier 53 reads the coefficient value of coefficient C5 = 5/8 from the post-filter coefficient output unit 19, and multiplies the child screen field data subjected to the horizontal / vertical reduction processing by the coefficient C5. Output. The third adder 54 calculates the sum of the output of the fifth multiplier 52 and the output of the sixth multiplier 53 and outputs the calculation result to the subsequent circuit as sub-screen display output side field data.
[0059]
For example, when the input-side field determination signal indicates an even field, the fifth multiplier 52 reads the coefficient value of coefficient C4 = 7/8 from the post-filter coefficient output unit 19 and delays it by the one-line delay circuit 51. The child screen field data (horizontal / vertical direction reduction processing has been performed) is multiplied by a coefficient C4 and output. The sixth multiplier 53 reads the coefficient value of the coefficient C5 = 1/8 from the postfilter coefficient output unit 19, and multiplies the child screen field data subjected to the horizontal / vertical reduction processing by the coefficient C5. Output. Then, the third adder 54 calculates the sum of the output of the fifth multiplier 52 and the output of the sixth multiplier 53, and outputs the calculation result to the subsequent circuit as sub-screen display output side field data. . Note that, unlike the vertical filter 22, the post filter 18 does not perform downsampling but performs processing for each output request based on the output side field discrimination signal.
[0060]
Thus, in the present embodiment, the field data for sub-screen display read from the third storage unit 14 or the fourth storage unit 15 is the field data required on the output side in the subsequent stage. Since the position of the center of gravity can be converted, it is possible to meet various requirements on the output side for the field data for displaying the small screen.
[0061]
Embodiment 3 FIG.
FIG. 7 is a block diagram showing a configuration of a video signal processing device for small-screen display according to Embodiment 3 of the present invention.
In the third embodiment, parts having the same functions as those in the second embodiment are given the same reference numerals, and redundant descriptions are omitted.
[0062]
The video signal processing circuit 3 according to the third embodiment is different from the video signal processing circuit 2 according to the second embodiment as follows.
(B1) The prefilter unit 61 has only the horizontal filter 21 and does not have the vertical filter 22.
(B2) The operation of the vertical filter 22 is performed by the post filter 63. For this purpose, the post filter coefficient output unit 64 has a function of outputting coefficients used by the post filter 63 for vertical reduction. The prefilter coefficient output unit 62 omits the function of outputting the coefficients used in the postfilter 63 for vertical reduction.
The function added to the post-filter coefficient output unit 64 is the same as the function omitted in the pre-filter coefficient output unit 62, and is the same as the contents described in the first and second embodiments. Other configurations in the present embodiment are the same as those in the second embodiment.
[0063]
Therefore, in the present embodiment, the prefilter unit 61 that performs the reduction operation on the field data before being written in the third storage unit 14 or the fourth storage unit 15 which is a field memory performs a reduction process only in the horizontal direction. The post filter unit 63 further performs vertical reduction processing on the field data that has been reduced only for horizontal walking.
[0064]
As described above, in the video signal processing circuit 3 of the present embodiment, the post-filter unit performs the vertical reduction operation performed in the pre-filter unit in the second embodiment, thereby simplifying the configuration of the pre-filter unit. Therefore, the circuit scale of the video signal processing circuit 3 can be reduced.
[0065]
Embodiment 4 FIG.
FIG. 8 is a block diagram showing a configuration of a video signal processing apparatus for displaying a small screen according to Embodiment 4 of the present invention.
In the fourth embodiment, parts having the same functions as those in the second embodiment described above are given the same reference numerals, and redundant descriptions are omitted.
[0066]
The video signal processing circuit 4 of the fourth embodiment is different from the video signal processing circuit 2 of the second embodiment as follows.
(C1) The horizontal filter 81 is provided in addition to the vertical filter 82 in the post filter unit 71.
(C2) In order to output the coefficients for filtering by the horizontal direction filter 81 and the vertical direction filter 82, the post filter coefficient output unit 72 is perpendicular to the coefficients used in the horizontal direction filter 81 for horizontal expansion. A function of outputting a coefficient used in the vertical filter 82 for expanding the direction is provided.
Therefore, in this embodiment, the configuration of the post filter unit 71 and the configuration of the post filter coefficient output unit 72 are the same as the configuration of the pre filter unit 11 and the configuration of the pre filter chicken number output unit 12, but the operating frequency The pre-filter unit 11 performs a reduction operation in the horizontal direction and the vertical direction, and the post-filter unit 71 is configured to perform an expansion operation in the horizontal direction and the vertical direction. ing. Other configurations in the present embodiment are the same as those in the second embodiment.
[0067]
Therefore, in this embodiment, after the field data is reduced in the horizontal direction and the vertical direction by the pre-filter unit 11, the post-filter unit 71 enlarges the field data to an arbitrary magnification according to a request on the output side, and then outputs it. Can do.
[0068]
As described above, in the video signal processing circuit 4 according to the present embodiment, the field data in the second embodiment which has been subjected only to the reduction operation can be output after being enlarged to an arbitrary magnification. The field data at an arbitrary magnification can be output in accordance with various functions required for the image display device.
[0069]
Embodiment 5 FIG.
FIG. 9 is a block diagram showing a configuration of a video signal processing device for displaying a small screen according to the fifth embodiment of the present invention.
In the fifth embodiment, parts having the same functions as those in the fourth embodiment are given the same reference numerals, and redundant descriptions are omitted.
[0070]
The video signal processing circuit 5 of the fifth embodiment is different from the video signal processing circuit 4 of the fourth embodiment as follows.
(D1) A seventh selection unit 91 (third selection unit) and an eighth selection unit 94 (fourth selection unit) are installed in the upstream and downstream stages of the pre / post filter unit 92, respectively.
(D2) The input side field data is input to one input of the seventh selection unit 91, and the output of the sixth selection unit 16 is input to the other input.
(D3) One output of the eighth selection unit 94 is output to the fifth selection unit 13, while the other output is output to the subsequent circuit as sub-screen display output side field data.
(D4) The pre / post filter unit 92 is implemented by switching the functions of the pre filter unit 11 and the post filter unit 71 in the fourth embodiment in a time division manner.
(D5) The pre / post filter coefficient output section 93 is also provided with a function of receiving both the output side field discrimination signal and outputting both the pre filter coefficient and the post filter coefficient.
(D6) A point that a single post filter portion is reduced.
Therefore, in the present embodiment, the output of the sixth selection unit 16 is again input to the pre / post filter unit 92 via the seventh selection unit 91 and then output to the subsequent circuit via the eighth selection unit 94. The For this reason, the enlargement process for the sub-screen display output-side field data performed in the fourth embodiment can be performed without providing a single post filter unit.
[0071]
That is, field data to be output at an arbitrary magnification implemented in the fourth embodiment can be output with a simpler configuration in the present embodiment. Other configurations in the present embodiment are the same as those in the fourth embodiment.
[0072]
As described above, in the video signal processing circuit 5 of the present embodiment, the pre-filter and the post-filter of the fourth embodiment are combined into one and used by being divided in time. The circuit can output field data at an arbitrary magnification corresponding to various functions required for the image display apparatus.
[0073]
In each of the above-described embodiments, a case where one child screen is displayed in the parent screen has been described. For example, a plurality of child screens can be provided in the parent screen by providing a plurality of embodiments of the present invention. May be displayed.
[0074]
Each selection unit or coefficient output unit may be configured to be controlled by a control unit.
[0075]
【The invention's effect】
  As described above, according to the first aspect of the present invention, even when input field data and output field data are asynchronous, using a storage unit for two fields and a simple filter circuit, Without performing complicated prediction determination, it is possible to generate a reduced image for sub-screen display that does not cause the overtaking phenomenon.Further, since the center-of-gravity position can be converted so that the sub-screen display field data read from the storage unit becomes the field data required on the output side of the subsequent stage, the sub-screen display field data It is possible to meet various requirements on the output side.
[0076]
Further, according to the present invention of claim 2, since the field data stored in the plurality of storage units are in the same format, the control unit can read from any storage unit, and the storage unit can be shared. The scale of the video processing circuit can be reduced.
[0078]
  Claims3According to the present invention, since the reduction process in the vertical direction by the pre-filter is performed by the post-filter, the scale of the video processing circuit can be reduced.
[0079]
  Claims4According to the present invention, since the enlargement process can be performed at an arbitrary magnification in the vertical direction in the post filter, field data at an arbitrary magnification can be output in accordance with various functions required for the image display device. Multiple functions can be achieved.
[0080]
  Claims5According to the present invention,Even if the input field data and the output field data are asynchronous, a sub-screen that does not cause overtaking without using complicated prediction judgments using a storage unit for two fields and a simple filter circuit A reduced image for display can be generated. Also,Since the post-filter function that enables multi-function is configured to be performed by the pre-filter in a time-sharing manner, the scale of the video signal processing circuit can be further reduced.MoreoverIt can be carried out without providing a single post filter part.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a video signal processing apparatus for displaying a small screen according to Embodiment 1 of the present invention.
FIG. 2 is a block diagram illustrating a configuration example of a horizontal filter.
FIG. 3 is a block diagram illustrating a configuration example of a vertical filter.
FIG. 4 is a diagram illustrating how field data input by a vertical filter is reduced in the vertical direction.
FIG. 5 is a block diagram showing a configuration of a video signal processing device for small-screen display according to Embodiment 2 of the present invention.
FIG. 6 is a block diagram illustrating a configuration example of a post filter unit.
FIG. 7 is a block diagram showing a configuration of a video signal processing device for small-screen display according to Embodiment 3 of the present invention.
FIG. 8 is a block diagram showing a configuration of a video signal processing device for small-screen display according to Embodiment 4 of the present invention.
FIG. 9 is a block diagram showing a configuration of a video signal processing device for small-screen display according to Embodiment 5 of the present invention.
FIG. 10 is a block diagram showing a conventional video signal processing circuit for displaying a small screen.
FIG. 11 is a chart showing the relationship between input / output signals and control signals.
[Explanation of symbols]
1, 2, 3, 4, 5, 200 Sub-screen display video signal processing circuit, 11, 61 pre-filter unit, 12, 62 pre-filter coefficient output unit, 13 fifth selection unit (first selection means), 14 Third storage unit (field memory: first storage unit), 15 Fourth storage unit (field memory: second storage unit), 16 Sixth selection unit (second selection unit), 17, 208 Control unit , 18, 63, 71 Post filter section, 19, 64, 72 Post filter coefficient output section, 21, 81, 101 Horizontal filter, 22, 82, 102 Vertical filter 31 One pixel delay circuit, 32 First multiplier 33 Second multiplier, 34 First adder, 41, 51 One line delay circuit, 42 Third multiplier, 43 Fourth multiplier, 44 Second adder, 52 Fifth multiplier 53 Sixth multiplier 54 Third adder 91 Seventh selection unit (third selection means) 92 Pre / post filter unit 93 Pre / post coefficient output unit 94 Eighth selection unit (fourth selection) Means), 201 first selection unit, 202 odd / odd field filter, 203 even / odd field filter, 204 even / odd field filter, 205 odd / even field filter, 206 second selection unit, 207 third selection unit, 209 First storage unit (odd field memory), 210 Second storage unit (even field memory, 211 fourth selection unit).

Claims

A video signal processing circuit for small screen display used in a video display device that displays one of a plurality of video signals as a parent screen and the rest as a child screen in a display area of the parent screen in an interlaced manner,
For inter-screen odd-numbered and even-numbered field data for each screen input based on the input-side clock frequency, for a small screen display by performing a reduction process in the horizontal and vertical directions according to a predetermined prefilter coefficient. A prefilter unit for generating data;
A prefilter coefficient output unit that outputs a coefficient used in the prefilter based on an input field discriminating signal indicating whether the input field data is odd or even field data;
First storage means for storing either one of odd-numbered and even-numbered small screen display data output from the prefilter unit;
Second storage means for storing the other of the small screen display data;
First selection means for selecting whether to store the small screen display data in the first storage means or in the second storage means based on the input-side field determination signal;
Second selection means for selecting whether to read the small screen display data from the first storage means or to read the small screen display data from the second storage means based on the output side clock frequency;
Based on the input-side field determination signal and the output-side field determination signal, the storage means to which no write access is performed is determined from the first and second storage means, and the second data is read out from the storage section. A control unit for controlling the selection means ;
A post-filter unit that performs processing for converting the position of the center of gravity in the vertical direction with respect to the small-screen display data output from the second selection unit;
A post-filter coefficient output unit that outputs a coefficient used in the post-filter based on an output-side field discrimination signal indicating whether the output-side field data is odd or even field data. A video signal processing circuit for displaying a small screen.

2. The field data stored in said first storage means and said second storage means are written in the same format regardless of whether the field data is odd or even. Video signal processing circuit for displaying a small screen.

The prefilter unit does not perform vertical reduction processing on field data, but only performs horizontal reduction processing.
2. The sub-screen display device according to claim 1 , wherein the post-filter unit performs a vertical reduction process in addition to a process of converting a center-of-gravity position in the vertical direction with respect to the small-screen display data. Video signal processing circuit.

The post filter unit performs the enlargement process in the horizontal direction on the small screen display data output from the second selection unit, and performs the enlargement process in addition to the process of converting the center of gravity position in the vertical direction. 2. The video signal processing circuit for displaying a small screen according to claim 1 .

A video signal processing circuit for small screen display used in a video display device that displays one of a plurality of video signals as a parent screen and the rest as a child screen in a display area of the parent screen in an interlaced manner,
For inter-screen odd-numbered and even-numbered field data for each screen input based on the input-side clock frequency, for a small screen display by performing a reduction process in the horizontal and vertical directions according to a predetermined prefilter coefficient. A pre-filter unit for generating data;
A prefilter coefficient output unit that outputs a coefficient used in the prefilter based on an input field discriminating signal indicating whether the input field data is odd or even field data;
First storage means for storing either one of odd-numbered and even-numbered small screen display data output from the prefilter unit;
Second storage means for storing the other of the small screen display data;
First selection means for selecting whether to store the small screen display data in the first storage means or in the second storage means based on the input-side field determination signal;
Second selection means for selecting whether to read the small screen display data from the first storage means or to read the small screen display data from the second storage means based on the output side clock frequency;
Based on the input-side field determination signal and the output-side field determination signal, the storage means to which the write access is not performed is determined from the first and second storage means, and the second data is read out from the storage section. A control unit for controlling the selection means;
A third selection unit provided in a preceding stage of the pre-filter, for selecting input data based on the input side field determination signal and the output side field determination signal;
The provided after the pre-filter, and a fourth selection means for selecting the output data based on input side field determination signal and the output-side field discrimination signal,
The input field data is input to one input of the third selection means, the output of the second selection means is input to the other input of the third selection means,
One output of the fourth selection means is input to the first selection means, and the other output of the fourth selection means is output as output-side field data for sub-screen display,
The prefilter functions as a post filter when the output side field data is output from the third selection unit to which the output of the second selection unit is input,
The coefficient output section for pre-filter is inputted the output side field discrimination signal, the video signal processing circuit of that for features and to Turkey screen display a a prefilter and outputs the coefficients when used as a post filter.