JP4330715B2 - 表示パネルの駆動方法、表示パネルの駆動回路及び液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、表示パネルの個々の画素電極に印加するデータ信号の極性を一定の時間毎に反転させる、すなわち交流駆動を行う表示パネルの駆動方法、表示パネルの駆動回路及び液晶表示装置に関し、特にアクティブマトリクス型液晶表示パネルの駆動方法、液晶表示パネルの駆動回路及び液晶表示装置に関する。
【０００２】
【従来の技術】
アクティブマトリクス型液晶表示パネルは、２枚のガラス基板の間に液晶を封入した構造を有している。一方のガラス基板の上には水平方向及び垂直方向に配列した複数の画素電極と、各画素電極に印加する電圧をオンーオフするための複数のスイッチング素子とが形成されている。スイッチング素子としては、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）が使用されることが多い。
【０００３】
また、他方のガラス基板の上には、カラーフィルタ及び対向電極が形成されている。これら２枚のガラス基板は、画素電極が形成された面と対向電極が形成された面とを対向させて配置される。カラーフィルタには、赤（Ｒ）・緑（Ｇ）・青（Ｂ）の３色があり、各画素電極に対応してＲ・Ｇ・Ｂのカラーフィルタが一定の順番で配置される。以下、ＴＦＴを有する基板をＴＦＴ基板、対向電極を有する基板を対向基板という。
【０００４】
また、液晶を封入したＴＦＴ基板及び対向基板を挟むようにして、１対の偏光板が配置されている。この一対の偏光板は、一般的に、偏光軸を直交させて配置される。
アクティブマトリクス型液晶表示パネルは交流電圧で駆動する。例えば、対向電極に印加する電圧を基準電圧（０Ｖ）として、画素電極には一定時間毎に正極性（＋）及び負極性（−）に変化する電圧を供給する。液晶に印加される電圧は正の電圧波形と負の電圧波形とが対称形であることが好ましい。しかし、画素電極に正の電圧波形と負の電圧波形とが対称の交流電圧を印加しても、実際に液晶に印加される正の電圧波形と負の電圧波形とは対称形とはならない。このため、正の電圧を印加したときの光透過率と負の電圧を印加したときの光透過率が異なる。従って、画素電極に印加する交流電圧の周期で輝度が変動してちらつきが発生する。この現象はフリッカといわれている。
【０００５】
従来、フリッカを抑制する方法として、対向電極の電圧を変化させる方法、横方向又は縦方向に隣り合う画素電極に印加する電圧の極性が異なるようにする方法、及び極性反転の周波数を高くする方法が知られている。これらの技術は、例えば、特開昭６２−１１３１２９号公報、特開平２−３４８１８号公報、特開平６−１４９１７４号公報、特開平７−１７５４４８号公報、特開平９−２０４１５９号公報に開示されている。
【０００６】
隣り合う画素電極に極性が異なる電圧を印加する場合、▲１▼垂直方向に並ぶ各画素電極に同一極性の電圧を印加し、水平方向に隣接する画素電極に逆極性の電圧を印加する方法、▲２▼水平方向に並ぶ各画素電極に同一極性の電圧を印加し、垂直方向に隣接する画素電極に逆極性の電圧を印加する方法、▲３▼垂直方向及び水平方向に隣接する画素電極に相互に異なる極性の電圧を印加する方法などがある。液晶表示パネルの各画素電極に印加する電圧の極性を示すパターンを極性パターンという。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した▲１▼の極性パターンでは縦縞の模様（表示パターン）を表示したときに、▲２▼の極性パターンでは横縞の模様を表示したときに、▲３▼の極性パターンではモザイク状の模様（チェッカーパターン）を表示したときにフリッカが目立ってしまう。これらの模様（表示パターン）はコンピュータの表示では比較的よく使われる。
【０００８】
また、対向電極の電圧を変化させる方法では、制御が複雑になり、回路規模が増大する。更に、反転周波数を高くする方法では、回路構成が複雑になる。
本発明の目的は、比較的簡単な回路構成でフリッカの発生を低減又は防止できる表示パネルの駆動方法、駆動回路及び液晶表示装置を提供することである。
【０００９】
【課題を解決するための手段】
上記した課題は、請求項１に記載し、図１〜図３，図６に例示するように、画像信号ＲＧＢ、水平同期信号Ｈ-Sync 及び垂直同期信号Ｖ-Sync 、又はイネーブル信号を入力して、液晶表示パネル３０の各データバスライン１３に前記画像信号ＲＧＢから生成した正極性及び負極性に変化するデータ信号Ｏ1 〜Ｏn を供給する表示パネルの駆動方法において、極性パターンを極性パターン記憶部（ＲＯＭ３２ｂ）に記憶しておき、該極性パターン記憶部（ＲＯＭ３２ｂ）から読み出した極性パターンに従って前記各データバスライン１３に供給するデータ信号Ｏ1 〜Ｏn の極性を決定することを特徴とする表示パネルの駆動方法により解決する。
【００１０】
上記のように、極性パターンを極性パターン記憶部（ＲＯＭ３２ｂ）に記憶しておくことにより、ハードウェアの変更を行うことなく、表示パネル３０に表示する表示パターンに応じて極性パターンを容易に変更することができる。また、回路構成も比較的簡単である。なお、イネーブル信号は、画像信号が有効（表示）ときに“Ｈ”となる信号で、水平同期信号、垂直同期信号の代わりとなる信号である。
【００１１】
この場合、請求項２に記載するように、前記極性パターン記憶部に複数の極性パターンを記憶しておき、画像信号ＲＧＢに応じていずれか１つの極性パターンのみを前記極性パターン記憶部から出力させて、前記各データバスライン１３に供給するデータ信号Ｏ1 〜Ｏn の極性を決定することが好ましい。
また、請求項３に記載し、図１４に例示するように、複数の極性パターンを記憶した極性パターン記憶部（ＲＯＭ６２）からいずれか１つの極性パターンを出力させて、前記極性パターン記憶部（ＲＯＭ６２）から出力された極性パターンと画像信号ＲＧＢとの類似を判定し、類似と判定したときは前記極性パターン記憶部（ＲＯＭ６２）から出力する極性パターンを切替えるようにしてもよい。
【００１２】
これにより、フリッカの発生するおそれがある画像（表示パターン）を表示するときに、極性パターン記憶部（ＲＯＭ６２）から出力される極性パターンが自動的に切換わり、フリッカの発生を防止することができる。
請求項４に記載するように、極性パターンと画像信号ＲＧＢとの類似か否かの判定は、例えば単位時間内又は一定のデータ数毎に画像信号ＲＧＢの値と極性パターンの値との一致した数を計数し、その計数値と一定の値とを比較することにより実現することができる。
【００１３】
また、上記した課題は、請求項５に記載し、図１〜図３，図６，図７に例示するように、画像信号ＲＧＢ、水平同期信号Ｈ-Sync 及び垂直同期信号Ｖ-Sync 、又はイネーブル信号を入力して、表示パネル４０の各データバスライン１３に前記画像信号ＲＧＢから生成した正極性及び負極性に変化するデータ信号Ｏ1 〜Ｏn を供給する表示パネルの駆動回路において、極性パターンを記憶した極性パターン記憶部（ＲＯＭ３２ｂ）と、前記極性パターン記憶部（ＲＯＭ３２ｂ）から出力される前記極性パターンを記憶し、極性信号として出力する一時記憶部（シフトレジスタ４１）と、前記画像信号ＲＧＢを入力し、前記一時記憶部（シフトレジスタ４１）から出力される極性信号Ｐ1 〜Ｐn に応じた極性で前記データ信号Ｏ1 〜Ｏn を出力するデータ信号出力部（シフトレジスタ４２、データレジスタ４３、ラッチ回路部４４、レベルシフト回路部４５、Ｄ／Ａ変換回路部４６及びボルテージホロワ部４７）とを有することを特徴とする表示パネルの駆動回路により解決する。
【００１４】
本発明においては、上記のように、極性パターン記憶部（ＲＯＭ３２ｂ）に極性パターンを記憶しておくので、ハードウェアを変更することなく、表示パターンに応じて極性パターンを変更することができる。
請求項６に記載するように、前記極性パターン記憶部（ＲＯＭ３２ｂ）は、奇数番目のフレーム用のデータと、該奇数番目のフレーム用データの論理値を反転した偶数番目のフレーム用のデータとの２フレーム分のビット数のデータを１組の極性パターンとして記憶してもよい。液晶表示パネルでは、画素電極に供給するデータ信号の極性を一定の時間毎に反転させる必要がある。上記のように偶数番目のフレームのデータを奇数番目のフレームのデータの論理値を反転したデータとすることにより、１フレーム毎にデータ信号の極性が反転する。
【００１５】
なお、請求項５に記載の表示パネルの駆動回路において、前記極性パターン記憶部は、複数組の極性パターンを記憶するものであってもよい。
請求項７に記載し、図１４に例示するように、極性パターン記憶部（ＲＯＭ６２）から出力された極性パターンと画像信号ＲＧＢとが類似しているか否かを判定して極性パターン記憶部（ＲＯＭ６２）から出力する極性パターンを切換えるパターン切換え部（制御回路６１、比較器６３、計数回路６４、比較器６５及びしきい値設定部６６）を設けてもよい。これにより、表示パターンに応じて極性パターンを自動的に切換えることができる。
【００１６】
請求項８に記載し、図１６，１７に例示するように、極性パターン記憶部（ＲＯＭ７２）から出力される１水平同期期間分の極性パターンを記憶して極性信号Ａ1 〜Ａn として出力する一時記憶部（シフトレジスタ回路部７７）と、前記極性信号Ａ1 〜Ａn の極性を水平同期信号Ｈ-Sync に同期して反転させる極性信号反転部（排他的論理和回路部７８）とを設けてもよい。
【００１７】
この場合は、極性パターン記憶部（ＲＯＭ７２）に１水平同期期間分の極性パターンを記憶すればよく、極性パターン記憶部（ＲＯＭ７２）の記憶容量を削減することができる。
この場合に、請求項９に記載するように、極性パターン記憶部には１水平同期期間分のビット数のデータを１組とし、複数組の極性パターンを記憶していることが好ましい。
【００１８】
上記した課題は、請求項１０に示し、図２１，図２２に例示するように、異なる複数の極性パターンを発生可能な極性パターン発生部（論理回路８５）と、前記極性パターン発生部から出力する極性パターンを決定するための選択信号SEL を出力する選択信号発生部（極性パターン制御部８０）と、前記極性パターン発生部（論理回路８５）から出力された極性パターンの各ビットの論理値を１水平同期期間毎及び１垂直同期期間毎に反転させて極性信号Ｐ1 〜Ｐn として出力する極性信号反転部（排他的論理回路部８６）とを有する表示パネルの駆動回路により解決する。
【００１９】
この表示パネルの駆動回路においても、極性パターン発生部から表示パターンに応じた極性パターンを出力させることにより、フリッカの発生を防止することができる。
上記した課題は、請求項１１に記載し、図３，図６，図７に示すように、▲１▼液晶表示パネル４０と、▲２▼極性パターンを記憶した極性パターン記憶部（ＲＯＭ３２ｂ）と、前記極性パターン記憶部（ＲＯＭ３２ｂ）から出力される前記極性パターンを記憶して極性信号Ｐ1 〜Ｐn として出力する一時記憶部（シフトレジスタ回路部４１）と、画像信号ＲＧＢを入力し、前記一時記憶部（シフトレジスタ回路部４１）から出力される極性信号Ｐ1 〜Ｐn に応じた極性で前記液晶表示パネル４０のデータバスラインにデータ信号を出力するデータ信号出力部（シフトレジスタ４２，データレジスタ回路部４３，ラッチ回路部４４，レベルシフト回路部４５，Ｄ／Ａ変換回路部４６及びボルテージホロワ部４７）とにより構成されるデータ駆動回路（極性パターン制御部３２及びデータドライバ３３）と、▲３▼前記液晶表示パネル４０のゲートバスラインに水平同期信号Ｈ-Sync 及び垂直同期信号Ｖ-Sync に同期したタイミングで走査信号SCANを供給するゲート駆動回路（ゲートドライバ３４）とを有することを特徴とする液晶表示装置により解決する。
【００２０】
上記のように、極性パターンを極性パターン記憶部（ＲＯＭ３２ｂ）に記憶しているので、ハードウェアを変更することなく、表示パターンに応じた極性パターンに変更することができる。これにより、簡単な構成でフリッカの発生を抑制することができる。
また、請求項１２に記載するように、上記のデータ駆動回路に代えて、図２１，図２２に例示するように、異なる複数の極性パターンを発生可能な極性パターン発生部（論理回路８５）と、前記極性パターン発生部（論理回路８５）から出力する極性パターンを決定するための選択信号SEL を発生する選択信号発生部（極性パターン制御部８０）と、前記極性パターン発生部（論理回路８５）から出力された極性パターンの各ビットの論理値を１水平同期期間毎及び１垂直同期期間毎に反転させて極性信号Ｐ1 〜Ｐn として出力する極性信号反転部（排他的論理回路８６）と、画像信号を入力して前記極性信号に応じた極性でデータ信号を出力するデータ信号出力部とにより構成されるデータ駆動回路（シフトレジスタ４２，データレジスタ回路部４３，ラッチ回路部４４，レベルシフト回路部４５，Ｄ／Ａ変換回路部４６及びボルテージホロワ部４７）とにより構成されるデータ駆動回路を使用することもできる。
【００２１】
また、上記した課題は、請求項１３に記載し、図１〜図３、図２５〜図２７に示すように、画像信号ＲＧＢ、水平同期信号Ｈ-sync 及び垂直同期信号Ｖ-sync 、又はイネーブル信号を入力して、画像表示パネル４０の各データバスライン１３に前記画像信号ＲＧＢから生成した正極性及び負極性に変化するデータ信号Ｏ1 〜Ｏn を供給する表示パネルの駆動方法において、表示画面を複数のブロックに分割し、そのうちの少なくとも１つのブロック内に含まれるフリッカパターンの割合を算出して、一定の値を超えるときに前記データバスライン１３に供給するデータ信号Ｏ1 〜Ｏn の極性を決定する極性パターンを、第１の極性パターンから第２の極性パターンに変化させることを特徴とする表示パネルの駆動方法により解決する。
【００２２】
この場合、例えば、前記複数のブロックのうち前記フリッカパターンの割合が前記一定の値を超えるブロックの数が所定の値以上となったときに、前記第２の極性パターンに変化させる。
また、前記第１の極性パターンから前記第２の極性パターンに変化させた後、所定のフレーム期間にわたって前記ブロック内に含まれるフリッカパターンの割合が前記一定の値以下であるときに、前記第１の極性パターンに戻すことが好ましい。
【００２３】
ブロックの境目に存在するフリッカパターンを検出するために、前記ブロックの分割位置をフレーム毎に変化させることが好ましい。
前記フリッカパターンの検出は、例えば横方向に隣り合う一定数のピクセル分の画像信号毎に行う。一例を示せば、横方向に隣り合う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青（Ｂ）の６画素のうちの緑の画素について、一方のピクセルの緑画素が点灯し、他方のピクセルの緑画素が非点灯であるときにフリッカパターンとする。また、横方向に隣り合う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青（Ｂ）の６画素のうちの赤及び青の画素について、一方のピクセルの赤画素及び青画素の少なくとも一方の画素が点灯し、他方のピクセルの赤画素及び青画素がいずれも非点灯であるときにフリッカパターンとする。上記の例は２ピクセルを１つのエリアとしてフリッカパターンを判定する方法であるが、一般的に言えば、隣り合う２ピクセル以上を１エリアとし、１エリア内のＲ・Ｇ・Ｂの１色の画素について正極と負極がある極性の一方の極性データを書き込む画素が点灯し、他方の極性を書き込む画素の全てが非点灯であるときにフリッカパターンと判定する。
【００２４】
なお、請求項１３に記載の表示パネルの駆動方法において、前記フリッカパターンの検出は、横方向に隣り合う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青（Ｂ）の６画素のうちの１色の画素について、一方のピクセルの画素が点灯し、他方のピクセルの画素が非点灯であるときにフリッカパターンと判定することとしてもよい。
【００２５】
また、請求項１３に記載の表示パネルの駆動方法において、前記フリッカパターンの検出は、横方向に隣り合う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青（Ｂ）の６画素のうちの２色の画素について、一方のピクセルでは前記２色の画素の少なくとも一方の画素が点灯し、他方のピクセルでは前記２色の画素がいずれも非点灯であるときにフリッカパターンと判定することとしてもよい。
【００２６】
更に、請求項１３に記載の表示パネルの駆動方法において、横方向に並ぶ赤（Ｒ）・緑（Ｇ）・青（Ｂ）の画素のうちの１色の画素について点灯画素及び非点灯画素の数をそれぞれ計数し、Ｎ（Ｎは整数）行目の点灯画素及び非点灯画素の数とＮ＋１行目の点灯画素及び非点灯画素の数を比較し、その結果に基づいて前記フリッカパターンから除外するパターンを検出することとしてもよい。
【００２７】
更にまた、請求項１３に記載の表示パネルの駆動方法において、横方向に並ぶ赤（Ｒ）・緑（Ｇ）・青（Ｂ）の画素のうちの複数色の画素について点灯画素及び非点灯画素の数をそれぞれ計数し、Ｎ（Ｎは整数）行目の点灯画素及び非点灯画素の数とＮ＋１行目の点灯画素及び非点灯画素の数を比較して、その結果に基づいて前記フリッカパターンから除外するパターンを検出することとしてもよい。
【００２８】
更にまた、請求項１３に記載の表示パネルの駆動方法において、前記画像信号判定手段、前記フリッカ判定手段、前記動作範囲指定手段、前記フリッカ情報量判定手段及び前記駆動モード選択手段がいずれも論理回路により構成されていることが好ましい。
また、上記した課題は、請求項１８に記載し、図１〜図３，図２７に示すように、画像信号ＲＧＢ、水平同期信号Ｈ-sync 及び垂直同期信号Ｖ-sync 、又はイネーブル信号を入力して、表示パネル４０の各データバスライン１３に前記画像信号ＲＧＢから生成した正極性及び負極性に変化するデータ信号Ｏ1 〜Ｏn を個別に供給する表示パネルの駆動回路において、前記画像信号ＲＧＢを入力して点灯画素及び非点灯画素を判定する画像信号判定手段１０３と、前記画像信号判定手段１０３の判定結果を基にフリッカパターンか否かを判定するフリッカ判定手段１０４と、動作範囲を指定する動作範囲指定手段１０５と、前記動作範囲指定手段１０５で指定された動作範囲内に前記フリッカ判定手段１０４でフリッカパターンと判定されたパターンが含まれる割合を算出するフリッカ情報量判定手段１０６と、前記フリッカ情報量判定手段１０６の判定結果に応じて前記データ信号Ｏ1 〜Ｏn の極性パターンを決定する信号を出力する駆動モード選択手段１０８と、前記駆動モード選択手段１０８の出力に応じて前記データバスライン１３に供給するデータ信号Ｏ1 〜Ｏn の極性を決定する極性パターンを、第１の極性パターンから第２の極性パターンに変化させる極性パターン変更手段１０９とを有することを特徴とする表示パネルの駆動回路により解決する。
【００２９】
この場合、図２８〜図３３，図４４〜図４９に示すように、前記画像信号判定手段１０３、前記フリッカ判定手段１０４、前記動作範囲指定手段１０５、前記フリッカ情報量判定手段１０７及び前記駆動モード選択手段１０８は、いずれも論理回路により構成することができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
（１）液晶表示パネルの構造
図１は第１の実施の形態の駆動回路で駆動される液晶表示パネルの構造を示す断面図、図２は同じくそのＴＦＴ基板の平面図である。
【００３１】
液晶表示パネル４０は、対向して配置されたＴＦＴ基板１０及び対向基板２０と、これらのＴＦＴ基板１０と対向基板２０との間に封入された液晶３０とにより構成されている。
ＴＦＴ基板１０は、ガラス基板１１と、ガラス基板１１上に形成されたゲートバスライン１２、データバスライン１３、画素電極１４及びＴＦＴ１５等により構成される。ゲートバスライン１２及びデータバスライン１３は直角に交差しており、両者の間に形成された絶縁膜（図示せず）により電気的に絶縁されている。これらのゲートバスライン１２及びデータバスライン１３は、アルミニウム等の金属により形成されている。
【００３２】
ゲートバスライン１２とデータバスライン１３とにより区画された各矩形領域が画素である。各画素にはそれぞれインジウム酸化スズ（indium-tin oxide：以下、ＩＴＯという）からなる透明の画素電極１４が形成されている。また、ＴＦＴ１５は、ゲートバスライン１２から延びるゲート電極１２ａと、ゲート電極１２ａの上方にゲート絶縁膜（図示せず）を介して形成されたシリコン膜１６と、シリコン膜１６の上方に形成されたドレイン電極１３ａ及びソース電極１３ｂとからなる。ドレイン電極１３ａはデータバスライン１３と接続しており、ソース電極１３ｂは画素電極１４に接続している。また、画素電極１４の一部にオーバーラップして、図示しない蓄積容量電極が形成されている。
【００３３】
これらの画素電極１４の上には、例えばポリイミドからなる配向膜１７が形成されている。この配向膜１７の表面には、電圧を印加していないときの液晶分子の配向方向を決定するために、配向処理が施されている。配向処理の代表的な方法としては、布製のローラーにより配向膜の表面を一方向に擦るラビング法が知られている。
【００３４】
一方、対向基板２０は、ガラス基板２１と、ガラス基板２１の下面側に形成されたカラーフィルタ２２、ブラックマトリクス２３、対向電極２４及び配向膜２５等により構成されている。カラーフィルタ２２には、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）の３種類あり、１つの画素電極１４に１つのカラーフィルタ２２が対向している。本実施の形態では、カラーフィルタ２２は水平方向にＲ・Ｇ・Ｂの順番で並んでいる。これらのカラーフィルタ２２の間にはブラックマトリクス２３が形成されている。このブラックマトリクス２３は、例えばクロム（Ｃｒ）のように光が透過しない金属薄膜からなる。
【００３５】
カラーフィルタ２２及びブラックマトリクス２３の下には、ＩＴＯからなる透明の対向電極２４が形成されている。この対向電極２４の下には配向膜２５が形成されている。この配向膜２５の表面にも配向処理が施されている。
ＴＦＴ基板１０と対向基板２０との間には、球形のスペーサ（図示せず）が配置され、これによりＴＦＴ基板１０と対向基板２０との間隔が一定に維持される。また、ＴＦＴ基板１０の下及び対向基板２０の上にはそれぞれ偏光板（図示せず）が配置される。これらの偏光板は、偏光軸が相互に直交するように配置される。
【００３６】
データバスライン１３にデータ信号を供給し、ゲートバスライン１２に走査信号を供給すると、ＴＦＴ１５がオンになって画素電極１４にデータ信号が供給される。これにより、画素電極１４と対向電極２４との間に電界が発生する。この電界によって液晶３０中の液晶分子の向きが変化し、画素の光透過率が変化する。各画素毎に画素電極１４に印加する電圧を制御することにより、液晶表示パネル４０に所望の画像を表示することができる。
【００３７】
（２）駆動回路の構成
図３は第１の実施の形態の液晶表示装置を示すブロック図である。この液晶表示装置は、図１，図２に示す構造の液晶表示パネル４０と、タイミングコントローラ３１、極性パターン制御部３２、データドライバ３３及びゲートドライバ３４と、基準電圧発生回路３５とを有している。
【００３８】
タイミングコントローラ３１はパーソナルコンピュータ又はその他の画像信号RGB を出力する装置（以下、単に、パーソナルコンピュータという）３７に接続され、パーソナルコンピュータ３７から水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 、データクロックDCLK及び画像信号RGB を入力する。
画像信号RGB は、赤色の輝度を示すＲ信号、緑色の輝度を示すＧ信号及び青色の輝度を示すＢ信号の３つのデジタル信号（以下、Ｒ・Ｇ・Ｂ信号という）からなる。通常、Ｒ・Ｇ・Ｂ信号の各ビット数をいずれも８ビットとすることが多いが、ここでは説明を簡単にするために、Ｒ・Ｇ・Ｂ信号はいずれも３ビットの信号であるとする。これらのＲ・Ｇ・Ｂ信号はデータクロックDCLKに同期した信号である。
【００３９】
タイミングコントローラ３１は、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 及びデータクロックDCLKを入力して、これらの信号からシフトクロックSCLK、データスタート信号DSTIN 、ストローブ信号STB 、ゲートスタート信号GSTR及びゲートシフトクロックGCLKを生成する。
図４は垂直同期信号Ｖ-Sync 、水平同期信号Ｈ-Sync 、画像信号RGB 、ゲートスタート信号GSTR及びゲートクロックGCLKのタイミングを示すタイミングチャート、図５は水平同期信号Ｈ-Sync 、データクロックDCLK、Ｒ信号、Ｇ信号、Ｂ信号、データスタート信号DSTIN 、ストローブ信号STB 及びシフトクロックSCLKのタイミングを示すタイミングチャートである。
【００４０】
これらの図４，図５に示すように、ゲートスタート信号GSTRは垂直同期信号Ｖ-Sync の立ち上がりに同期した信号であり、ゲートクロックGCLKは水平同期信号Ｈ-Sync に同期した信号である。また、データスタート信号DSTIN は、画像信号RGB の送信開始のタイミングを示す信号である。画像信号RGB は、垂直同期信号Ｖ-Sync が“０”から“１”に変化した後の最初の水平同期信号Ｈ-Sync の立ち上がりに同期して送信が開始される。また、画像信号RGB は、１水平同期期間内に液晶表示パネル４０の水平方向の画素数（ｎ個）分のデータがデータクロックDCLKに同期して送られる。従って、１水平同期期間分のデータの送信が完了してから次の水平同期期間分のデータの送信を開始するまでの間と、１フレーム分のデータの送信が完了してから次のフレームのデータの送信を開始するまでの間の画像信号RGB の値は無効である。
【００４１】
ストローブ信号STB は水平同期信号Ｈ-Sync に同期した信号である。シフトクロックSCLKはデータクロックDCLKに同期した信号である。
極性パターン制御部３２は、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 及びシフトクロックSCLKを入力して、極性パターン信号POL を出力する。データドライバ３３は、タイミングコントローラ３１から入力した画像信号RGB 、シフトクロックSCLK、データスタート信号DSTIN 及びストローブ信号STB を入力し、極性パターン制御部３２から極性パターン信号POL を入力して、液晶表示パネル４０の各データバスライン１３にデータ信号Ｏ1 〜Ｏn を出力する。これらのデータ信号Ｏ1 〜Ｏn は一定の周期で極性が反転する信号である。
【００４２】
また、ゲートドライバ３４は、タイミングコントローラ３１からゲートスタート信号GSTR及びゲートシフトクロックGCLKを入力し、液晶表示パネル４０の各ゲートバスライン１１に順番に走査信号SCANを供給する。
ＴＦＴ型液晶表示パネルの駆動回路の場合、データドライバ３３及びゲートドライバ３４は液晶表示パネル４０のＴＦＴ基板上に形成することも可能である。
【００４３】
基準電圧発生回路３５は、液晶表示パネル４０の対向電極２４に印加する基準電圧を発生する。この基準電圧は、データ信号Ｏ1 〜Ｏn の中心電圧と、画素の容量成分による電圧シフト量とに応じて設定する。また、基準電圧発生回路３５は、タイミングコントローラ３１、極性パターン制御部３２、データドライバ３３及びゲートドライバ３４の動作に必要な所定の電圧を発生し、これらの電圧を図示しない配線を介して各回路に供給する。
【００４４】
なお、上記の例では駆動回路をコンピュータ３７に接続する場合について説明したが、本発明の液晶表示パネルの駆動回路は、ＴＶチューナ等のようにビデオ信号を出力する装置に接続することも可能である。その場合、ビデオ信号からＲ・Ｇ・Ｂ信号、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync を生成する回路が必要であるが、これらの回路は公知のものを使用することができる。
【００４５】
（３）極性パターン制御回路
図６は極性パターン制御部３２の構成を示すブロック図である。
極性パターン制御部３２は、制御回路３２ａと、極性パターンを記憶したＲＯＭ３２ｂとにより構成されている。
ＲＯＭ３２ｂに記憶されている極性パターンは、“０”と“１”との組み合わせにより構成され、例えば“０”のときは画素電極１４に正極性（＋）の電圧を印加し、“１”のときは画素電極１４に負極性（−）の電圧を印加することを示す。本実施の形態においては、１フレーム毎に液晶表示パネル４０に供給するデータ信号Ｏ1 〜Ｏn の極性を反転させる。このため、奇数番目のフレームに出力される極性パターンと、偶数番目のフレームに出力される極性パターンとは、“０”と“１”とがちょうど逆であることが必要である。ＲＯＭ３２ｂは、２フレーム分の極性パターン、すなわち液晶表示パネル４０の画素数の２倍のビット数の極性パターンを１組のデータとして記憶している。
【００４６】
制御回路３２ａは、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 及びシフトクロックSCLKを入力し、ＲＯＭ３２ｂのアドレスを設定する。すなわち、制御回路３２ａは、奇数番目の垂直同期信号Ｖ-Sync の立ち上がりに同期してＲＯＭ３２ｂのアドレスの初期値を設定し、その後、シフトクロックSCLKに同期してアドレスをインクリメントする。これにより、ＲＯＭ３２ｂからは、シフトクロックSCLKに同期して極性パターン信号POL が１ビットづつ出力される。但し、制御回路３２ａは、水平同期信号Ｈ-Sync の１周期間に表示パネル４０の水平方向の画素数（ｎ個）と同じ数だけＲＯＭ３２ｂのアドレスをインクリメントすると動作を一旦停止して、次の水平同期信号Ｈ-Sync の立ち上がりでインクリメントを再開する。
【００４７】
（４）データドライバの構成
図７はデータドライバ３３の構成を示すブロック図である。
データドライバ３３は、シフトレジスタ回路部４１，４２と、データレジスタ回路部４３と、ラッチ回路部４４と、レベルシフト回路部４５と、Ｄ／Ａ変換回路部４６と、ボルテージホロワ部４７とにより構成されている。
【００４８】
シフトレジスタ回路部４１は極性パターン制御部３２から入力した極性パターン信号POL を水平同期信号Ｈ-Sync に同期して読み込み開始する。そして、反転パターン信号POL をシフトクロックSCLKに同期してシフトし、ｎビット分の極性パターン信号POL をパラレルに出力する。以下、シフトレジスタ回路４１からパラレルに出力される信号を極性信号Ｐ1 〜Ｐn という。
【００４９】
データレジスタ回路部４３はｎ個のレジスタ４３ａにより構成されている。シフトレジスタ回路部４２は、データスタート信号DSTIN 、データクロックDCLK及びストローブ信号STB を入力して、データレジスタ回路４３のレジスタ４３ａのアドレスを設定する。すなわち、データレジスタ回路４３はデータスタート信号DATIN を入力するとレジスタ４３ａの先頭アドレスを設定し、データクロックDCLKに同期してアドレスをインクリメントする。データレジスタ回路４３は画像信号RGB を入力し、シフトレジスタ回路部４２により指定されたアドレスのレジスタ４３ａにＲ信号、Ｇ信号又はＢ信号を記憶する。
【００５０】
ラッチ回路部４４はｎ個のラッチ回路４４ａにより構成されている。各ラッチ回路４４ａはストローブ信号STB に同期してデータレジスタ回路部４３の出力及びシフトレジスタ回路部４１の出力をラッチする。このとき、各ラッチ回路４４ａは、３ビットのＲ信号、Ｇ信号又はＢ信号の最上位ビットに極性信号Ｐ1 〜Ｐn を加えて、４ビットの信号とする。
【００５１】
レベルシフト回路部４５は、ラッチ回路部４４から出力される信号のレベルを変換する。本実施の形態において、レベルシフト回路部４５はラッチ回路部４４から出力される波高値が３．３Ｖの信号を、波高値が１２Ｖの信号に変換してＤ／Ａ変換回路部４６に出力する。
Ｄ／Ａ変換回路部４６はｎ個のＤ／Ａ変換器４６ａにより構成されている。これらのＤ／Ａ変換器４６ａは、極性信号Ｐ1 〜Ｐn が付加された４ビットのＲ信号、Ｇ信号及びＢ信号を入力して、正極性（＋）又は負極性（−）のアナログのデータ信号Ｏ1 〜Ｏn を出力する。ボルテージホロワ部４７はｎ個のボルテージホロワ４７ａにより構成されている。これらのボルテージホロワ４７ａは、Ｄ／Ａ変換回路部４６から出力されたデータ信号Ｏ1 〜Ｏn を、ストローブ信号STB に同期して液晶表示パネル４０の各データバスライン１３に供給する。
【００５２】
図８はＤ／Ａ変換回路部４６内のＤ／Ａ変換器４６ａの構成を示す回路図である。
Ｄ／Ａ変換器４６ａは、デコーダ５１と、１７個の抵抗素子５２と、１６個のボルテージホロワ５３と、１６個のスイッチ素子５４とにより構成されている。抵抗素子５２は、高電位側電源線（＋１２Ｖ）と低電位側電源線（０Ｖ）との間に直列接続されている。各抵抗素子５２の接続点（ノード）にはそれぞれボルテージホロワ５３の入力が接続されている。これらのボルテージホロワ５３の出力は各スイッチ５４の一端側にそれぞれ接続されている。各スイッチ５４の他端側はいずれも出力端子５５に接続されている。
【００５３】
各スイッチ５４は、デコーダ５１から“１”が与えられるとオンになり、“０”が与えられるとオフになる。デコーダ５１は、３ビットのＲ信号、Ｇ信号又はＢ信号に１ビットの極性信号Ｐを加えた４ビットの信号を入力し、１６ビットの信号を出力する。
図９は、デコーダ５１の入力と出力との関係を示す図である。この図９に示すように、デコーダ５１から出力される１６ビットの信号は、いずれか１ビットが“１”で他のビットが“０”である。また、入力信号が“００００”のときの電圧が中心電圧（Ｖ0 ）であり、この中心電圧（Ｖ0 ）に応じた電圧を基準電圧として対向電極２４に印加する。
【００５４】
出力端子５５から出力される信号（データ信号Ｏ1 〜Ｏn ）の電圧が基準電圧よりも高い場合（Ｖ1 〜Ｖ7 ）はデータ信号は正極性（＋）であり、基準電圧よりも低い場合（−Ｖ1 〜−Ｖ7 ）は負極性（−）である。すなわち、デコーダ５１に入力される最上位ビット（極性信号）が“０”のときは、ボルテージホロワ部４７から出力されるデータ信号Ｏ1 〜Ｏn は正極性となり、最上位ビットが“１”のときは負極性となる。
【００５５】
（５）印加電圧と透過率との関係及び極性パターン
図１０は、横軸に画素電極１４と対向電極２４との間に印加する電圧をとり、縦軸に光の透過率をとって両者の関係（電圧−透過率特性）を示す図である。この図１０に示すように、印加電圧が低い場合及び印加電圧が高い場合は、電圧が若干変化しても透過率の変動は小さい。しかし、印加電圧が中程度の場合は、印加電圧のわずかな変動により透過率が大きく変化する。前述の如く、画素電極には交流電圧を印加する。従って、中間階調（ハーフトーン）の表示のときに、正極性のときの印加電圧と負極性のときの印加電圧とが対称でないと、交流電圧の周期で輝度が変動して、フリッカが発生する。
【００５６】
図１１（Ａ）では、液晶表示パネル４０の全ての画素電極１４の極性を同一とし、１フレーム毎に極性を反転させる極性パターンとしている。この場合、例えば灰色を表示したときにフリッカが顕著になる。
また、図１１（Ｂ）では、奇数行目の各画素電極１４の極性を同一とし、偶数行目の各画素電極１４の極性を逆極性として、１フレーム毎に極性を反転させる極性パターンとしている。この場合、例えば灰色と黒の横縞を表示したときにフリッカが顕著になる。
【００５７】
図１１（Ｃ）では、奇数列目の各画素電極１４の極性を同一とし、偶数列目の各画素電極１４の極性を逆極性として、１フレーム毎に極性を反転させる極性パターンとしている。この場合、例えば中間階調（暗め）の緑と黒の縦縞を表示したときにフリッカが顕著になる。
図１１（Ｄ）では、水平方向及び垂直方向に隣り合う画素電極１４の極性を異ならせ、１フレーム毎に極性を反転させる極性パターンとしている。この場合は、中間階調（暗め）の緑と黒のドット毎のモザイク表示でフリッカが顕著になる。
【００５８】
従来、一般的に行われている上述の３種類の極性パターン（図１１（Ｂ）〜（Ｄ））では、極性パターンをどのように変えても、フリッカが顕著になる表示パターンが必ず存在する。上述の表示パターン、すなわち横縞、縦縞又はモザイク表示は、通常のパーソナルコンピュータの表示では頻繁に使用される。このように頻繁に使用される表示パターンでフリッカが顕著になることは好ましくない。
【００５９】
本実施の形態においては、極性パターンを、通常よく使用される表示パターンに対してフリッカの発生が極めて少ない極性パターンとする。例えば、図１２に示すように、水平方向に並んだ画素電極１４の極性を２ビット毎に反転させ、垂直方向に並んだ画素電極１４の極性を１ビット毎に反転させる。また、これらの画素電極１４の極性を１フレーム毎に反転させる。この場合、フリッカが顕著に表れるのは、図１３（Ａ）のように、中間輝度表示の画素と、低輝度表示の画素とが２ビットづつ交互に並んだときであり、例えば、図１３（Ｂ）に示すような暗い黄色、暗い水色、暗い青、暗い赤により構成されるモザイクパターンを表示するときである。パーソナルコンピュータでは、このようなモザイクパターンを表示する確率は少ないので、図１２に示すように極性パターンを設定することにより、通常の使用でフリッカが顕著に現われることはない。
【００６０】
（６）動作
以下、本実施の形態の液晶表示パネルの駆動回路の動作について説明する。
図３に示すように、タイミングコントローラ３１は、パーソナルコンピュータ３７から水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 、データクロックDCLK、画像信号RGB を入力し、これらの信号からシフトクロックSCLK、データスタート信号GCLK、ストローブ信号STB 、ゲートスタート信号GSTR及びゲートシフトクロックGCLKを生成する。
【００６１】
図６に示す極性パターン制御部３２の制御回路３２ａは、垂直同期信号Ｖ-Sync 及び水平同期信号Ｈ-Sync に同期してＲＯＭ３２ｂから極性パターンの読み出しを開始する。すなわち、制御回路３２ａは、垂直同期信号Ｖ-Sync が“０”から“１”に変化した後、水平同期信号Ｈ-Sync の最初の立ち上がりでＲＯＭ３２ｂの先頭アドレスを指定し、その後、シフトクロックSCLKに同期してアドレスをインクリメントする。これにより、ＲＯＭ３２ｂからシフトクロックSCLKに同期して極性パターン信号POL が１ビットづつ出力される。制御回路３２ａは、ＲＯＭ３２ｂから水平方向の画素数（ｎ個）分だけの極性パターン信号POL が出力されると、次の水平同期信号Ｈ-Sync の立ち上がりまで極性パターン信号POL の読み出しを一旦停止する。
【００６２】
本実施の形態では、１フレーム毎に画素電極の極性を反転させる。このため、ＲＯＭ３２ｂは２フレーム分のビット数の極性パターンを記憶しており、奇数番目のフレーム用の極性パターンと偶数番目のフレーム用極性パターンとは、“１”と“０”とがちょうど逆になっている。そして、制御回路３２ａは２垂直同期期間毎にＲＯＭ３２ｂの読み出し先を先頭アドレスに戻す。また、ＲＯＭ３２ｂに１フレーム分の極性パターン信号POL を記憶しておき、１フレーム毎にＲＯＭ３２ｂの出力を反転させてもよい。この場合は、ＲＯＭ３２ｂの出力先を１垂直同期期間毎に切換える切換えスイッチと、ＲＯＭ３２ｂから出力された信号を反転させるためのインバータとが必要になる。
【００６３】
図７に示すデータドライバ３３のシフトレジスタ回路部４１は、水平同期信号Ｈ-Sync に同期して極性パターン信号POL の読み込みを開始し、シフトクロックSCLKに同期して極性パターン信号POL を１ビットづつシフトする。そして、水平方向の画素数（ｎ個）分だけ極性パターン信号POL をシフトすると、シフト動作を停止し、極性信号Ｐ1 〜Ｐn を出力する。
【００６４】
一方、シフトレジスタ回路部４２は、タイミングコントローラ３１からデータスタート信号DSTIN 、データクロックDCLK及びストローブ信号STB を入力し、データレジスタ回路部４３のアドレス設定を開始する。すなわち、シフトレジスタ回路部４２は、データスタート信号DSTIN が“０”から“１”に変化すると、データレジスタ回路部４３の初期アドレスを設定する。そして、データクロックDCLKに同期してアドレスをインクリメントする。これにより、データレジスタ回路部４３の各レジスタ４３ａにＲ信号、Ｇ信号又はＢ信号が順に書き込まれる。すなわち、１番目のデータクロックDCLKで１番目のＲ信号（Ｄ1 ）、Ｇ信号（Ｄ2 ）及びＢ信号（Ｄ3 ）がデータレジスタ回路４３の１〜３番目のレジスタ４３ａに書き込まれ、また２番目のデータクロックDCLKで２番目のＲ信号（Ｄ4 ）、Ｇ信号（Ｄ5 ）及びＢ信号（Ｄ6 ）が４〜６番目のレジスタに書き込まれる。このようにして、１水平同期期間分のＲ信号、Ｇ信号及びＢ信号がデータレジスタ回路部４３に書き込まれる。
【００６５】
ラッチ回路部４４の各ラッチ回路４４ａは、データレジスタ回路部４３から出力される各３ビットのＲ・Ｇ・Ｂ信号に、シフトレジスタ回路部４１から出力される各１ビットの極性信号Ｐ1 〜Ｐn を加えて各４ビットのデータとし、ストローブ信号STB に同期してレベルシフト回路部４５に出力する。レベルシフト回路部４５は、これらの各４ビットの信号の電圧レベルを変換して出力する。
【００６６】
Ｄ／Ａ変換回路部４６は、レベルシフト回路部４５から出力された各４ビットの信号をＤ／Ａ変換して、アナログのデータ信号Ｏ1 〜Ｏn を出力する。この場合、図９に従って、デコーダ入力の最上位ビットが“０”のときは正極性の信号、“１”のときは負極性の信号を出力する。ボルテージホロワ部４７はストローブ信号STB に同期したタイミングでデータ信号Ｏ1 〜Ｏn を液晶表示パネル４０の各データバスライン１３に出力する。
【００６７】
一方、ゲートドライバ３４は、タイミングコントローラ３１からゲートスタート信号GSTRが入力されると、ゲートクロックGCLKに同期して最上位のゲートバスライン１２から最下位のゲートバスライン１２まで１本づつ順番に走査信号SCANを供給する。これにより、走査信号SCANが与えられているゲートバスライン１２に接続したＴＦＴ１５がオンになり、データドライバ３３から出力されたデータ信号Ｏ1 〜Ｏn が画素電極１４に供給される。そして、画素電極１４と対向電極２４との間に電界が発生し、液晶分子が電界によってその配列が変わるため、各画素の光の透過率が印加電圧に応じて変化する。この場合、各画素電極１４に印加される信号の極性はＲＯＭ３２ｂに記憶されている極性パターンにより決まり、１フレーム毎に極性が反転する。
【００６８】
（７）第１の実施の形態の効果
第１の実施の形態においては、ＲＯＭ３２ｂに記憶した極性パターンにより各画素電極に供給する信号の極性を決定するので、画像信号の複雑な処理等を行うことなく簡単な回路構成でフリッカの発生しずらい極性パターンとすることができる。例えば、コンピュータ用の液晶表示パネルの駆動回路に適用する場合、図１２に示すように極性パターンを設定することにより、通常の使用ではフリッカを大幅に低減できる。また、本実施の形態においては、ドライバ回路（データドライバ３３及びゲートドライバ３４）を液晶表示パネル４０の一方の側のみに配置するいわゆる片側駆動の液晶表示装置に適用することが可能である。
【００６９】
（第２の実施の形態）
以下、本発明の第２の実施の形態の液晶表示パネルの駆動回路について説明する。本実施の形態が第１の実施の形態と異なる点は、極性パターン制御部の構成が異なる点にあり、その他の構成は第１の実施の形態と同様であるので、重複する部分の説明は省略する。
【００７０】
図１４は本実施の形態の液晶表示パネルの駆動回路の極性パターン制御部６０の構成を示すブロック図である。極性パターン制御部６０は、制御回路６１と、ＲＯＭ６２と、比較器６３，６５と、計数回路６４と、しきい値設定部６６とにより構成されている。
ＲＯＭ６２には２組分の極性パターンが記憶されている。各極性パターンは、いずれも２フレーム分のビット数を有し、１フレーム毎に極性が反転するように設定されている。制御回路６３は、いずれか一方の組の極性パターンを選択し、ＲＯＭ６２の初期アドレスを設定して、シフトクロックSCLKに同期してアドレスをインクリメントする。これにより、ＲＯＭ３２から一方の組の極性パターンが１ビットづつ読み出されて、極性パターン信号POL として出力される。
【００７１】
比較器６３は、ＲＯＭ６２から読み出された極性パターン信号POL とタイミングコントローラ３１から出力される画像信号RGB とを比較する。そして、例えば画像信号RGB の最上位ビットと極性パターン信号POL とが一致している場合は“１”、異なる場合は“０”をシフトクロックSCLKに同期して出力する。計数回路６４は、比較器６３の出力を監視して、単位時間内に又は一定のデータ数毎（単位データ数毎）に、比較器６３の出力が“１”となる回数を計数する。比較器６５は、計数回路６４から出力される計数値がしきい値設定部６６に設定された値を超える場合は、選択信号SEL を“１”とし、超えない場合は“０”とする。
【００７２】
制御回路６１は、選択信号SEL が“０”のときは現在読み出している極性パターンの読み出しを継続し、選択信号SEL が“１”のときは、ＲＯＭ６２のアドレスにオフセットを加えて、他の極性パターンの読み出しを開始する。
第１の極性パターンとして、例えば図１２に示すように２ビットづつ極性が異なるパターンを記憶し、第２の極性パターンとして、連続する３ビットのデータのうち連続する２ビットを同一の論理値、他の１ビットを逆の論理値となる極性パターン、例えば図１５（Ａ）に示すように、水平方向に連続する６個の画素電極１４を１組とし、各組の画素電極１４が＋＋−＋−−となる極性パターンをＲＯＭ６２に記憶しておく。この場合、ＲＯＭ６２からシフトクロックSCLKに同期して図１５（Ｂ）に示す極性パターン信号POL が出力される。
【００７３】
本実施の形態においては、上述の如く、ＲＯＭ６２に２組分の極性パターンを記憶しておき、比較器６３、計数回路６４、比較器６５及びしきい値設定部６６により、ＲＯＭ６２から出力された極性パターン信号POL と画像信号RGB とが類似しているか否かを判定している。そして、両者が類似していると判定したときは、フリッカが発生するおそれがあるので、ＲＯＭ６２から読み出す極性パターンを切換える。これにより、表示する画像に応じて極性パターンが自動的に切換わり、フリッカの発生をより確実に防止することができる。また、本実施の形態においては、簡単な回路構成で画像信号に応じて極性パターンを切換える液晶表示装置が実現する。
【００７４】
（第３の実施の形態）
以下、本発明の第３の実施の形態の液晶表示パネルの駆動回路について説明する。本実施の形態が第１の実施の形態と異なる点は、極性パターン制御部及びデータドライバの構成が異なる点にあり、その他の構成は第１の実施の形態と同様であるので、重複する部分の図示は省略する。
【００７５】
（１）極性パターン制御部の構成
図１６は本実施の形態の液晶表示パネルの駆動回路の極性パターン制御部７０の構成を示すブロック図である。
極性パターン制御部７０は、制御回路７１、ＲＯＭ７２、Ｄ−フリップフロップ回路７３，７４及び排他的論理和回路（ＸＯＲ）７５により構成されている。ＲＯＭ７２には液晶表示パネル４０の水平方向の画素数（ｎ個）分のデータを１組とした極性パターンが記憶されている。
【００７６】
制御回路７１は、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 及びシフトクロックSCLKを入力し、ＲＯＭ７２のアドレスを設定するとともに、電源をオンにした後の最初の水平同期期間だけ“１”となり、その後“０”となる書き込み信号LOADを発生する。ＲＯＭ７２からは、シフトクロックSCLKに同期して極性パターン信号POL1が１ビットづつ出力される。
【００７７】
Ｄ−フリップフロップ７３は、水平同期信号Ｈ-Sync をクロック端子CLK に入力し、反転出力端子＊Ｑ（＊は反転信号を示す。以下、同じ）の出力は入力端子Ｄに帰還する。また、Ｄ−フリップフロップ回路７４のクロック端子CLK には、垂直同期信号Ｖ-Sync が入力される。このＤ−フリップフロップ回路７４の反転出力端子＊Ｑの出力は入力端子Ｄに帰還する。Ｄ−フリップフロップ回路７３，７４の各反転出力端子＊Ｑから出力された信号は、排他的論理和回路７５に入力され、この排他的論理和回路７５は２つの入力信号の排他的論理和を反転信号POL2として出力する。
【００７８】
排他的論理和回路７５から出力される反転信号POL2は、水平同期信号Ｈ-Sync の１周期毎に反転し、且つ垂直同期信号Ｖ-Sync の１周期毎に反転する。
（２）データドライバの構成
図１７は本実施の形態の液晶表示パネルの駆動回路のデータドライバの構成を示すブロック図である。但し、本実施の形態の液晶表示パネルの駆動回路のデータドライバ７９が図７に示すデータドライバと異なる点は、極性信号Ｐ1 〜Ｐn を出力する回路が異なることにあり、シフトレジスタ回路部４２からボルテージホロワ部４７までの構成は同じであるので、図１７において図７と重複する部分の図示を省略する。
【００７９】
ＡＮＤ回路７６は、書き込み信号LOADが“１”の期間だけ、シフトクロックSCLKをシフトレジスタ回路部７７に伝達する。
シフトレジスタ回路部７７は、極性パターン制御部７０から入力した極性パターン信号POL1をシフトクロックSCLKに同期してシフトし、１水平同期期間分の極性パターン信号POL1をパラレルに出力する。以下、シフトレジスタ回路部７７からパラレルに出力される信号を極性信号Ａ1 〜Ａn という。
【００８０】
排他的論理和回路部７８は、ｎ個の排他的論理和回路７８ａにより構成されている。そして、各排他的論理和回路７８ａは、極性信号Ａ1 〜Ａn と反転信号POL2との排他的論理和を極性信号Ｐ1 〜Ｐn として出力する。すなわち、排他的論理和回路７８ａは、反転信号POL2が“１”のときはシフトレジスタ回路部７７から出力された極性信号Ａ1 〜Ａn を極性信号Ｐ1 〜Ｐn として出力し、反転信号POL2が“０”のときは極性信号Ａ1 〜Ａn を反転した信号を極性信号Ｐ1 〜Ｐn として出力する。
【００８１】
（３）動作
以下、本実施の形態の液晶表示パネル駆動回路の動作について説明する。
図１６に示す極性パターン制御部７０の制御回路７１は、電源をオンにした後の最初の水平同期信号Ｈ-Sync の立ち上がりに同期して書き込み信号LOADを“１”にする。また、制御回路７１は、水平同期信号Ｈ-Sync に同期してＲＯＭ７２の初期アドレスを設定し、シフトクロックSCLKに同期してアドレスをインクリメントする。これにより、ＲＯＭ７２から極性パターン信号POL1がシフトクロックSCLKに同期して１ビットづつ出力される。
【００８２】
一方、排他的論理和回路７５は、１水平同期期間毎及び１垂直同期期間毎に論理値が反転する反転信号POL2を出力する。
図１７に示すデータドライバ７９のＡＮＤ回路７６は、書き込み信号LOADが“１”の期間はシフトクロックSCLKをシフトレジスタ回路部７７に伝達する。シフトレジスタ回路部７７は、水平同期信号Ｈ-Sync が“０”から“１”に変化した後、ＡＮＤ回路７５から入力されるシフトクロックSCLKに同期して極性パターン信号POL1をシフトし、ｎビット分の極性パターン信号POL1をシフトすると、これらのｎビット分の信号を極性信号Ａ1 〜Ａn としてパラレルに出力する。排他的論理和回路部７７の各排他的論理和回路７７ａは、反転信号POL2が“１”の期間は極性信号Ａ1 〜Ａn を極性信号Ｐ1 〜Ｐn として出力し、反転信号POL2が“０”の期間は極性信号Ａ1 〜Ａn を反転した信号を極性信号Ｐ1 〜Ｐn として出力する。
【００８３】
図１８は書き込み信号LOAD、シフトクロックSCLK及び極性パターン信号POL1のタイミングを示すタイミングチャートを示す図、図１９は反転信号POL2と極性パターンとの関係を示す図、図２０は液晶表示パネルの各画素電極に印加される電圧（極性）を示す図である。
これらの図１８〜図２０に示すように、書き込み信号LOADが“１”の期間は、シフトクロックSCLKに同期して極性パターン信号POL1がシフトレジスタ回路部７７に入力される。これにより、シフトレジスタ回路部７７にはｎビット分の極性パターン信号POL1が記憶される。その後、最初の１水平同期期間が終了すると書き込み信号LOADが“０”になり、シフトクロックSCLKがシフトレジスタ回路部７７に入力されなくなる。このため、シフトレジスタ回路部７７は、最初の１水平同期期間に入力された極性パターン信号POL1をその後も保持する。
【００８４】
一方、排他的論理和回路７５から出力される反転信号POL2は１水平同期期間毎に反転する。このため、図１９に示すように、排他的論理和回路部７８から出力される極性信号Ｐ1 〜Ｐn （図１９ではＰ01からＰ12までを示す）は１水平同期期間毎に反転する。従って、図２０に示すように、垂直方向に隣接する各画素電極の極性は相互に異なる。
【００８５】
更に、排他的論理和回路７５から出力される反転信号POL2は、１垂直同期期間毎に反転する。これにより、各画素電極の極性は１フレーム毎に反転する。
（４）第３の実施の形態の効果
本実施の形態においては、１水平同期期間分だけの極性パターンをＲＯＭ７２に記憶しておけばよいので、ＲＯＭ７２の記憶容量が少なくてすむ。
【００８６】
なお、本実施の形態においても、第２の実施の形態のように、ＲＯＭ７２に複数組の極性パターンを記憶しておき、データ信号TADAと極性パターン信号POL1とを比較器で比較して両者の類似を評価し、フリッカが発生するおそれがあるときにはＲＯＭ７２から読み出す極性パターン信号を切換えるようにしてもよい。
（第４の実施の形態）
以下、本発明の第４の実施の形態の液晶表示パネルの駆動回路について説明する。本実施の形態が第１の実施の形態と異なる点は、極性パターン制御部及びデータドライバの構成が異なる点にあり、その他の構成は第１の実施の形態と同様であるので、重複する部分の図示は省略する。
【００８７】
（１）極性パターン制御部の構成
図２１は本実施の形態の液晶表示パネルの駆動回路の極性パターン制御部の構成を示すブロック図である。
極性パターン制御部８０は、Ｄ−フリップフロップ回路８１，８２、排他的論理和回路８３及び切換えスイッチ８４とにより構成されている。Ｄ−フリップフロップ８１は、水平同期信号Ｈ-Sync をクロック端子CLK に入力し、反転出力端子＊Ｑの出力は入力端子Ｄに帰還する。また、Ｄ−フリップフロップ回路８２のクロック端子CLK には、垂直同期信号Ｖ-Sync が入力される。このＤ−フリップフロップ回路８２の反転出力端子＊Ｑの出力は入力端子Ｄに帰還する。Ｄ−フリップフロップ回路８１，８２の各反転出力端子＊Ｑから出力された信号は、排他的論理回路８３に入力される。この排他的論理和回路８３は２つの入力信号の排他的論理和を反転信号POL2として出力する。この排他的論理和回路８３から出力される反転信号POL2は、水平同期信号Ｈ-Sync の１周期毎に反転し、且つ垂直同期信号Ｖ-Sync の１周期毎に反転する。切換えスイッチ８４は、高電位側配線又は低電位側配線のいずれか一方に接続され、“１”又は“０”を出力する。
【００８８】
（２）データドライバの構成
図２２は本実施の形態の液晶表示パネルのデータドライバの構成を示すブロック図である。但し、本実施の形態の液晶表示パネルの駆動回路のデータドライバ８９が図７に示すデータドライバと異なる点は、極性信号Ｐ1 〜Ｐn を出力する回路が異なる点にあり、シフトレジスタ回路部４２からボルテージホロワ部４７までの構成は同じであるので、図２２において図７と重複する部分の図示を省略する。
【００８９】
データドライバ８９は、ｎ個の論理回路８５と、排他的論理回路部８６とを有している。各論理回路８５は、図２３に示すように、入力端子Ｃに入力される選択信号SEL が“０”のときは入力端子Ａの入力が出力端子Ｑに出力され、選択信号SEL が“１”のときは入力端子Ｂの入力が出力端子Ｑに出力される。
本実施の形態においては、図２２に示すように、４ｍ−３（但し、ｍ＝１，２，…）番目の論理回路８５は、入力端子Ａ，Ｂがいずれも“１”のラインに接続されている。また、４ｍ−２番目の論理回路８５は、端子Ａが“０”のライン、端子Ｂが“１”のラインに接続されている。４ｍ−１番目の論理回路８５は、端子Ａが“１”のラインに接続され、端子Ｂが“０”のラインに接続されている。４ｍ番目の論理回路８５は、端子Ａ，Ｂがいずれも“０”のラインに接続されている。
【００９０】
また、排他的論理和回路部８６は、ｎ個の排他的論理回路８６ａにより構成されている。各排他的論理回路８６ａの一方の入力端子には反転信号POL2が入力され、他方の入力端子は論理回路８５の出力端子Ｑに接続されている。
図２４（Ａ）は選択信号SEL が“０”のときの極性パターンを示す図、２４（Ｂ）は選択信号SEL が“１”のときの極性パターンの極性を示す図である。選択信号SEL が“０”のときは、水平方向及び垂直方向に隣り合う画素電極１４の極性はいずれも逆となる。また、選択信号SEL が“１”のときは、水平方向に並ぶ画素電極１４は２画素づつ極性が反転し、垂直方向に並ぶ画素電極は１画素毎に極性が反転する。
【００９１】
（３）動作
例えば、切換えスイッチ８４を切換えて選択信号SEL を“０”とする。そうすると、論理回路８５から排他的論理和回路部８６に、図２４（Ａ）に示す反転信号がパラレルに入力される。排他的論理和回路部８６は、論理回路８５から入力された信号と反転信号POL2との論理和を、極性信号Ｐ1 〜Ｐn として出力する。反転信号POL2は１水平同期期間毎に反転するので、液晶表示パネル４０の各画素電極の極性は図２４（Ａ）に示すようになる。また、反転信号POL2は１水平同期期間毎に反転するので、各画素電極の極性は１フレーム毎に反転する。
【００９２】
切換えスイッチ８４を切換えて選択信号SEL を“１”とすることにより、排他的論理和回路８６に入力される極性パターンが変化し、液晶表示パネル４０の各画素電極の極性は図２４（Ｂ）に示すようになる。
（４）第４の実施の形態の効果
本実施の形態においては、選択信号SEL により、極性パターンを変化させることができる。また、本実施の形態においては、第１乃至第３の実施の形態と異なり、極性パターンを記憶しておくためのＲＯＭが不要となる。
【００９３】
（第５の実施の形態）
図２５は、第５の実施の形態の概要を示す図である。本実施の形態では、表示範囲を横６４×３（Ｒ・Ｇ・Ｂ）画素、縦１２８画素の矩形のブロックに分割し、１つのブロック内にフリッカが発生するパターン（以下、フリッカパターンという）がどの程度含まれるかを最小転送単位毎に判定し、１ブロック内にフリッカパターンが一定数（この例では１ブロック内の２５％）以上含まれるときに、極性パターンを切り替えるものである。なお、以下の例では、水平方向に並ぶＲ・Ｇ・Ｂの３つの画素を１つの表示単位としており、この表示単位をピクセルと表記する。また、前記最小転送単位は２ピクセル分（６画素分）のデータとする。
【００９４】
本実施の形態では、初期状態において図２６（Ａ）に示すように、縦方向及び横方向に正極性と負極性が交互に交代する極性パターン（第１の極性パターンという）で表示し、第１の極性パターンでフリッカが発生すると判定したときに図２６（Ｂ）で示すように、横方向に１画素毎、縦方向に２画素毎に極性が交代する極性パターン（第２の極性パターンという）に変化させる動作を実現するものである。
【００９５】
（１）駆動回路の構成
図２７は本発明の第５の実施の形態の液晶表示パネルの駆動回路の構成を示すブロック図である。
本実施の形態の液晶表示パネルの駆動回路は、タイミングコントローラ１０１、駆動モード決定部１０２、データドライバ１０９、ゲートドライバ（図示せず）及び基準電圧発生回路（図示せず）により構成されている。また、駆動モード決定部１０２は、表示データ変換部１０３、フリッカ判定部１０４、動作範囲指定部１０５、フリッカ情報格納部１０６、フリッカ情報量判定部１０７及び駆動モード選択部１０８により構成されている。タイミングコントローラ１０１、ゲートドライバ及び基準電圧発生回路の構成は基本的に第１の実施の形態と同様であるので、ここでは説明を省略する。また、以下の説明では、タイミングコントローラ１０１から出力されるＲ・Ｇ・Ｂ信号はいずれも６ビットの信号であるとする。
【００９６】
（２）駆動モード決定部の回路
図２８〜図３３は駆動モード決定部１０２を構成する表示データ変換部１０３、フリッカ判定部１０４、動作範囲指定部１０５、フリッカ情報格納部１０６、フリッカ情報量判定部１０７及び駆動モード選択部１０８の回路図である。
表示データ変換部１０３は、図２８に示すように、６個の４入力ＯＲゲート１１１ａ〜１１１ｆにより構成されている。ＯＲゲート１１１ａ〜１１１ｃはそれぞれ奇数番目のピクセルのＲ・Ｇ・Ｂ信号を入力し、ＯＲゲート１１１ｄ〜１１１ｆは偶数番目のピクセルのＲ・Ｇ・Ｂ信号を入力して、入力信号を２値化した信号を出力する。
【００９７】
すなわち、ＯＲゲート１１１ａには奇数番目のピクセルのＲ信号の上位４ビット（RO2 〜RO5 ）が入力され、これらのビットRO2 〜RO5 のうちの少なくとも１つのビットが“１”であれば出力信号DRO を“１”とし、ビットRO2 〜RO5 がいずれも“０”のときは出力信号DRO を“０”とする。信号DRO が“１”のときは画素が点灯していることを示し、“０”のときは画素が非点灯であることを示している。ＯＲゲート１１１ｂ，１１１ｃの動作もこれに準じており、奇数番目のピクセルのＧ信号又はＢ信号の上位４ビットGO2 〜GO5 ，BO2 〜BO5 が入力され、これらの４ビットの少なくとも１つのビットが“１”であれば出力信号DGO ，DBO を“１”とし、入力された４ビットがいずれも“０”であれば出力信号DGO ，DBO を“０”とする。
【００９８】
これと同様に、ＯＲゲート１１１ｄ，１１１ｅ，１１１ｆは偶数番目のピクセルのＲ・Ｇ・Ｂデータの上位４ビットをそれぞれ入力し、入力された４ビット（RE2 〜RE5 ，GE2 〜GE5 ，BE2 〜BE5 ）のうちの少なくとも１つのビットが“１”であれば出力信号DRE ，DGE ，DBE を“１”とし、入力された４ビットがいずれも“０”であれば出力信号DRE ，DGE ，DBE を“０”とする。
【００９９】
フリッカ判定部１０４は、図２９に示すように、４つの加算器（アダー）１１２ａ〜１１２ｄと、２つのＮＯＲゲート１１３ａ，１１３ｄと、２つのＯＲゲート１１３ｂ，１１３ｃと、２つのＡＮＤゲート１１４ａ，１１４ｂとにより構成されている。このフリッカ判定部１０４は、水平方向に隣り合う２ピクセル（６画素）分のデータについて、フリッカパターンであるか否かを判定する。
【０１００】
すなわち、加算器１１２ａは、表示データ変換部１０３から出力される信号DRO ，DBO ，DGE を入力し、これらを加算した信号（２ビットの信号）を出力する。また、加算器１１２ｂは、表示データ変換部１１３から出力される信号DGO ，DRE ，DBE を入力し、これらを加算した信号（２ビットの信号）を出力する。ＮＯＲゲート１１３ａは加算器１１２ａから出力される２ビットの信号の少なくとも一方のビットが“１”のときに“０”を出力し、いずれも“０”のときに“１”を出力する。ＯＲゲート１１３ｂは、加算器１１２ｂから出力される２ビットの信号の少なくとも一方が“１”のときに“１”を出力し、いずれも“０”のときには“０”を出力する。ＡＮＤゲート１１４ａは、ＮＯＲゲート１１３ａ及びＯＲゲート１１３ｂの出力がいずれも“１”のときに出力信号FLDEL を“１”とし、少なくとも一方が“０”のときに出力信号FLDEL を“０”とする。このＡＮＤゲート１１４ａの出力信号FLDEL が“１”のときは、図３４（Ａ）に示すようなデータ配列となり、偶数番目の画素にフリッカが発生する偶数フリッカパターンであることを示している。なお、図３４において、図中Ｘ印で示す画素のうち少なくとも１つの画素は“１”である。
【０１０１】
加算器１１２ｃは、表示データ変換部１０３から出力される信号DRO ，DBO ，DGE を入力し、これらを加算した信号（２ビットの信号）を出力する。また、加算器１１２ｄは、表示データ変換部１０３から出力される信号DGO ，DRE ，DBE を入力し、これらを加算した信号（２ビットの信号）を出力する。ＯＲゲート１１３ｃは加算器１１２ｃから出力される２ビットの信号の少なくとも一方が“１”のときに“１”を出力し、いずれも“０”のときに“０”を出力する。また、ＮＯＲゲート１１３ｄは、加算器１１２ｄから出力される２ビットの信号の少なくとも一方のビットが“１”のときに“０”を出力し、いずれも“０”のときには“１”を出力する。ＡＮＤゲート１１４ｂは、ＯＲゲート１１３ｃ及びＮＯＲゲート１１３ｄの出力がいずれも“１”のときに出力信号FLDOL を“１”とし、少なくとも一方が“０”のときに出力信号FLDOL を“０”とする。ＡＮＤゲート１１４ｂの出力信号FLDOL が“１”のときは、図３４（Ｂ）に示すようなデータ配列となり、奇数番目の画素にフリッカが発生する奇数フリッカパターンであることを示している。
【０１０２】
動作範囲指定部１０５は、図３０に示すように、カウンタ１１５と、ＯＲゲート１１６と、カウンタ１１７と、ＲＳラッチ回路１１８ａ〜１１８ｈ（但し、ＲＳラッチ回路１１８ｃ〜１１８ｇの図示は省略している）と、セレクタ１１９とにより構成されている。この動作範囲指定部１０５は、フリッカパターンの発生割合を調べるブロック（動作範囲ともいう）を規定する部分である（図２５参照）。
【０１０３】
カウンタ１１５は水平同期信号Ｈ-sync のパルスをカウントし、垂直同期信号Ｖ-sync によりクリアされる。そして、カウント値が１２８，２５６，３８４，５１２，６４０又は７６８になると、それに応じた出力信号128L，256L，…，768Lのいずれか１つを“Ｈ”にする。ＯＲゲート１１６は、カウンタ１１５の出力信号128L，256L，…，768Lのうちのいずれか１つが“Ｈ”になると、出力信号CONTCLR を“Ｈ”とする。これにより、１２８ライン毎に“Ｈ”となる信号CONTCLR が得られる。
【０１０４】
また、カウンタ１１７は水平同期信号Ｈ-sync によりクリアされ、その後データクロックDCLKをカウントする。そして、カウント値が０のとき（カウンタ１１７がクリアされたとき）、又は６４，１２８，１９２，３２０，３８４，４４８，５１２番目のデータクロックDCLKがカウントされると、それに応じた出力信号0D，64D ，…，512Dが“Ｈ”になる。
【０１０５】
ラッチ回路１１８ａはカウンタ１１７の出力信号0Dによりセットされ、信号64D によりリセットされる。ラッチ回路１１８ａがセットされている間は、出力信号1/8Hが“Ｈ”となる。ラッチ回路１１８ｂはカウンタ１１７の出力信号64D によりセットされ、信号128Dによりリセットされる。ラッチ回路１１８ｂがセットされている間は、出力信号2/8Hが“Ｈ”となる。その他のラッチ回路１１８ｃ〜１１８ｈの動作も、これに準じる。
【０１０６】
セレクタ１１９は垂直同期信号Ｖ-sync が入力される毎に、ラッチ回路１１８ａ〜１１８ｈから出力された信号のいずれか１つを順番に選択し、動作範囲を規定する信号DEを出力する。このようにして、セレクタ１１９からは所定のブロックが選択されている間だけ“Ｈ”となる信号DEが出力される。
フリッカ情報格納部１０６は、図３１に示すように、ＡＮＤゲート１２０と、２つの６４段シフトレジスタ１２１ａ，１２１ｂと、ＡＮＤゲート１２２ａ，１２２ｂと、ＯＲゲート１２３により構成されている。このフリッカ情報格納部１０６は、縦方向に存在するフリッカパターンを検出する。
【０１０７】
すなわち、ＡＮＤゲート１２０はデータクロックDCLKを入力し、動作範囲を規定する信号DEが“Ｈ”の期間だけクロックPCLKとして出力する。６４段シフトレジスタ１２１ａは、フリッカ判定部１０４から出力される偶数フリッカパターン信号FLDEL をクロックPCLKに同期したタイミングで入力して順次シフトする。そして、最終段のレジスタの値が信号FLDEF として出力される。また、６４段シフトレジスタ１２１ｂは、フリッカ判定部１０４から出力される奇数フリッカパターン信号FLDOL をクロックPCLKに同期したタイミングで入力して順次シフトする。そして、最終段のレジスタの値が信号FLDOF として出力される。
【０１０８】
ＡＮＤゲート１２２ａは偶数フリッカパターンFLDEF 及びシフトレジスタ１２１ａの出力信号FLDEL がいずれも“Ｈ”のときに“Ｈ”を出力する。また、ＡＮＤゲート１２２ｂは奇数フリッカパターン信号FLDOF 及びシフトレジスタ１２１ｂの出力信号FLDOF がいずれも“Ｈ”のときに“Ｈ”を出力する。ＯＲゲート１２３は、ＡＮＤゲート１２２ａ及びＡＮＤゲート１２２ｂの少なくとも一方の出力が“Ｈ”のときに出力信号FLSED を“Ｈ”とする。すなわち、フリッカ情報格納部１０６は、縦方向に並ぶ画素がフリッカパターンであるときに出力信号FLSED を“Ｈ”にする。
【０１０９】
フリッカ情報量判定部１０７は、図３２に示すように、カウンタ１２４とＲＳラッチ回路１２５とにより構成されている。そして、動作範囲指定部１０５により規定された範囲内にフリッカパターンがどのくらいの割合で存在するのかを判定する。
すなわち、カウンタ１２４は、動作範囲指定部１０５のＯＲゲート１１６の出力信号CONTCLR が“Ｈ”になるとクリアされ、フリッカ情報格納部１０６のＡＮＤゲート１２０から出力されるクロックPCLKに同期したタイミングで、フリッカ情報格納部１０６のＯＲゲート１２３の出力信号FLSED の値を取り込み、カウント数を増していく。そして、カウント数が６１４４以上になると、カウンタ１２４の出力が“Ｈ”になる。カウンタ１２４は、垂直方向の動作範囲を超えると、動作範囲指定部１０５のＯＲゲート１１６の出力CNTCLRによりクリアされる。ＲＳラッチ回路１２５は、カウンタ１２４の出力によりセットされ、垂直同期信号Ｖ-sync によりリセットされる。ＲＳラッチ回路１２５の出力信号FLJDが“Ｈ”のときは動作範囲（６４×３×１２８画素）に６１４４個のフリッカパターンがあることを示す。
【０１１０】
駆動モード選択部１０８は、図３３に示すように、ＡＮＤゲート１２６と、カウンタ１２７と、ＲＳラッチ回路１２８とにより構成される。この駆動モード選択部１０６は、フリッカ情報量判定部１０７が一定数を超えるフリッカパターンを検出したときに出力信号FLPTを“Ｈ”とする。そして、フリッカパターンが前記一定数以下のフレームが一定期間にわたって続いたときに、出力信号FLPTを“Ｌ”に戻すという機能を有する。
【０１１１】
すなわち、ＡＮＤゲート１２６はフリッカ情報量判定部１０５のラッチ回路１２５の出力FLJDの反転信号と信号FRM とを入力する。信号FRM は垂直同期信号Ｖ-sync に同期した信号であり、Ｖ-sync のパルスよりも前でかつ画像データが空白となる期間に“Ｈ”となるパルスを有する信号である。ＡＮＤゲート１２６は、ＲＳラッチ回路１２５の出力信号FLJDが“Ｌ”であり、かつ信号FRM が“Ｈ”のときに“Ｈ”となる信号GCLKを出力する。
【０１１２】
カウンタ１２７はＡＮＤゲート１２６の出力信号GCLKをカウントし、カウント値が一定の値になると出力信号FLRST を“Ｈ”にしてカウンタの値をクリアする。すなわち、カウンタ１２７はフリッカのないフレームをカウントしており、フリッカのないフレームが一定の期間（例えば１５〜３０フレーム期間）続くと、出力信号FLRST を“Ｈ”とする。
【０１１３】
ＲＳラッチ回路１２８は、図３２のＲＳラッチ回路１２５の出力信号FLJDが“Ｈ”になるとリセットされ、カウンタ１２７の出力信号FLRDT でリセットされる。ＲＳラッチ回路１２８の出力信号FMODE が“Ｌ”のときは第１の極性パターンが選択され、“Ｈ”のときは第２の極性パターンが選択されることを示す。
（３）データドライバの構成
図３５はデータドライバ１０９を示すブロック図である。但し、このデータドライバ１０９が図７に示すデータドライバと異なる点はシフトレジスタ回路部４１に替えて極性パターン決定部１９１を有することにあり、その他の構成は基本的に同一であるので、重複する部分の図示及び説明を省略する。
【０１１４】
極性パターン決定部１９１は、ラッチ回路１２８の出力信号FMODE が“Ｌ”の期間は１水平同期期間毎に極性信号Ｐ1 ，Ｐ2 ，…，Ｐn の極性を変化させ、ラッチ回路１２８の出力信号FLPTが“Ｈ”の期間は２水平同期期間毎に極性信号Ｐ1 ，Ｐ2 ，…，Ｐn の極性を変化させる。この極性信号Ｐ1 ，Ｐ2 ，…，Ｐn により、データドライバから出力されるデータ信号Ｏ1 〜Ｏn の極性が決定される（図２６参照）。
【０１１５】
（４）第５の実施の形態の効果
本実施の形態では、論理回路で形成された回路によりフリッカパターンの有無を検出して、フリッカが顕著となるときは極性パターンを第１の極性パターンから第２の極性パターンに自動的に変化させるので、フリッカにより画面が見にくくなることを防止できる。また、本実施の形態では、駆動モード決定部１０２を論理回路のみで形成し、ＲＯＭを使用しないので、製造コストが削減されるという利点もある。
【０１１６】
（５）変形例
上記の第５の実施の形態では、画面を複数のブロックに分割し、少なくとも１つのブロックに一定数以上のフリッカパターンが検出されたときに極性パターンを変化させる場合について説明したが、全ブロック数に対しフリッカパターンが一定数（例えば２５％）以上検出されたブロックの割合を求めて、その割合が予め設定された値（例えば、全ブロック数の２０％）を超えた場合に、極性パターンを変化させるようにしてもよい。
【０１１７】
また、分割したブロックの境目におけるフリッカの発生を検出するために、例えば１フレーム毎にブロック範囲を半分だけ上下方向又は左右方向にシフトさせてもよい。この場合、１フレーム毎に動作範囲指定部１０５内のカウンタ１１５，１１７にオフセット値を設定するようにすればよい。
（第６の実施の形態）
以下、本発明の第６の実施の形態について説明する。本実施の形態では、第５の実施の形態に比べてフリッカパターンを更に詳細に設定する。
【０１１８】
図３６〜図４２は本実施の形態の概要を説明する図である。本実施の形態においては、図３６に示すようなパターンが検出された場合をフリッカパターンとする。以下、これらをフリッカパターンとする理由を説明する。
Ｒ・Ｇ・Ｂ別に点灯画素の極性に偏りがあった場合にフリッカが発生する。このため、水平方向に隣り合う２つのピクセルのＲ・Ｇ・Ｂの１色について、一方の画素が点灯し、他方の画素が非点灯であるパターンを数え、一定量であればフリッカパターンとする。図３６のＢ，Ｃ，Ｄがこれに該当する。
【０１１９】
ところで、液晶表示パネルの画素を透過する光の量は、透過量とカラーフィルタの補正値との積に関係する。Ｒ・Ｇ・Ｂの各カラーフィルタの補正値は均一ではなく、Ｇが７０％、Ｒが２０％、Ｂが１０％程度である。従って、水平方向に並んだ２つのピクセルのＧ画素の一方のみが点灯し他方が非点灯の場合は、フリッカが顕著となる。そこで、本実施の形態においては、水平方向に隣り合う２つのピクセルのうち一方のピクセルのＧ画素が点灯、他方のピクセルのＧ画素が非点灯の場合、Ｒ画素及びＢ画素が点灯しているか否かに拘わらず、フリッカパターンとする。図３６のＡ，Ｆ〜Ｌがこれに該当する。また、本実施の形態では水平方向に隣り合う２つのピクセルのＧ画素がいずれも非点灯であり、且つ、一方のピクセルのＲ画素又はＢ画素のいずれか一方若しくは両方が点灯し、他方のピクセルのＲ画素及びＢ画素が非点灯である場合もフリッカパターンとする。図３６のＢ，Ｄ，Ｅがこれに該当する。
【０１２０】
上記の方法では、水平方向のみでフリッカパターンを検出するため、図３７（Ｂ）に示すような縦縞パターンなどのフリッカが発生しないパターンもフリッカパターンとして判定する。そこで、水平方向に並ぶ画素のうちＲ・Ｇ・Ｂのうちの１色について注目し、点灯している画素の数を奇数列の画素と偶数列の画素とに分けてカウントする回路を設け、カウント数が所定の値以上であればフラグを立てる。そして、奇数番目又は偶数番目の画素について、Ｎ（Ｎは整数）行目とＮ＋１行目とでフラグを比較し、一方の行のみにフラグが立っている場合は図３７（Ａ）のような状態であると判断する。また、Ｎ行目及びＮ＋１行目にいずれもフラグが立っていれば、図３７（Ｂ）に示すような状態になっており、このような状態が一定行あれば画面に縦縞を表示していると判断する。図３８を参照して更に詳細に説明する。図３８において、水平方向の奇数番目又は偶数番目の画素の総数をＸとし、そのうち点灯している画素の数をＹとする。ここで、Ｎ行目及びＮ＋１行目で前記一定のカウント数以上点灯していれば、必ず３Ｙ−２Ｙ以上の画素が縦に連続して点灯していることになる。このような原理で縦縞を検出することができる。
【０１２１】
また、上記の原理を応用して図３９に示すような縦方向に２画素連続する市松模様（チェッカーパターン：以下、２ドット市松パターンという））等の特殊パターンを検出することができる。例えば、ある色の奇数番目の画素について、Ｎ行目、Ｎ＋１行目は点灯画素の数が所定の数以上であることを示すフラグが立っており、Ｎ＋２行目、Ｎ＋３行目は点灯画素の数が所定の数以下であることを示すフラグが立っているとする。また、同時に、同一色の偶数番目の画素について、Ｎ行目、Ｎ＋１行目は点灯画素の数が所定の数以下であることを示すフラグが立っており、Ｎ＋２行目、Ｎ＋３行目は点灯画素の数が所定の数以上であることを示すフラグが立っているとする。このようなパターンを抽出することにより、２ドット市松パターンを検出することができる。
【０１２２】
なお、フリッカは正極性のときの輝度と負極性のときの輝度との差により発生するので、輝度が低い部分ではフリッカが認識しにくくなる。また、輝度が高い部分でも、印加電圧に対する透過率の変化が小さいため、フリッカが認識しにくくなる。更に、バックライトの輝度によってもフリッカの見え方は変わってくる。このため、画素の点灯又は非点灯は、上記の条件に合わせて適宜設定すればよい。
【０１２３】
図４０のようなパターンをフリッカパターンから除外するために、ある一定の条件では非点灯の画素を点灯画素と判定するようにしてもよい。図４０に示すパターンの場合、全体的には正極性と負極性が混在するためフリッカは発生しないが、Ｎ＋１行目のＲＯ画素とＮ＋２行目のＲＯ画素がいずれも非点灯であるため、縦縞又は２ドット市松パターンの検出も行われない。従って、Ｎ行目及びＮ＋２行目の奇数番目又は偶数番目の画素が点灯し、かつ、Ｎ＋１行目及びＮ＋２行目の奇数番目又は偶数番目の画素が非点灯のときは、Ｎ＋１行目及びＮ＋２行目の画素も点灯しているとする。これにより、図４０のようなパターンをフリッカパターンから除外することができる。
【０１２４】
上述したフリッカパターンの判定方法、及び除外パターンの判定方法を適宜組み合わせることにより、極性パターンに合わせた最適なフリッカパターン検出を実現することができる。例えば、極性パターンが図２６（Ａ）に示すようなドット反転パターンの場合、水平方向に隣り合う２つのピクセルの点灯画素を調べることによりフリッカパターンを抽出する。その後、縦縞パターンか否かの判定及び縦２ドット市松パターンか否かの判定を行い、縦縞パターン又は縦２ドット市松パターンの場合はフリッカパターンから除外する。そして、最終的にフリッカパターンを表示していると判定したときは極性パターンを例えば図２６（Ｂ）に示すような横２ライン縦１ライン反転パターンに切換える。
【０１２５】
また、極性パターンが図４１に示すような縦ライン反転極性パターンの場合、ある色の偶数番目の列が縦縞であり、奇数番目の列が縦縞でないときにフリッカパターンとして極性パターンを切換える。
更に、極性パターンが図４２に示すような横ライン反転極性パターンの場合、水平方向に並ぶ画素のうち点灯している画素の数をカウントし、所定数以上であることを示すフラグ又は所定数以下であることを示すフラグを立てて、ＮラインとＮ＋１ラインとで比較を行う。例えばＮラインの点灯画素の数が所定数以上であり、Ｎ＋１ラインの非点灯画素の数が所定数以上のパターンがフリッカパターンとなるため、このようなパターンが一定数以上であれば極性パターンを切換る。
【０１２６】
（１）第６の実施の形態の構成
図４３は本実施の形態の液晶表示パネルの駆動回路の構成を示すブロック図である。但し、図４３において、第５の実施の形態の図２７と同一物には同一符号を付してその詳しい説明は省略する。
本実施の形態の液晶表示パネルの駆動方法は、タイミングコントローラ１０１と、駆動モード決定部１０２ａと、データドライバ１０９とにより構成される。また、駆動モード決定部１０２ａは、表示データ変換部１０３と、動作範囲指定部１０５と、フリッカ判定／駆動モード選択部１４０とにより構成される。
【０１２７】
（２）フリッカ判定／駆動モード選択部の回路
図４４〜図４９はフリッカ判定／駆動モード選択部の回路図である。図４４に示す回路において、表示データ変換部１０３で２値化されたＲ・Ｇ・Ｂ信号（DR，DRE ，DGO ，DGE ，DBO ，DBE ）のうち、信号DGO ，DGE はＸＯＲゲート１４１に入力される。ＸＯＲゲート１４１は、信号DGO 又はDGE のいずれか一方のみが“Ｈ”のときに出力信号GFP を“Ｈ”とし、その他のときは出力信号GFP を“Ｌ”とする。一方、Ｄ−フリップフロップ１４２は、動作範囲指定部１０５から出力される信号CNTCLRとデータクロックDCLKとを入力し、信号CNTCLRから１クロック分遅延した信号DCNTCLR を出力する。
【０１２８】
ＡＮＤゲート１４３は、動作範囲指定部１０５から出力される動作範囲を規定する信号DEと、ＸＯＲゲート１４１から出力される信号GFP とがいずれも“Ｈ”のときに“Ｈ”となり、それ以外のときは“Ｌ”となる信号を出力する。カウンタ１４４は、ＡＮＤゲート１４３の出力をクロックDCLKに同期したタイミングでカウントする。そして、カウント値が２０４８（ブロック内のＧ画素の１／４）になると、出力を“Ｈ”とする。また、カウンタ１４４は、Ｄ−フリップフロップ１４２から出力される信号DCNTCLR によりクリアされる。ＲＳラッチ回路１４３は、カウンタ１４４の出力によりセットされ、信号DCNTCLR によりリセットされる。
【０１２９】
この図４４に示す回路は、Ｇ画素についてフリッカパターンか否かを判定するものである。すなわち、水平方向に並んだ２ピクセル（６画素）うち、一方のＧ画素が点灯し、他方のＧ画素が非点灯の場合をフリッカパターンとしている。そして、ＲＳラッチ回路１４５は、動作範囲指定部１０５で規定された動作範囲にＧ画素によるフリッカパターンが２０４８以上あるときに、出力信号GFを“Ｈ”とする。
【０１３０】
図４５に示す回路において、ＡＮＤゲート１４６は表示データ変換部１０３から出力される信号DGO と動作範囲指定部１０５から出力される動作範囲を規定する信号ＧＥとを入力し、これらの信号がいずれも“Ｈ”のときのみ“Ｈ”を出力する。カウンタ１４７は、ＡＮＤゲート１４６の出力をデータクロックDCLKに同期したタイミングでカウントし、カウント値が１１２になると“Ｈ”を出力する。このカウンタ１４７は、水平同期信号Ｈ-sync によりクリアされる。ＲＳラッチ回路１４８は、カウンタ１４７の出力が“Ｈ”になるとセットされて出力信号GOCNT を“Ｈ”とし、水平同期信号Ｈ-sync によりリセットされる。
【０１３１】
シフトレジスタ１４９〜１５２は、初段のシフトレジスタ１４９にＲＳラッチ回路１４８の出力信号GOCNT が入力され、信号LPによりデータをシフトする。なお、信号LPは、水平同期信号Ｈ-sync の有効データ範囲後に“Ｈ”となる信号である。ＡＮＤゲート１５２はシフトレジスタ１４９，１５０の出力と、シフトレジスタ１５１，１５２の反転出力とを入力し、これらがいずれも“Ｈ”のときに“Ｈ”となる信号GE2DOTを出力する。また、ＡＮＤゲート１５４は、シフトレジスタ１４９，１５０の出力を入力し、これらがいずれも“Ｈ”のときに“Ｈ”となる信号GET を出力する。
【０１３２】
図４６に示す回路においても、図４５の回路と同様に、ＡＮＤゲート１５５は表示データ変換部１０３から出力される信号DGE と動作範囲指定部１０５から出力される動作範囲を規定する信号DEとがいずれも“Ｈ”のときに“Ｈ”となる信号を出力する。カウンタ１５７は、ＡＮＤゲート１５６の出力をデータクロックDCLKに同期したタイミングでカウントする。そして、カウント値が１１２になると出力を“Ｈ”とする。このカウンタ１５７は水平同期信号Ｈ-sync によりクリアされる。ＲＳラッチ回路１５８は、カウンタ１５７の出力によりセットされて信号GECNT を出力し、水平同期信号Ｈ-sync によりリセットされる。
【０１３３】
シフトレジスタ１５９〜１６２は、初段のシフトレジスタ１５９にＲＳラッチ回路１５８の出力信号GECNT が入力され、信号LPによりデータをシフトする。ＡＮＤゲート１６１はシフトレジスタ１５９，１６０の出力と、シフトレジスタ１６１，１６２の反転出力とを入力し、これらがいずれも“Ｈ”のときに“Ｈ”となる信号GE2DOTを出力する。また、ＡＮＤゲート１６４は、シフトレジスタ１５９，１６０の出力を入力し、これらがいずれも“Ｈ”のときに“Ｈ”となる信号GET を出力する。
【０１３４】
上記の図４５，４６に示す回路は、フリッカパターンから除外するパターンを検出する回路である。例えば、水平方向に隣り合う２つのピクセルのうちの一方のＧ画素が点灯し、他方のＧ画素が非点灯の場合、ＸＯＲゲート１４１ではフリッカパターンと判定する。しかし、図３７（Ａ）に示すような場合はフリッカが顕著に現れるが、図３７（Ｂ）に示すように縦方向に点灯画素が並ぶ場合はフリッカが目立たなくなる。そこで、本実施の形態においては、縦方向にみて奇数及び偶数ライン別に点灯している画素の数をカウンタ１４７，１５７でカウントし、カウンタ値が１１２以上であれば、ＲＳラッチ回路１４８，１５８の出力信号GOCNT ，GECNT を“Ｈ”とする。Ｎ行目の信号GOCNT ，GECNT とＮ＋１行目のカウント値をＡＮＤゲート１５４，１６４で比較し、いずれも“Ｈ”のときは図３７（Ｂ）に示すように縦方向に点灯画素が並んでいると判断する。このとき、ＡＮＤゲート１５４，１６４の出力信号GOT ，GET が“Ｈ”になる。また、ＡＮＤゲート１５２，１６２の出力が“Ｈ”のときは、図３９に示すように、２ドット市松パターンであると判断する。このとき、ＡＮＤゲート１５２，１６２の出力信号GO2DOT，GE2DOTが“Ｈ”になる。
【０１３５】
図４７に示す回路において、Ｄ−フリップフロップ１７１は、信号LPを１クロック分遅延した信号DLP を出力する。ＯＲゲート１７２は図４５，図４６に示すＡＮＤゲート１５４，１６４から出力される信号GOT, GETを入力し、少なくとも一方が“Ｈ”のときに“Ｈ”となる信号を出力する。カウンタ１７３は、ＯＲゲート１７２の出力を、Ｄ−フリップフロップ１７１の出力信号DLP に同期したタイミングでカウントする。そして、カウント値が１０８になると“Ｈ”になる信号を出力する。このカウンタ１７３は図４４に示すＤ−フリップフロップ１４２の出力信号DCNTCLR によりクリアされる。ＲＳラッチ回路１７４は、カウンタ１７３の出力が“Ｈ”になるとセットされ、図４４のＤ−フリップフロップ１４２から出力される信号DCNTCLR が“Ｈ”になるとリセットされる。
【０１３６】
この図４７に示す回路は、選択されたブロック内の奇数番目のピクセルの緑画素又は偶数番目のピクセルの緑画素が縦方向に並んでいる数をカウントし、カウント値が１０８になると、ＲＳラッチ回路１７４の出力信号GTATE を“Ｈ”とする。
図４８に示す回路において、ＯＲゲート１７５は表示データ変換部１０３から出力される信号DRO ，DBO を入力し、これらの信号DRO ，DBO の少なくとも一方が“Ｈ”のときに“Ｈ”となる信号を出力する。また、ＯＲゲート１７６は表示データ変換部１０３から出力される信号DRE ，DBE を入力し、これらの信号DRE ，DBE の少なくとも一方が“Ｈ”のときに“Ｈ”となる信号を出力する。そして、図４４〜図４７に示す回路と同様の回路１７７により、信号RBF ，RBTATE，RBO2DOT ，RBE2DOT を生成して出力する。なお、信号RBF は１ブロック内にＲ画素又はＢ画素のフリッカパターンが２０４８以上存在するか否かを示す信号、信号RBTATEは赤（Ｒ）又は青（Ｂ）の縦縞パターンか否かを示す信号、信号RBO2DOT はＲ画素又はＢ画素について奇数列縦２ドットパターンか否かを示す信号、信号RBE2DOT はＲ画素又はＢ画素について偶数列縦２ドットパターンか否かを示す信号である。
【０１３７】
図４９に示す回路において、ＯＲゲート１８１はＧ画素の奇数列の縦２ドット市松パターンを示す信号GO2DOTとＲ画素及びＢ画素の奇数列の２ドット市松パターンを示す信号RBO2DOT とを入力し、少なくとも一方が“Ｈ”のときは“Ｈ”を出力する。また、ＯＲ回路１８２は、Ｇ画素の偶数列の２ドット市松パターンを示す信号GE2DOTとＲ画素及びＢ画素の偶数列の２ドット市松パターンを示す信号RBE2DOT とを入力し、少なくとも一方が“Ｈ”のときは“Ｈ”を出力する。ＡＮＤゲート１８３は、ＡＮＤゲート１８１，１８２の出力と、動作範囲を規定する信号DEとを入力し、これらがいずれも“Ｈ”のときのみに“Ｈ”を出力する。
【０１３８】
カウンタ１８４は、ＡＮＤゲート１８３の出力を図４７に示すＤ−フリップフロップ１７１から出力される信号DLP のタイミングでカウントし、カウント値が８になると“Ｈ”を出力する。このカウンタ１８４は、動作範囲指定部１０５から出力される信号CNTCLRによりクリアされる。ＲＳラッチ回路１８５は、カウンタ１８７の出力によりセットされ、動作範囲指定部１０５から出力される信号CNTCLRによりリセットされる。これにより、ＲＳラッチ回路１８５の出力信号2DOTは、縦縞パターンを８以上検出したときに“Ｈ”となる。
【０１３９】
ＡＮＤゲート１８６の出力は、図４８に示す回路から出力される信号RBF と信号RBTATEの反転信号とがいずれも“Ｈ”のときのみ“Ｈ”となる。ＡＮＤゲート１８７は、ＡＮＤゲート１８６の出力信号、図４４に示すＲＳラッチ回路１４５の出力信号GF、図４７に示すＲＳラッチ回路１７４の出力信号GTATE の反転信号、図４９のＲＳラッチ回路１８５の出力信号2DOTの反転信号、動作範囲指定部１０５から出力される信号CNTCLRがいずれも“Ｈ”のときのみ“Ｈ”を出力する。ＲＳラッチ回路１８８は、ＡＮＤゲート１８１の出力によりセットされ、動作モード選択部のカウンタ１２７（図３３参照）から出力される信号FLRST によりリセットされる。このＲＤラッチ回路１８８から出力される信号FMODE により、第５の実施の形態と同様に、極性パターンを切り替える。
【０１４０】
（３）第６の実施の形態の効果
本実施の形態においては、第５の実施の形態と同様の効果が得られるのに加えて、フリッカパターンやフリッカ除外パターンを適切に設定することにより、より細かい調整が可能であるという利点がある。
なお、上記した第１〜第６の実施の形態においては、いずれもタイミングコントローラ３１はパーソナルコンピュータに接続されるものとしたが、本発明はこれに限定されるものではない。タイミングコントローラに接続される機器としては、ＴＶチューナーやその他の映像機器がある。
【０１４１】
また、上述した第１〜第６の実施の形態はいずれも本発明の一例であり、本発明は上述した実施の形態の範囲に限定されるものではない。
【０１４２】
【発明の効果】
以上説明したように、本発明によれば、極性パターンをＲＯＭ等の極性パターン記憶部に記憶しているので、回路構成が簡単であり、ハードウェアの変更を行うことなく極性パターンを変更することができる。これにより、表示パネルの表示パターンに応じた極性パターンに設定することができて、例えば２ドット毎に極性が反転する極性パターンや、連続する３ドットのうち連続する２ドットが同じ極性、他の１ビットが逆の極性となる極性パターンとすることにより、フリッカの発生を低減することができる。
【０１４３】
また、本発明によれば、複数種類の極性パターンを極性パターン記憶部に記憶しておき、該極性パターン記憶部から出力された極性パターンと画像信号とを比較して、その結果に応じて極性パターン記憶部から出力する極性パターンを切換えるので、表示する画像に応じて極性パターンが自動的に切換わる。これにより、フリッカの発生をより確実に防止することができる。
【０１４４】
更に、本発明によれば、複数の極性パターンを発生可能な極性パターン発生部を例えば論理回路により構成し、選択信号発生部から出力される選択信号に応じていずれか１つの極性パターンを極性パターン発生部から出力させる。これにより、ハードウェアを変更することなく極性パターンを変更することができる。
更にまた、本発明によれば、表示画面を複数のブロックに分割し、少なくとも１つのブロックに含まれるフリッカパターンの割合を算出して、その結果に応じて極性パターンを変化させるので、フリッカの発生を低減することができる。この場合、フリッカパターンを検出する回路を論理回路のみで形成することが可能であり、ＲＯＭなどのメモリ等を使用する場合に比べて製品コストを低減することができる。
【図面の簡単な説明】
【図１】図１は液晶表示パネルの構造を示す断面図である。
【図２】図２は同じくその液晶表示パネルのＴＦＴ基板の平面図である。
【図３】図３は本発明の第１の実施の形態の液晶表示パネルの駆動回路を示すブロック図である。
【図４】図４は垂直同期信号Ｖ-Sync 、水平同期信号Ｈ-Sync 、画像信号RGB 、ゲートスタート信号GSTR及びゲートクロックGCLKのタイミングを示すタイミングチャートである。
【図５】図５は水平同期信号Ｈ-Sync 、データクロックDCLK、Ｒ信号、Ｇ信号、Ｂ信号、データスタート信号DSTIN 、ストローブ信号STB 及びシフトクロックSCLKのタイミングを示すタイミングチャートである。
【図６】図６は極性パターン制御部の構成を示すブロック図である。
【図７】図７はデータドライバの構成を示すブロック図である。
【図８】図８はＤ／Ａ変換器の構成を示す回路図である。
【図９】図９は同じくそのＤ／Ａ変換器のデコーダの入力と出力との関係を示す図である。
【図１０】図１０は画素電極に印加する電圧と光の透過率との関係を示す図である。
【図１１】図１１（Ａ）〜（Ｄ）はいずれも極性パターンの例を示す模式図である。
【図１２】図１２は極性パターンの他の例を示す模式図である。
【図１３】図１３（Ａ）は、図１２の極性パターンを使用したときにフリッカが顕著になる表示パターンを示す模式図、図１３（Ｂ）は同じくその表示パターンで表示される色を示した図である。
【図１４】図１４は第２の実施の形態の液晶表示パネルの駆動回路の極性パターン制御部の構成を示すブロック図である。
【図１５】図１５（Ａ）は極性パターンの例を示す図、図１５（Ｂ）はシフトクロック及び極性パターン信号のタイミングを示すタイミングチャートである。
【図１６】図１６は第３の実施の形態の液晶表示パネルの駆動回路の極性パターン制御部の構成を示すブロック図である。
【図１７】図１７は第３の実施の形態の液晶表示パネルの駆動回路のデータドライバの構成を示すブロック図である。
【図１８】図１８は書き込み信号LOAD、シフトクロックSCLK及び極性パターン信号POL1のタイミングを示すタイミングチャートを示す図である。
【図１９】図１９は反転信号POL2と極性パターンとの関係を示す図である。
【図２０】図２０は液晶表示パネルの各画素電極の極性を示す図である。
【図２１】図２１は第４の実施の形態の液晶表示パネルの駆動回路の極性パターン制御部の構成を示すブロック図である。
【図２２】図２２は第４の実施の形態の液晶表示パネルのデータドライバの構成を示すブロック図である。
【図２３】図２３はデータドライバ内の論理回路の入力と出力との関係を示す図である。
【図２４】図２４（Ａ）は選択信号SEL が“０”のときの極性パターンを示す図、２４（Ｂ）は選択信号SEL が“１”のときの極性パターンを示す図である。
【図２５】図２５は第５の実施の形態の概要を示す図である。
【図２６】図２６（Ａ）は第５の実施の形態の第１の極性パターンを示す図、図２６（Ｂ）は第２の極性パターンを示す図である。
【図２７】図２７は本発明の第５の実施の形態の液晶表示パネルの駆動回路の構成を示すブロック図である。
【図２８】図２８は第５の実施の形態の駆動回路の表示データ変換部の回路図である。
【図２９】図２９は第５の実施の形態の駆動回路のフリッカ判定部の回路図である。
【図３０】図３０は第５の実施の形態の駆動回路の動作範囲指定部の回路図である。
【図３１】図３１は第５の実施の形態の駆動回路のフリッカ情報格納部の回路図である。
【図３２】図３２は第５の実施の形態の駆動回路のフリッカ情報量判定部の回路図である。
【図３３】図３３は第５の実施の形態の駆動回路の動作モード選択部の回路図である。
【図３４】図３４（Ａ），（Ｂ）はいずれもフリッカパターンの例を示す模式図である。
【図３５】図３５は第５の実施の形態のデータドライバの構成を示す図である。
【図３６】図３６（Ａ）〜（Ｌ）は第６の実施の形態におけるフリッカパターンの例を示す模式図である。
【図３７】図３７（Ａ）はフリッカパターンの例を示す模式図、図３７（Ｂ）フリッカパターンから除外するパターンの例を示す模式図である。
【図３８】図３８は縦縞パターンの判定方法を説明する図である。
【図３９】図３９は２ドット市松パターンを示す図である。
【図４０】図４０は特殊パターンの例を示す図である。
【図４１】図４１は縦ライン反転極性パターンを示す図である。
【図４２】図４２は横ライン反転極性パターンを示す図である。
【図４３】図４３は第６の実施の形態の液晶表示パネル駆動回路を示すブロック図である。
【図４４】図４４は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その１）である。
【図４５】図４５は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その２）である。
【図４６】図４６は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その３）である。
【図４７】図４７は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その４）である。
【図４８】図４８は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その５）である。
【図４９】図４９は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その６）である。
【符号の説明】
１０ ＴＦＴ基板、
１１，２１ ガラス基板、
１２ ゲートバスライン、
１３ データバスライン、
１４ 画素電極、
１５ ＴＦＴ、
２０ 対向基板、
２２ カラーフィルタ、
２４ 対向電極、
３１，１０１ タイミングコントローラ、
３２，６０，７０，８０ 極性パターン制御部、
３２ａ，６１，７１ 制御回路、
３２ｂ，６２，７２ ＲＯＭ、
３３，７９，１０９ データドライバ、
３４ ゲートドライバ、
３５ 基準電圧発生回路、
３７ パーソナルコンピュータ、
４０ 液晶表示パネル、
４１，４２，７７ シフトレジスタ回路部、
４３ データレジスタ部、
４４ ラッチ回路部、
４５ レベルシフト回路部、
４６ Ｄ／Ａ変換回路部、
４７ ボルテージホロワ部、
７９，８６ 排他的論理和回路部、
１０２，１０２ａ 動作モード決定部
１０３ 表示データ変換部、
１０４ フリッカ判定部、
１０５ 動作範囲指定部、
１０６ フリッカ情報格納部、
１０７ フリッカ情報判定部、
１０８ 駆動モード選択部、
１４０ フリッカ判定／駆動モード選択部。
【発明の属する技術分野】
本発明は、表示パネルの個々の画素電極に印加するデータ信号の極性を一定の時間毎に反転させる、すなわち交流駆動を行う表示パネルの駆動方法、表示パネルの駆動回路及び液晶表示装置に関し、特にアクティブマトリクス型液晶表示パネルの駆動方法、液晶表示パネルの駆動回路及び液晶表示装置に関する。
【０００２】
【従来の技術】
アクティブマトリクス型液晶表示パネルは、２枚のガラス基板の間に液晶を封入した構造を有している。一方のガラス基板の上には水平方向及び垂直方向に配列した複数の画素電極と、各画素電極に印加する電圧をオンーオフするための複数のスイッチング素子とが形成されている。スイッチング素子としては、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）が使用されることが多い。
【０００３】
また、他方のガラス基板の上には、カラーフィルタ及び対向電極が形成されている。これら２枚のガラス基板は、画素電極が形成された面と対向電極が形成された面とを対向させて配置される。カラーフィルタには、赤（Ｒ）・緑（Ｇ）・青（Ｂ）の３色があり、各画素電極に対応してＲ・Ｇ・Ｂのカラーフィルタが一定の順番で配置される。以下、ＴＦＴを有する基板をＴＦＴ基板、対向電極を有する基板を対向基板という。
【０００４】
また、液晶を封入したＴＦＴ基板及び対向基板を挟むようにして、１対の偏光板が配置されている。この一対の偏光板は、一般的に、偏光軸を直交させて配置される。
アクティブマトリクス型液晶表示パネルは交流電圧で駆動する。例えば、対向電極に印加する電圧を基準電圧（０Ｖ）として、画素電極には一定時間毎に正極性（＋）及び負極性（−）に変化する電圧を供給する。液晶に印加される電圧は正の電圧波形と負の電圧波形とが対称形であることが好ましい。しかし、画素電極に正の電圧波形と負の電圧波形とが対称の交流電圧を印加しても、実際に液晶に印加される正の電圧波形と負の電圧波形とは対称形とはならない。このため、正の電圧を印加したときの光透過率と負の電圧を印加したときの光透過率が異なる。従って、画素電極に印加する交流電圧の周期で輝度が変動してちらつきが発生する。この現象はフリッカといわれている。
【０００５】
従来、フリッカを抑制する方法として、対向電極の電圧を変化させる方法、横方向又は縦方向に隣り合う画素電極に印加する電圧の極性が異なるようにする方法、及び極性反転の周波数を高くする方法が知られている。これらの技術は、例えば、特開昭６２−１１３１２９号公報、特開平２−３４８１８号公報、特開平６−１４９１７４号公報、特開平７−１７５４４８号公報、特開平９−２０４１５９号公報に開示されている。
【０００６】
隣り合う画素電極に極性が異なる電圧を印加する場合、▲１▼垂直方向に並ぶ各画素電極に同一極性の電圧を印加し、水平方向に隣接する画素電極に逆極性の電圧を印加する方法、▲２▼水平方向に並ぶ各画素電極に同一極性の電圧を印加し、垂直方向に隣接する画素電極に逆極性の電圧を印加する方法、▲３▼垂直方向及び水平方向に隣接する画素電極に相互に異なる極性の電圧を印加する方法などがある。液晶表示パネルの各画素電極に印加する電圧の極性を示すパターンを極性パターンという。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した▲１▼の極性パターンでは縦縞の模様（表示パターン）を表示したときに、▲２▼の極性パターンでは横縞の模様を表示したときに、▲３▼の極性パターンではモザイク状の模様（チェッカーパターン）を表示したときにフリッカが目立ってしまう。これらの模様（表示パターン）はコンピュータの表示では比較的よく使われる。
【０００８】
また、対向電極の電圧を変化させる方法では、制御が複雑になり、回路規模が増大する。更に、反転周波数を高くする方法では、回路構成が複雑になる。
本発明の目的は、比較的簡単な回路構成でフリッカの発生を低減又は防止できる表示パネルの駆動方法、駆動回路及び液晶表示装置を提供することである。
【０００９】
【課題を解決するための手段】
上記した課題は、請求項１に記載し、図１〜図３，図６に例示するように、画像信号ＲＧＢ、水平同期信号Ｈ-Sync 及び垂直同期信号Ｖ-Sync 、又はイネーブル信号を入力して、液晶表示パネル３０の各データバスライン１３に前記画像信号ＲＧＢから生成した正極性及び負極性に変化するデータ信号Ｏ1 〜Ｏn を供給する表示パネルの駆動方法において、極性パターンを極性パターン記憶部（ＲＯＭ３２ｂ）に記憶しておき、該極性パターン記憶部（ＲＯＭ３２ｂ）から読み出した極性パターンに従って前記各データバスライン１３に供給するデータ信号Ｏ1 〜Ｏn の極性を決定することを特徴とする表示パネルの駆動方法により解決する。
【００１０】
上記のように、極性パターンを極性パターン記憶部（ＲＯＭ３２ｂ）に記憶しておくことにより、ハードウェアの変更を行うことなく、表示パネル３０に表示する表示パターンに応じて極性パターンを容易に変更することができる。また、回路構成も比較的簡単である。なお、イネーブル信号は、画像信号が有効（表示）ときに“Ｈ”となる信号で、水平同期信号、垂直同期信号の代わりとなる信号である。
【００１１】
この場合、請求項２に記載するように、前記極性パターン記憶部に複数の極性パターンを記憶しておき、画像信号ＲＧＢに応じていずれか１つの極性パターンのみを前記極性パターン記憶部から出力させて、前記各データバスライン１３に供給するデータ信号Ｏ1 〜Ｏn の極性を決定することが好ましい。
また、請求項３に記載し、図１４に例示するように、複数の極性パターンを記憶した極性パターン記憶部（ＲＯＭ６２）からいずれか１つの極性パターンを出力させて、前記極性パターン記憶部（ＲＯＭ６２）から出力された極性パターンと画像信号ＲＧＢとの類似を判定し、類似と判定したときは前記極性パターン記憶部（ＲＯＭ６２）から出力する極性パターンを切替えるようにしてもよい。
【００１２】
これにより、フリッカの発生するおそれがある画像（表示パターン）を表示するときに、極性パターン記憶部（ＲＯＭ６２）から出力される極性パターンが自動的に切換わり、フリッカの発生を防止することができる。
請求項４に記載するように、極性パターンと画像信号ＲＧＢとの類似か否かの判定は、例えば単位時間内又は一定のデータ数毎に画像信号ＲＧＢの値と極性パターンの値との一致した数を計数し、その計数値と一定の値とを比較することにより実現することができる。
【００１３】
また、上記した課題は、請求項５に記載し、図１〜図３，図６，図７に例示するように、画像信号ＲＧＢ、水平同期信号Ｈ-Sync 及び垂直同期信号Ｖ-Sync 、又はイネーブル信号を入力して、表示パネル４０の各データバスライン１３に前記画像信号ＲＧＢから生成した正極性及び負極性に変化するデータ信号Ｏ1 〜Ｏn を供給する表示パネルの駆動回路において、極性パターンを記憶した極性パターン記憶部（ＲＯＭ３２ｂ）と、前記極性パターン記憶部（ＲＯＭ３２ｂ）から出力される前記極性パターンを記憶し、極性信号として出力する一時記憶部（シフトレジスタ４１）と、前記画像信号ＲＧＢを入力し、前記一時記憶部（シフトレジスタ４１）から出力される極性信号Ｐ1 〜Ｐn に応じた極性で前記データ信号Ｏ1 〜Ｏn を出力するデータ信号出力部（シフトレジスタ４２、データレジスタ４３、ラッチ回路部４４、レベルシフト回路部４５、Ｄ／Ａ変換回路部４６及びボルテージホロワ部４７）とを有することを特徴とする表示パネルの駆動回路により解決する。
【００１４】
本発明においては、上記のように、極性パターン記憶部（ＲＯＭ３２ｂ）に極性パターンを記憶しておくので、ハードウェアを変更することなく、表示パターンに応じて極性パターンを変更することができる。
請求項６に記載するように、前記極性パターン記憶部（ＲＯＭ３２ｂ）は、奇数番目のフレーム用のデータと、該奇数番目のフレーム用データの論理値を反転した偶数番目のフレーム用のデータとの２フレーム分のビット数のデータを１組の極性パターンとして記憶してもよい。液晶表示パネルでは、画素電極に供給するデータ信号の極性を一定の時間毎に反転させる必要がある。上記のように偶数番目のフレームのデータを奇数番目のフレームのデータの論理値を反転したデータとすることにより、１フレーム毎にデータ信号の極性が反転する。
【００１５】
なお、請求項５に記載の表示パネルの駆動回路において、前記極性パターン記憶部は、複数組の極性パターンを記憶するものであってもよい。
請求項７に記載し、図１４に例示するように、極性パターン記憶部（ＲＯＭ６２）から出力された極性パターンと画像信号ＲＧＢとが類似しているか否かを判定して極性パターン記憶部（ＲＯＭ６２）から出力する極性パターンを切換えるパターン切換え部（制御回路６１、比較器６３、計数回路６４、比較器６５及びしきい値設定部６６）を設けてもよい。これにより、表示パターンに応じて極性パターンを自動的に切換えることができる。
【００１６】
請求項８に記載し、図１６，１７に例示するように、極性パターン記憶部（ＲＯＭ７２）から出力される１水平同期期間分の極性パターンを記憶して極性信号Ａ1 〜Ａn として出力する一時記憶部（シフトレジスタ回路部７７）と、前記極性信号Ａ1 〜Ａn の極性を水平同期信号Ｈ-Sync に同期して反転させる極性信号反転部（排他的論理和回路部７８）とを設けてもよい。
【００１７】
この場合は、極性パターン記憶部（ＲＯＭ７２）に１水平同期期間分の極性パターンを記憶すればよく、極性パターン記憶部（ＲＯＭ７２）の記憶容量を削減することができる。
この場合に、請求項９に記載するように、極性パターン記憶部には１水平同期期間分のビット数のデータを１組とし、複数組の極性パターンを記憶していることが好ましい。
【００１８】
上記した課題は、請求項１０に示し、図２１，図２２に例示するように、異なる複数の極性パターンを発生可能な極性パターン発生部（論理回路８５）と、前記極性パターン発生部から出力する極性パターンを決定するための選択信号SEL を出力する選択信号発生部（極性パターン制御部８０）と、前記極性パターン発生部（論理回路８５）から出力された極性パターンの各ビットの論理値を１水平同期期間毎及び１垂直同期期間毎に反転させて極性信号Ｐ1 〜Ｐn として出力する極性信号反転部（排他的論理回路部８６）とを有する表示パネルの駆動回路により解決する。
【００１９】
この表示パネルの駆動回路においても、極性パターン発生部から表示パターンに応じた極性パターンを出力させることにより、フリッカの発生を防止することができる。
上記した課題は、請求項１１に記載し、図３，図６，図７に示すように、▲１▼液晶表示パネル４０と、▲２▼極性パターンを記憶した極性パターン記憶部（ＲＯＭ３２ｂ）と、前記極性パターン記憶部（ＲＯＭ３２ｂ）から出力される前記極性パターンを記憶して極性信号Ｐ1 〜Ｐn として出力する一時記憶部（シフトレジスタ回路部４１）と、画像信号ＲＧＢを入力し、前記一時記憶部（シフトレジスタ回路部４１）から出力される極性信号Ｐ1 〜Ｐn に応じた極性で前記液晶表示パネル４０のデータバスラインにデータ信号を出力するデータ信号出力部（シフトレジスタ４２，データレジスタ回路部４３，ラッチ回路部４４，レベルシフト回路部４５，Ｄ／Ａ変換回路部４６及びボルテージホロワ部４７）とにより構成されるデータ駆動回路（極性パターン制御部３２及びデータドライバ３３）と、▲３▼前記液晶表示パネル４０のゲートバスラインに水平同期信号Ｈ-Sync 及び垂直同期信号Ｖ-Sync に同期したタイミングで走査信号SCANを供給するゲート駆動回路（ゲートドライバ３４）とを有することを特徴とする液晶表示装置により解決する。
【００２０】
上記のように、極性パターンを極性パターン記憶部（ＲＯＭ３２ｂ）に記憶しているので、ハードウェアを変更することなく、表示パターンに応じた極性パターンに変更することができる。これにより、簡単な構成でフリッカの発生を抑制することができる。
また、請求項１２に記載するように、上記のデータ駆動回路に代えて、図２１，図２２に例示するように、異なる複数の極性パターンを発生可能な極性パターン発生部（論理回路８５）と、前記極性パターン発生部（論理回路８５）から出力する極性パターンを決定するための選択信号SEL を発生する選択信号発生部（極性パターン制御部８０）と、前記極性パターン発生部（論理回路８５）から出力された極性パターンの各ビットの論理値を１水平同期期間毎及び１垂直同期期間毎に反転させて極性信号Ｐ1 〜Ｐn として出力する極性信号反転部（排他的論理回路８６）と、画像信号を入力して前記極性信号に応じた極性でデータ信号を出力するデータ信号出力部とにより構成されるデータ駆動回路（シフトレジスタ４２，データレジスタ回路部４３，ラッチ回路部４４，レベルシフト回路部４５，Ｄ／Ａ変換回路部４６及びボルテージホロワ部４７）とにより構成されるデータ駆動回路を使用することもできる。
【００２１】
また、上記した課題は、請求項１３に記載し、図１〜図３、図２５〜図２７に示すように、画像信号ＲＧＢ、水平同期信号Ｈ-sync 及び垂直同期信号Ｖ-sync 、又はイネーブル信号を入力して、画像表示パネル４０の各データバスライン１３に前記画像信号ＲＧＢから生成した正極性及び負極性に変化するデータ信号Ｏ1 〜Ｏn を供給する表示パネルの駆動方法において、表示画面を複数のブロックに分割し、そのうちの少なくとも１つのブロック内に含まれるフリッカパターンの割合を算出して、一定の値を超えるときに前記データバスライン１３に供給するデータ信号Ｏ1 〜Ｏn の極性を決定する極性パターンを、第１の極性パターンから第２の極性パターンに変化させることを特徴とする表示パネルの駆動方法により解決する。
【００２２】
この場合、例えば、前記複数のブロックのうち前記フリッカパターンの割合が前記一定の値を超えるブロックの数が所定の値以上となったときに、前記第２の極性パターンに変化させる。
また、前記第１の極性パターンから前記第２の極性パターンに変化させた後、所定のフレーム期間にわたって前記ブロック内に含まれるフリッカパターンの割合が前記一定の値以下であるときに、前記第１の極性パターンに戻すことが好ましい。
【００２３】
ブロックの境目に存在するフリッカパターンを検出するために、前記ブロックの分割位置をフレーム毎に変化させることが好ましい。
前記フリッカパターンの検出は、例えば横方向に隣り合う一定数のピクセル分の画像信号毎に行う。一例を示せば、横方向に隣り合う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青（Ｂ）の６画素のうちの緑の画素について、一方のピクセルの緑画素が点灯し、他方のピクセルの緑画素が非点灯であるときにフリッカパターンとする。また、横方向に隣り合う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青（Ｂ）の６画素のうちの赤及び青の画素について、一方のピクセルの赤画素及び青画素の少なくとも一方の画素が点灯し、他方のピクセルの赤画素及び青画素がいずれも非点灯であるときにフリッカパターンとする。上記の例は２ピクセルを１つのエリアとしてフリッカパターンを判定する方法であるが、一般的に言えば、隣り合う２ピクセル以上を１エリアとし、１エリア内のＲ・Ｇ・Ｂの１色の画素について正極と負極がある極性の一方の極性データを書き込む画素が点灯し、他方の極性を書き込む画素の全てが非点灯であるときにフリッカパターンと判定する。
【００２４】
なお、請求項１３に記載の表示パネルの駆動方法において、前記フリッカパターンの検出は、横方向に隣り合う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青（Ｂ）の６画素のうちの１色の画素について、一方のピクセルの画素が点灯し、他方のピクセルの画素が非点灯であるときにフリッカパターンと判定することとしてもよい。
【００２５】
また、請求項１３に記載の表示パネルの駆動方法において、前記フリッカパターンの検出は、横方向に隣り合う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青（Ｂ）の６画素のうちの２色の画素について、一方のピクセルでは前記２色の画素の少なくとも一方の画素が点灯し、他方のピクセルでは前記２色の画素がいずれも非点灯であるときにフリッカパターンと判定することとしてもよい。
【００２６】
更に、請求項１３に記載の表示パネルの駆動方法において、横方向に並ぶ赤（Ｒ）・緑（Ｇ）・青（Ｂ）の画素のうちの１色の画素について点灯画素及び非点灯画素の数をそれぞれ計数し、Ｎ（Ｎは整数）行目の点灯画素及び非点灯画素の数とＮ＋１行目の点灯画素及び非点灯画素の数を比較し、その結果に基づいて前記フリッカパターンから除外するパターンを検出することとしてもよい。
【００２７】
更にまた、請求項１３に記載の表示パネルの駆動方法において、横方向に並ぶ赤（Ｒ）・緑（Ｇ）・青（Ｂ）の画素のうちの複数色の画素について点灯画素及び非点灯画素の数をそれぞれ計数し、Ｎ（Ｎは整数）行目の点灯画素及び非点灯画素の数とＮ＋１行目の点灯画素及び非点灯画素の数を比較して、その結果に基づいて前記フリッカパターンから除外するパターンを検出することとしてもよい。
【００２８】
更にまた、請求項１３に記載の表示パネルの駆動方法において、前記画像信号判定手段、前記フリッカ判定手段、前記動作範囲指定手段、前記フリッカ情報量判定手段及び前記駆動モード選択手段がいずれも論理回路により構成されていることが好ましい。
また、上記した課題は、請求項１８に記載し、図１〜図３，図２７に示すように、画像信号ＲＧＢ、水平同期信号Ｈ-sync 及び垂直同期信号Ｖ-sync 、又はイネーブル信号を入力して、表示パネル４０の各データバスライン１３に前記画像信号ＲＧＢから生成した正極性及び負極性に変化するデータ信号Ｏ1 〜Ｏn を個別に供給する表示パネルの駆動回路において、前記画像信号ＲＧＢを入力して点灯画素及び非点灯画素を判定する画像信号判定手段１０３と、前記画像信号判定手段１０３の判定結果を基にフリッカパターンか否かを判定するフリッカ判定手段１０４と、動作範囲を指定する動作範囲指定手段１０５と、前記動作範囲指定手段１０５で指定された動作範囲内に前記フリッカ判定手段１０４でフリッカパターンと判定されたパターンが含まれる割合を算出するフリッカ情報量判定手段１０６と、前記フリッカ情報量判定手段１０６の判定結果に応じて前記データ信号Ｏ1 〜Ｏn の極性パターンを決定する信号を出力する駆動モード選択手段１０８と、前記駆動モード選択手段１０８の出力に応じて前記データバスライン１３に供給するデータ信号Ｏ1 〜Ｏn の極性を決定する極性パターンを、第１の極性パターンから第２の極性パターンに変化させる極性パターン変更手段１０９とを有することを特徴とする表示パネルの駆動回路により解決する。
【００２９】
この場合、図２８〜図３３，図４４〜図４９に示すように、前記画像信号判定手段１０３、前記フリッカ判定手段１０４、前記動作範囲指定手段１０５、前記フリッカ情報量判定手段１０７及び前記駆動モード選択手段１０８は、いずれも論理回路により構成することができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
（１）液晶表示パネルの構造
図１は第１の実施の形態の駆動回路で駆動される液晶表示パネルの構造を示す断面図、図２は同じくそのＴＦＴ基板の平面図である。
【００３１】
液晶表示パネル４０は、対向して配置されたＴＦＴ基板１０及び対向基板２０と、これらのＴＦＴ基板１０と対向基板２０との間に封入された液晶３０とにより構成されている。
ＴＦＴ基板１０は、ガラス基板１１と、ガラス基板１１上に形成されたゲートバスライン１２、データバスライン１３、画素電極１４及びＴＦＴ１５等により構成される。ゲートバスライン１２及びデータバスライン１３は直角に交差しており、両者の間に形成された絶縁膜（図示せず）により電気的に絶縁されている。これらのゲートバスライン１２及びデータバスライン１３は、アルミニウム等の金属により形成されている。
【００３２】
ゲートバスライン１２とデータバスライン１３とにより区画された各矩形領域が画素である。各画素にはそれぞれインジウム酸化スズ（indium-tin oxide：以下、ＩＴＯという）からなる透明の画素電極１４が形成されている。また、ＴＦＴ１５は、ゲートバスライン１２から延びるゲート電極１２ａと、ゲート電極１２ａの上方にゲート絶縁膜（図示せず）を介して形成されたシリコン膜１６と、シリコン膜１６の上方に形成されたドレイン電極１３ａ及びソース電極１３ｂとからなる。ドレイン電極１３ａはデータバスライン１３と接続しており、ソース電極１３ｂは画素電極１４に接続している。また、画素電極１４の一部にオーバーラップして、図示しない蓄積容量電極が形成されている。
【００３３】
これらの画素電極１４の上には、例えばポリイミドからなる配向膜１７が形成されている。この配向膜１７の表面には、電圧を印加していないときの液晶分子の配向方向を決定するために、配向処理が施されている。配向処理の代表的な方法としては、布製のローラーにより配向膜の表面を一方向に擦るラビング法が知られている。
【００３４】
一方、対向基板２０は、ガラス基板２１と、ガラス基板２１の下面側に形成されたカラーフィルタ２２、ブラックマトリクス２３、対向電極２４及び配向膜２５等により構成されている。カラーフィルタ２２には、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）の３種類あり、１つの画素電極１４に１つのカラーフィルタ２２が対向している。本実施の形態では、カラーフィルタ２２は水平方向にＲ・Ｇ・Ｂの順番で並んでいる。これらのカラーフィルタ２２の間にはブラックマトリクス２３が形成されている。このブラックマトリクス２３は、例えばクロム（Ｃｒ）のように光が透過しない金属薄膜からなる。
【００３５】
カラーフィルタ２２及びブラックマトリクス２３の下には、ＩＴＯからなる透明の対向電極２４が形成されている。この対向電極２４の下には配向膜２５が形成されている。この配向膜２５の表面にも配向処理が施されている。
ＴＦＴ基板１０と対向基板２０との間には、球形のスペーサ（図示せず）が配置され、これによりＴＦＴ基板１０と対向基板２０との間隔が一定に維持される。また、ＴＦＴ基板１０の下及び対向基板２０の上にはそれぞれ偏光板（図示せず）が配置される。これらの偏光板は、偏光軸が相互に直交するように配置される。
【００３６】
データバスライン１３にデータ信号を供給し、ゲートバスライン１２に走査信号を供給すると、ＴＦＴ１５がオンになって画素電極１４にデータ信号が供給される。これにより、画素電極１４と対向電極２４との間に電界が発生する。この電界によって液晶３０中の液晶分子の向きが変化し、画素の光透過率が変化する。各画素毎に画素電極１４に印加する電圧を制御することにより、液晶表示パネル４０に所望の画像を表示することができる。
【００３７】
（２）駆動回路の構成
図３は第１の実施の形態の液晶表示装置を示すブロック図である。この液晶表示装置は、図１，図２に示す構造の液晶表示パネル４０と、タイミングコントローラ３１、極性パターン制御部３２、データドライバ３３及びゲートドライバ３４と、基準電圧発生回路３５とを有している。
【００３８】
タイミングコントローラ３１はパーソナルコンピュータ又はその他の画像信号RGB を出力する装置（以下、単に、パーソナルコンピュータという）３７に接続され、パーソナルコンピュータ３７から水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 、データクロックDCLK及び画像信号RGB を入力する。
画像信号RGB は、赤色の輝度を示すＲ信号、緑色の輝度を示すＧ信号及び青色の輝度を示すＢ信号の３つのデジタル信号（以下、Ｒ・Ｇ・Ｂ信号という）からなる。通常、Ｒ・Ｇ・Ｂ信号の各ビット数をいずれも８ビットとすることが多いが、ここでは説明を簡単にするために、Ｒ・Ｇ・Ｂ信号はいずれも３ビットの信号であるとする。これらのＲ・Ｇ・Ｂ信号はデータクロックDCLKに同期した信号である。
【００３９】
タイミングコントローラ３１は、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 及びデータクロックDCLKを入力して、これらの信号からシフトクロックSCLK、データスタート信号DSTIN 、ストローブ信号STB 、ゲートスタート信号GSTR及びゲートシフトクロックGCLKを生成する。
図４は垂直同期信号Ｖ-Sync 、水平同期信号Ｈ-Sync 、画像信号RGB 、ゲートスタート信号GSTR及びゲートクロックGCLKのタイミングを示すタイミングチャート、図５は水平同期信号Ｈ-Sync 、データクロックDCLK、Ｒ信号、Ｇ信号、Ｂ信号、データスタート信号DSTIN 、ストローブ信号STB 及びシフトクロックSCLKのタイミングを示すタイミングチャートである。
【００４０】
これらの図４，図５に示すように、ゲートスタート信号GSTRは垂直同期信号Ｖ-Sync の立ち上がりに同期した信号であり、ゲートクロックGCLKは水平同期信号Ｈ-Sync に同期した信号である。また、データスタート信号DSTIN は、画像信号RGB の送信開始のタイミングを示す信号である。画像信号RGB は、垂直同期信号Ｖ-Sync が“０”から“１”に変化した後の最初の水平同期信号Ｈ-Sync の立ち上がりに同期して送信が開始される。また、画像信号RGB は、１水平同期期間内に液晶表示パネル４０の水平方向の画素数（ｎ個）分のデータがデータクロックDCLKに同期して送られる。従って、１水平同期期間分のデータの送信が完了してから次の水平同期期間分のデータの送信を開始するまでの間と、１フレーム分のデータの送信が完了してから次のフレームのデータの送信を開始するまでの間の画像信号RGB の値は無効である。
【００４１】
ストローブ信号STB は水平同期信号Ｈ-Sync に同期した信号である。シフトクロックSCLKはデータクロックDCLKに同期した信号である。
極性パターン制御部３２は、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 及びシフトクロックSCLKを入力して、極性パターン信号POL を出力する。データドライバ３３は、タイミングコントローラ３１から入力した画像信号RGB 、シフトクロックSCLK、データスタート信号DSTIN 及びストローブ信号STB を入力し、極性パターン制御部３２から極性パターン信号POL を入力して、液晶表示パネル４０の各データバスライン１３にデータ信号Ｏ1 〜Ｏn を出力する。これらのデータ信号Ｏ1 〜Ｏn は一定の周期で極性が反転する信号である。
【００４２】
また、ゲートドライバ３４は、タイミングコントローラ３１からゲートスタート信号GSTR及びゲートシフトクロックGCLKを入力し、液晶表示パネル４０の各ゲートバスライン１１に順番に走査信号SCANを供給する。
ＴＦＴ型液晶表示パネルの駆動回路の場合、データドライバ３３及びゲートドライバ３４は液晶表示パネル４０のＴＦＴ基板上に形成することも可能である。
【００４３】
基準電圧発生回路３５は、液晶表示パネル４０の対向電極２４に印加する基準電圧を発生する。この基準電圧は、データ信号Ｏ1 〜Ｏn の中心電圧と、画素の容量成分による電圧シフト量とに応じて設定する。また、基準電圧発生回路３５は、タイミングコントローラ３１、極性パターン制御部３２、データドライバ３３及びゲートドライバ３４の動作に必要な所定の電圧を発生し、これらの電圧を図示しない配線を介して各回路に供給する。
【００４４】
なお、上記の例では駆動回路をコンピュータ３７に接続する場合について説明したが、本発明の液晶表示パネルの駆動回路は、ＴＶチューナ等のようにビデオ信号を出力する装置に接続することも可能である。その場合、ビデオ信号からＲ・Ｇ・Ｂ信号、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync を生成する回路が必要であるが、これらの回路は公知のものを使用することができる。
【００４５】
（３）極性パターン制御回路
図６は極性パターン制御部３２の構成を示すブロック図である。
極性パターン制御部３２は、制御回路３２ａと、極性パターンを記憶したＲＯＭ３２ｂとにより構成されている。
ＲＯＭ３２ｂに記憶されている極性パターンは、“０”と“１”との組み合わせにより構成され、例えば“０”のときは画素電極１４に正極性（＋）の電圧を印加し、“１”のときは画素電極１４に負極性（−）の電圧を印加することを示す。本実施の形態においては、１フレーム毎に液晶表示パネル４０に供給するデータ信号Ｏ1 〜Ｏn の極性を反転させる。このため、奇数番目のフレームに出力される極性パターンと、偶数番目のフレームに出力される極性パターンとは、“０”と“１”とがちょうど逆であることが必要である。ＲＯＭ３２ｂは、２フレーム分の極性パターン、すなわち液晶表示パネル４０の画素数の２倍のビット数の極性パターンを１組のデータとして記憶している。
【００４６】
制御回路３２ａは、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 及びシフトクロックSCLKを入力し、ＲＯＭ３２ｂのアドレスを設定する。すなわち、制御回路３２ａは、奇数番目の垂直同期信号Ｖ-Sync の立ち上がりに同期してＲＯＭ３２ｂのアドレスの初期値を設定し、その後、シフトクロックSCLKに同期してアドレスをインクリメントする。これにより、ＲＯＭ３２ｂからは、シフトクロックSCLKに同期して極性パターン信号POL が１ビットづつ出力される。但し、制御回路３２ａは、水平同期信号Ｈ-Sync の１周期間に表示パネル４０の水平方向の画素数（ｎ個）と同じ数だけＲＯＭ３２ｂのアドレスをインクリメントすると動作を一旦停止して、次の水平同期信号Ｈ-Sync の立ち上がりでインクリメントを再開する。
【００４７】
（４）データドライバの構成
図７はデータドライバ３３の構成を示すブロック図である。
データドライバ３３は、シフトレジスタ回路部４１，４２と、データレジスタ回路部４３と、ラッチ回路部４４と、レベルシフト回路部４５と、Ｄ／Ａ変換回路部４６と、ボルテージホロワ部４７とにより構成されている。
【００４８】
シフトレジスタ回路部４１は極性パターン制御部３２から入力した極性パターン信号POL を水平同期信号Ｈ-Sync に同期して読み込み開始する。そして、反転パターン信号POL をシフトクロックSCLKに同期してシフトし、ｎビット分の極性パターン信号POL をパラレルに出力する。以下、シフトレジスタ回路４１からパラレルに出力される信号を極性信号Ｐ1 〜Ｐn という。
【００４９】
データレジスタ回路部４３はｎ個のレジスタ４３ａにより構成されている。シフトレジスタ回路部４２は、データスタート信号DSTIN 、データクロックDCLK及びストローブ信号STB を入力して、データレジスタ回路４３のレジスタ４３ａのアドレスを設定する。すなわち、データレジスタ回路４３はデータスタート信号DATIN を入力するとレジスタ４３ａの先頭アドレスを設定し、データクロックDCLKに同期してアドレスをインクリメントする。データレジスタ回路４３は画像信号RGB を入力し、シフトレジスタ回路部４２により指定されたアドレスのレジスタ４３ａにＲ信号、Ｇ信号又はＢ信号を記憶する。
【００５０】
ラッチ回路部４４はｎ個のラッチ回路４４ａにより構成されている。各ラッチ回路４４ａはストローブ信号STB に同期してデータレジスタ回路部４３の出力及びシフトレジスタ回路部４１の出力をラッチする。このとき、各ラッチ回路４４ａは、３ビットのＲ信号、Ｇ信号又はＢ信号の最上位ビットに極性信号Ｐ1 〜Ｐn を加えて、４ビットの信号とする。
【００５１】
レベルシフト回路部４５は、ラッチ回路部４４から出力される信号のレベルを変換する。本実施の形態において、レベルシフト回路部４５はラッチ回路部４４から出力される波高値が３．３Ｖの信号を、波高値が１２Ｖの信号に変換してＤ／Ａ変換回路部４６に出力する。
Ｄ／Ａ変換回路部４６はｎ個のＤ／Ａ変換器４６ａにより構成されている。これらのＤ／Ａ変換器４６ａは、極性信号Ｐ1 〜Ｐn が付加された４ビットのＲ信号、Ｇ信号及びＢ信号を入力して、正極性（＋）又は負極性（−）のアナログのデータ信号Ｏ1 〜Ｏn を出力する。ボルテージホロワ部４７はｎ個のボルテージホロワ４７ａにより構成されている。これらのボルテージホロワ４７ａは、Ｄ／Ａ変換回路部４６から出力されたデータ信号Ｏ1 〜Ｏn を、ストローブ信号STB に同期して液晶表示パネル４０の各データバスライン１３に供給する。
【００５２】
図８はＤ／Ａ変換回路部４６内のＤ／Ａ変換器４６ａの構成を示す回路図である。
Ｄ／Ａ変換器４６ａは、デコーダ５１と、１７個の抵抗素子５２と、１６個のボルテージホロワ５３と、１６個のスイッチ素子５４とにより構成されている。抵抗素子５２は、高電位側電源線（＋１２Ｖ）と低電位側電源線（０Ｖ）との間に直列接続されている。各抵抗素子５２の接続点（ノード）にはそれぞれボルテージホロワ５３の入力が接続されている。これらのボルテージホロワ５３の出力は各スイッチ５４の一端側にそれぞれ接続されている。各スイッチ５４の他端側はいずれも出力端子５５に接続されている。
【００５３】
各スイッチ５４は、デコーダ５１から“１”が与えられるとオンになり、“０”が与えられるとオフになる。デコーダ５１は、３ビットのＲ信号、Ｇ信号又はＢ信号に１ビットの極性信号Ｐを加えた４ビットの信号を入力し、１６ビットの信号を出力する。
図９は、デコーダ５１の入力と出力との関係を示す図である。この図９に示すように、デコーダ５１から出力される１６ビットの信号は、いずれか１ビットが“１”で他のビットが“０”である。また、入力信号が“００００”のときの電圧が中心電圧（Ｖ0 ）であり、この中心電圧（Ｖ0 ）に応じた電圧を基準電圧として対向電極２４に印加する。
【００５４】
出力端子５５から出力される信号（データ信号Ｏ1 〜Ｏn ）の電圧が基準電圧よりも高い場合（Ｖ1 〜Ｖ7 ）はデータ信号は正極性（＋）であり、基準電圧よりも低い場合（−Ｖ1 〜−Ｖ7 ）は負極性（−）である。すなわち、デコーダ５１に入力される最上位ビット（極性信号）が“０”のときは、ボルテージホロワ部４７から出力されるデータ信号Ｏ1 〜Ｏn は正極性となり、最上位ビットが“１”のときは負極性となる。
【００５５】
（５）印加電圧と透過率との関係及び極性パターン
図１０は、横軸に画素電極１４と対向電極２４との間に印加する電圧をとり、縦軸に光の透過率をとって両者の関係（電圧−透過率特性）を示す図である。この図１０に示すように、印加電圧が低い場合及び印加電圧が高い場合は、電圧が若干変化しても透過率の変動は小さい。しかし、印加電圧が中程度の場合は、印加電圧のわずかな変動により透過率が大きく変化する。前述の如く、画素電極には交流電圧を印加する。従って、中間階調（ハーフトーン）の表示のときに、正極性のときの印加電圧と負極性のときの印加電圧とが対称でないと、交流電圧の周期で輝度が変動して、フリッカが発生する。
【００５６】
図１１（Ａ）では、液晶表示パネル４０の全ての画素電極１４の極性を同一とし、１フレーム毎に極性を反転させる極性パターンとしている。この場合、例えば灰色を表示したときにフリッカが顕著になる。
また、図１１（Ｂ）では、奇数行目の各画素電極１４の極性を同一とし、偶数行目の各画素電極１４の極性を逆極性として、１フレーム毎に極性を反転させる極性パターンとしている。この場合、例えば灰色と黒の横縞を表示したときにフリッカが顕著になる。
【００５７】
図１１（Ｃ）では、奇数列目の各画素電極１４の極性を同一とし、偶数列目の各画素電極１４の極性を逆極性として、１フレーム毎に極性を反転させる極性パターンとしている。この場合、例えば中間階調（暗め）の緑と黒の縦縞を表示したときにフリッカが顕著になる。
図１１（Ｄ）では、水平方向及び垂直方向に隣り合う画素電極１４の極性を異ならせ、１フレーム毎に極性を反転させる極性パターンとしている。この場合は、中間階調（暗め）の緑と黒のドット毎のモザイク表示でフリッカが顕著になる。
【００５８】
従来、一般的に行われている上述の３種類の極性パターン（図１１（Ｂ）〜（Ｄ））では、極性パターンをどのように変えても、フリッカが顕著になる表示パターンが必ず存在する。上述の表示パターン、すなわち横縞、縦縞又はモザイク表示は、通常のパーソナルコンピュータの表示では頻繁に使用される。このように頻繁に使用される表示パターンでフリッカが顕著になることは好ましくない。
【００５９】
本実施の形態においては、極性パターンを、通常よく使用される表示パターンに対してフリッカの発生が極めて少ない極性パターンとする。例えば、図１２に示すように、水平方向に並んだ画素電極１４の極性を２ビット毎に反転させ、垂直方向に並んだ画素電極１４の極性を１ビット毎に反転させる。また、これらの画素電極１４の極性を１フレーム毎に反転させる。この場合、フリッカが顕著に表れるのは、図１３（Ａ）のように、中間輝度表示の画素と、低輝度表示の画素とが２ビットづつ交互に並んだときであり、例えば、図１３（Ｂ）に示すような暗い黄色、暗い水色、暗い青、暗い赤により構成されるモザイクパターンを表示するときである。パーソナルコンピュータでは、このようなモザイクパターンを表示する確率は少ないので、図１２に示すように極性パターンを設定することにより、通常の使用でフリッカが顕著に現われることはない。
【００６０】
（６）動作
以下、本実施の形態の液晶表示パネルの駆動回路の動作について説明する。
図３に示すように、タイミングコントローラ３１は、パーソナルコンピュータ３７から水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 、データクロックDCLK、画像信号RGB を入力し、これらの信号からシフトクロックSCLK、データスタート信号GCLK、ストローブ信号STB 、ゲートスタート信号GSTR及びゲートシフトクロックGCLKを生成する。
【００６１】
図６に示す極性パターン制御部３２の制御回路３２ａは、垂直同期信号Ｖ-Sync 及び水平同期信号Ｈ-Sync に同期してＲＯＭ３２ｂから極性パターンの読み出しを開始する。すなわち、制御回路３２ａは、垂直同期信号Ｖ-Sync が“０”から“１”に変化した後、水平同期信号Ｈ-Sync の最初の立ち上がりでＲＯＭ３２ｂの先頭アドレスを指定し、その後、シフトクロックSCLKに同期してアドレスをインクリメントする。これにより、ＲＯＭ３２ｂからシフトクロックSCLKに同期して極性パターン信号POL が１ビットづつ出力される。制御回路３２ａは、ＲＯＭ３２ｂから水平方向の画素数（ｎ個）分だけの極性パターン信号POL が出力されると、次の水平同期信号Ｈ-Sync の立ち上がりまで極性パターン信号POL の読み出しを一旦停止する。
【００６２】
本実施の形態では、１フレーム毎に画素電極の極性を反転させる。このため、ＲＯＭ３２ｂは２フレーム分のビット数の極性パターンを記憶しており、奇数番目のフレーム用の極性パターンと偶数番目のフレーム用極性パターンとは、“１”と“０”とがちょうど逆になっている。そして、制御回路３２ａは２垂直同期期間毎にＲＯＭ３２ｂの読み出し先を先頭アドレスに戻す。また、ＲＯＭ３２ｂに１フレーム分の極性パターン信号POL を記憶しておき、１フレーム毎にＲＯＭ３２ｂの出力を反転させてもよい。この場合は、ＲＯＭ３２ｂの出力先を１垂直同期期間毎に切換える切換えスイッチと、ＲＯＭ３２ｂから出力された信号を反転させるためのインバータとが必要になる。
【００６３】
図７に示すデータドライバ３３のシフトレジスタ回路部４１は、水平同期信号Ｈ-Sync に同期して極性パターン信号POL の読み込みを開始し、シフトクロックSCLKに同期して極性パターン信号POL を１ビットづつシフトする。そして、水平方向の画素数（ｎ個）分だけ極性パターン信号POL をシフトすると、シフト動作を停止し、極性信号Ｐ1 〜Ｐn を出力する。
【００６４】
一方、シフトレジスタ回路部４２は、タイミングコントローラ３１からデータスタート信号DSTIN 、データクロックDCLK及びストローブ信号STB を入力し、データレジスタ回路部４３のアドレス設定を開始する。すなわち、シフトレジスタ回路部４２は、データスタート信号DSTIN が“０”から“１”に変化すると、データレジスタ回路部４３の初期アドレスを設定する。そして、データクロックDCLKに同期してアドレスをインクリメントする。これにより、データレジスタ回路部４３の各レジスタ４３ａにＲ信号、Ｇ信号又はＢ信号が順に書き込まれる。すなわち、１番目のデータクロックDCLKで１番目のＲ信号（Ｄ1 ）、Ｇ信号（Ｄ2 ）及びＢ信号（Ｄ3 ）がデータレジスタ回路４３の１〜３番目のレジスタ４３ａに書き込まれ、また２番目のデータクロックDCLKで２番目のＲ信号（Ｄ4 ）、Ｇ信号（Ｄ5 ）及びＢ信号（Ｄ6 ）が４〜６番目のレジスタに書き込まれる。このようにして、１水平同期期間分のＲ信号、Ｇ信号及びＢ信号がデータレジスタ回路部４３に書き込まれる。
【００６５】
ラッチ回路部４４の各ラッチ回路４４ａは、データレジスタ回路部４３から出力される各３ビットのＲ・Ｇ・Ｂ信号に、シフトレジスタ回路部４１から出力される各１ビットの極性信号Ｐ1 〜Ｐn を加えて各４ビットのデータとし、ストローブ信号STB に同期してレベルシフト回路部４５に出力する。レベルシフト回路部４５は、これらの各４ビットの信号の電圧レベルを変換して出力する。
【００６６】
Ｄ／Ａ変換回路部４６は、レベルシフト回路部４５から出力された各４ビットの信号をＤ／Ａ変換して、アナログのデータ信号Ｏ1 〜Ｏn を出力する。この場合、図９に従って、デコーダ入力の最上位ビットが“０”のときは正極性の信号、“１”のときは負極性の信号を出力する。ボルテージホロワ部４７はストローブ信号STB に同期したタイミングでデータ信号Ｏ1 〜Ｏn を液晶表示パネル４０の各データバスライン１３に出力する。
【００６７】
一方、ゲートドライバ３４は、タイミングコントローラ３１からゲートスタート信号GSTRが入力されると、ゲートクロックGCLKに同期して最上位のゲートバスライン１２から最下位のゲートバスライン１２まで１本づつ順番に走査信号SCANを供給する。これにより、走査信号SCANが与えられているゲートバスライン１２に接続したＴＦＴ１５がオンになり、データドライバ３３から出力されたデータ信号Ｏ1 〜Ｏn が画素電極１４に供給される。そして、画素電極１４と対向電極２４との間に電界が発生し、液晶分子が電界によってその配列が変わるため、各画素の光の透過率が印加電圧に応じて変化する。この場合、各画素電極１４に印加される信号の極性はＲＯＭ３２ｂに記憶されている極性パターンにより決まり、１フレーム毎に極性が反転する。
【００６８】
（７）第１の実施の形態の効果
第１の実施の形態においては、ＲＯＭ３２ｂに記憶した極性パターンにより各画素電極に供給する信号の極性を決定するので、画像信号の複雑な処理等を行うことなく簡単な回路構成でフリッカの発生しずらい極性パターンとすることができる。例えば、コンピュータ用の液晶表示パネルの駆動回路に適用する場合、図１２に示すように極性パターンを設定することにより、通常の使用ではフリッカを大幅に低減できる。また、本実施の形態においては、ドライバ回路（データドライバ３３及びゲートドライバ３４）を液晶表示パネル４０の一方の側のみに配置するいわゆる片側駆動の液晶表示装置に適用することが可能である。
【００６９】
（第２の実施の形態）
以下、本発明の第２の実施の形態の液晶表示パネルの駆動回路について説明する。本実施の形態が第１の実施の形態と異なる点は、極性パターン制御部の構成が異なる点にあり、その他の構成は第１の実施の形態と同様であるので、重複する部分の説明は省略する。
【００７０】
図１４は本実施の形態の液晶表示パネルの駆動回路の極性パターン制御部６０の構成を示すブロック図である。極性パターン制御部６０は、制御回路６１と、ＲＯＭ６２と、比較器６３，６５と、計数回路６４と、しきい値設定部６６とにより構成されている。
ＲＯＭ６２には２組分の極性パターンが記憶されている。各極性パターンは、いずれも２フレーム分のビット数を有し、１フレーム毎に極性が反転するように設定されている。制御回路６３は、いずれか一方の組の極性パターンを選択し、ＲＯＭ６２の初期アドレスを設定して、シフトクロックSCLKに同期してアドレスをインクリメントする。これにより、ＲＯＭ３２から一方の組の極性パターンが１ビットづつ読み出されて、極性パターン信号POL として出力される。
【００７１】
比較器６３は、ＲＯＭ６２から読み出された極性パターン信号POL とタイミングコントローラ３１から出力される画像信号RGB とを比較する。そして、例えば画像信号RGB の最上位ビットと極性パターン信号POL とが一致している場合は“１”、異なる場合は“０”をシフトクロックSCLKに同期して出力する。計数回路６４は、比較器６３の出力を監視して、単位時間内に又は一定のデータ数毎（単位データ数毎）に、比較器６３の出力が“１”となる回数を計数する。比較器６５は、計数回路６４から出力される計数値がしきい値設定部６６に設定された値を超える場合は、選択信号SEL を“１”とし、超えない場合は“０”とする。
【００７２】
制御回路６１は、選択信号SEL が“０”のときは現在読み出している極性パターンの読み出しを継続し、選択信号SEL が“１”のときは、ＲＯＭ６２のアドレスにオフセットを加えて、他の極性パターンの読み出しを開始する。
第１の極性パターンとして、例えば図１２に示すように２ビットづつ極性が異なるパターンを記憶し、第２の極性パターンとして、連続する３ビットのデータのうち連続する２ビットを同一の論理値、他の１ビットを逆の論理値となる極性パターン、例えば図１５（Ａ）に示すように、水平方向に連続する６個の画素電極１４を１組とし、各組の画素電極１４が＋＋−＋−−となる極性パターンをＲＯＭ６２に記憶しておく。この場合、ＲＯＭ６２からシフトクロックSCLKに同期して図１５（Ｂ）に示す極性パターン信号POL が出力される。
【００７３】
本実施の形態においては、上述の如く、ＲＯＭ６２に２組分の極性パターンを記憶しておき、比較器６３、計数回路６４、比較器６５及びしきい値設定部６６により、ＲＯＭ６２から出力された極性パターン信号POL と画像信号RGB とが類似しているか否かを判定している。そして、両者が類似していると判定したときは、フリッカが発生するおそれがあるので、ＲＯＭ６２から読み出す極性パターンを切換える。これにより、表示する画像に応じて極性パターンが自動的に切換わり、フリッカの発生をより確実に防止することができる。また、本実施の形態においては、簡単な回路構成で画像信号に応じて極性パターンを切換える液晶表示装置が実現する。
【００７４】
（第３の実施の形態）
以下、本発明の第３の実施の形態の液晶表示パネルの駆動回路について説明する。本実施の形態が第１の実施の形態と異なる点は、極性パターン制御部及びデータドライバの構成が異なる点にあり、その他の構成は第１の実施の形態と同様であるので、重複する部分の図示は省略する。
【００７５】
（１）極性パターン制御部の構成
図１６は本実施の形態の液晶表示パネルの駆動回路の極性パターン制御部７０の構成を示すブロック図である。
極性パターン制御部７０は、制御回路７１、ＲＯＭ７２、Ｄ−フリップフロップ回路７３，７４及び排他的論理和回路（ＸＯＲ）７５により構成されている。ＲＯＭ７２には液晶表示パネル４０の水平方向の画素数（ｎ個）分のデータを１組とした極性パターンが記憶されている。
【００７６】
制御回路７１は、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 及びシフトクロックSCLKを入力し、ＲＯＭ７２のアドレスを設定するとともに、電源をオンにした後の最初の水平同期期間だけ“１”となり、その後“０”となる書き込み信号LOADを発生する。ＲＯＭ７２からは、シフトクロックSCLKに同期して極性パターン信号POL1が１ビットづつ出力される。
【００７７】
Ｄ−フリップフロップ７３は、水平同期信号Ｈ-Sync をクロック端子CLK に入力し、反転出力端子＊Ｑ（＊は反転信号を示す。以下、同じ）の出力は入力端子Ｄに帰還する。また、Ｄ−フリップフロップ回路７４のクロック端子CLK には、垂直同期信号Ｖ-Sync が入力される。このＤ−フリップフロップ回路７４の反転出力端子＊Ｑの出力は入力端子Ｄに帰還する。Ｄ−フリップフロップ回路７３，７４の各反転出力端子＊Ｑから出力された信号は、排他的論理和回路７５に入力され、この排他的論理和回路７５は２つの入力信号の排他的論理和を反転信号POL2として出力する。
【００７８】
排他的論理和回路７５から出力される反転信号POL2は、水平同期信号Ｈ-Sync の１周期毎に反転し、且つ垂直同期信号Ｖ-Sync の１周期毎に反転する。
（２）データドライバの構成
図１７は本実施の形態の液晶表示パネルの駆動回路のデータドライバの構成を示すブロック図である。但し、本実施の形態の液晶表示パネルの駆動回路のデータドライバ７９が図７に示すデータドライバと異なる点は、極性信号Ｐ1 〜Ｐn を出力する回路が異なることにあり、シフトレジスタ回路部４２からボルテージホロワ部４７までの構成は同じであるので、図１７において図７と重複する部分の図示を省略する。
【００７９】
ＡＮＤ回路７６は、書き込み信号LOADが“１”の期間だけ、シフトクロックSCLKをシフトレジスタ回路部７７に伝達する。
シフトレジスタ回路部７７は、極性パターン制御部７０から入力した極性パターン信号POL1をシフトクロックSCLKに同期してシフトし、１水平同期期間分の極性パターン信号POL1をパラレルに出力する。以下、シフトレジスタ回路部７７からパラレルに出力される信号を極性信号Ａ1 〜Ａn という。
【００８０】
排他的論理和回路部７８は、ｎ個の排他的論理和回路７８ａにより構成されている。そして、各排他的論理和回路７８ａは、極性信号Ａ1 〜Ａn と反転信号POL2との排他的論理和を極性信号Ｐ1 〜Ｐn として出力する。すなわち、排他的論理和回路７８ａは、反転信号POL2が“１”のときはシフトレジスタ回路部７７から出力された極性信号Ａ1 〜Ａn を極性信号Ｐ1 〜Ｐn として出力し、反転信号POL2が“０”のときは極性信号Ａ1 〜Ａn を反転した信号を極性信号Ｐ1 〜Ｐn として出力する。
【００８１】
（３）動作
以下、本実施の形態の液晶表示パネル駆動回路の動作について説明する。
図１６に示す極性パターン制御部７０の制御回路７１は、電源をオンにした後の最初の水平同期信号Ｈ-Sync の立ち上がりに同期して書き込み信号LOADを“１”にする。また、制御回路７１は、水平同期信号Ｈ-Sync に同期してＲＯＭ７２の初期アドレスを設定し、シフトクロックSCLKに同期してアドレスをインクリメントする。これにより、ＲＯＭ７２から極性パターン信号POL1がシフトクロックSCLKに同期して１ビットづつ出力される。
【００８２】
一方、排他的論理和回路７５は、１水平同期期間毎及び１垂直同期期間毎に論理値が反転する反転信号POL2を出力する。
図１７に示すデータドライバ７９のＡＮＤ回路７６は、書き込み信号LOADが“１”の期間はシフトクロックSCLKをシフトレジスタ回路部７７に伝達する。シフトレジスタ回路部７７は、水平同期信号Ｈ-Sync が“０”から“１”に変化した後、ＡＮＤ回路７５から入力されるシフトクロックSCLKに同期して極性パターン信号POL1をシフトし、ｎビット分の極性パターン信号POL1をシフトすると、これらのｎビット分の信号を極性信号Ａ1 〜Ａn としてパラレルに出力する。排他的論理和回路部７７の各排他的論理和回路７７ａは、反転信号POL2が“１”の期間は極性信号Ａ1 〜Ａn を極性信号Ｐ1 〜Ｐn として出力し、反転信号POL2が“０”の期間は極性信号Ａ1 〜Ａn を反転した信号を極性信号Ｐ1 〜Ｐn として出力する。
【００８３】
図１８は書き込み信号LOAD、シフトクロックSCLK及び極性パターン信号POL1のタイミングを示すタイミングチャートを示す図、図１９は反転信号POL2と極性パターンとの関係を示す図、図２０は液晶表示パネルの各画素電極に印加される電圧（極性）を示す図である。
これらの図１８〜図２０に示すように、書き込み信号LOADが“１”の期間は、シフトクロックSCLKに同期して極性パターン信号POL1がシフトレジスタ回路部７７に入力される。これにより、シフトレジスタ回路部７７にはｎビット分の極性パターン信号POL1が記憶される。その後、最初の１水平同期期間が終了すると書き込み信号LOADが“０”になり、シフトクロックSCLKがシフトレジスタ回路部７７に入力されなくなる。このため、シフトレジスタ回路部７７は、最初の１水平同期期間に入力された極性パターン信号POL1をその後も保持する。
【００８４】
一方、排他的論理和回路７５から出力される反転信号POL2は１水平同期期間毎に反転する。このため、図１９に示すように、排他的論理和回路部７８から出力される極性信号Ｐ1 〜Ｐn （図１９ではＰ01からＰ12までを示す）は１水平同期期間毎に反転する。従って、図２０に示すように、垂直方向に隣接する各画素電極の極性は相互に異なる。
【００８５】
更に、排他的論理和回路７５から出力される反転信号POL2は、１垂直同期期間毎に反転する。これにより、各画素電極の極性は１フレーム毎に反転する。
（４）第３の実施の形態の効果
本実施の形態においては、１水平同期期間分だけの極性パターンをＲＯＭ７２に記憶しておけばよいので、ＲＯＭ７２の記憶容量が少なくてすむ。
【００８６】
なお、本実施の形態においても、第２の実施の形態のように、ＲＯＭ７２に複数組の極性パターンを記憶しておき、データ信号TADAと極性パターン信号POL1とを比較器で比較して両者の類似を評価し、フリッカが発生するおそれがあるときにはＲＯＭ７２から読み出す極性パターン信号を切換えるようにしてもよい。
（第４の実施の形態）
以下、本発明の第４の実施の形態の液晶表示パネルの駆動回路について説明する。本実施の形態が第１の実施の形態と異なる点は、極性パターン制御部及びデータドライバの構成が異なる点にあり、その他の構成は第１の実施の形態と同様であるので、重複する部分の図示は省略する。
【００８７】
（１）極性パターン制御部の構成
図２１は本実施の形態の液晶表示パネルの駆動回路の極性パターン制御部の構成を示すブロック図である。
極性パターン制御部８０は、Ｄ−フリップフロップ回路８１，８２、排他的論理和回路８３及び切換えスイッチ８４とにより構成されている。Ｄ−フリップフロップ８１は、水平同期信号Ｈ-Sync をクロック端子CLK に入力し、反転出力端子＊Ｑの出力は入力端子Ｄに帰還する。また、Ｄ−フリップフロップ回路８２のクロック端子CLK には、垂直同期信号Ｖ-Sync が入力される。このＤ−フリップフロップ回路８２の反転出力端子＊Ｑの出力は入力端子Ｄに帰還する。Ｄ−フリップフロップ回路８１，８２の各反転出力端子＊Ｑから出力された信号は、排他的論理回路８３に入力される。この排他的論理和回路８３は２つの入力信号の排他的論理和を反転信号POL2として出力する。この排他的論理和回路８３から出力される反転信号POL2は、水平同期信号Ｈ-Sync の１周期毎に反転し、且つ垂直同期信号Ｖ-Sync の１周期毎に反転する。切換えスイッチ８４は、高電位側配線又は低電位側配線のいずれか一方に接続され、“１”又は“０”を出力する。
【００８８】
（２）データドライバの構成
図２２は本実施の形態の液晶表示パネルのデータドライバの構成を示すブロック図である。但し、本実施の形態の液晶表示パネルの駆動回路のデータドライバ８９が図７に示すデータドライバと異なる点は、極性信号Ｐ1 〜Ｐn を出力する回路が異なる点にあり、シフトレジスタ回路部４２からボルテージホロワ部４７までの構成は同じであるので、図２２において図７と重複する部分の図示を省略する。
【００８９】
データドライバ８９は、ｎ個の論理回路８５と、排他的論理回路部８６とを有している。各論理回路８５は、図２３に示すように、入力端子Ｃに入力される選択信号SEL が“０”のときは入力端子Ａの入力が出力端子Ｑに出力され、選択信号SEL が“１”のときは入力端子Ｂの入力が出力端子Ｑに出力される。
本実施の形態においては、図２２に示すように、４ｍ−３（但し、ｍ＝１，２，…）番目の論理回路８５は、入力端子Ａ，Ｂがいずれも“１”のラインに接続されている。また、４ｍ−２番目の論理回路８５は、端子Ａが“０”のライン、端子Ｂが“１”のラインに接続されている。４ｍ−１番目の論理回路８５は、端子Ａが“１”のラインに接続され、端子Ｂが“０”のラインに接続されている。４ｍ番目の論理回路８５は、端子Ａ，Ｂがいずれも“０”のラインに接続されている。
【００９０】
また、排他的論理和回路部８６は、ｎ個の排他的論理回路８６ａにより構成されている。各排他的論理回路８６ａの一方の入力端子には反転信号POL2が入力され、他方の入力端子は論理回路８５の出力端子Ｑに接続されている。
図２４（Ａ）は選択信号SEL が“０”のときの極性パターンを示す図、２４（Ｂ）は選択信号SEL が“１”のときの極性パターンの極性を示す図である。選択信号SEL が“０”のときは、水平方向及び垂直方向に隣り合う画素電極１４の極性はいずれも逆となる。また、選択信号SEL が“１”のときは、水平方向に並ぶ画素電極１４は２画素づつ極性が反転し、垂直方向に並ぶ画素電極は１画素毎に極性が反転する。
【００９１】
（３）動作
例えば、切換えスイッチ８４を切換えて選択信号SEL を“０”とする。そうすると、論理回路８５から排他的論理和回路部８６に、図２４（Ａ）に示す反転信号がパラレルに入力される。排他的論理和回路部８６は、論理回路８５から入力された信号と反転信号POL2との論理和を、極性信号Ｐ1 〜Ｐn として出力する。反転信号POL2は１水平同期期間毎に反転するので、液晶表示パネル４０の各画素電極の極性は図２４（Ａ）に示すようになる。また、反転信号POL2は１水平同期期間毎に反転するので、各画素電極の極性は１フレーム毎に反転する。
【００９２】
切換えスイッチ８４を切換えて選択信号SEL を“１”とすることにより、排他的論理和回路８６に入力される極性パターンが変化し、液晶表示パネル４０の各画素電極の極性は図２４（Ｂ）に示すようになる。
（４）第４の実施の形態の効果
本実施の形態においては、選択信号SEL により、極性パターンを変化させることができる。また、本実施の形態においては、第１乃至第３の実施の形態と異なり、極性パターンを記憶しておくためのＲＯＭが不要となる。
【００９３】
（第５の実施の形態）
図２５は、第５の実施の形態の概要を示す図である。本実施の形態では、表示範囲を横６４×３（Ｒ・Ｇ・Ｂ）画素、縦１２８画素の矩形のブロックに分割し、１つのブロック内にフリッカが発生するパターン（以下、フリッカパターンという）がどの程度含まれるかを最小転送単位毎に判定し、１ブロック内にフリッカパターンが一定数（この例では１ブロック内の２５％）以上含まれるときに、極性パターンを切り替えるものである。なお、以下の例では、水平方向に並ぶＲ・Ｇ・Ｂの３つの画素を１つの表示単位としており、この表示単位をピクセルと表記する。また、前記最小転送単位は２ピクセル分（６画素分）のデータとする。
【００９４】
本実施の形態では、初期状態において図２６（Ａ）に示すように、縦方向及び横方向に正極性と負極性が交互に交代する極性パターン（第１の極性パターンという）で表示し、第１の極性パターンでフリッカが発生すると判定したときに図２６（Ｂ）で示すように、横方向に１画素毎、縦方向に２画素毎に極性が交代する極性パターン（第２の極性パターンという）に変化させる動作を実現するものである。
【００９５】
（１）駆動回路の構成
図２７は本発明の第５の実施の形態の液晶表示パネルの駆動回路の構成を示すブロック図である。
本実施の形態の液晶表示パネルの駆動回路は、タイミングコントローラ１０１、駆動モード決定部１０２、データドライバ１０９、ゲートドライバ（図示せず）及び基準電圧発生回路（図示せず）により構成されている。また、駆動モード決定部１０２は、表示データ変換部１０３、フリッカ判定部１０４、動作範囲指定部１０５、フリッカ情報格納部１０６、フリッカ情報量判定部１０７及び駆動モード選択部１０８により構成されている。タイミングコントローラ１０１、ゲートドライバ及び基準電圧発生回路の構成は基本的に第１の実施の形態と同様であるので、ここでは説明を省略する。また、以下の説明では、タイミングコントローラ１０１から出力されるＲ・Ｇ・Ｂ信号はいずれも６ビットの信号であるとする。
【００９６】
（２）駆動モード決定部の回路
図２８〜図３３は駆動モード決定部１０２を構成する表示データ変換部１０３、フリッカ判定部１０４、動作範囲指定部１０５、フリッカ情報格納部１０６、フリッカ情報量判定部１０７及び駆動モード選択部１０８の回路図である。
表示データ変換部１０３は、図２８に示すように、６個の４入力ＯＲゲート１１１ａ〜１１１ｆにより構成されている。ＯＲゲート１１１ａ〜１１１ｃはそれぞれ奇数番目のピクセルのＲ・Ｇ・Ｂ信号を入力し、ＯＲゲート１１１ｄ〜１１１ｆは偶数番目のピクセルのＲ・Ｇ・Ｂ信号を入力して、入力信号を２値化した信号を出力する。
【００９７】
すなわち、ＯＲゲート１１１ａには奇数番目のピクセルのＲ信号の上位４ビット（RO2 〜RO5 ）が入力され、これらのビットRO2 〜RO5 のうちの少なくとも１つのビットが“１”であれば出力信号DRO を“１”とし、ビットRO2 〜RO5 がいずれも“０”のときは出力信号DRO を“０”とする。信号DRO が“１”のときは画素が点灯していることを示し、“０”のときは画素が非点灯であることを示している。ＯＲゲート１１１ｂ，１１１ｃの動作もこれに準じており、奇数番目のピクセルのＧ信号又はＢ信号の上位４ビットGO2 〜GO5 ，BO2 〜BO5 が入力され、これらの４ビットの少なくとも１つのビットが“１”であれば出力信号DGO ，DBO を“１”とし、入力された４ビットがいずれも“０”であれば出力信号DGO ，DBO を“０”とする。
【００９８】
これと同様に、ＯＲゲート１１１ｄ，１１１ｅ，１１１ｆは偶数番目のピクセルのＲ・Ｇ・Ｂデータの上位４ビットをそれぞれ入力し、入力された４ビット（RE2 〜RE5 ，GE2 〜GE5 ，BE2 〜BE5 ）のうちの少なくとも１つのビットが“１”であれば出力信号DRE ，DGE ，DBE を“１”とし、入力された４ビットがいずれも“０”であれば出力信号DRE ，DGE ，DBE を“０”とする。
【００９９】
フリッカ判定部１０４は、図２９に示すように、４つの加算器（アダー）１１２ａ〜１１２ｄと、２つのＮＯＲゲート１１３ａ，１１３ｄと、２つのＯＲゲート１１３ｂ，１１３ｃと、２つのＡＮＤゲート１１４ａ，１１４ｂとにより構成されている。このフリッカ判定部１０４は、水平方向に隣り合う２ピクセル（６画素）分のデータについて、フリッカパターンであるか否かを判定する。
【０１００】
すなわち、加算器１１２ａは、表示データ変換部１０３から出力される信号DRO ，DBO ，DGE を入力し、これらを加算した信号（２ビットの信号）を出力する。また、加算器１１２ｂは、表示データ変換部１１３から出力される信号DGO ，DRE ，DBE を入力し、これらを加算した信号（２ビットの信号）を出力する。ＮＯＲゲート１１３ａは加算器１１２ａから出力される２ビットの信号の少なくとも一方のビットが“１”のときに“０”を出力し、いずれも“０”のときに“１”を出力する。ＯＲゲート１１３ｂは、加算器１１２ｂから出力される２ビットの信号の少なくとも一方が“１”のときに“１”を出力し、いずれも“０”のときには“０”を出力する。ＡＮＤゲート１１４ａは、ＮＯＲゲート１１３ａ及びＯＲゲート１１３ｂの出力がいずれも“１”のときに出力信号FLDEL を“１”とし、少なくとも一方が“０”のときに出力信号FLDEL を“０”とする。このＡＮＤゲート１１４ａの出力信号FLDEL が“１”のときは、図３４（Ａ）に示すようなデータ配列となり、偶数番目の画素にフリッカが発生する偶数フリッカパターンであることを示している。なお、図３４において、図中Ｘ印で示す画素のうち少なくとも１つの画素は“１”である。
【０１０１】
加算器１１２ｃは、表示データ変換部１０３から出力される信号DRO ，DBO ，DGE を入力し、これらを加算した信号（２ビットの信号）を出力する。また、加算器１１２ｄは、表示データ変換部１０３から出力される信号DGO ，DRE ，DBE を入力し、これらを加算した信号（２ビットの信号）を出力する。ＯＲゲート１１３ｃは加算器１１２ｃから出力される２ビットの信号の少なくとも一方が“１”のときに“１”を出力し、いずれも“０”のときに“０”を出力する。また、ＮＯＲゲート１１３ｄは、加算器１１２ｄから出力される２ビットの信号の少なくとも一方のビットが“１”のときに“０”を出力し、いずれも“０”のときには“１”を出力する。ＡＮＤゲート１１４ｂは、ＯＲゲート１１３ｃ及びＮＯＲゲート１１３ｄの出力がいずれも“１”のときに出力信号FLDOL を“１”とし、少なくとも一方が“０”のときに出力信号FLDOL を“０”とする。ＡＮＤゲート１１４ｂの出力信号FLDOL が“１”のときは、図３４（Ｂ）に示すようなデータ配列となり、奇数番目の画素にフリッカが発生する奇数フリッカパターンであることを示している。
【０１０２】
動作範囲指定部１０５は、図３０に示すように、カウンタ１１５と、ＯＲゲート１１６と、カウンタ１１７と、ＲＳラッチ回路１１８ａ〜１１８ｈ（但し、ＲＳラッチ回路１１８ｃ〜１１８ｇの図示は省略している）と、セレクタ１１９とにより構成されている。この動作範囲指定部１０５は、フリッカパターンの発生割合を調べるブロック（動作範囲ともいう）を規定する部分である（図２５参照）。
【０１０３】
カウンタ１１５は水平同期信号Ｈ-sync のパルスをカウントし、垂直同期信号Ｖ-sync によりクリアされる。そして、カウント値が１２８，２５６，３８４，５１２，６４０又は７６８になると、それに応じた出力信号128L，256L，…，768Lのいずれか１つを“Ｈ”にする。ＯＲゲート１１６は、カウンタ１１５の出力信号128L，256L，…，768Lのうちのいずれか１つが“Ｈ”になると、出力信号CONTCLR を“Ｈ”とする。これにより、１２８ライン毎に“Ｈ”となる信号CONTCLR が得られる。
【０１０４】
また、カウンタ１１７は水平同期信号Ｈ-sync によりクリアされ、その後データクロックDCLKをカウントする。そして、カウント値が０のとき（カウンタ１１７がクリアされたとき）、又は６４，１２８，１９２，３２０，３８４，４４８，５１２番目のデータクロックDCLKがカウントされると、それに応じた出力信号0D，64D ，…，512Dが“Ｈ”になる。
【０１０５】
ラッチ回路１１８ａはカウンタ１１７の出力信号0Dによりセットされ、信号64D によりリセットされる。ラッチ回路１１８ａがセットされている間は、出力信号1/8Hが“Ｈ”となる。ラッチ回路１１８ｂはカウンタ１１７の出力信号64D によりセットされ、信号128Dによりリセットされる。ラッチ回路１１８ｂがセットされている間は、出力信号2/8Hが“Ｈ”となる。その他のラッチ回路１１８ｃ〜１１８ｈの動作も、これに準じる。
【０１０６】
セレクタ１１９は垂直同期信号Ｖ-sync が入力される毎に、ラッチ回路１１８ａ〜１１８ｈから出力された信号のいずれか１つを順番に選択し、動作範囲を規定する信号DEを出力する。このようにして、セレクタ１１９からは所定のブロックが選択されている間だけ“Ｈ”となる信号DEが出力される。
フリッカ情報格納部１０６は、図３１に示すように、ＡＮＤゲート１２０と、２つの６４段シフトレジスタ１２１ａ，１２１ｂと、ＡＮＤゲート１２２ａ，１２２ｂと、ＯＲゲート１２３により構成されている。このフリッカ情報格納部１０６は、縦方向に存在するフリッカパターンを検出する。
【０１０７】
すなわち、ＡＮＤゲート１２０はデータクロックDCLKを入力し、動作範囲を規定する信号DEが“Ｈ”の期間だけクロックPCLKとして出力する。６４段シフトレジスタ１２１ａは、フリッカ判定部１０４から出力される偶数フリッカパターン信号FLDEL をクロックPCLKに同期したタイミングで入力して順次シフトする。そして、最終段のレジスタの値が信号FLDEF として出力される。また、６４段シフトレジスタ１２１ｂは、フリッカ判定部１０４から出力される奇数フリッカパターン信号FLDOL をクロックPCLKに同期したタイミングで入力して順次シフトする。そして、最終段のレジスタの値が信号FLDOF として出力される。
【０１０８】
ＡＮＤゲート１２２ａは偶数フリッカパターンFLDEF 及びシフトレジスタ１２１ａの出力信号FLDEL がいずれも“Ｈ”のときに“Ｈ”を出力する。また、ＡＮＤゲート１２２ｂは奇数フリッカパターン信号FLDOF 及びシフトレジスタ１２１ｂの出力信号FLDOF がいずれも“Ｈ”のときに“Ｈ”を出力する。ＯＲゲート１２３は、ＡＮＤゲート１２２ａ及びＡＮＤゲート１２２ｂの少なくとも一方の出力が“Ｈ”のときに出力信号FLSED を“Ｈ”とする。すなわち、フリッカ情報格納部１０６は、縦方向に並ぶ画素がフリッカパターンであるときに出力信号FLSED を“Ｈ”にする。
【０１０９】
フリッカ情報量判定部１０７は、図３２に示すように、カウンタ１２４とＲＳラッチ回路１２５とにより構成されている。そして、動作範囲指定部１０５により規定された範囲内にフリッカパターンがどのくらいの割合で存在するのかを判定する。
すなわち、カウンタ１２４は、動作範囲指定部１０５のＯＲゲート１１６の出力信号CONTCLR が“Ｈ”になるとクリアされ、フリッカ情報格納部１０６のＡＮＤゲート１２０から出力されるクロックPCLKに同期したタイミングで、フリッカ情報格納部１０６のＯＲゲート１２３の出力信号FLSED の値を取り込み、カウント数を増していく。そして、カウント数が６１４４以上になると、カウンタ１２４の出力が“Ｈ”になる。カウンタ１２４は、垂直方向の動作範囲を超えると、動作範囲指定部１０５のＯＲゲート１１６の出力CNTCLRによりクリアされる。ＲＳラッチ回路１２５は、カウンタ１２４の出力によりセットされ、垂直同期信号Ｖ-sync によりリセットされる。ＲＳラッチ回路１２５の出力信号FLJDが“Ｈ”のときは動作範囲（６４×３×１２８画素）に６１４４個のフリッカパターンがあることを示す。
【０１１０】
駆動モード選択部１０８は、図３３に示すように、ＡＮＤゲート１２６と、カウンタ１２７と、ＲＳラッチ回路１２８とにより構成される。この駆動モード選択部１０６は、フリッカ情報量判定部１０７が一定数を超えるフリッカパターンを検出したときに出力信号FLPTを“Ｈ”とする。そして、フリッカパターンが前記一定数以下のフレームが一定期間にわたって続いたときに、出力信号FLPTを“Ｌ”に戻すという機能を有する。
【０１１１】
すなわち、ＡＮＤゲート１２６はフリッカ情報量判定部１０５のラッチ回路１２５の出力FLJDの反転信号と信号FRM とを入力する。信号FRM は垂直同期信号Ｖ-sync に同期した信号であり、Ｖ-sync のパルスよりも前でかつ画像データが空白となる期間に“Ｈ”となるパルスを有する信号である。ＡＮＤゲート１２６は、ＲＳラッチ回路１２５の出力信号FLJDが“Ｌ”であり、かつ信号FRM が“Ｈ”のときに“Ｈ”となる信号GCLKを出力する。
【０１１２】
カウンタ１２７はＡＮＤゲート１２６の出力信号GCLKをカウントし、カウント値が一定の値になると出力信号FLRST を“Ｈ”にしてカウンタの値をクリアする。すなわち、カウンタ１２７はフリッカのないフレームをカウントしており、フリッカのないフレームが一定の期間（例えば１５〜３０フレーム期間）続くと、出力信号FLRST を“Ｈ”とする。
【０１１３】
ＲＳラッチ回路１２８は、図３２のＲＳラッチ回路１２５の出力信号FLJDが“Ｈ”になるとリセットされ、カウンタ１２７の出力信号FLRDT でリセットされる。ＲＳラッチ回路１２８の出力信号FMODE が“Ｌ”のときは第１の極性パターンが選択され、“Ｈ”のときは第２の極性パターンが選択されることを示す。
（３）データドライバの構成
図３５はデータドライバ１０９を示すブロック図である。但し、このデータドライバ１０９が図７に示すデータドライバと異なる点はシフトレジスタ回路部４１に替えて極性パターン決定部１９１を有することにあり、その他の構成は基本的に同一であるので、重複する部分の図示及び説明を省略する。
【０１１４】
極性パターン決定部１９１は、ラッチ回路１２８の出力信号FMODE が“Ｌ”の期間は１水平同期期間毎に極性信号Ｐ1 ，Ｐ2 ，…，Ｐn の極性を変化させ、ラッチ回路１２８の出力信号FLPTが“Ｈ”の期間は２水平同期期間毎に極性信号Ｐ1 ，Ｐ2 ，…，Ｐn の極性を変化させる。この極性信号Ｐ1 ，Ｐ2 ，…，Ｐn により、データドライバから出力されるデータ信号Ｏ1 〜Ｏn の極性が決定される（図２６参照）。
【０１１５】
（４）第５の実施の形態の効果
本実施の形態では、論理回路で形成された回路によりフリッカパターンの有無を検出して、フリッカが顕著となるときは極性パターンを第１の極性パターンから第２の極性パターンに自動的に変化させるので、フリッカにより画面が見にくくなることを防止できる。また、本実施の形態では、駆動モード決定部１０２を論理回路のみで形成し、ＲＯＭを使用しないので、製造コストが削減されるという利点もある。
【０１１６】
（５）変形例
上記の第５の実施の形態では、画面を複数のブロックに分割し、少なくとも１つのブロックに一定数以上のフリッカパターンが検出されたときに極性パターンを変化させる場合について説明したが、全ブロック数に対しフリッカパターンが一定数（例えば２５％）以上検出されたブロックの割合を求めて、その割合が予め設定された値（例えば、全ブロック数の２０％）を超えた場合に、極性パターンを変化させるようにしてもよい。
【０１１７】
また、分割したブロックの境目におけるフリッカの発生を検出するために、例えば１フレーム毎にブロック範囲を半分だけ上下方向又は左右方向にシフトさせてもよい。この場合、１フレーム毎に動作範囲指定部１０５内のカウンタ１１５，１１７にオフセット値を設定するようにすればよい。
（第６の実施の形態）
以下、本発明の第６の実施の形態について説明する。本実施の形態では、第５の実施の形態に比べてフリッカパターンを更に詳細に設定する。
【０１１８】
図３６〜図４２は本実施の形態の概要を説明する図である。本実施の形態においては、図３６に示すようなパターンが検出された場合をフリッカパターンとする。以下、これらをフリッカパターンとする理由を説明する。
Ｒ・Ｇ・Ｂ別に点灯画素の極性に偏りがあった場合にフリッカが発生する。このため、水平方向に隣り合う２つのピクセルのＲ・Ｇ・Ｂの１色について、一方の画素が点灯し、他方の画素が非点灯であるパターンを数え、一定量であればフリッカパターンとする。図３６のＢ，Ｃ，Ｄがこれに該当する。
【０１１９】
ところで、液晶表示パネルの画素を透過する光の量は、透過量とカラーフィルタの補正値との積に関係する。Ｒ・Ｇ・Ｂの各カラーフィルタの補正値は均一ではなく、Ｇが７０％、Ｒが２０％、Ｂが１０％程度である。従って、水平方向に並んだ２つのピクセルのＧ画素の一方のみが点灯し他方が非点灯の場合は、フリッカが顕著となる。そこで、本実施の形態においては、水平方向に隣り合う２つのピクセルのうち一方のピクセルのＧ画素が点灯、他方のピクセルのＧ画素が非点灯の場合、Ｒ画素及びＢ画素が点灯しているか否かに拘わらず、フリッカパターンとする。図３６のＡ，Ｆ〜Ｌがこれに該当する。また、本実施の形態では水平方向に隣り合う２つのピクセルのＧ画素がいずれも非点灯であり、且つ、一方のピクセルのＲ画素又はＢ画素のいずれか一方若しくは両方が点灯し、他方のピクセルのＲ画素及びＢ画素が非点灯である場合もフリッカパターンとする。図３６のＢ，Ｄ，Ｅがこれに該当する。
【０１２０】
上記の方法では、水平方向のみでフリッカパターンを検出するため、図３７（Ｂ）に示すような縦縞パターンなどのフリッカが発生しないパターンもフリッカパターンとして判定する。そこで、水平方向に並ぶ画素のうちＲ・Ｇ・Ｂのうちの１色について注目し、点灯している画素の数を奇数列の画素と偶数列の画素とに分けてカウントする回路を設け、カウント数が所定の値以上であればフラグを立てる。そして、奇数番目又は偶数番目の画素について、Ｎ（Ｎは整数）行目とＮ＋１行目とでフラグを比較し、一方の行のみにフラグが立っている場合は図３７（Ａ）のような状態であると判断する。また、Ｎ行目及びＮ＋１行目にいずれもフラグが立っていれば、図３７（Ｂ）に示すような状態になっており、このような状態が一定行あれば画面に縦縞を表示していると判断する。図３８を参照して更に詳細に説明する。図３８において、水平方向の奇数番目又は偶数番目の画素の総数をＸとし、そのうち点灯している画素の数をＹとする。ここで、Ｎ行目及びＮ＋１行目で前記一定のカウント数以上点灯していれば、必ず３Ｙ−２Ｙ以上の画素が縦に連続して点灯していることになる。このような原理で縦縞を検出することができる。
【０１２１】
また、上記の原理を応用して図３９に示すような縦方向に２画素連続する市松模様（チェッカーパターン：以下、２ドット市松パターンという））等の特殊パターンを検出することができる。例えば、ある色の奇数番目の画素について、Ｎ行目、Ｎ＋１行目は点灯画素の数が所定の数以上であることを示すフラグが立っており、Ｎ＋２行目、Ｎ＋３行目は点灯画素の数が所定の数以下であることを示すフラグが立っているとする。また、同時に、同一色の偶数番目の画素について、Ｎ行目、Ｎ＋１行目は点灯画素の数が所定の数以下であることを示すフラグが立っており、Ｎ＋２行目、Ｎ＋３行目は点灯画素の数が所定の数以上であることを示すフラグが立っているとする。このようなパターンを抽出することにより、２ドット市松パターンを検出することができる。
【０１２２】
なお、フリッカは正極性のときの輝度と負極性のときの輝度との差により発生するので、輝度が低い部分ではフリッカが認識しにくくなる。また、輝度が高い部分でも、印加電圧に対する透過率の変化が小さいため、フリッカが認識しにくくなる。更に、バックライトの輝度によってもフリッカの見え方は変わってくる。このため、画素の点灯又は非点灯は、上記の条件に合わせて適宜設定すればよい。
【０１２３】
図４０のようなパターンをフリッカパターンから除外するために、ある一定の条件では非点灯の画素を点灯画素と判定するようにしてもよい。図４０に示すパターンの場合、全体的には正極性と負極性が混在するためフリッカは発生しないが、Ｎ＋１行目のＲＯ画素とＮ＋２行目のＲＯ画素がいずれも非点灯であるため、縦縞又は２ドット市松パターンの検出も行われない。従って、Ｎ行目及びＮ＋２行目の奇数番目又は偶数番目の画素が点灯し、かつ、Ｎ＋１行目及びＮ＋２行目の奇数番目又は偶数番目の画素が非点灯のときは、Ｎ＋１行目及びＮ＋２行目の画素も点灯しているとする。これにより、図４０のようなパターンをフリッカパターンから除外することができる。
【０１２４】
上述したフリッカパターンの判定方法、及び除外パターンの判定方法を適宜組み合わせることにより、極性パターンに合わせた最適なフリッカパターン検出を実現することができる。例えば、極性パターンが図２６（Ａ）に示すようなドット反転パターンの場合、水平方向に隣り合う２つのピクセルの点灯画素を調べることによりフリッカパターンを抽出する。その後、縦縞パターンか否かの判定及び縦２ドット市松パターンか否かの判定を行い、縦縞パターン又は縦２ドット市松パターンの場合はフリッカパターンから除外する。そして、最終的にフリッカパターンを表示していると判定したときは極性パターンを例えば図２６（Ｂ）に示すような横２ライン縦１ライン反転パターンに切換える。
【０１２５】
また、極性パターンが図４１に示すような縦ライン反転極性パターンの場合、ある色の偶数番目の列が縦縞であり、奇数番目の列が縦縞でないときにフリッカパターンとして極性パターンを切換える。
更に、極性パターンが図４２に示すような横ライン反転極性パターンの場合、水平方向に並ぶ画素のうち点灯している画素の数をカウントし、所定数以上であることを示すフラグ又は所定数以下であることを示すフラグを立てて、ＮラインとＮ＋１ラインとで比較を行う。例えばＮラインの点灯画素の数が所定数以上であり、Ｎ＋１ラインの非点灯画素の数が所定数以上のパターンがフリッカパターンとなるため、このようなパターンが一定数以上であれば極性パターンを切換る。
【０１２６】
（１）第６の実施の形態の構成
図４３は本実施の形態の液晶表示パネルの駆動回路の構成を示すブロック図である。但し、図４３において、第５の実施の形態の図２７と同一物には同一符号を付してその詳しい説明は省略する。
本実施の形態の液晶表示パネルの駆動方法は、タイミングコントローラ１０１と、駆動モード決定部１０２ａと、データドライバ１０９とにより構成される。また、駆動モード決定部１０２ａは、表示データ変換部１０３と、動作範囲指定部１０５と、フリッカ判定／駆動モード選択部１４０とにより構成される。
【０１２７】
（２）フリッカ判定／駆動モード選択部の回路
図４４〜図４９はフリッカ判定／駆動モード選択部の回路図である。図４４に示す回路において、表示データ変換部１０３で２値化されたＲ・Ｇ・Ｂ信号（DR，DRE ，DGO ，DGE ，DBO ，DBE ）のうち、信号DGO ，DGE はＸＯＲゲート１４１に入力される。ＸＯＲゲート１４１は、信号DGO 又はDGE のいずれか一方のみが“Ｈ”のときに出力信号GFP を“Ｈ”とし、その他のときは出力信号GFP を“Ｌ”とする。一方、Ｄ−フリップフロップ１４２は、動作範囲指定部１０５から出力される信号CNTCLRとデータクロックDCLKとを入力し、信号CNTCLRから１クロック分遅延した信号DCNTCLR を出力する。
【０１２８】
ＡＮＤゲート１４３は、動作範囲指定部１０５から出力される動作範囲を規定する信号DEと、ＸＯＲゲート１４１から出力される信号GFP とがいずれも“Ｈ”のときに“Ｈ”となり、それ以外のときは“Ｌ”となる信号を出力する。カウンタ１４４は、ＡＮＤゲート１４３の出力をクロックDCLKに同期したタイミングでカウントする。そして、カウント値が２０４８（ブロック内のＧ画素の１／４）になると、出力を“Ｈ”とする。また、カウンタ１４４は、Ｄ−フリップフロップ１４２から出力される信号DCNTCLR によりクリアされる。ＲＳラッチ回路１４３は、カウンタ１４４の出力によりセットされ、信号DCNTCLR によりリセットされる。
【０１２９】
この図４４に示す回路は、Ｇ画素についてフリッカパターンか否かを判定するものである。すなわち、水平方向に並んだ２ピクセル（６画素）うち、一方のＧ画素が点灯し、他方のＧ画素が非点灯の場合をフリッカパターンとしている。そして、ＲＳラッチ回路１４５は、動作範囲指定部１０５で規定された動作範囲にＧ画素によるフリッカパターンが２０４８以上あるときに、出力信号GFを“Ｈ”とする。
【０１３０】
図４５に示す回路において、ＡＮＤゲート１４６は表示データ変換部１０３から出力される信号DGO と動作範囲指定部１０５から出力される動作範囲を規定する信号ＧＥとを入力し、これらの信号がいずれも“Ｈ”のときのみ“Ｈ”を出力する。カウンタ１４７は、ＡＮＤゲート１４６の出力をデータクロックDCLKに同期したタイミングでカウントし、カウント値が１１２になると“Ｈ”を出力する。このカウンタ１４７は、水平同期信号Ｈ-sync によりクリアされる。ＲＳラッチ回路１４８は、カウンタ１４７の出力が“Ｈ”になるとセットされて出力信号GOCNT を“Ｈ”とし、水平同期信号Ｈ-sync によりリセットされる。
【０１３１】
シフトレジスタ１４９〜１５２は、初段のシフトレジスタ１４９にＲＳラッチ回路１４８の出力信号GOCNT が入力され、信号LPによりデータをシフトする。なお、信号LPは、水平同期信号Ｈ-sync の有効データ範囲後に“Ｈ”となる信号である。ＡＮＤゲート１５２はシフトレジスタ１４９，１５０の出力と、シフトレジスタ１５１，１５２の反転出力とを入力し、これらがいずれも“Ｈ”のときに“Ｈ”となる信号GE2DOTを出力する。また、ＡＮＤゲート１５４は、シフトレジスタ１４９，１５０の出力を入力し、これらがいずれも“Ｈ”のときに“Ｈ”となる信号GET を出力する。
【０１３２】
図４６に示す回路においても、図４５の回路と同様に、ＡＮＤゲート１５５は表示データ変換部１０３から出力される信号DGE と動作範囲指定部１０５から出力される動作範囲を規定する信号DEとがいずれも“Ｈ”のときに“Ｈ”となる信号を出力する。カウンタ１５７は、ＡＮＤゲート１５６の出力をデータクロックDCLKに同期したタイミングでカウントする。そして、カウント値が１１２になると出力を“Ｈ”とする。このカウンタ１５７は水平同期信号Ｈ-sync によりクリアされる。ＲＳラッチ回路１５８は、カウンタ１５７の出力によりセットされて信号GECNT を出力し、水平同期信号Ｈ-sync によりリセットされる。
【０１３３】
シフトレジスタ１５９〜１６２は、初段のシフトレジスタ１５９にＲＳラッチ回路１５８の出力信号GECNT が入力され、信号LPによりデータをシフトする。ＡＮＤゲート１６１はシフトレジスタ１５９，１６０の出力と、シフトレジスタ１６１，１６２の反転出力とを入力し、これらがいずれも“Ｈ”のときに“Ｈ”となる信号GE2DOTを出力する。また、ＡＮＤゲート１６４は、シフトレジスタ１５９，１６０の出力を入力し、これらがいずれも“Ｈ”のときに“Ｈ”となる信号GET を出力する。
【０１３４】
上記の図４５，４６に示す回路は、フリッカパターンから除外するパターンを検出する回路である。例えば、水平方向に隣り合う２つのピクセルのうちの一方のＧ画素が点灯し、他方のＧ画素が非点灯の場合、ＸＯＲゲート１４１ではフリッカパターンと判定する。しかし、図３７（Ａ）に示すような場合はフリッカが顕著に現れるが、図３７（Ｂ）に示すように縦方向に点灯画素が並ぶ場合はフリッカが目立たなくなる。そこで、本実施の形態においては、縦方向にみて奇数及び偶数ライン別に点灯している画素の数をカウンタ１４７，１５７でカウントし、カウンタ値が１１２以上であれば、ＲＳラッチ回路１４８，１５８の出力信号GOCNT ，GECNT を“Ｈ”とする。Ｎ行目の信号GOCNT ，GECNT とＮ＋１行目のカウント値をＡＮＤゲート１５４，１６４で比較し、いずれも“Ｈ”のときは図３７（Ｂ）に示すように縦方向に点灯画素が並んでいると判断する。このとき、ＡＮＤゲート１５４，１６４の出力信号GOT ，GET が“Ｈ”になる。また、ＡＮＤゲート１５２，１６２の出力が“Ｈ”のときは、図３９に示すように、２ドット市松パターンであると判断する。このとき、ＡＮＤゲート１５２，１６２の出力信号GO2DOT，GE2DOTが“Ｈ”になる。
【０１３５】
図４７に示す回路において、Ｄ−フリップフロップ１７１は、信号LPを１クロック分遅延した信号DLP を出力する。ＯＲゲート１７２は図４５，図４６に示すＡＮＤゲート１５４，１６４から出力される信号GOT, GETを入力し、少なくとも一方が“Ｈ”のときに“Ｈ”となる信号を出力する。カウンタ１７３は、ＯＲゲート１７２の出力を、Ｄ−フリップフロップ１７１の出力信号DLP に同期したタイミングでカウントする。そして、カウント値が１０８になると“Ｈ”になる信号を出力する。このカウンタ１７３は図４４に示すＤ−フリップフロップ１４２の出力信号DCNTCLR によりクリアされる。ＲＳラッチ回路１７４は、カウンタ１７３の出力が“Ｈ”になるとセットされ、図４４のＤ−フリップフロップ１４２から出力される信号DCNTCLR が“Ｈ”になるとリセットされる。
【０１３６】
この図４７に示す回路は、選択されたブロック内の奇数番目のピクセルの緑画素又は偶数番目のピクセルの緑画素が縦方向に並んでいる数をカウントし、カウント値が１０８になると、ＲＳラッチ回路１７４の出力信号GTATE を“Ｈ”とする。
図４８に示す回路において、ＯＲゲート１７５は表示データ変換部１０３から出力される信号DRO ，DBO を入力し、これらの信号DRO ，DBO の少なくとも一方が“Ｈ”のときに“Ｈ”となる信号を出力する。また、ＯＲゲート１７６は表示データ変換部１０３から出力される信号DRE ，DBE を入力し、これらの信号DRE ，DBE の少なくとも一方が“Ｈ”のときに“Ｈ”となる信号を出力する。そして、図４４〜図４７に示す回路と同様の回路１７７により、信号RBF ，RBTATE，RBO2DOT ，RBE2DOT を生成して出力する。なお、信号RBF は１ブロック内にＲ画素又はＢ画素のフリッカパターンが２０４８以上存在するか否かを示す信号、信号RBTATEは赤（Ｒ）又は青（Ｂ）の縦縞パターンか否かを示す信号、信号RBO2DOT はＲ画素又はＢ画素について奇数列縦２ドットパターンか否かを示す信号、信号RBE2DOT はＲ画素又はＢ画素について偶数列縦２ドットパターンか否かを示す信号である。
【０１３７】
図４９に示す回路において、ＯＲゲート１８１はＧ画素の奇数列の縦２ドット市松パターンを示す信号GO2DOTとＲ画素及びＢ画素の奇数列の２ドット市松パターンを示す信号RBO2DOT とを入力し、少なくとも一方が“Ｈ”のときは“Ｈ”を出力する。また、ＯＲ回路１８２は、Ｇ画素の偶数列の２ドット市松パターンを示す信号GE2DOTとＲ画素及びＢ画素の偶数列の２ドット市松パターンを示す信号RBE2DOT とを入力し、少なくとも一方が“Ｈ”のときは“Ｈ”を出力する。ＡＮＤゲート１８３は、ＡＮＤゲート１８１，１８２の出力と、動作範囲を規定する信号DEとを入力し、これらがいずれも“Ｈ”のときのみに“Ｈ”を出力する。
【０１３８】
カウンタ１８４は、ＡＮＤゲート１８３の出力を図４７に示すＤ−フリップフロップ１７１から出力される信号DLP のタイミングでカウントし、カウント値が８になると“Ｈ”を出力する。このカウンタ１８４は、動作範囲指定部１０５から出力される信号CNTCLRによりクリアされる。ＲＳラッチ回路１８５は、カウンタ１８７の出力によりセットされ、動作範囲指定部１０５から出力される信号CNTCLRによりリセットされる。これにより、ＲＳラッチ回路１８５の出力信号2DOTは、縦縞パターンを８以上検出したときに“Ｈ”となる。
【０１３９】
ＡＮＤゲート１８６の出力は、図４８に示す回路から出力される信号RBF と信号RBTATEの反転信号とがいずれも“Ｈ”のときのみ“Ｈ”となる。ＡＮＤゲート１８７は、ＡＮＤゲート１８６の出力信号、図４４に示すＲＳラッチ回路１４５の出力信号GF、図４７に示すＲＳラッチ回路１７４の出力信号GTATE の反転信号、図４９のＲＳラッチ回路１８５の出力信号2DOTの反転信号、動作範囲指定部１０５から出力される信号CNTCLRがいずれも“Ｈ”のときのみ“Ｈ”を出力する。ＲＳラッチ回路１８８は、ＡＮＤゲート１８１の出力によりセットされ、動作モード選択部のカウンタ１２７（図３３参照）から出力される信号FLRST によりリセットされる。このＲＤラッチ回路１８８から出力される信号FMODE により、第５の実施の形態と同様に、極性パターンを切り替える。
【０１４０】
（３）第６の実施の形態の効果
本実施の形態においては、第５の実施の形態と同様の効果が得られるのに加えて、フリッカパターンやフリッカ除外パターンを適切に設定することにより、より細かい調整が可能であるという利点がある。
なお、上記した第１〜第６の実施の形態においては、いずれもタイミングコントローラ３１はパーソナルコンピュータに接続されるものとしたが、本発明はこれに限定されるものではない。タイミングコントローラに接続される機器としては、ＴＶチューナーやその他の映像機器がある。
【０１４１】
また、上述した第１〜第６の実施の形態はいずれも本発明の一例であり、本発明は上述した実施の形態の範囲に限定されるものではない。
【０１４２】
【発明の効果】
以上説明したように、本発明によれば、極性パターンをＲＯＭ等の極性パターン記憶部に記憶しているので、回路構成が簡単であり、ハードウェアの変更を行うことなく極性パターンを変更することができる。これにより、表示パネルの表示パターンに応じた極性パターンに設定することができて、例えば２ドット毎に極性が反転する極性パターンや、連続する３ドットのうち連続する２ドットが同じ極性、他の１ビットが逆の極性となる極性パターンとすることにより、フリッカの発生を低減することができる。
【０１４３】
また、本発明によれば、複数種類の極性パターンを極性パターン記憶部に記憶しておき、該極性パターン記憶部から出力された極性パターンと画像信号とを比較して、その結果に応じて極性パターン記憶部から出力する極性パターンを切換えるので、表示する画像に応じて極性パターンが自動的に切換わる。これにより、フリッカの発生をより確実に防止することができる。
【０１４４】
更に、本発明によれば、複数の極性パターンを発生可能な極性パターン発生部を例えば論理回路により構成し、選択信号発生部から出力される選択信号に応じていずれか１つの極性パターンを極性パターン発生部から出力させる。これにより、ハードウェアを変更することなく極性パターンを変更することができる。
更にまた、本発明によれば、表示画面を複数のブロックに分割し、少なくとも１つのブロックに含まれるフリッカパターンの割合を算出して、その結果に応じて極性パターンを変化させるので、フリッカの発生を低減することができる。この場合、フリッカパターンを検出する回路を論理回路のみで形成することが可能であり、ＲＯＭなどのメモリ等を使用する場合に比べて製品コストを低減することができる。
【図面の簡単な説明】
【図１】図１は液晶表示パネルの構造を示す断面図である。
【図２】図２は同じくその液晶表示パネルのＴＦＴ基板の平面図である。
【図３】図３は本発明の第１の実施の形態の液晶表示パネルの駆動回路を示すブロック図である。
【図４】図４は垂直同期信号Ｖ-Sync 、水平同期信号Ｈ-Sync 、画像信号RGB 、ゲートスタート信号GSTR及びゲートクロックGCLKのタイミングを示すタイミングチャートである。
【図５】図５は水平同期信号Ｈ-Sync 、データクロックDCLK、Ｒ信号、Ｇ信号、Ｂ信号、データスタート信号DSTIN 、ストローブ信号STB 及びシフトクロックSCLKのタイミングを示すタイミングチャートである。
【図６】図６は極性パターン制御部の構成を示すブロック図である。
【図７】図７はデータドライバの構成を示すブロック図である。
【図８】図８はＤ／Ａ変換器の構成を示す回路図である。
【図９】図９は同じくそのＤ／Ａ変換器のデコーダの入力と出力との関係を示す図である。
【図１０】図１０は画素電極に印加する電圧と光の透過率との関係を示す図である。
【図１１】図１１（Ａ）〜（Ｄ）はいずれも極性パターンの例を示す模式図である。
【図１２】図１２は極性パターンの他の例を示す模式図である。
【図１３】図１３（Ａ）は、図１２の極性パターンを使用したときにフリッカが顕著になる表示パターンを示す模式図、図１３（Ｂ）は同じくその表示パターンで表示される色を示した図である。
【図１４】図１４は第２の実施の形態の液晶表示パネルの駆動回路の極性パターン制御部の構成を示すブロック図である。
【図１５】図１５（Ａ）は極性パターンの例を示す図、図１５（Ｂ）はシフトクロック及び極性パターン信号のタイミングを示すタイミングチャートである。
【図１６】図１６は第３の実施の形態の液晶表示パネルの駆動回路の極性パターン制御部の構成を示すブロック図である。
【図１７】図１７は第３の実施の形態の液晶表示パネルの駆動回路のデータドライバの構成を示すブロック図である。
【図１８】図１８は書き込み信号LOAD、シフトクロックSCLK及び極性パターン信号POL1のタイミングを示すタイミングチャートを示す図である。
【図１９】図１９は反転信号POL2と極性パターンとの関係を示す図である。
【図２０】図２０は液晶表示パネルの各画素電極の極性を示す図である。
【図２１】図２１は第４の実施の形態の液晶表示パネルの駆動回路の極性パターン制御部の構成を示すブロック図である。
【図２２】図２２は第４の実施の形態の液晶表示パネルのデータドライバの構成を示すブロック図である。
【図２３】図２３はデータドライバ内の論理回路の入力と出力との関係を示す図である。
【図２４】図２４（Ａ）は選択信号SEL が“０”のときの極性パターンを示す図、２４（Ｂ）は選択信号SEL が“１”のときの極性パターンを示す図である。
【図２５】図２５は第５の実施の形態の概要を示す図である。
【図２６】図２６（Ａ）は第５の実施の形態の第１の極性パターンを示す図、図２６（Ｂ）は第２の極性パターンを示す図である。
【図２７】図２７は本発明の第５の実施の形態の液晶表示パネルの駆動回路の構成を示すブロック図である。
【図２８】図２８は第５の実施の形態の駆動回路の表示データ変換部の回路図である。
【図２９】図２９は第５の実施の形態の駆動回路のフリッカ判定部の回路図である。
【図３０】図３０は第５の実施の形態の駆動回路の動作範囲指定部の回路図である。
【図３１】図３１は第５の実施の形態の駆動回路のフリッカ情報格納部の回路図である。
【図３２】図３２は第５の実施の形態の駆動回路のフリッカ情報量判定部の回路図である。
【図３３】図３３は第５の実施の形態の駆動回路の動作モード選択部の回路図である。
【図３４】図３４（Ａ），（Ｂ）はいずれもフリッカパターンの例を示す模式図である。
【図３５】図３５は第５の実施の形態のデータドライバの構成を示す図である。
【図３６】図３６（Ａ）〜（Ｌ）は第６の実施の形態におけるフリッカパターンの例を示す模式図である。
【図３７】図３７（Ａ）はフリッカパターンの例を示す模式図、図３７（Ｂ）フリッカパターンから除外するパターンの例を示す模式図である。
【図３８】図３８は縦縞パターンの判定方法を説明する図である。
【図３９】図３９は２ドット市松パターンを示す図である。
【図４０】図４０は特殊パターンの例を示す図である。
【図４１】図４１は縦ライン反転極性パターンを示す図である。
【図４２】図４２は横ライン反転極性パターンを示す図である。
【図４３】図４３は第６の実施の形態の液晶表示パネル駆動回路を示すブロック図である。
【図４４】図４４は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その１）である。
【図４５】図４５は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その２）である。
【図４６】図４６は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その３）である。
【図４７】図４７は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その４）である。
【図４８】図４８は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その５）である。
【図４９】図４９は第６の実施の形態のフリッカ判定／動作モード選択部の回路図（その６）である。
【符号の説明】
１０ ＴＦＴ基板、
１１，２１ ガラス基板、
１２ ゲートバスライン、
１３ データバスライン、
１４ 画素電極、
１５ ＴＦＴ、
２０ 対向基板、
２２ カラーフィルタ、
２４ 対向電極、
３１，１０１ タイミングコントローラ、
３２，６０，７０，８０ 極性パターン制御部、
３２ａ，６１，７１ 制御回路、
３２ｂ，６２，７２ ＲＯＭ、
３３，７９，１０９ データドライバ、
３４ ゲートドライバ、
３５ 基準電圧発生回路、
３７ パーソナルコンピュータ、
４０ 液晶表示パネル、
４１，４２，７７ シフトレジスタ回路部、
４３ データレジスタ部、
４４ ラッチ回路部、
４５ レベルシフト回路部、
４６ Ｄ／Ａ変換回路部、
４７ ボルテージホロワ部、
７９，８６ 排他的論理和回路部、
１０２，１０２ａ 動作モード決定部
１０３ 表示データ変換部、
１０４ フリッカ判定部、
１０５ 動作範囲指定部、
１０６ フリッカ情報格納部、
１０７ フリッカ情報判定部、
１０８ 駆動モード選択部、
１４０ フリッカ判定／駆動モード選択部。
Claims (20)
- 画像信号、水平同期信号及び垂直同期信号、又はイネーブル信号を入力して、表示パネルの各データバスラインに前記画像信号から生成した正極性及び負極性に変化するデータ信号を供給する表示パネルの駆動方法において、
極性パターンを極性パターン記憶部に記憶しておき、該極性パターン記憶部から読み出した極性パターンに従って前記各データバスラインに供給するデータ信号の極性を決定することを特徴とする表示パネルの駆動方法。 - 請求項１に記載の表示パネルの駆動方法において、
前記極性パターン記憶部に複数の極性パターンを記憶しておき、画像信号に応じたいずれか１つの極性パターンのみを前記極性パターン記憶部から出力させて、前記各データバスラインに供給するデータ信号の極性を決定することを特徴とする表示パネルの駆動方法。 - 請求項２に記載の表示パネルの駆動方法において、
前記極性パターン記憶部から前記複数の極性パターンのうちいずれか１つの極性パターンを出力させて、該極性パターンに応じた極性で前記データ信号を各データバスラインに供給し、
前記極性パターン記憶部から出力された極性パターンと前記画像信号とが類似しているか否かを判定し、その判定結果により前記極性パターン記憶部から出力する極性パターンを切換えることを特徴とする表示パネルの駆動方法。 - 請求項３に記載の表示パネルの駆動方法において、
前記極性パターン記憶部から出力された極性パターンと前記画像信号とが類似しているか否かの判定は、単位時間内又は一定のデータ数毎に両者の値が一致した数を計数し、その計数値と一定の値とを比較することにより行うことを特徴とする表示パネルの駆動方法。 - 画像信号、水平同期信号及び垂直同期信号、又はイネーブル信号を入力して、表示パネルの各データバスラインに前記画像信号から生成した正極性及び負極性に変化するデータ信号を供給する表示パネルの駆動回路において、
極性パターンを記憶した極性パターン記憶部と、
前記極性パターン記憶部から出力される前記極性パターンを記憶し、極性信号として出力する一時記憶部と、
前記画像信号を入力し、前記一時記憶部から出力される極性信号に応じた極性で前記データ信号を出力するデータ信号出力部と
を有することを特徴とする表示パネルの駆動回路。 - 請求項５に記載の表示パネルの駆動回路において、
前記極性パターン記憶部は、奇数番目のフレーム用のデータと、該奇数番目のフレーム用データの論理値を反転した偶数番目のフレーム用のデータとの２フレーム分のビット数のデータを１組の極性パターンとして記憶することを特徴とする表示パネルの駆動回路。 - 請求項６に記載の表示パネルの駆動回路において、
前記極性パターン記憶部から出力された極性パターンと前記画像信号とが類似しているか否かを判定し、その判定結果により前記極性パターン記憶部から出力する極性パターンを切換える極性パターン切換え部を有することを特徴とする表示パネルの駆動回路。 - 請求項５に記載の表示パネルの駆動回路において、
前記極性パターン記憶部から出力される１水平同期期間分の前記極性パターンを記憶し、極性信号として出力する一時記憶部と、
前記極性信号の極性を前記水平同期信号に同期して反転させる極性信号反転部と、
前記画像信号を入力して、前記極性信号反転部から出力される極性信号に応じた極性でデータ信号を出力するデータ信号出力部と
を有することを特徴とする表示パネルの駆動回路。 - 請求項８に記載の表示パネルの駆動回路において、
前記極性パターン記憶部は１水平同期期間分のビット数のデータを１組とし、複数組の極性パターンを記憶していることを特徴とする表示パネルの駆動回路。 - 画像信号、水平同期信号及び垂直同期信号、又はイネーブル信号を入力して、表示パネルの各データバスラインに前記画像信号から生成した正極性及び負極性に変化するデータ信号を供給する表示パネルの駆動回路において、
異なる複数の極性パターンを発生可能な極性パターン発生部と、
前記極性パターン発生部から出力する極性パターンを決定するための選択信号を発生する選択信号発生部と、
前記極性パターン発生部から出力された極性パターンの各ビットの論理値を１水平同期期間毎及び１垂直同期期間毎に反転させて極性信号として出力する極性信号反転部と、
前記画像信号を入力して、前記極性信号に応じた極性でデータ信号を出力するデータ信号出力部と
を有することを特徴とする表示パネルの駆動回路。 - ▲１▼液晶表示パネルと、
▲２▼極性パターンを記憶した極性パターン記憶部と、前記極性パターン記憶部から出力される前記極性パターンを記憶して極性信号として出力する一時記憶部と、画像信号を入力し、前記一時記憶部から出力される極性信号に応じた極性で前記液晶表示パネルにデータ信号を出力するデータ信号出力部とにより構成されるデータ駆動回路と、
▲３▼前記液晶表示パネルに水平同期信号及び垂直同期信号に同期したタイミングで走査信号を供給するゲート駆動回路と
を有することを特徴とする液晶表示装置。 - ▲１▼液晶表示パネルと、
▲２▼異なる複数の極性パターンを発生可能な極性パターン発生部と、前記極性パターン発生部から出力する極性パターンを決定するための選択信号を発生する選択信号発生部と、前記極性パターン発生部から出力された極性パターンの各ビットの論理値を１水平同期期間毎及び１垂直同期期間毎に反転させて極性信号として出力する極性信号反転部と、画像信号を入力して前記極性信号に応じた極性で前記液晶表示パネルにデータ信号を出力するデータ信号出力部とにより構成されるデータ駆動回路と、
▲３▼前記液晶表示パネルのゲートバスラインに水平同期信号及び垂直同期信号に同期したタイミングで走査信号を供給するゲート駆動回路と
を有することを特徴とする液晶表示装置。 - 画像信号、水平同期信号及び垂直同期信号、又はイネーブル信号を入力して、表示パネルの各データバスラインに前記画像信号から生成した正極性及び負極性に変化するデータ信号を供給する表示パネルの駆動方法において、
表示画面を複数のブロックに分割し、そのうちの少なくとも１つのブロック内に含まれるフリッカパターンの割合を算出して、一定の値を超えるときに前記データバスラインに供給するデータ信号の極性を決定する極性パターンを、第１の極性パターンから第２の極性パターンに変化させることを特徴とする表示パネルの駆動方法。 - 請求項１３に記載の表示パネルの駆動方法において、
前記複数のブロックのうち前記フリッカパターンの割合が前記一定の値を超えるブロックの数が所定の値以上となったときに、前記第２の極性パターンに変化させることを特徴とする表示パネルの駆動方法。 - 請求項１３に記載の表示パネルの駆動方法において、
前記第１の極性パターンから前記第２の極性パターンに変化させた後、所定のフレーム期間にわたって前記ブロック内に含まれるフリッカパターンの割合が前記一定の値以下であるときに、前記第１の極性パターンに戻すことを特徴とする表示パネルの駆動方法。 - 請求項１３に記載の表示パネルの駆動方法において、
前記ブロックの分割位置をフレーム毎に変化させることを特徴とする表示パネルの駆動方法。 - 請求項１３に記載の表示パネルの駆動方法において、
前記フリッカパターンの検出は、横方向に隣り合う少なくとも２ピクセル分の画像信号毎に行うことを特徴とする表示パネルの駆動方法。 - 画像信号、水平同期信号及び垂直同期信号、又はイネーブル信号を入力して、表示パネルの各データバスラインに前記画像信号から生成した正極性及び負極性に変化するデータ信号を供給する表示パネルの駆動回路において、
前記画像信号を入力して点灯画素及び非点灯画素を判定する画像信号判定手段と、
前記画像信号判定手段の判定結果を基にフリッカパターンか否かを判定するフリッカ判定手段と、
動作範囲を指定する動作範囲指定手段と、
前記動作範囲指定手段で指定された動作範囲内に前記フリッカ判定手段でフリッカパターンと判定されたパターンが含まれる割合を算出するフリッカ情報量判定手段と、
前記フリッカ情報量判定手段の判定結果に応じて前記データ信号の極性パターンを決定する信号を出力する駆動モード選択手段と、
前記駆動モード選択手段の出力に応じて前記データバスラインに供給するデータ信号の極性を決定する極性パターンを、第１の極性パターンから第２の極性パターンに変化させる極性パターン変更手段と
を有することを特徴とする表示パネルの駆動回路。 - ▲１▼液晶表示パネルと、
▲２▼画像信号を入力して点灯画素及び非点灯画素を判定する画像信号判定手段と、
▲３▼前記画像信号判定手段の判定結果を基にフリッカパターンか否かを判定するフリッカ判定手段と、
▲４▼動作範囲を指定する動作範囲指定手段と、
▲５▼前記動作範囲指定手段で指定された動作範囲内に前記フリッカ判定手段でフリッカパターンと判定されたパターンが含まれる割合を算出するフリッカ情報量判定手段と、
▲６▼前記フリッカ情報量判定手段の判定結果に応じて前記データ信号の極性パターンを決定する信号を出力する駆動モード選択手段と、
▲７▼前記駆動モード選択手段の出力に応じて前記データバスラインに供給するデータ信号の極性を決定する極性パターンを、第１の極性パターンから第２の極性パターンに変化させる極性パターン変更手段と
を有することを特徴とする液晶表示装置。 - 請求項１９に記載の液晶表示装置において、
前記フリッカ判定手段によりフリッカパターンと判定されたパターンのうち、フリッカパターンから除外するパターンを検出する除外パターン検出手段を有することを特徴とする液晶表示装置。
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