JP4328616B2

JP4328616B2 - 半導体装置用のトレンチ構造

Info

Publication number: JP4328616B2
Application number: JP2003511285A
Authority: JP
Inventors: アショクシャラ
Original assignee: フェアチャイルド・セミコンダクター・コーポレーション
Priority date: 2001-07-03
Filing date: 2002-07-03
Publication date: 2009-09-09
Anticipated expiration: 2022-07-03
Also published as: DE10297021B4; WO2003005416A2; AU2002329197A1; JP2004535064A; DE10297021T5; US6683363B2; TW550739B; US20030006452A1; WO2003005416A3

Description

発明の背景
本発明は、概して半導体装置に関する。具体的には、本発明は、半導体構造の性能を高めるのに用いることのできるトレンチ構造に関する。

電力用途には、様々な半導体装置が広く用いられている。1つのそのような装置とはショットキー障壁である。ショットキー障壁は、電流の移動を制御するための整流器として機能する、金属半導体界面を含む。

ショットキー障壁整流器の阻止能力を測定するのに用いられる性能指数とは、絶縁破壊電圧である。ここでの絶縁破壊電圧とは、装置の両端間に維持されうる一方で阻止機能を発揮することのできる、最大逆電圧を指す。ショットキー障壁整流器における絶縁破壊とは通常、主として「衝突イオン化」と呼ばれる現象に起因する「アバランシェ」型絶縁破壊である。

図1は、基本的なショットキー障壁整流器10の断面を示している。第1の金属層100は、半導体層102上に形成されている。通常、半導体層102は、ドリフト領域に適したエピタキシャル層104および、より大量にドーピングされた基板106から構成される。より大量にドーピングされた基板106と第2の金属層108は、装置のオーム端子を構成する。

ショットキー障壁整流器10の両端間に逆バイアス電圧VREVを印加すると空乏領域110が形成され、この全体にわたって、印加した電圧の大部分が低下する。逆電圧を高くするにつれて、空乏領域110内の電界は大きくなっていく。この電界の増大によって電荷担体が加速し、十分に加速したら、ドーパント原子との衝突によって電子-ホール対を形成することができる。生成される担体が増えるにつれて、衝突イオン化を起こすのに十分なエネルギーを有する担体が増える。したがって、衝突イオン化は雪だるま式の効果であり、これにより衝突が連続かつ倍増することによって、縦続的電子-ホール対が形成される。最終的に、衝突イオン化速度が非常に速くなって、装置がその両端間に印加される逆バイアスをそれ以上維持できなくなる点に達する。この電圧限界は一般に、当技術分野で「アバランシェ絶縁破壊電圧」と呼ばれている。

電界が金属層100の縁部に収束する傾向があるため、図1に示されている基本的なショットキー障壁整流器10は、その逆阻止機能によって制限される。このため、ショットキー障壁整流器の終端を形成する技術が追求されている。縁効果を軽減する技術として、シリコンの局部酸化（LOCOS）構造と、「現代の電力デバイス（Moderun Power Devices）」B.J.Baliga、1987、再版、437頁〜438頁に記載された拡散電界リング構造の2つが広く使用されている。これら2つの手法は、本明細書の図2および図3に示されている。これらの先行技術はそれぞれ、金属縁部での電界の集中を軽減する効果を有しており、したがって、より高い絶縁破壊電圧が実現される。

ショットキー障壁整流器においてずっと優れた逆阻止機能を実現するために提唱された技術は、Wiliamowski, B.M.、「高絶縁破壊電圧を有するショットキー・ダイオード（Schottky Diodes with High Breakdown Voltages）」Solid State Electron.、26、491〜493（1983）に記載されている。接合障壁制御ショットキー整流器（すなわち、「JBS整流器」）と呼ばれる、この論文で提唱された構造の断面が図4に示されている。装置のドリフト領域402の表面に一連のp型領域400が形成されている。これらp型領域400は、表面近くの電界を低下させるスクリーンとして働く。表面の電界は、装置の絶縁破壊電圧を決定するものであるので、p領域400を導入すると絶縁破壊電圧が高くなる。

JBS整流器の望ましくない特徴とは、p領域400とドリフト領域402との間に形成されるp-n接合に関するものである。高い逆絶縁破壊電圧を有するシリコン装置の場合、ショットキー障壁のかなりの順方向電流を実現するには、0.7ボルトを超える順方向バイアスが必要である。残念なことに、0.7ボルトを上回る電圧は、p-n接合をオンにする効果を有する。オンになると、少数担体が導入され、それによって装置のスイッチング速度が遅くなる。スイッチング速度が遅くなることは、特に、たとえばスイッチ・モード電源などのスイッチング用途にショットキー障壁整流器を用いる場合には、望ましくない。

JBS整流器に伴う順方向バイアスの制限を解消するために、p型領域の代わりに一連の並列金属酸化物半導体（MOS）トレンチを利用する代替的装置構造が提唱されている。このMOS障壁ショットキー整流器（すなわち、「MBS整流器」）は、B.J.Baliga「電力整流器における新概念（New Concepts in Power Rectifiers）」Proceedings of the Third International Workshop on the Physics of Semiconductor Devices、11月24日〜28日、World Scientific Publ.、シンガポール、1985年で提唱されている。MBS整流器50の断面図が図5Aに示されている。MBS整流器50は第1の金属層508を含んでおり、その上に半導体層502が形成されている。通常、半導体層502は、ドリフト領域に適したエピタキシャル層504と、より大量にドーピングされた基板506から構成される。より大量にドーピングされた基板506と第1の金属層508は装置のオーム端子を構成する。MBS整流器50はまた、エピタキシャル層504内に形成されたいくつかの並列トレンチ512も含んでおり、各トレンチは、終端トレンチ514で終結する（または終端トレンチ514と「合体」する）端部を有しており、終端トレンチ514は、並列トレンチ512に対して本質的に垂直に延びているセグメントを含む。終端トレンチ514と並列トレンチ512には、誘電体516、たとえば二酸化ケイ素が裏打ちされており、かつこれらトレンチは導電材料518、たとえば（図5Aに示されているように）金属またはドーピングされたポリシリコンで満たされている。構造の表面全体にわたって第2の金属層520が形成されている。図5Aでは、金属層520がごく部分的に表面を覆っているように示されていることに留意されたい。しかし、これは、さもなくば金属層520で覆われている、整流器50の下部にある要素が見えるようにするためである。MBS整流器50の金属/半導体障壁は、第2の金属層520と（並列トレンチ512間に形成された）メサ522の上面との間の接合部に形成されている。

多数の点において、MBS整流器はJBS整流器よりも優れている。しかし、MBS整流器の逆阻止能力にも限界がある。図5AのMBS整流器の平面図すなわち「レイアウト」図を示している図5Bを参照し、このような限界を例示することができる。メサ522の端部にある矢印は、参照符号「E」（電界「E」）を指しており、電界が逆バイアス条件下でメサ522の端部の方へどのくらい集中する傾向があるかを示すために提示されている。この電界集中現象は、これらの領域では、半導体層502の他の領域と比べて、空乏化が速いことに起因する。このように、図5Aに示されているMBS整流器の絶縁破壊電圧は、図5Bに示されているトレンチ構造形状によって決定および、したがって制限される。

発明の概要
本発明の様々な局面によると、一般に、分断（broken）トレンチ構造は、半導体装置の絶縁破壊特性を向上させる。たとえば、以下に詳しく説明するように、ショットキー障壁整流器が、本発明の分断トレンチ局面と一体化されると、先行技術の構造で実現可能なものと比べて、逆阻止能力が改善される。

本発明の第1の局面によれば、半導体装置の絶縁破壊特性を向上させるために半導体装置と一体化されたMOSトレンチ構造は、以下を含む：半導体基板；各並列トレンチが端壁、側壁、および底部によって規定され、隣接するそれぞれ2つの並列トレンチが、半導体装置を含むメサによって分離され、かつメサがメサ幅を有する、半導体基板内に形成された複数の並列トレンチ；端部、側壁、および底部によって規定され、並列トレンチを少なくとも部分的に囲み、かつ並列トレンチ-周辺トレンチ間隔の分、並列トレンチの端部から離して配置された周辺トレンチ；並列トレンチおよび周辺トレンチの端部および側壁を裏打ちする誘電材料；ならびに誘電体に裏打ちされたトレンチを実質的に満たす導電材料とを含む。

本発明のこの局面およびその他の局面、ならびに本明細書で開示されてさらに理解される本発明の性質および利点について、本明細書の残りの部分および添付の図面を参照して、以下で説明する。

発明の詳細な説明
まず図6Aを参照すると、本発明の一態様による、MOSトレンチ構造と一体化されたショットキー障壁整流器を含む半導体装置構造60が示されている。装置構造60は第1の金属層600を含んでおり、この上部に半導体層602が形成されている。半導体層602は、単一のシリコン層を含みうり、または、図6Aに示されているように、エピタキシャル層604（もしくは「ドリフト」層）およびより大量にドーピングされた基板606を含みうる。より大量にドーピングされた基板606と第1の金属層600は装置のオーム端子を構成している。装置構造60はまた、エピタキシャル層604に形成された複数の並列トレンチ612および周辺トレンチ614を含む、MOSトレンチ構造を含む。周辺トレンチ614は所定の寸法および並列トレンチ614からの所定の間隔を有しており、好ましい寸法および間隔は以下に示されている。周辺トレンチ614および並列トレンチ512は、誘電体616に裏打ちされている。誘電体に裏打ちされたこれらのトレンチには、たとえば、金属またはドーピングされたポリシリコンなどの導電材料（図6Aには示されていない）が満たされている。図6Aには示されていないが、装置構造の全面にわたって第2の金属層が形成されている。第2の金属層と、並列トレンチ612間に形成されたメサ618の上面との間の接合部に、金属/半導体障壁が形成されている。

図6Aのショットキー障壁整流器の平面図すなわち「レイアウト」図が、図6Bに示されている。図示のように、並列トレンチ612は、幅W_Tを有し、互いにメサ幅W_Mだけ分離されており、かつ、寸法W_Gのギャップの分、周辺トレンチ614から間隔を置いて配置されている。このようなギャップは、図5Aおよび図5Bに示された先行技術のMBS整流器に見られる電界集中効果を軽減する機能を有する。好ましい態様では、W_GはW_M/2にほぼ等しい。

図6Aおよび図6Bに示されている「分断トレンチ」構造を用いると、図5Bに示されている先行技術のトレンチ構造を用いて得られるよりも実質的に高い絶縁破壊電圧が得られる。図7は、図6Aおよび図6Bに示されたものと同様のトレンチ構造を有するいくつかのショットキー障壁整流器の絶縁破壊電圧測定値と、図5Aおよび図5Bに示されたものと同様のトレンチ構造を有するいくつかのショットキー障壁整流器の絶縁破壊電圧測定値を比較した図である。これらの例示的な試料の絶縁破壊電圧は、先行技術のトレンチ構造を有する試料の絶縁破壊電圧よりも10ボルト以上高いことが分かる。

本発明の「分断トレンチ」局面は、ショットキー障壁整流器型装置における使用に限定されない。実際に、本発明の発明者は、その存在により恩恵を受けられると考えられる他の任意の半導体装置と、このような「分断トレンチ」構造を一体化できると考えた。本基本概念とは、半導体層内に形成された一連の並列トレンチおよび垂直トレンチを含めることである。本発明の本局面の応用例を、図8に示す。

本発明の他の態様により、図8は、このようなトレンチ構造と二重拡散無線周波数電界効果トランジスタ（すなわちRF FET）との一体化を示している。RF FETは直立構造であり、以下を含む：第2の導電型（たとえば、p型）を有するウェル802内に形成された第1の導電型（たとえば、n型）を有するソース領域800；ドレーン端子806を有する第1の導電型のドレーン804；ウェル802とドレーン804との間に形成された第1の導電型のエピタキシャル層808；およびゲート酸化物812を覆うゲート810。図8には示されていないが、ソース領域800同士は、単一のソースを形成するように相互接続されている。RF FET自体の動作は当技術分野で既知であり、したがって本明細書中では論じない。

本発明の他の態様により、RF FETには、一連の並列トレンチ814および周辺トレンチ816が一体化されており、これによりMOSトレンチRF FET80が形成される。周辺トレンチ816および並列トレンチ814は、誘電体818に裏打ちされている。誘電体に裏打ちされたこれらのトレンチには、たとえば、金属またはドーピングされたポリシリコンなどの導電材料（図8には示されていない）が満たされている。また、図8には示されていないが、RF FET構造80の上面全体にわたって導電材料が形成されている。

上記に本発明の好ましい態様について完全に説明したが、様々な改変、修正、および同等物を用いることができる。たとえば、本発明の基本的な「分断トレンチ」局面を他の種類の半導体装置と一体化してその絶縁破壊特性を向上させることができる。したがって、本発明の分断トレンチ局面が、本明細書に示されたショットキー障壁整流器およびRF FET装置の例のみに適用されると決してみなされてはならない。よって、このためおよびその他の理由で、添付の特許請求の範囲に定義されている本発明の範囲を、上記の説明が制限するものとみなされてはならない。

基本的なショットキー障壁整流器の断面図である。縁効果を軽減するためのシリコンの局部酸化（LOCOS）構造を有する、ショットキー障壁整流器の断面図である。縁効果を軽減するための拡散電界リング構造を有する、ショットキー障壁整流器の断面図である。整流器の逆阻止能力を高めるように全体でスクリーンとして機能する複数の拡散領域を有する、ショットキー障壁整流器の断面図である。図5Aは、MOS障壁ショットキー整流器の断面斜視図である。図5Bは、図5Aに示されているMOS障壁ショットキー整流器のレイアウト図である。図6Aは、本発明の態様による、本発明の分断トレンチ構造局面とショットキー障壁整流器との一体化を示す、断面斜視図である。図6Bは、図6Aに示されている装置のレイアウト図である。図6Aおよび図6Bに示されたものと同様のトレンチ構造を有するいくつかのショットキー障壁整流器と、図5Aおよび図5Bに示されたものと同様のトレンチ構造を有するいくつかのショットキー障壁整流器との絶縁破壊電圧測定値を示して比較したプロットである。本発明の分断トレンチ構造局面と二重拡散無線周波数電界効果トランジスタとの一体化を示す断面斜視図である。

Claims

以下を含む、半導体装置と一体化されたMOSトレンチ構造：
半導体層；
各並列トレンチが端部、側壁、および底部によって規定され、隣接するそれぞれ2つの並列トレンチが、半導体装置を含むメサによって分離され、かつメサがメサ幅を有する、半導体層内に形成された非連続的な複数の並列トレンチ；
半導体層内に形成され、端部、側壁、および底部によって規定され、並列トレンチを少なくとも部分的に囲み、かつ、並列トレンチ-周辺トレンチ間隔の分、並列トレンチの端部から離して配置された部分を有する、周辺トレンチ；
並列トレンチおよび周辺トレンチを裏打ちする誘電材料；ならびに
誘電体に裏打ちされたトレンチを満たす導電材料。
並列トレンチ-周辺トレンチ間隔が、メサ幅の2分の1である、請求項1記載のMOSトレンチ構造。
半導体層が以下を含む、請求項1記載のMOSトレンチ構造：
基板；および
基板の第1の主面上に形成され、基板のドーピング濃度よりも低いドーピング濃度を有する、エピタキシャル成長した半導体層。
半導体層の反対側の第2の主面上に形成された第1の金属接触層をさらに含む、請求項3記載のMOSトレンチ構造。
半導体装置が、メサ上、ならびに、誘導体に裏打ちされ導電材料で満たされた並列トレンチおよび周辺トレンチ上に形成された第2の金属層をさらに含む、請求項4記載のMOSトレンチ構造。
半導体装置の絶縁破壊特性を向上させるために半導体装置と一体化されたMOSトレンチ構造であって、以下を含むMOSトレンチ構造：
基板；
基板の第1の主面上に形成された、エピタキシャル成長した半導体層；
各並列トレンチが端壁、側壁、および底部によって規定され、隣接するそれぞれ2つの並列トレンチが、メサ幅を有するメサによって分離され、半導体装置が、隣接するそれぞれ2つの並列トレンチの間にゲートを有し、かつゲートにバイアスがかかって半導体装置の電源がオンになった時に電流が半導体装置内を流れるようにゲートが構成されている、エピタキシャル成長した半導体層内に形成された非連続的な複数の並列トレンチ；
エピタキシャル成長した半導体層内に形成され、側壁および底部によって規定され、並列トレンチを少なくとも部分的に囲み、かつ、並列トレンチ-周辺トレンチ間隔の分、並列トレンチの端部から離して配置された部分を有する、周辺トレンチ；
並列トレンチおよび周辺トレンチを裏打ちする誘電材料；ならびに
誘電体に裏打ちされたトレンチを満たす導電材料。
半導体装置がショットキー障壁整流器であり、かつ第1および第2の金属接触層が、ショットキー障壁整流器用の陰極端子および陽極端子を含む、請求項5記載の構造。
並列トレンチ-周辺トレンチ間隔が、メサ幅の2分の1である、請求項6記載の構造。
無線周波数電界効果トランジスタ（RF FET）の絶縁破壊特性を向上させるためにRF FETと一体化されたMOSトレンチ構造であって、以下を含むMOSトレンチ構造：
第1の導電型を有するドレイン層；
ドレイン層の第1の主面上に形成され、かつ、ドーピング濃度は低いがドレイン層と同じ導電型を有する、エピタキシャル成長した半導体層；
ドレイン層の反対側の第2の主面上に形成された、第1の金属接触層；
各並列トレンチが端部、側壁、および底部によって規定され、互いに隣接する並列トレンチが、RF FETを含むメサによって分離され、RF FETが、ゲートにバイアスがかかってRF FETの電源がオンになった時に電流がソース領域とドレイン層の間を流れるように構成されたソース領域部分を覆うゲートを有する、エピタキシャル成長した半導体層内に形成された非連続的な複数の並列トレンチ；
エピタキシャル成長した半導体層内に形成され、側壁および底部によって規定され、並列トレンチを少なくとも部分的に囲み、かつ、並列トレンチ-周辺トレンチ間隔の分、並列トレンチの端部から離して配置された部分を有する、周辺トレンチ；
並列トレンチおよび周辺トレンチを裏打ちする誘電材料；ならびに
誘電体に裏打ちされたトレンチを満たす導電材料。
RF FETが以下を含む、請求項9記載の構造：
メサ内のそれぞれ2つのウェル領域がギャップによって分離され、ソース領域が第1の導電型でありかつウェル領域内に形成され、ゲートが、各メサ内のギャップ部分上に形成された、メサの上部コーナーに形成された第2の導電型のウェル領域。
並列トレンチ-周辺トレンチ間隔が、メサ幅の2分の1である、請求項9記載の構造。
半導体装置が、隣接する並列トレンチ間のメサ内に形成された整流器であり、オン状態でバイアスがかかった時に電流がメサ内を流れるように整流器が構成されている、請求項1記載の構造。