JP4312915B2

JP4312915B2 - Semiconductor device

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Publication number: JP4312915B2
Application number: JP2000012574A
Authority: JP
Inventors: 朋広齊藤; 正文宮本; 真一郎三谷; 裕介野中; 泰伸柳沢
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2000-01-21
Filing date: 2000-01-21
Publication date: 2009-08-12
Anticipated expiration: 2020-01-21
Also published as: JP2001203275A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、２種以上の電源電圧を有する半導体装置およびその製造技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討した技術によれば、２種以上の電源電圧を有する半導体装置において、電界効果トランジスタのパンチスルーストッパには、電源電圧の高低にかかわらず、電界効果トランジスタのソース、ドレイン用の半導体領域やそのチャネル側端部に設けられた低濃度の半導体領域（いわゆるＬＤＤ（Lightly Doped drain））のチャネル側近傍に、その半導体領域とは逆導電型の半導体領域（いわゆるポケット）を設ける構造が採用されている。
【０００３】
特に、高電圧で駆動する電界効果トランジスタ（以下、単に高電圧電界効果トランジスタともいう）においては、その高いドレイン電圧によるホットキャリア耐性劣化を考慮して、上記ＬＤＤや上記ポケットを、低電圧で駆動する電界効果トランジスタ（以下、単に低電圧電界効果トランジスタともいう）のＬＤＤやポケットとは別に専用のマスクを用いて、低電圧で駆動する電界効果トランジスタのＬＤＤやポケットよりも低濃度になるように作り分けて形成している。高電圧で駆動する電界効果トランジスタにおいては、その高いドレイン電圧に起因してＬＤＤやソース・ドレイン用の半導体領域の空乏層が広がるので、チャネル長の短い低電圧の電界効果トランジスタと同様、パンチスルーを抑制または防止するためにポケットが必要である。
【０００４】
なお、パンチスルーについては、例えば日刊工業新聞社、昭和６２年９月２９日発行「ＣＭＯＳデバイスハンドブック」ｐ３４４〜ｐ３４５に記載があり、ポケット構造等について開示されている。
【０００５】
【発明が解決しようとする課題】
ところが、高電圧で駆動する電界効果トランジスタにおいて上記ポケットは、以下の課題を有することを本発明者は見出した。
【０００６】
すなわち、第１は、ホットキャリア耐性の劣化である。第２は、ＬＤＤおよびソース・ドレイン用の半導体領域とウエルとの間において逆導電型の高濃度の半導体領域同士が接触するので、バンド−バンド間のトンネル接合リーク電流が増加する課題である。第３は、ウエルとドレインとの間の耐圧の劣化である。
【０００７】
本発明の目的は、２種以上の電源電圧を有する半導体装置において低電圧電界効果トランジスタの性能を維持したまま、高電圧で駆動する電界効果トランジスタのホットキャリア耐性を向上させることのできる技術を提供することにある。
【０００８】
また、本発明の他の目的は、２種以上の電源電圧を有する半導体装置において低電圧電界効果トランジスタの性能を維持したまま、高電圧で駆動する電界効果トランジスタのソース・ドレイン用の半導体領域とウエルとの間のバンド−バンド間のトンネル接合リーク電流を低減することのできる技術を提供することにある。
【０００９】
また、本発明の他の目的は、２種以上の電源電圧を有する半導体装置において低電圧電界効果トランジスタの性能を維持したまま、高電圧で駆動する電界効果トランジスタのウエルとドレインとの間の耐圧を向上させることのできる技術を提供することにある。
【００１０】
さらに、本発明の他の目的は、２種以上の電源電圧を有する半導体装置において、プロセスを複雑化することなく、高性能で、かつ、信頼性の高い半導体装置を実現することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、本発明は、２種以上の電源電圧を有する半導体装置において、相対的に低電圧で駆動する電界効果トランジスタにおいてはその電界効果トランジスタのチャネルとは逆導電型の半導体領域を２重構造とし、相対的に高電圧で駆動する電界効果トランジスタにおいてはその電界効果トランジスタのチャネルとは逆導電型の半導体領域を１重構造としたものである。
【００１４】
また、本発明は、２種以上の電源電圧を有する半導体装置の製造方法において、相対的に高い電源電圧で駆動する電界効果トランジスタおよび相対的に低い電源電圧で駆動する電界効果トランジスタの両方の形成領域にその電界効果トランジスタのチャネルとは逆導電型の第１の半導体領域を形成する工程と、相対的に低い電源電圧で駆動する電界効果トランジスタの形成領域にその電界効果トランジスタのチャネルとは逆導電型の第２の半導体領域を形成する工程とを有するものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態においては、電界効果トランジスタ（ＭＩＳＦＥＴ；Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、本明細書中において、短（ショート）チャネル効果とは、トランジスタのゲート長を短くしていき、ソースがドレイン近傍の空間電荷領域（ドレイン電圧の影響で電位が高くなっている領域）に接する状態となったときに、ゲート電極から遠い深い部分の電位がゲート電圧を下げてもドレイン電圧の影響で高いままとなる結果、トランジスタをオフしようとしてゲート電圧を０（零）Ｖにしてもこの基板の電位の高い部分を通って漏れ電流が流れてしまう現象をいう。この短チャネル効果の程度が大きく、ドレイン電流が流れたままの状態となる現象をパンチスルーという。短チャネル効果の程度が小さい場合は、しきい値電圧の低下となって現れる。
【００１６】
（実施の形態１）
本実施の形態１においては、例えば２種以上の電源電圧を有し、かつ、最小加工寸法が０．１４μｍ程度のＣＭＯＳ（Complementary MOS）を有するＡＳＩＣ（Application Specific IC：半導体装置）に本発明を適用した場合について説明する。
【００１７】
図１は、そのＡＳＩＣの要部断面図を示している。半導体基板１は、例えばｐ形のシリコン（Ｓｉ）単結晶からなり、その主面には、例えばｐウエル２ｐおよびｎウエル２ｎが形成されている。ｐウエル２ｐには、例えばホウ素（Ｂ）が導入され、ｎウエル２ｎには、例えばリン（Ｐ）またはヒ素（Ａｓ）が導入されている。また、半導体基板１の主面には、例えば溝型の分離部（トレンチアイソレーション）３が形成されている。この分離部３は、半導体基板１の厚さ方向に掘られた溝内に、例えば酸化シリコン膜からなる絶縁膜が埋め込まれて形成されている。なお、分離部３をＬＯＣＯＳ（Local Oxidization of Silicon）法等によって形成されたフィールド絶縁膜で形成しても良い。
【００１８】
この分離部３によって囲まれた活性領域には、ｎＭＩＳＱＮ１，ＱＮ２およびｐＭＩＳＱＰ１，ＱＰ２が形成されている。ｎＭＩＳＱＮ１およびｐＭＩＳＱＰ１は、相対的に高い電源電圧（例えば３．３Ｖ）で駆動するＭＩＳである（以下、単に高電圧ｎＭＩＳＱＮ１、高電圧ｐＭＩＳＱＰ１ともいう）。ｎＭＩＳＱＮ２およびｐＭＩＳＱＰ２は、相対的に低い電源電圧（例えば１．５Ｖ）で駆動するＭＩＳである（以下、単に低電圧ｎＭＩＳＱＮ２、低電圧ｐＭＩＳＱＰ２ともいう）。
【００１９】
ｎＭＩＳＱＮ１，ＱＮ２およびｐＭＩＳＱＰ１，ＱＰ２は、ＬＤＤ（Lightly Doped Drain）構造を有している。すなわち、ｎＭＩＳＱＮ１，ＱＮ２の半導体領域４ａ，４ｂは、例えばリンまたはヒ素が半導体基板１に導入されてなり、ＬＤＤ用の低濃度領域４ａ１，４ｂ１と、ソース・ドレイン用の高濃度領域４ａ２，４ｂ２とを有している。また、ｐＭＩＳＱＰ１，ＱＰ２のソース・ドレイン用の半導体領域５ａ，５ｂは、例えばホウ素が半導体基板１に導入されてなり、低濃度領域５ａ１，５ｂ１と高濃度領域５ａ２，５ｂ２とを有している。低濃度領域４ａ１，４ｂ１，５ａ１，５ｂ１は、相対的に不純物濃度が低く、チャネル側に設けられている。また、高濃度領域４ａ２，４ｂ２，５ａ１，５ｂ１は、相対的に不純物濃度が高く、チャネルから低濃度領域４ａ１，４ｂ１，５ａ１，５ｂ１分だけ半導体基板１の主面に水平な方向に離間した位置に形成されている。高電圧ＭＩＳ形成領域におけるｎＭＩＳＱＮ１およびｐＭＩＳＱＰ１のチャネル長は、例えば０．４μｍ程度であり、低電圧ＭＩＳ形成領域におけるｐＭＩＳＱＮ２，ＱＰ２のチャネル長は、例えば０．１４μｍ程度である。
【００２０】
ｎＭＩＳＱＮ１，ＱＮ２およびｐＭＩＳＱＰ１，ＱＰ２のゲート絶縁膜６は、例えば酸化シリコン膜からなるが、高電圧ＭＩＳ形成領域におけるｎＭＩＳＱＮ１およびｐＭＩＳＱＰ１のゲート絶縁膜６の方が、低電圧ＭＩＳ形成領域におけるｎＭＩＳＱＮ２およびｐＭＩＳＱＰ２のゲート絶縁膜６よりも厚く形成されている。なお、高電圧ｎＭＩＳＱＮ１および高電圧ｐＭＩＳＱＰ１のゲート絶縁膜６はほぼ同じ厚さである。このゲート絶縁膜６に対して窒化処理を施すことにより、ゲート絶縁膜６と半導体基板１との界面に窒素を偏析させても良い。これにより、各ｎＭＩＳＱＮ１，ＱＮ２およびｐＭＩＳＱＰ１，ＱＰ２のホットキャリア耐性を向上させることができるので、ｎＭＩＳＱＮ１，ＱＮ２およびｐＭＩＳＱＰ１，ＱＰ２の信頼性を向上させることが可能となる。
【００２１】
また、ｎＭＩＳＱＮ１，ＱＮ２およびｐＭＩＳＱＰ１，ＱＰ２のゲート電極７は、例えば低抵抗ポリシリコンの単体膜からなる。ただし、ゲート電極７は、例えば低抵抗ポリシリコン膜上にタングステンシリサイド等のようなシリサイド膜を設けた、いわゆるポリサイド構造としても良いし、低抵抗ポリシリコン膜上に窒化チタンや窒化タングステン等のようなバリア層を介してタングステン等のような金属膜を設けた、いわゆるポリメタル構造としても良い。なお、ゲート電極７の側面には、例えば酸化シリコン膜または窒化シリコン膜からなるサイドウォールＳＷが形成されている。また、ゲート電極７の上面に、例えば酸化シリコン膜または窒化シリコン膜からなるキャップ絶縁膜を形成しても良い。
【００２２】
ところで、本実施の形態１においては、高電圧ｎＭＩＳ形成領域および高電圧ｐＭＩＳ形成領域に１つの半導体領域８ａ（８ａｐ，８ａｎ）が形成され、低電圧ｎＭＩＳ形成領域および低電圧ｐＭＩＳ形成領域に２つの半導体領域８ａ（８ａｐ，８ａｎ），８ｂ（８ｂｐ，８ｂｎ）が形成されている。
【００２３】
この半導体領域８ａ（８ａｐ，８ａｎ）、８ｂ（８ｂｐ，８ｂｎ）は、短チャネル効果を抑制または防止し、パンチスルーを抑制または防止する機能を持った領域である。半導体領域８ａｐ、８ｂｐは、例えばホウ素が導入されてｐ型に設定され、半導体領域８ａｎ，８ｂｎは、例えばリンまたはヒ素が導入されてｎ型に設定されている。ただし、半導体領域８ａ，８ｂは、別々に形成され、その不純物濃度も別々に設定されている。半導体領域８ａｐは、そのピーク濃度領域が、低電圧および高電圧のＭＩＳの短チャネル効果を抑制または防止（すなわち、パンチスルーを抑制または防止）する深さに形成されており、ソース・ドレイン用の高濃度領域４ａ２，４ｂ２よりも深い位置に、平面で見た場合に各ＭＩＳ形成領域における活性領域（分離部３に囲まれた半導体基板１の領域）の全面にわたって形成されている。また、半導体領域８ａｎは、そのピーク濃度領域が、低電圧および高電圧のＭＩＳの短チャネル効果を抑制または防止（すなわち、パンチスルーを抑制または防止）する深さに形成されており、ソース・ドレイン用の高濃度領域５ａ２，５ｂ２よりも深い位置に、平面的に見た場合に各ＭＩＳ形成領域における活性領域の全面にわたって形成されている。一方、半導体領域８ｂ（８ｂｐ，８ｂｎ）は、そのピーク濃度領域が、低電圧ＭＩＳの短チャネル効果を抑制または防止（すなわち、パンチスルーを抑制または防止）する深さに形成されており、半導体領域４ｂ，５ｂよりも深く、半導体領域８ａ（８ａｐ，８ａｎ）よりも浅い位置になるように、かつ、半導体領域４ｂ、５ｂに平面的にほぼ重なるように形成されている。また、半導体領域８ｂ（８ｂｐ，８ｂｎ）は、その一部の不純物分布が半導体領域４ｂ，５ｂ，８ａに重なっている。
【００２４】
このように本実施の形態１においては、２種以上の電源電圧を有する半導体装置において、高電圧ｎＭＩＳＱＮ１および高電圧ｐＭＩＳＱＰ１のパンチスルーストッパを１重構造とすることにより、ＬＤＤ用の低濃度領域４ａ１，５ａ１およびソース・ドレイン用の高濃度領域４ａ２，５ａ２と接するｐウエル２ｐおよびｎウエル２ｎの不純物濃度を低減させることが可能となる。これにより、高電圧ｎＭＩＳＱＮ１および高電圧ｐＭＩＳＱＰ１のドレイン端の電界を緩和することができ、ホットキャリアの発生を低減させることができるので、高電圧ｎＭＩＳＱＮ１および高電圧ｐＭＩＳＱＰ１のホットキャリア耐性を向上させることが可能となる。また、ＬＤＤ用の低濃度領域４ａ１，５ａ１およびソース・ドレイン用の高濃度領域４ａ２，５ａ２とｐウエル２ｐおよびｎウエル２ｎとの間のバンド−バンド間のトンネル接合リーク電流を低減することが可能となる。さらに、ウエル（ｐウエル２ｐ、ｎウエル２ｎ）−ドレイン間の耐圧を向上させることが可能となる。一方、低電圧ｎＭＩＳＱＮ２および低電圧ｐＭＩＳＱＰ２のパンチスルーストッパを２重構造とすることにより、チャネル長の短い低電圧ｎＭＩＳＱＮ２および低電圧ｐＭＩＳＱＰ２でもパンチスルーを防止することが可能となる。したがって、製品全体としては、高性能で、かつ、信頼性の高い半導体装置を実現することが可能となる。
【００２５】
半導体基板１の主面上には、例えば酸化シリコン膜からなる層間絶縁膜９ａが形成されている。層間絶縁膜９ａには、例えば平面略円形状の複数の接続孔１０ａが穿孔されている。また、層間絶縁膜９ａの上面には、第１層配線１１Ｌが形成されている。第１層配線１１Ｌは、例えばアルミニウム、アルミニウム−シリコン−銅合金等からなり、接続孔１０ａを通じて半導体領域４ａ，４ｂ，５ａ，５ｂと電気的に接続されている。
【００２６】
次に、本実施の形態１の半導体装置の製造方法の一例を説明する。
【００２７】
まず、図２に示すように、半導体基板（この段階では、例えば平面略円形状のシリコン単結晶からなる半導体ウエハ）１に分離部３を形成した後、ｐウエル２ｐおよびｎウエル２ｎを形成する。
【００２８】
分離部３は、半導体基板１に溝を形成した後、半導体基板１の主面上に酸化シリコン膜等からなる絶縁膜をＣＶＤ（Chemical Vapor Deposition）法等によって堆積し、さらにその絶縁膜が溝内のみに残されるようにその絶縁膜を化学機械研磨法（ＣＭＰ：Chemical Mechanical Polish）によって研磨することで形成する。
【００２９】
また、ｐウエル２ｐは、分離部３形成後の半導体基板１の主面上に、ｎＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、それをマスクとして、例えばホウ素または２フッ化ホウ素（ＢＦ₂）を半導体基板１にイオン打ち込みすることで形成する。また、ｎウエル２ｎは、分離部３形成後の半導体基板１の主面上に、ｐＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、それをマスクとして、例えばリンまたはヒ素を半導体基板１にイオン打ち込みすることで形成する。なお、ｐウエル２ｐおよびｎウエル２ｎを形成するための不純物のイオン打ち込み工程は、分離部３を形成する前に行っても良い。
【００３０】
続いて、図３に示すように、半導体基板１に第１の半導体領域８ａ（８ａｎ，８ａｐ）を形成する。
【００３１】
半導体領域８ａｐは、半導体基板１の主面上に、高電圧および低電圧のｎＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、それをマスクとして、例えばホウ素または２フッ化ホウ素（ＢＦ₂）を半導体基板１にイオン打ち込みすることで形成する。また、半導体領域８ａｎは、半導体基板１の主面上に、高電圧および低電圧のｐＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、それをマスクとして、例えばリンまたはヒ素を半導体基板１にイオン打ち込みすることで形成する。この第１の半導体領域８ａを形成するためのイオン打ち込み工程においては、電源電圧の高低にかかわらず、同じ導電型のチャネルのＭＩＳ形成領域に同時にイオン打ち込みするので、工程の複雑化を招くことがない。
【００３２】
その後、図４に示すように、半導体基板１の主面上にゲート絶縁膜６を形成した後、その上にゲート電極７を形成する。
【００３３】
ゲート絶縁膜６は、高電圧ＭＩＳ形成領域側の方が、耐圧を確保する観点から低電圧ＭＩＳ形成領域よりも相対的に厚く形成されている。このような厚さの異なるゲート絶縁膜６を形成するには、例えば次のようにする。まず、半導体基板１に対して熱酸化処理を施すことにより、高電圧ＭＩＳ形成領域および低電圧ＭＩＳ形成領域の両方に同じ厚さの第１のゲート絶縁膜を形成する。続いて、半導体基板１の主面上に低電圧ＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜から露出される第１のゲート絶縁膜（すなわち、低電圧ＭＩＳ形成領域の第１のゲート絶縁膜）を除去する。その後、そのフォトレジスト膜を除去した後、２回目の熱酸化処理を施す。これにより、半導体基板１の主面上において、低電圧ＭＩＳ形成領域に相対的に薄いゲート絶縁膜６を形成すると同時に高電圧ＭＩＳ形成領域に相対的に厚いゲート絶縁膜６を形成する。この際の酸化処理においては、低電圧ＭＩＳに必要なゲート絶縁膜厚となるようにする。なお、高電圧ｎＭＩＳおよび高電圧ｐＭＩＳのゲート絶縁膜６はほぼ同じ厚さである。
【００３４】
また、ゲート電極７は、ゲート絶縁膜６形成後の半導体基板１の主面上に、例えば低抵抗ポリシリコンからなる導体膜をＣＶＤ（Chemical Vapor Deposition）法等によって堆積した後、これを通常のフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより形成する。ポリサイド構造の場合には、低抵抗ポリシリコン膜上にシリサイド膜を形成した後にパターニングすれば良いし、ポリメタル構造の場合には、低抵抗ポリシリコン上にバリア金属層を介して金属層を形成した後にパターニングすれば良い。ゲート電極７上にキャップ絶縁膜を形成したい場合には、ゲート電極材料膜を堆積し、その上にキャップ用の絶縁膜を堆積した後、その積層膜をパターニングすれば良い。
【００３５】
次いで、図５に示すように、半導体基板１の主面上に、低電圧ｎＭＩＳ形成領域が露出され、それ以外の低電圧ｐＭＩＳ形成領域および高電圧ＭＩＳ（ｐＭＩＳおよびｎＭＩＳ）形成領域が覆われるようなフォトレジスト膜Ｒ１を形成した後、このフォトレジスト膜Ｒ１とゲート電極７とをマスクとして、半導体基板１に、例えばホウ素をイオン打ち込みする。これにより、第２の半導体領域８ｂｐをゲート電極７に対して自己整合的に形成する。このイオン打ち込みに際しては、半導体領域８ｂｐの不純物濃度ピーク領域が、第１の半導体領域８ａｐのピーク濃度領域よりも浅くなるようにする。
【００３６】
続いて、フォトレジスト膜Ｒ１を除去した後、図６に示すように、半導体基板１の主面上に、低電圧ｐＭＩＳ形成領域が露出され、それ以外の低電圧ｎＭＩＳ形成領域および高電圧ＭＩＳ形成領域が覆われるようなフォトレジスト膜Ｒ２を形成した後、このフォトレジスト膜Ｒ２とゲート電極７とをマスクとして、半導体基板１に、例えばリンをイオン打ち込みする。これにより、第２の半導体領域８ｂｎをゲート電極７に対して自己整合的に形成する。このイオン打ち込みに際しては、半導体領域８ｂｎの不純物濃度ピーク領域が、第１の半導体領域８ａｎのピーク濃度領域よりも浅くなるようにする。なお、高電圧ＭＩＳ形成領域には第２のパンチスルーストッパを形成する必要がないので、そのためのフォトレジスト膜を形成する必要がなくなる。したがって、フォトレジスト膜の塗布、露光、現像、洗浄および乾燥等のような一連の処理を無くせるので、製造プロセスの簡略化が可能となる。
【００３７】
その後、図７に示すように、ｎＭＩＳの低濃度領域４ａ１，４ｂ１を形成した後、ｐＭＩＳの低濃度領域５ａ１，５ｂ１を形成する。低濃度領域４ａ１，４ｂ１は、半導体基板１の主面上にｎＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜とゲート電極７とをマスクとして、半導体基板１に、例えばリンまたはヒ素をイオン打ち込みすることによりゲート電極７に対して自己整合的に形成する。低濃度領域５ａ１，５ｂ１は、半導体基板１の主面上にｐＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜とゲート電極７とをマスクとして、半導体基板１に、例えばホウ素をイオン打ち込みすることによりゲート電極７に対して自己整合的に形成する。
【００３８】
次いで、半導体基板１の主面上に、例えば酸化シリコン膜または窒化シリコン膜をＣＶＤ法等によって堆積した後、これをドライエッチング法によってエッチバックすることにより、図８に示すように、ゲート電極７の側面にサイドウォールＳＷを形成する。
【００３９】
続いて、ｎＭＩＳの高濃度領域４ａ２，４ｂ２およびｐＭＩＳの高濃度領域５ａ２，５ｂ２を形成する。高濃度領域４ａ２，４ｂ２は、半導体基板１の主面上にｎＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜、ゲート電極７およびサイドウォールＳＷをマスクとして、半導体基板１に、例えばリンまたはヒ素をイオン打ち込みすることによりゲート電極７に対して自己整合的に形成する。また、高濃度領域５ａ２，５ｂ２は、半導体基板１の主面上にｐＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜、ゲート電極７およびサイドウォールＳＷをマスクとして、半導体基板１に、例えばホウ素をイオン打ち込みすることによりゲート電極７に対して自己整合的に形成する。
【００４０】
その後、図１に示したように、半導体基板１の主面上に、例えば酸化シリコン膜からなる層間絶縁膜９ａをＣＶＤ法等によって堆積した後、接続孔１０ａをフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。さらに、層間絶縁膜９ａ上に、例えばアルミニウム、アルミニウム−シリコン−銅合金をスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより第１層配線１１Ｌを形成する。
【００４１】
（実施の形態２）
本実施の形態２においては、図９に示すように、低電圧ＭＩＳ形成領域における半導体領域８ｃ（８ｃｐ，８ｃｎ）が、ＭＩＳの半導体領域４ｂ、５ｂのチャネル側端部近傍のみならず、ＭＩＳのチャネル下にも平面的に広がって形成されている。すなわち、半導体領域８ｃｐは、低電圧ｎＭＩＳＱＮ２のソース用の高濃度領域４ｂ２の端部からドレイン用の高濃度領域４ｂ２の端部にわたり広がって形成されている。また、半導体領域８ｃｎは、低電圧ｐＭＩＳＱＰ２のソース用の高濃度領域５ｂ２の端部からドレイン用の高濃度領域５ｂ２の端部にわたり広がって形成されている。この半導体領域８ｃ（８ｃｐ，８ｃｎ）は、短チャネル効果を抑制または防止し、パンチスルーを抑制または防止する機能を持った領域である。半導体領域８ｃｐ，８ｃｎの不純物分布は、ＭＩＳの半導体領域４ｂ，５ｂと重なって（接して）いるが、そのピーク濃度領域が半導体領域８ａｐ，８ａｎよりも浅い位置に形成されており、半導体領域８ａｐ，８ａｎに重る（接する）ことのないように形成されている。これ以外の構造は前記実施の形態１と同じなので説明を省略する。
【００４２】
このような半導体領域８ｃｐ，８ｃｎを形成するには、例えば次のようにする。まず、前記実施の形態１で用いた図３の工程後、半導体基板１の主面上に、低電圧ｎＭＩＳ形成領域が露出され、それ以外の低電圧ｐＭＩＳ形成領域および高電圧ＭＩＳ（ｎＭＩＳおよびｐＭＩＳ）形成領域が覆われるようなフォトレジスト膜を形成し、これをマスクとして半導体基板１に、例えばホウ素をイオン打ち込みすることにより、半導体領域８ｃｐを形成する。続いて、半導体基板１の主面上に、低電圧ｐＭＩＳ形成領域が露出され、それ以外の低電圧ｎＭＩＳ形成領域および高電圧ＭＩＳ（ｎＭＩＳおよびｐＭＩＳ）形成領域が覆われるようなフォトレジスト膜を形成し、これをマスクとして半導体基板１に、例えばリンまたはヒ素をイオン打ち込みすることにより半導体領域８ｃｎを形成する。これ以降の工程は、通常のＭＩＳＦＥＴの形成工程と同じなので説明を省略する。
【００４３】
本実施の形態２においても前記実施の形態１と同様の効果を得ることが可能となる。
【００４４】
（実施の形態３）
本実施の形態３においては、図１０に示すように、高電圧ＭＩＳ形成領域および低電圧ＭＩＳ形成領域のいずれにおいても、第１の半導体領域８ｄ（８ｄｐ、８ｄｎ）が、ゲート電極７に対して自己整合的に形成されており、ＭＩＳのチャネル下には形成されず、平面で見た場合に、ＭＩＳの半導体領域４ａ，４ｂ，５ａ，５ｂと平面的に重なる平面位置に形成されている。この半導体領域８ｄ（８ｄｐ，８ｄｎ）は、短チャネル効果を抑制または防止し、パンチスルーを抑制または防止する機能を持った領域であり、そのピーク濃度領域は、断面で見た場合に、ＭＩＳの半導体領域４ａ，４ｂ，５ａ，５ｂよりも深い位置に形成され、半導体領域４ａ，４ｂ，５ａ，５ｂと重なる（接する）ことのないように形成されている。
【００４５】
また、第２の半導体領域８ｅ（８ｅｐ，８ｅｎ）も、ゲート電極７に対して自己整合的に形成されており、ＭＩＳのチャネル下には形成されず、半導体領域４ｂ，５ｂのチャネル側端部近傍に形成されている。この半導体領域８ｄ（８ｄｐ，８ｄｎ）は、短チャネル効果を抑制または防止し、パンチスルーを抑制または防止する機能を持った領域であり、そのピーク濃度領域は、断面で見た場合に、ＭＩＳの半導体領域４ｂ，５ｂのピーク濃度領域よりは深く（あるいはほぼ同じ位置）、第１の半導体領域８ｄ（８ｄｐ、８ｄｎ）よりは浅い位置に形成されている。この半導体領域８ｅ（８ｅｐ，８ｅｎ）のピーク濃度領域は、断面で見た場合に、ＭＩＳの半導体領域４ｂ，５ｂとは重なって（接して）いるが、半導体領域８ｄ（８ｄｐ、８ｄｎ）とは重なる（接する）ことのないように形成されている。これ以外の構造は前記実施の形態１、２と同じなので説明を省略する。
【００４６】
このような半導体領域８ｄ，８ｅを形成するには、例えば次のようにする。まず、図２に示した工程後に半導体基板１上にゲート電極７を形成する。続いて、ｎＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜およびゲート電極７をマスクとして、半導体基板１に、例えばホウ素または２フッ化ホウ素等をイオン打ち込みすることにより、第１の半導体領域８ｄｐをゲート電極７に対して自己整合的に形成する。続いて、そのフォトレジスト膜を除去した後、半導体基板１の主面上に、ｐＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜およびゲート電極７をマスクとして、半導体基板１に、例えばリンまたはヒ素をイオン打ち込みすることにより、第１の半導体領域８ｄｎをゲート電極７に対して自己整合的に形成する。
【００４７】
その後、そのフォトレジスト膜を除去した後、半導体基板１上に、低電圧ｎＭＩＳ形成領域が露出され、それ以外の領域が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜およびゲート電極７をマスクとして、半導体基板１に、例えばホウ素または２フッ化ホウ素等をイオン打ち込みすることにより、第２の半導体領域８ｅｐをゲート電極７に対して自己整合的に形成する。この際は、第１の半導体領域８ｄｐよりも浅い位置に形成されるようにする。続いて、そのフォトレジスト膜を除去した後、半導体基板１上に、低電圧ｐＭＩＳ形成領域が露出され、それ以外の領域が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜およびゲート電極７をマスクとして、半導体基板１に、例えばリンまたはヒ素等をイオン打ち込みすることにより、第２の半導体領域８ｅｎをゲート電極７に対して自己整合的に形成する。この際は、第１の半導体領域８ｄｎよりも浅い位置に形成されるようにする。これ以降は前記実施の形態１，２と同じなので説明を省略する。
【００４８】
本実施の形態３においては、前記実施の形態１で得られた効果の他に以下の効果を得ることが可能となる。すなわち、ＭＩＳのチャネル下に第１，第２のパンチスルーストッパ用の半導体領域８ｄ，８ｅを設けないようにしてあるので、ＭＩＳのしきい値電圧が必要以上に上昇してしまうのを抑制することが可能となる。
【００４９】
（実施の形態４）
本実施の形態４においては、図１１に示すように、高電圧ＭＩＳ形成領域には、半導体領域８ｃ（８ｃｐ，８ｃｎ）のみが配置され、低電圧ＭＩＳ形成領域には、半導体領域８ｃ（８ｃｐ，８ｃｎ）および半導体領域８ｄ（８ｄｐ，８ｄｎ）が配置されている。これ以外は、前記実施の形態１〜３と同じなので説明を省略する。
【００５０】
このような半導体領域８ｃ，８ｄを形成するには、例えば次のようにする。まず、図２に示した工程後に半導体基板１上に高電圧ｎＭＩＳ形成領域および低電圧ｎＭＩＳ形成領域が露出し、それ以外が覆われるようなフォトレジスト膜を形成した後、これをマスクとして、半導体基板１に、例えばホウ素または２フッ化ホウ素をイオン打ち込みすることにより、半導体領域８ｃｎを形成する。続いて、そのフォトレジスト膜を除去した後、高電圧ｐＭＩＳ形成領域および低電圧ｐＭＩＳ形成領域が露出し、それ以外が覆われるようなフォトレジスト膜を形成した後、これをマスクとして、半導体基板１に、例えばリンまたはヒ素をイオン打ち込みすることにより、半導体領域８ｃｐを形成する。その後、そのフォトレジスト膜を除去した後、半導体基板１上にゲート電極７を形成する。
【００５１】
次いで、低電圧ｎＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜およびゲート電極７をマスクとして、半導体基板１に、例えばホウ素または２フッ化ホウ素等をイオン打ち込みすることにより、パンチスルーストッパ用の半導体領域８ｄｐをゲート電極７に対して自己整合的に形成する。この際は、パンチスルーストッパ用の半導体領域８ｃｐよりも深い位置に形成されるようにする。
【００５２】
続いて、そのフォトレジスト膜を除去した後、半導体基板１の主面上に、低電圧ｐＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜およびゲート電極７をマスクとして、半導体基板１に、例えばリンまたはヒ素をイオン打ち込みすることにより、半導体領域８ｄｎをゲート電極７に対して自己整合的に形成する。この際は、半導体領域８ｃｎよりも深い位置に形成されるようにする。これ以降は前記実施の形態１〜３と同じなので説明を省略する。
【００５３】
本実施の形態４においても前記実施の形態１と同様の効果を得ることができるほか、チャネル直下に半導体領域８ｄの不純物分布が存在しないことから、前記実施の形態１の場合よりもＭＩＳＦＥＴのしきい値電圧の必要以上の上昇を抑制することが可能となる。
【００５４】
（実施の形態５）
本実施の形態５においては、半導体基板としてＳＯＩ（Silicon On Insulator）基板を用いる。図１２に示すように、半導体基板１は、支持基板１ａ上に埋込絶縁層１ｂを介して半導体層１ｃを設けたＳＯＩ基板が使用されている。支持基板１ａは、例えばシリコン単結晶からなり、半導体基板１の機械的強度を保つ機能を有している。埋込絶縁層１ｂは、例えば酸化シリコン膜からなり、支持基板１ａと半導体層１ｃとを貼り付け、かつ、電気的に絶縁する機能を有している。半導体層１ｃは、例えばシリコン単結晶からなり、半導体素子を形成する薄い層である。この半導体層１ｃには、埋込絶縁層１ｂに達する溝が形成されており、その溝内に酸化シリコン膜等からなる絶縁膜が埋め込まれて分離部（トレンチアイソレーション）３が形成されている。半導体層１ｃにおいて、分離部３に囲まれた活性領域には、前記高電圧ｎＭＩＳＱＮ１、低電圧ｎＭＩＳＱＮ２、高電圧ｐＭＩＳＱＰ１および低電圧ｐＭＩＳＱＰ２が形成されている。
【００５５】
本実施の形態５においては、低電圧ｎＭＩＳＱＮ２および低電圧ｐＭＩＳＱＰ２のみに前記半導体領域８ｂ（８ｂｐ、８ｂｎ）が形成されている。この半導体領域８ｂは、ゲート電極７に対して自己整合的に形成されている。これ以外は、前記実施の形態１と同じなので説明を省略する。また、半導体領域８ｂの形成方法も、前記実施の形態１と同じなので説明を省略する。本実施の形態５においても前記実施の形態１と同様の効果を得ることができる。
【００５６】
（実施の形態６）
本実施の形態６は、前記実施の形態５の変形例を説明するものである。
【００５７】
本実施の形態６においては、図１３に示すように、ＳＯＩ構造の半導体基板１に形成された低電圧ｎＭＩＳＱＮ２および低電圧ｐＭＩＳＱＰ２の半導体層１ｃに前記半導体領域８ｃが形成されている。それ以外は、前記実施の形態５と同じなので説明を省略する。また、半導体領域８ｃの形成方法も、前記実施の形態２と基本的に同じなので説明を省略する。本実施の形態５においても前記実施の形態１と同様の効果を得ることができる。
【００５８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態１〜６に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５９】
例えば前記実施の形態１〜６においては、半導体基板として通常の半導体基板、ＳＯＩ基板を用いた場合について説明したが、これに限定されるものではなく、例えば通常のシリコン単結晶からなる半導体基板の表面に、シリコン単結晶等からなるエピタキシャル層を形成してなるエピタキシャルウエハを用いることもできる。
【００６０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＭＯＳを有するＡＳＩＣに適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory）等のようなメモリ回路を有する半導体装置、マイクロプロセッサ等のような論理回路を有する半導体装置あるいは上記メモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体装置にも適用できる。
【００６１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
(1).本発明によれば、２種以上の電源電圧を有する半導体装置において低電圧電界効果トランジスタの性能を維持したまま、高電圧で駆動する電界効果トランジスタのホットキャリア耐性を向上させることが可能となる。
(2).本発明によれば、２種以上の電源電圧を有する半導体装置において低電圧電界効果トランジスタの性能を維持したまま、高電圧で駆動する電界効果トランジスタのソース・ドレイン用の半導体領域とウエルとの間のバンド−バンド間のトンネル接合リーク電流を低減することが可能となる。
(3).本発明によれば、２種以上の電源電圧を有する半導体装置において低電圧電界効果トランジスタの性能を維持したまま、高電圧で駆動する電界効果トランジスタのウエルとドレインとの間の耐圧を向上させることが可能となる。
(4).本発明によれば、２種以上の電源電圧を有する半導体装置において、プロセスを複雑化することなく、高性能で、かつ、信頼性の高い半導体装置を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】図１の半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】本発明の他の実施の形態である半導体装置の要部断面図である。
【図１０】本発明の他の実施の形態である半導体装置の要部断面図である。
【図１１】本発明の他の実施の形態である半導体装置の要部断面図である。
【図１２】本発明の他の実施の形態である半導体装置の要部断面図である。
【図１３】本発明のさらに他の実施の形態である半導体装置の要部断面図である。
【符号の説明】
１半導体基板
１ａ支持基板
１ｂ埋込絶縁層
１ｃ半導体層
２ｐｐウエル
２ｎｎウエル
３分離部
４ａ，４ｂ半導体領域
４ａ１低濃度領域
４ａ２高濃度領域
５ａ，５ｂ半導体領域
５ａ１低濃度領域
５ａ２高濃度領域
６ゲート絶縁膜
７ゲート電極
８ａ半導体領域
８ａｎ半導体領域
８ａｐ半導体領域
８ｂ半導体領域
８ｂｎ半導体領域
８ｂｐ半導体領域
８ｃ半導体領域
８ｃｎ半導体領域
８ｃｐ半導体領域
８ｄ半導体領域
８ｄｎ半導体領域
８ｄｐ半導体領域
８ｅ半導体領域
８ｅｎ半導体領域
８ｅｐ半導体領域
９ａ層間絶縁膜
１０ａ接続孔
１１Ｌ第１層配線
ＱＰ１ｐＭＩＳ
ＱＰ２ｐＭＩＳ
ＱＮ１ｎＭＩＳ
ＱＮ２ｎＭＩＳ
Ｒ１，Ｒ２フォトレジスト膜
ＳＷサイドウォール[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing technique thereof, and particularly relates to a semiconductor device having two or more types of power supply voltages and a technique effective when applied to the manufacturing technique thereof.
[0002]
[Prior art]
According to the technology studied by the present inventors, in a semiconductor device having two or more power supply voltages, the punch-through stopper of the field effect transistor is used for the source and drain of the field effect transistor regardless of the power supply voltage level. A structure in which a semiconductor region (so-called pocket) having a conductivity type opposite to that of the semiconductor region is provided in the vicinity of the channel side of a semiconductor region or a low-concentration semiconductor region (so-called LDD (Lightly Doped drain)) provided at the end of the channel side. Is adopted.
[0003]
In particular, in a field effect transistor driven at a high voltage (hereinafter also simply referred to as a high voltage field effect transistor), the LDD and the pocket are driven at a low voltage in consideration of deterioration of hot carrier resistance due to the high drain voltage. Using a dedicated mask separately from the LDD and pocket of the field effect transistor (hereinafter also referred to simply as a low voltage field effect transistor), the concentration is lower than the LDD and pocket of the field effect transistor driven at a low voltage. They are formed separately. In a field effect transistor driven at a high voltage, the depletion layer of the semiconductor region for LDD and source / drain spreads due to the high drain voltage, so that punch-through is performed in the same way as a low voltage field effect transistor with a short channel length. Pockets are needed to suppress or prevent
[0004]
The punch-through is described in, for example, Nikkan Kogyo Shimbun, September 29, 1987 “CMOS Device Handbook” p344 to p345, and discloses a pocket structure and the like.
[0005]
[Problems to be solved by the invention]
However, the inventor has found that the pocket has the following problems in a field effect transistor driven at a high voltage.
[0006]
That is, the first is deterioration of hot carrier resistance. The second problem is that high-concentration semiconductor regions of opposite conductivity type are in contact with each other between the LDD and source / drain semiconductor regions and the well, so that the band-to-band tunnel junction leakage current increases. The third is deterioration of the breakdown voltage between the well and the drain.
[0007]
An object of the present invention is to provide a technology capable of improving the hot carrier resistance of a field effect transistor driven at a high voltage while maintaining the performance of the low voltage field effect transistor in a semiconductor device having two or more power supply voltages. There is to do.
[0008]
Another object of the present invention is to provide a semiconductor region for source / drain of a field effect transistor that is driven at a high voltage while maintaining the performance of the low voltage field effect transistor in a semiconductor device having two or more power supply voltages. It is an object of the present invention to provide a technique capable of reducing a tunnel junction leakage current between a band and a well.
[0009]
Another object of the present invention is to provide a breakdown voltage between the well and drain of a field effect transistor that is driven at a high voltage while maintaining the performance of the low voltage field effect transistor in a semiconductor device having two or more power supply voltages. It is in providing the technique which can improve.
[0010]
Furthermore, another object of the present invention is to provide a technology capable of realizing a high-performance and highly reliable semiconductor device without complicating the process in a semiconductor device having two or more power supply voltages. It is to provide.
[0011]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0012]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
[0013]
That is, according to the present invention, in a field effect transistor driven at a relatively low voltage in a semiconductor device having two or more power supply voltages, a semiconductor region having a conductivity type opposite to the channel of the field effect transistor has a double structure. In a field effect transistor driven at a relatively high voltage, a semiconductor region having a conductivity type opposite to that of the channel of the field effect transistor has a single structure.
[0014]
The present invention also provides a method for manufacturing a semiconductor device having two or more types of power supply voltages, in which both a field effect transistor driven by a relatively high power supply voltage and a field effect transistor driven by a relatively low power supply voltage are formed. A step of forming a first semiconductor region having a conductivity type opposite to that of the field effect transistor in the region and a region of formation of the field effect transistor driven by a relatively low power supply voltage opposite to the channel of the field effect transistor; Forming a conductive second semiconductor region.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted. In the present embodiment, a field effect transistor (MISFET) is abbreviated as MIS, a p-channel type MISFET is abbreviated as pMIS, and an n-channel type MISFET is abbreviated as nMIS. In this specification, the short (short) channel effect means that the gate length of a transistor is shortened, and the source becomes a space charge region in the vicinity of the drain (a region where the potential is increased by the influence of the drain voltage). When the contact state is reached, the potential of the deep part far from the gate electrode remains high even if the gate voltage is lowered due to the drain voltage. As a result, the gate voltage is set to 0 (zero) V in an attempt to turn off the transistor. This is a phenomenon in which a leakage current flows through a high potential portion of the substrate. A phenomenon in which the degree of the short channel effect is large and the drain current remains flowing is called punch through. When the degree of the short channel effect is small, the threshold voltage decreases.
[0016]
(Embodiment 1)
In the first embodiment, for example, the present invention is applied to an ASIC (Application Specific IC: semiconductor device) having a CMOS (Complementary MOS) having two or more power supply voltages and having a minimum processing dimension of about 0.14 μm. The case where it is applied will be described.
[0017]
FIG. 1 shows a cross-sectional view of the main part of the ASIC. The semiconductor substrate 1 is made of, for example, p-type silicon (Si) single crystal, and a p well 2p and an n well 2n are formed on the main surface thereof, for example. Boron (B), for example, is introduced into the p well 2p, and phosphorus (P) or arsenic (As), for example, is introduced into the n well 2n. Further, on the main surface of the semiconductor substrate 1, for example, a groove-type isolation part (trench isolation) 3 is formed. The isolation portion 3 is formed by embedding an insulating film made of, for example, a silicon oxide film in a groove dug in the thickness direction of the semiconductor substrate 1. The isolation portion 3 may be formed of a field insulating film formed by a LOCOS (Local Oxidization of Silicon) method or the like.
[0018]
In the active region surrounded by the isolation portion 3, nMISQN1 and QN2 and pMISQP1 and QP2 are formed. nMISQN1 and pMISQP1 are MISs driven by a relatively high power supply voltage (for example, 3.3 V) (hereinafter also simply referred to as high voltage nMISQN1 and high voltage pMISQP1). nMISQN2 and pMISQP2 are MISs driven by a relatively low power supply voltage (for example, 1.5 V) (hereinafter also simply referred to as low voltage nMISQN2 and low voltage pMISQP2).
[0019]
The nMISQN1 and QN2 and the pMISQP1 and QP2 have an LDD (Lightly Doped Drain) structure. That is, the semiconductor regions 4a and 4b of the nMISQN1 and QN2 are formed by introducing, for example, phosphorus or arsenic into the semiconductor substrate 1, and the low concentration regions 4a1 and 4b1 for LDD, the high concentration regions 4a2 and 4b2 for source / drain, have. Further, the source / drain semiconductor regions 5a and 5b of the pMISQP1 and QP2 are formed by introducing, for example, boron into the semiconductor substrate 1, and have low concentration regions 5a1 and 5b1 and high concentration regions 5a2 and 5b2. The low concentration regions 4a1, 4b1, 5a1, and 5b1 have relatively low impurity concentrations and are provided on the channel side. Further, the high concentration regions 4a2, 4b2, 5a1, and 5b1 have relatively high impurity concentrations, and are spaced apart from the channel in the horizontal direction on the main surface of the semiconductor substrate 1 by the low concentration regions 4a1, 4b1, 5a1, and 5b1. Is formed. The channel lengths of nMISQN1 and pMISQP1 in the high voltage MIS formation region are, for example, about 0.4 μm, and the channel lengths of pMISQN2, QP2 in the low voltage MIS formation region are, for example, about 0.14 μm.
[0020]
The gate insulating film 6 of the nMISQN1, QN2 and pMISQP1, QP2 is made of, for example, a silicon oxide film. It is formed thicker than the gate insulating film 6. Note that the gate insulating films 6 of the high voltage nMISQN1 and the high voltage pMISQP1 have substantially the same thickness. Nitrogen may be segregated at the interface between the gate insulating film 6 and the semiconductor substrate 1 by nitriding the gate insulating film 6. As a result, the hot carrier resistance of each of nMISQN1, QN2 and pMISQP1, QP2 can be improved, so that the reliability of nMISQN1, QN2, and pMISQP1, QP2 can be improved.
[0021]
The gate electrodes 7 of the nMISQN1 and QN2 and the pMISQP1 and QP2 are made of, for example, a single film of low resistance polysilicon. However, the gate electrode 7 may have a so-called polycide structure in which a silicide film such as tungsten silicide is provided on a low resistance polysilicon film, or may be a titanium nitride or tungsten nitride film on the low resistance polysilicon film. A so-called polymetal structure in which a metal film such as tungsten or the like is provided via a simple barrier layer may be used. A side wall SW made of, for example, a silicon oxide film or a silicon nitride film is formed on the side surface of the gate electrode 7. Further, a cap insulating film made of, for example, a silicon oxide film or a silicon nitride film may be formed on the upper surface of the gate electrode 7.
[0022]
Incidentally, in the first embodiment, one semiconductor region 8a (8ap, 8an) is formed in the high voltage nMIS formation region and the high voltage pMIS formation region, and two semiconductor regions 8a (8ap, 8an) are formed in the low voltage nMIS formation region and the low voltage pMIS formation region. Semiconductor regions 8a (8ap, 8an), 8b (8bp, 8bn) are formed.
[0023]
The semiconductor regions 8a (8ap, 8an) and 8b (8bp, 8bn) are regions having functions of suppressing or preventing the short channel effect and suppressing or preventing punch-through. The semiconductor regions 8ap and 8bp are set to p-type by introducing boron, for example, and the semiconductor regions 8an and 8bn are set to n-type by introducing phosphorus or arsenic, for example. However, the semiconductor regions 8a and 8b are formed separately, and their impurity concentrations are also set separately. The semiconductor region 8ap is formed so that the peak concentration region has a depth that suppresses or prevents the short channel effect of the low-voltage and high-voltage MIS (that is, suppresses or prevents punch-through). When viewed in plan, it is formed over the entire active region (region of the semiconductor substrate 1 surrounded by the isolation portion 3) in each MIS formation region at a position deeper than the high concentration regions 4a2 and 4b2. Further, the semiconductor region 8an has a peak concentration region formed to a depth that suppresses or prevents the short channel effect of the low-voltage and high-voltage MISs (that is, suppresses or prevents punch-through), and the source / drain regions are formed. When viewed in plan, it is formed over the entire active region in each MIS formation region at a position deeper than the high-concentration regions 5a2 and 5b2. On the other hand, the semiconductor region 8b (8bp, 8bn) has a peak concentration region formed to a depth that suppresses or prevents the short channel effect of the low voltage MIS (that is, suppresses or prevents punch-through). It is formed so as to be deeper than 4b and 5b, shallower than the semiconductor region 8a (8ap, 8an), and to substantially overlap the semiconductor regions 4b and 5b in plan view. The semiconductor region 8b (8bp, 8bn) has a partial impurity distribution overlapping the semiconductor regions 4b, 5b, 8a.
[0024]
As described above, in the first embodiment, in the semiconductor device having two or more kinds of power supply voltages, the punch-through stoppers for the high voltage nMISQN1 and the high voltage pMISQP1 have a single structure, thereby reducing the LDD low concentration region 4a1. , 5a1 and the source / drain high concentration regions 4a2 and 5a2 can be reduced in impurity concentration in the p well 2p and the n well 2n. Thereby, the electric fields at the drain ends of the high voltage nMISQN1 and the high voltage pMISQP1 can be relaxed, and the generation of hot carriers can be reduced, so that the hot carrier resistance of the high voltage nMISQN1 and the high voltage pMISQP1 can be improved. It becomes possible. Further, it is possible to reduce the band-to-band tunnel junction leakage current between the LDD low concentration regions 4a1 and 5a1 and the source / drain high concentration regions 4a2 and 5a2 and the p well 2p and the n well 2n. It becomes. Furthermore, the breakdown voltage between the well (p well 2p, n well 2n) and the drain can be improved. On the other hand, when the punch-through stoppers of the low voltage nMISQN2 and the low voltage pMISQP2 have a double structure, punch-through can be prevented even with the low voltage nMISQN2 and the low voltage pMISQP2 having a short channel length. Therefore, as a whole product, it is possible to realize a semiconductor device having high performance and high reliability.
[0025]
On the main surface of the semiconductor substrate 1, an interlayer insulating film 9a made of, for example, a silicon oxide film is formed. In the interlayer insulating film 9a, for example, a plurality of substantially circular planar connection holes 10a are formed. A first layer wiring 11L is formed on the upper surface of the interlayer insulating film 9a. The first layer wiring 11L is made of, for example, aluminum, aluminum-silicon-copper alloy or the like, and is electrically connected to the semiconductor regions 4a, 4b, 5a, 5b through the connection holes 10a.
[0026]
Next, an example of a method for manufacturing the semiconductor device according to the first embodiment will be described.
[0027]
First, as shown in FIG. 2, a separation portion 3 is formed on a semiconductor substrate 1 (in this stage, for example, a semiconductor wafer made of a substantially circular silicon single crystal), and then a p-well 2p and an n-well 2n are formed. .
[0028]
The separation unit 3 forms a groove in the semiconductor substrate 1 and then deposits an insulating film made of a silicon oxide film or the like on the main surface of the semiconductor substrate 1 by a CVD (Chemical Vapor Deposition) method or the like. The insulating film is formed by polishing by chemical mechanical polishing (CMP) so as to remain only inside.
[0029]
The p-well 2p is formed on the main surface of the semiconductor substrate 1 after the separation portion 3 is formed by forming a photoresist film in which the nMIS formation region is exposed and the others are covered. Boron or boron difluoride (BF ₂ ) Is implanted into the semiconductor substrate 1. Further, the n well 2n is formed by forming a photoresist film on the main surface of the semiconductor substrate 1 after the separation portion 3 is formed so that the pMIS formation region is exposed and the others are covered. Phosphorus or arsenic is formed by ion implantation into the semiconductor substrate 1. The impurity ion implantation step for forming the p-well 2p and the n-well 2n may be performed before the separation portion 3 is formed.
[0030]
Subsequently, as shown in FIG. 3, first semiconductor regions 8 a (8 an, 8 ap) are formed in the semiconductor substrate 1.
[0031]
The semiconductor region 8ap is formed on the main surface of the semiconductor substrate 1 by forming a photoresist film in which the high-voltage and low-voltage nMIS formation regions are exposed and the other regions are covered, and then, for example, boron or Boron difluoride (BF ₂ ) Is implanted into the semiconductor substrate 1. Further, the semiconductor region 8an is formed on the main surface of the semiconductor substrate 1 by forming a photoresist film in which the high-voltage and low-voltage pMIS formation regions are exposed and the others are covered. Phosphorus or arsenic is formed by ion implantation into the semiconductor substrate 1. In the ion implantation process for forming the first semiconductor region 8a, ion implantation is simultaneously performed in the MIS formation region of the same conductivity type channel regardless of the level of the power supply voltage, so that the process may be complicated. Absent.
[0032]
Then, as shown in FIG. 4, after forming the gate insulating film 6 on the main surface of the semiconductor substrate 1, the gate electrode 7 is formed on it.
[0033]
The gate insulating film 6 is formed relatively thicker on the high voltage MIS formation region side than the low voltage MIS formation region from the viewpoint of securing a withstand voltage. In order to form the gate insulating films 6 having different thicknesses, for example, the following is performed. First, by subjecting the semiconductor substrate 1 to thermal oxidation, a first gate insulating film having the same thickness is formed in both the high voltage MIS formation region and the low voltage MIS formation region. Subsequently, after forming a photoresist film in which the low-voltage MIS formation region is exposed on the main surface of the semiconductor substrate 1 and the other regions are covered, a first gate insulating film (exposed from the photoresist film) is formed. That is, the first gate insulating film in the low voltage MIS formation region is removed. Then, after removing the photoresist film, a second thermal oxidation treatment is performed. Thereby, on the main surface of the semiconductor substrate 1, a relatively thin gate insulating film 6 is formed in the low voltage MIS formation region, and at the same time, a relatively thick gate insulating film 6 is formed in the high voltage MIS formation region. In this oxidation treatment, the gate insulating film thickness required for the low voltage MIS is set. Note that the gate insulating films 6 of the high voltage nMIS and the high voltage pMIS have substantially the same thickness.
[0034]
The gate electrode 7 is formed by depositing a conductive film made of, for example, low-resistance polysilicon on the main surface of the semiconductor substrate 1 after the gate insulating film 6 is formed by a CVD (Chemical Vapor Deposition) method or the like. It forms by patterning with the photolithographic technique and the dry etching technique. In the case of a polycide structure, a silicide film may be formed on a low resistance polysilicon film and then patterned. In the case of a polymetal structure, a metal layer is formed on the low resistance polysilicon via a barrier metal layer. Patterning may be performed later. When it is desired to form a cap insulating film on the gate electrode 7, a gate electrode material film is deposited, a cap insulating film is deposited thereon, and then the laminated film is patterned.
[0035]
Next, as shown in FIG. 5, the low voltage nMIS formation region is exposed on the main surface of the semiconductor substrate 1, and the other low voltage pMIS formation region and high voltage MIS (pMIS and nMIS) formation region are covered. After forming a photoresist film R1, for example, boron is ion-implanted into the semiconductor substrate 1 using the photoresist film R1 and the gate electrode 7 as a mask. Thereby, the second semiconductor region 8 bp is formed in a self-aligned manner with respect to the gate electrode 7. In this ion implantation, the impurity concentration peak region of the semiconductor region 8bp is made shallower than the peak concentration region of the first semiconductor region 8ap.
[0036]
Subsequently, after removing the photoresist film R1, as shown in FIG. 6, the low voltage pMIS formation region is exposed on the main surface of the semiconductor substrate 1, and the other low voltage nMIS formation region and high voltage MIS formation are formed. After forming a photoresist film R2 that covers the region, phosphorus, for example, is ion-implanted into the semiconductor substrate 1 using the photoresist film R2 and the gate electrode 7 as a mask. As a result, the second semiconductor region 8bn is formed in a self-aligned manner with respect to the gate electrode 7. In this ion implantation, the impurity concentration peak region of the semiconductor region 8bn is made shallower than the peak concentration region of the first semiconductor region 8an. Since it is not necessary to form the second punch-through stopper in the high voltage MIS formation region, it is not necessary to form a photoresist film therefor. Accordingly, since a series of processes such as application of a photoresist film, exposure, development, washing and drying can be eliminated, the manufacturing process can be simplified.
[0037]
Thereafter, as shown in FIG. 7, after the low concentration regions 4a1 and 4b1 of nMIS are formed, the low concentration regions 5a1 and 5b1 of pMIS are formed. The low concentration regions 4a1 and 4b1 are formed by forming a photoresist film in which the nMIS formation region is exposed on the main surface of the semiconductor substrate 1 and the other regions are covered, and then using the photoresist film and the gate electrode 7 as a mask. The semiconductor substrate 1 is formed in a self-aligned manner with respect to the gate electrode 7 by, for example, ion implantation of phosphorus or arsenic. The low concentration regions 5a1 and 5b1 are formed by forming a photoresist film in which the pMIS formation region is exposed on the main surface of the semiconductor substrate 1 and the other regions are covered, and then using the photoresist film and the gate electrode 7 as a mask. The semiconductor substrate 1 is formed in a self-aligned manner with respect to the gate electrode 7 by implanting boron, for example.
[0038]
Next, for example, a silicon oxide film or a silicon nitride film is deposited on the main surface of the semiconductor substrate 1 by a CVD method or the like, and then etched back by a dry etching method to thereby obtain a gate electrode 7 as shown in FIG. Sidewalls SW are formed on the side surfaces of.
[0039]
Subsequently, high concentration regions 4a2 and 4b2 of nMIS and high concentration regions 5a2 and 5b2 of pMIS are formed. In the high concentration regions 4a2 and 4b2, after forming a photoresist film in which the nMIS formation region is exposed on the main surface of the semiconductor substrate 1 and the other regions are covered, the photoresist film, the gate electrode 7 and the sidewall SW As a mask, for example, phosphorus or arsenic is ion-implanted into the semiconductor substrate 1 in a self-aligned manner with respect to the gate electrode 7. The high-concentration regions 5a2 and 5b2 are formed by forming a photoresist film in which the pMIS formation region is exposed on the main surface of the semiconductor substrate 1 and the others are covered, and then the photoresist film, the gate electrode 7 and the side surfaces are formed. Using the wall SW as a mask, the semiconductor substrate 1 is formed in a self-aligned manner with respect to the gate electrode 7 by, for example, ion implantation of boron.
[0040]
Thereafter, as shown in FIG. 1, an interlayer insulating film 9a made of, for example, a silicon oxide film is deposited on the main surface of the semiconductor substrate 1 by a CVD method or the like, and then the connection hole 10a is formed by a photolithography technique and a dry etching technique. Perforate. Furthermore, after depositing, for example, aluminum or an aluminum-silicon-copper alloy on the interlayer insulating film 9a by a sputtering method or the like, the first layer wiring 11L is formed by patterning this by a photolithography technique and a dry etching technique.
[0041]
(Embodiment 2)
In the second embodiment, as shown in FIG. 9, the semiconductor region 8c (8cp, 8cn) in the low voltage MIS formation region is not only in the vicinity of the channel side end portions of the MIS semiconductor regions 4b and 5b, but also in the MIS. It is also formed to expand in a plane under the channel. That is, the semiconductor region 8cp is formed to extend from the end of the high concentration region 4b2 for the source of the low voltage nMISQN2 to the end of the high concentration region 4b2 for the drain. The semiconductor region 8cn is formed to extend from the end of the high concentration region 5b2 for the source of the low voltage pMISQP2 to the end of the high concentration region 5b2 for the drain. The semiconductor region 8c (8cp, 8cn) is a region having a function of suppressing or preventing the short channel effect and suppressing or preventing punch-through. The impurity distribution of the semiconductor regions 8cp and 8cn overlaps (is in contact with) the semiconductor regions 4b and 5b of the MIS, but the peak concentration region is formed at a position shallower than the semiconductor regions 8ap and 8an. , 8an so as not to overlap (contact). Since other structures are the same as those of the first embodiment, description thereof is omitted.
[0042]
For example, the semiconductor regions 8cp and 8cn are formed as follows. First, after the step of FIG. 3 used in the first embodiment, the low voltage nMIS formation region is exposed on the main surface of the semiconductor substrate 1, and the other low voltage pMIS formation region and high voltage MIS (nMIS and pMIS) are exposed. ) A photoresist film that covers the formation region is formed, and using this as a mask, for example, boron is ion-implanted into the semiconductor substrate 1 to form the semiconductor region 8cp. Subsequently, a photoresist film is formed on the main surface of the semiconductor substrate 1 so that the low voltage pMIS formation region is exposed and the other low voltage nMIS formation region and high voltage MIS (nMIS and pMIS) formation region are covered. Then, for example, phosphorus or arsenic is ion-implanted into the semiconductor substrate 1 using this as a mask to form the semiconductor region 8cn. The subsequent steps are the same as the normal MISFET formation step, and thus description thereof is omitted.
[0043]
Also in the second embodiment, it is possible to obtain the same effect as in the first embodiment.
[0044]
(Embodiment 3)
In the third embodiment, as shown in FIG. 10, in both the high voltage MIS formation region and the low voltage MIS formation region, the first semiconductor region 8d (8dp, 8dn) is connected to the gate electrode 7. It is formed in a self-aligned manner, and is not formed under the channel of the MIS, and is formed at a planar position overlapping the MIS semiconductor regions 4a, 4b, 5a, and 5b when viewed in a plane. This semiconductor region 8d (8dp, 8dn) is a region having a function of suppressing or preventing the short channel effect and suppressing or preventing punch-through, and its peak concentration region is the MIS when viewed in a cross section. The semiconductor regions 4a, 4b, 5a, and 5b are formed deeper than the semiconductor regions 4a, 4b, 5a, and 5b so as not to overlap (contact with) the semiconductor regions 4a, 4b, 5a, and 5b.
[0045]
The second semiconductor region 8e (8ep, 8en) is also formed in a self-aligned manner with respect to the gate electrode 7, and is not formed under the channel of the MIS, but the channel side end portions of the semiconductor regions 4b, 5b. It is formed in the vicinity. This semiconductor region 8d (8dp, 8dn) is a region having a function of suppressing or preventing the short channel effect and suppressing or preventing punch-through, and its peak concentration region is the MIS when viewed in a cross section. The semiconductor regions 4b and 5b are formed deeper (or substantially at the same position) than the peak concentration region and shallower than the first semiconductor region 8d (8dp, 8dn). The peak concentration region of the semiconductor region 8e (8ep, 8en) overlaps (is in contact with) the semiconductor regions 4b and 5b of the MIS when viewed in a cross section, but what is the semiconductor region 8d (8dp, 8dn)? It is formed so as not to overlap (contact). Since other structures are the same as those of the first and second embodiments, description thereof is omitted.
[0046]
For example, the semiconductor regions 8d and 8e are formed as follows. First, the gate electrode 7 is formed on the semiconductor substrate 1 after the process shown in FIG. Subsequently, after forming a photoresist film in which the nMIS formation region is exposed and the others are covered, the photoresist film and the gate electrode 7 are used as a mask on the semiconductor substrate 1, for example, boron or boron difluoride. Are implanted in a self-aligned manner with respect to the gate electrode 7. Subsequently, after removing the photoresist film, a photoresist film is formed on the main surface of the semiconductor substrate 1 so that the pMIS formation region is exposed and the others are covered, and then the photoresist film and the gate electrode are formed. The first semiconductor region 8dn is formed in a self-aligned manner with respect to the gate electrode 7 by implanting, for example, phosphorus or arsenic into the semiconductor substrate 1 using 7 as a mask.
[0047]
Thereafter, after removing the photoresist film, a photoresist film is formed on the semiconductor substrate 1 so that the low voltage nMIS formation region is exposed and the other regions are covered, and then the photoresist film and the gate electrode are formed. The second semiconductor region 8ep is formed in a self-aligned manner with respect to the gate electrode 7 by ion implantation of, for example, boron or boron difluoride into the semiconductor substrate 1 using 7 as a mask. At this time, it is formed at a position shallower than the first semiconductor region 8dp. Subsequently, after removing the photoresist film, a photoresist film is formed on the semiconductor substrate 1 so that the low voltage pMIS formation region is exposed and the other regions are covered, and then the photoresist film and the gate are formed. The second semiconductor region 8en is formed in a self-aligned manner with respect to the gate electrode 7 by ion implantation of, for example, phosphorus or arsenic into the semiconductor substrate 1 using the electrode 7 as a mask. At this time, it is formed at a position shallower than the first semiconductor region 8dn. Since the subsequent steps are the same as those in the first and second embodiments, the description thereof is omitted.
[0048]
In the third embodiment, the following effects can be obtained in addition to the effects obtained in the first embodiment. That is, since the first and second punch-through stopper semiconductor regions 8d and 8e are not provided under the MIS channel, the MIS threshold voltage is prevented from being increased more than necessary. It becomes possible.
[0049]
(Embodiment 4)
In the fourth embodiment, as shown in FIG. 11, only the semiconductor region 8c (8cp, 8cn) is disposed in the high voltage MIS formation region, and the semiconductor region 8c (8cp, 8cp, 8cn) is disposed in the low voltage MIS formation region. 8cn) and the semiconductor region 8d (8dp, 8dn) are arranged. Since other than this is the same as the first to third embodiments, the description thereof is omitted.
[0050]
For example, the semiconductor regions 8c and 8d are formed as follows. First, after the step shown in FIG. 2, a high voltage nMIS formation region and a low voltage nMIS formation region are exposed on the semiconductor substrate 1 and a photoresist film is formed so as to cover the other regions. For example, boron or boron difluoride is ion-implanted into the substrate 1 to form the semiconductor region 8cn. Subsequently, after removing the photoresist film, a photoresist film is formed so that the high-voltage pMIS formation region and the low-voltage pMIS formation region are exposed and the others are covered. Then, using this as a mask, the semiconductor substrate 1 For example, phosphorus or arsenic is ion-implanted to form the semiconductor region 8cp. Thereafter, after removing the photoresist film, a gate electrode 7 is formed on the semiconductor substrate 1.
[0051]
Next, after forming a photoresist film in which the low voltage nMIS formation region is exposed and the others are covered, using the photoresist film and the gate electrode 7 as a mask, the semiconductor substrate 1 is coated with, for example, boron or boron difluoride. The semiconductor region 8dp for punch-through stopper is formed in a self-aligned manner with respect to the gate electrode 7 by ion implantation. At this time, it is formed at a position deeper than the semiconductor region 8cp for the punch-through stopper.
[0052]
Subsequently, after removing the photoresist film, a photoresist film is formed on the main surface of the semiconductor substrate 1 so that the low-voltage pMIS formation region is exposed and the others are covered, and then the photoresist film and The semiconductor region 8dn is formed in a self-aligned manner with respect to the gate electrode 7 by ion implantation of, for example, phosphorus or arsenic into the semiconductor substrate 1 using the gate electrode 7 as a mask. At this time, it is formed at a position deeper than the semiconductor region 8cn. Since the subsequent steps are the same as those in the first to third embodiments, the description thereof is omitted.
[0053]
In the fourth embodiment, the same effect as in the first embodiment can be obtained, and since the impurity distribution of the semiconductor region 8d does not exist immediately below the channel, the MISFET is more effective than in the first embodiment. It becomes possible to suppress an increase in threshold voltage more than necessary.
[0054]
(Embodiment 5)
In the fifth embodiment, an SOI (Silicon On Insulator) substrate is used as the semiconductor substrate. As shown in FIG. 12, the semiconductor substrate 1 is an SOI substrate in which a semiconductor layer 1c is provided on a support substrate 1a via a buried insulating layer 1b. The support substrate 1 a is made of, for example, silicon single crystal and has a function of maintaining the mechanical strength of the semiconductor substrate 1. The buried insulating layer 1b is made of, for example, a silicon oxide film, and has a function of attaching and electrically insulating the support substrate 1a and the semiconductor layer 1c. The semiconductor layer 1c is made of, for example, silicon single crystal, and is a thin layer that forms a semiconductor element. In this semiconductor layer 1c, a groove reaching the buried insulating layer 1b is formed, and an insulating film made of a silicon oxide film or the like is buried in the groove to form a separation portion (trench isolation) 3. . In the semiconductor layer 1c, the high voltage nMISQN1, the low voltage nMISQN2, the high voltage pMISQP1, and the low voltage pMISQP2 are formed in the active region surrounded by the isolation portion 3.
[0055]
In the fifth embodiment, the semiconductor region 8b (8bp, 8bn) is formed only in the low voltage nMISQN2 and the low voltage pMISQP2. The semiconductor region 8 b is formed in a self-aligned manner with respect to the gate electrode 7. Other than this, it is the same as in the first embodiment, and a description thereof will be omitted. The method for forming the semiconductor region 8b is also the same as that in the first embodiment, and a description thereof will be omitted. In the fifth embodiment, the same effect as in the first embodiment can be obtained.
[0056]
(Embodiment 6)
In the sixth embodiment, a modification of the fifth embodiment will be described.
[0057]
In the sixth embodiment, as shown in FIG. 13, the semiconductor region 8c is formed in the semiconductor layer 1c of the low voltage nMISQN2 and the low voltage pMISQP2 formed in the semiconductor substrate 1 having the SOI structure. Other than that, it is the same as in the fifth embodiment, and a description thereof will be omitted. Further, the method for forming the semiconductor region 8c is basically the same as that in the second embodiment, and thus the description thereof is omitted. In the fifth embodiment, the same effect as in the first embodiment can be obtained.
[0058]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the first to sixth embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0059]
For example, in the first to sixth embodiments, the case where a normal semiconductor substrate or SOI substrate is used as the semiconductor substrate has been described. However, the present invention is not limited to this. For example, a semiconductor substrate made of a normal silicon single crystal is used. An epitaxial wafer formed by forming an epitaxial layer made of silicon single crystal or the like on the surface can also be used.
[0060]
In the above description, the case where the invention made by the present inventor is applied to an ASIC having a CMOS which is a field of use as a background has been described. However, the present invention is not limited to this. ), A semiconductor device having a memory circuit such as an SRAM (Static Random Access Memory) or a flash memory (EEPROM; Electric Erasable Programmable Read Only Memory), a semiconductor device having a logic circuit such as a microprocessor, or the above memory circuit The present invention can also be applied to a hybrid semiconductor device in which a logic circuit is provided on the same semiconductor substrate.
[0061]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed by the present application will be briefly described as follows.
(1) According to the present invention, the hot carrier resistance of a field effect transistor driven at a high voltage can be improved while maintaining the performance of the low voltage field effect transistor in a semiconductor device having two or more power supply voltages. It becomes possible.
(2) According to the present invention, a semiconductor region for source / drain of a field effect transistor driven at a high voltage while maintaining the performance of the low voltage field effect transistor in a semiconductor device having two or more types of power supply voltages, and It becomes possible to reduce the tunnel junction leakage current between the band and the well.
(3) According to the present invention, the breakdown voltage between the well and drain of a field effect transistor driven at a high voltage while maintaining the performance of the low voltage field effect transistor in a semiconductor device having two or more power supply voltages. Can be improved.
(4) According to the present invention, in a semiconductor device having two or more types of power supply voltages, it is possible to realize a high-performance and highly reliable semiconductor device without complicating the process. .
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of main parts of a semiconductor device according to an embodiment of the present invention.
2 is a fragmentary cross-sectional view of the semiconductor device of FIG. 1 during a manufacturing step thereof; FIG.
3 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 2; FIG.
4 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 3; FIG.
5 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 4; FIG.
6 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 5; FIG.
7 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 6; FIG.
8 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 7; FIG.
FIG. 9 is a fragmentary cross-sectional view of a semiconductor device in another embodiment of the present invention;
FIG. 10 is a fragmentary cross-sectional view of a semiconductor device in another embodiment of the invention;
FIG. 11 is a fragmentary cross-sectional view of a semiconductor device in another embodiment of the invention;
12 is a fragmentary cross-sectional view of a semiconductor device in another embodiment of the invention; FIG.
FIG. 13 is a fragmentary cross-sectional view of a semiconductor device in still another embodiment of the invention;
[Explanation of symbols]
1 Semiconductor substrate
1a Support substrate
1b buried insulating layer
1c Semiconductor layer
2p p well
2n n well
3 Separation part
4a, 4b Semiconductor region
4a1 Low concentration region
4a2 High concentration region
5a, 5b Semiconductor region
5a1 Low concentration region
5a2 High concentration region
6 Gate insulation film
7 Gate electrode
8a Semiconductor region
8an semiconductor region
8ap semiconductor region
8b Semiconductor region
8bn semiconductor region
8bp semiconductor region
8c Semiconductor region
8cn semiconductor region
8cp semiconductor region
8d semiconductor region
8dn semiconductor region
8dp semiconductor region
8e Semiconductor area
8en semiconductor area
8ep semiconductor region
9a Interlayer insulation film
10a Connection hole
11L 1st layer wiring
QP1 pMIS
QP2 pMIS
QN1 nMIS
QN2 nMIS
R1, R2 photoresist film
SW side wall

Claims

In a semiconductor device having two or more power supply voltages, in a field effect transistor that is driven with a relatively low power supply voltage,
A first well of a second conductivity type formed in the semiconductor substrate;
A first source and a first drain of a first conductivity type that are opposite to the second conductivity type formed in the first well;
A first semiconductor region of the second conductivity type formed in the first well and formed in contact with the first source and the first drain;
The first source, the first drain, and the first semiconductor region are formed in the first well so as not to contact the first source, the first drain, and the first semiconductor region. A second semiconductor region of the second conductivity type formed at a deeper position,
In a field effect transistor driven by a relatively high power supply voltage,
A second well of the second conductivity type formed in the semiconductor substrate;
A second source and a second drain of the first conductivity type formed in the second well;
The second conductivity type formed in the second well, not in contact with the second source and the second drain, and formed in a region deeper than the second source and the second drain And a third semiconductor region .

Has a first field effect transistor of the first conductivity type driven by a relatively low supply voltage, and a second field effect transistor of the first conductivity type driven by a relatively high supply voltage,
In the first field effect transistor,
A first well of a second conductivity type formed in a semiconductor substrate and having a conductivity type opposite to the first conductivity type;
A first source and a first drain of the first conductivity type formed in the first well;
A first semiconductor region of the second conductivity type formed in the first well and formed in contact with the first source and the first drain;
Formed in the first well and formed so as not to contact the first source, the first drain, and the first semiconductor region, and the peak concentration region of the first source, the peak of the first drain A second semiconductor region of the second conductivity type in which a peak concentration region is formed at a position deeper than a concentration region and a peak concentration region of the first semiconductor region;
In the second field effect transistor,
A second well of the second conductivity type formed in the semiconductor substrate;
A second source and a second drain of the first conductivity type formed in the second well;
A region formed in the second well so as not to contact the second source and the second drain, and deeper than the peak concentration region of the second source and the peak concentration region of the second drain And a third semiconductor region of the second conductivity type in which a peak concentration region is formed,
The semiconductor device, wherein the first semiconductor region is formed separately on the first source side and the first drain side .

Has a first field effect transistor of the first conductivity type driven by a relatively low supply voltage, and a second field effect transistor of the first conductivity type driven by a relatively high supply voltage,
In the first field effect transistor,
A first well of a second conductivity type formed in a semiconductor substrate and having a conductivity type opposite to the first conductivity type;
A first source and a first drain of the first conductivity type formed in the first well;
A first semiconductor region of the second conductivity type formed in the first well and formed in contact with the first source and the first drain;
Formed in the first well and formed so as not to contact the first source, the first drain, and the first semiconductor region, and the peak concentration region of the first source, the peak of the first drain A second semiconductor region of the second conductivity type in which a peak concentration region is formed at a position deeper than a concentration region and a peak concentration region of the first semiconductor region;
In the second field effect transistor,
A second well of the second conductivity type formed in the semiconductor substrate;
A second source and a second drain of the first conductivity type formed in the second well;
A region formed in the second well so as not to contact the second source and the second drain, and deeper than the peak concentration region of the second source and the peak concentration region of the second drain And a third semiconductor region of the second conductivity type in which a peak concentration region is formed,
The first semiconductor region and the second semiconductor region are formed separately on the first source side and the first drain side,
The semiconductor device, wherein the third semiconductor region is formed separately on the second source side and the second drain side .

The semiconductor device according to claim 1,
The semiconductor device, wherein the first semiconductor region, the second semiconductor region, and the third semiconductor region are formed to prevent punch-through.

In the semiconductor device according to any one of claims 1 to 4,
The semiconductor device according to claim 1, wherein the first conductivity type is an N type, and the second conductivity type is a P type.

In the semiconductor device according to any one of claims 1 to 4,
The semiconductor device according to claim 1, wherein the first conductivity type is P-type, and the second conductivity type is N-type.

In the semiconductor device according to any one of claims 1 to 6,
The semiconductor device characterized in that the concentration of the second semiconductor region and the third semiconductor region is different from the concentration of the first semiconductor region.