JP4381993B2

JP4381993B2 - 校正可能なアナログ／デジタル変換器及び関連方法

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Description

この発明はアナログ／デジタル変換器（ＡＤＣ）に関し、特に校正可能なＡＤＣに関する。

現実世界ではあらゆる信号はアナログ形式で表現される。デジタル信号処理システムでアナログ信号を処理する前に、アナログ／デジタル変換器（ＡＤＣ）でアナログ信号をデジタル信号に変換しなければならない。そのため、高速ＡＤＣはデジタル信号処理システムの重要な構成素子である。

高速信号処理装置ではフラッシュＡＤＣが用いられる。フラッシュ型ＡＤＣでは、可能な出力ビットごとに単一のコンパレーターを使用する。フラッシュ型ＡＤＣの高速はこのような平行構造によるものである。しかし、ＡＤＣの分解能の増加にしたがって、コンパレーターの数量は指数的に増加する。そうすると、ＡＤＣには大量の電力消費と広範囲のチップ面積が必要となる。よって、フラッシュＡＤＣは低電力消費の携帯型システムに応用しにくいのである。

折り返し／補間型ＡＤＣは前述の問題を解決できる。フラッシュ型ＡＤＣでは、いずれの時点においても、移行電圧に近いコンパレーターしか有用な信号を提供することができない。折り返し／補間型ＡＤＣではこのような特性を利用してコンパレーターの数量を削減する。フラッシュ型ＡＤＣと比べ、折り返し／補間型ＡＤＣは低い電力消費と小さいチップ面積しか要求しない。折り返し／補間型ＡＤＣでは、各コンパレーターはそれぞれ増幅器（折り返し素子[folder]と総称する）と電気的に接続される。

図１を参照する。図１は従来の技術による折り返し型ＡＤＣ１００を表す説明図である。折り返し型ＡＤＣ１００はアナログ入力電圧Ｖ_ｉｎを受信して対応する差動出力電圧（第一出力電圧Ｖ_ｏｕｔ１と第二出力電圧Ｖ_ｏｕｔ２を含む）を生じさせる。第一プルアップ抵抗器１０２と第二プルアップ抵抗器１０４はそれぞれ第一出力電圧Ｖ_ｏｕｔ１と第二出力電圧Ｖ_ｏｕｔ２を電源供給ノードＶＤＤと接続する。折り返し型ＡＤＣ１００は更に複数の差動増幅器１０６（図１には３個しか描かれていない）を含む。増幅器１０６ごとに２個のトランジスターと１個の電流源を含み、入力電圧Ｖ_ｉｎと参照電圧（Ｖ_ｒｅｆ１、Ｖ_ｒｅｆ２またはＶ_ｒｅｆ３）を受信する。図１による折り返し型ＡＤＣ１００では、奇数番号の参照電圧（Ｖ_ｒｅｆ１またはＶ_ｒｅｆ３）を受信する増幅器はいずれも第一増幅器（参照電圧Ｖ_ｒｅｆ１を受信する増幅器）と同じ方式で折り返し型ＡＤＣ１００に電気的に接続される。偶数番号の参照電圧（Ｖ_ｒｅｆ２）を受信する増幅器はいずれも第二増幅器（参照電圧Ｖ_ｒｅｆ２を受信する増幅器）と同じ方式で折り返し型ＡＤＣ１００に電気的に接続される。

図２を参照する。図２は折り返し型ＡＤＣ１００の差動出力電圧Ｖ_ｏｕｔを表す説明図である。前述の通りに、折り返し型ＡＤＣ１００の出力電圧Ｖ_ｏｕｔは第一出力電圧Ｖ_ｏｕｔ１と第二出力電圧Ｖ_ｏｕｔ２が構成した差動信号である。図２によれば、理想的な出力電圧２０６はいずれの参照電圧（Ｖ_ｒｅｆ１、Ｖ_ｒｅｆ２、Ｖ_ｒｅｆ３）においてもゼロ交差点を有する。増幅器１０６が交替的に第一出力電圧Ｖ_ｏｕｔ１と第二出力電圧Ｖ_ｏｕｔ２と接続されるため、入力電圧が各参照電圧を超えるたび、理想的な差動出力電圧２０６はプラスからマイナスに変換する（またはマイナスからプラスに変換する）。理想的な状態では、第一プルアップ抵抗器１０２は第二プルアップ抵抗器１０４と同じ抵抗値があり、折り返し型ＡＤＣ１００の増幅器１０６はいずれも最良な整合状態を有する。更に言えば、各増幅器のトランジスター１０８、１１２は同等の特性（例えば閾値電圧などのパラメーター）を有し、各電流源１１０は各増幅器１０６に同等のバイアス電流を提供できる。しかし実際、完全に整合したプルアップ抵抗器１０２、１０４またはトランジスター１０８、１１２を製作するか、電流源１１０も完全に同等のバイアス電流を提供するのが困難である。したがって、図２によれば、理想的な出力電圧２０６は点線２０２のところまで偏移する可能性がある。

このような増幅器とプルアップ抵抗器の非理想的な特性はＡＤＣの線形性を低減させる。この問題の解決策としてさまざまな提案が紹介される。例えば、デジタル校正関数でＡＤＣの出力信号を校正することは可能である。校正の過程において、まず関数発生器で既知の入力電圧を提供する。既知の入力電圧ごとにＡＤＣの出力信号を記録することによって、ＡＤＣの出力信号を正確なデジタル出力値の変換公式に対応させることができる。しかし、このような方法にも欠点がある。例えば、入力信号を提供する関数発生器のみならず、ＡＤＣの出力信号を正確なデジタル出力値に対応させるハードウェアサイクル（またはソフトウェアサイクル）を必要とすることは複雑である。

この発明は前述の問題を解決するため、校正可能なＡＤＣを提供することを課題とする。

この発明によるＡＤＣは、入力電圧を受信して第一出力電圧と第二出力電圧を生じさせる少なくとも一つのフォルダーと、第一出力電圧と第二出力電圧によってバイアス制御信号を生じさせる校正ロジックモジュールとを含む。そのうちフォルダーは、複数の参照電圧をそれぞれ受信する複数の増幅器を含み、増幅器は、複数のバイアス制御信号のうち、少なくとも１つによってバイアス電流を増幅器に提供するバイアス回路を含む。なお、校正を実行する際、校正ロジックモジュールはフォルダーのあらゆる増幅器のバイアス回路を制御するためのバイアス制御信号を提供して、第一出力電圧と第二出力電圧を実質的に一致させる。

この発明は更にＡＤＣを校正する方法を提供する。ＡＤＣは入力電圧を受信して第一出力電圧と第二出力電圧を生じさせる少なくとも一つのフォルダーを含む。フォルダーは、複数の参照電圧をそれぞれ受信する複数の増幅器を含む。各フォルダーの各増幅器に対して該方法は、入力電圧を増幅器に対応する参照電圧と実質的に同一に設定し、第一出力電圧と第二出力電圧によってバイアス電流のうち、少なくとも一つを調整して、第一出力電圧と第二出力電圧を実質的に一致させるなどのステップを含む。

この発明によるＡＤＣは、別途の関数発生器とＡＤＣやハードウェアサイクル（またはソフトウェアサイクル）がなくても校正が可能である。

かかる装置及び方法の特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。

図３を参照する。図３はこの発明を表す説明図である。増幅器３０２は第一トランジスター３１２と、第二トランジスター３１４と、インピーダンス３１６と、バイアス回路３１８とを含む。増幅器３０２の第一入力端は参照電圧Ｖ_ｒｅｆを受信し、第二入力端はスイッチ３０６（スイッチ３０６は入力電圧Ｖ_ｉｎまたは参照電圧Ｖ_ｒｅｆを選択的に出力する）とカップリングされる。なお、増幅器３０２は第一出力電圧Ｖ_ｏｕｔ１と第二出力電圧Ｖ_ｏｕｔ２を出力し、第一出力電圧Ｖ_ｏｕｔ１と第二出力電圧Ｖ_ｏｕｔ２はそれぞれ第一プルアップ抵抗器３０８と第二プルアップ抵抗器３１０によって電源供給ノードＶＤＤのバイアス電圧まで引き上げられる。

この発明によれば、第一トランジスター３１２と第二トランジスター３１４のドレインはそれぞれ第一出力電圧Ｖ_ｏｕｔ１と第二出力電圧Ｖ_ｏｕｔ２を出力する。第一トランジスター３１２のゲートは参照電圧Ｖ_ｒｅｆを受信し、第二トランジスター３１４のゲートは入力電圧Ｖ_ｉｎまたは参照電圧Ｖ_ｒｅｆ（スイッチ３０６の状態によって決められる）を受信する。第一トランジスター３１２と第二トランジスター３１４はインピーダンス３１６（この発明では抵抗器をインピーダンス３１６とする）で相互カップリングされ、更にそれぞれバイアス回路３１８とカップリングされる。第一出力電圧Ｖ_ｏｕｔ１と第二出力電圧Ｖ_ｏｕｔ２は校正ロジックモジュール３０４とカップリングされ、校正ロジックモジュール３０４はバイアススイッチ制御信号Ｂ_{ＯＮ／ＯＦＦ}とバイアス電流制御信号Ｂ_ＣＴＲＬでバイアス回路３１８を制御する以外、スイッチ制御信号Ｓでスイッチ３０６を制御する。なお、バイアス回路３１８は更に、デジタル／アナログ変換器（ＤＡＣ）３２８と、第一の調整可能な電流源３２０と、第二の調整可能な電流源３２２とを含む。校正ロジックモジュール３０４は低オフセットコンパレーター３２４と、逐次近似レジスター（ＳＡＲ）３２６と、コントローラー３３０とを含む。

増幅器３０２を校正する際、コントローラー３３０はスイッチ３０６を切り替えて参照電圧Ｖ_ｒｅｆを第二トランジスター３１４のゲートに送信する。こうして増幅器３０２の両入力端はいずれも参照電圧Ｖ_ｒｅｆを受信できる。第一出力電圧Ｖ_ｏｕｔ１と第二出力電圧Ｖ_ｏｕｔ２が理想状態において同一の値を有するため、図２のような差動出力電圧Ｖ_ｏｕｔのゼロ交差点は生じる。しかし、装置の特性が非理想的であるため、第一出力電圧Ｖ_ｏｕｔ１と第二出力電圧Ｖ_ｏｕｔ２は相違した値を有する可能性がある。この場合、コントローラー３３０はバイアス回路３１８を制御し、よってバイアス回路３１８は第一トランジスター３１２から第一バイアス電流を取り入れ、第二トランジスター３１４から第二バイアス電流を取り入れる。したがって第一出力電圧Ｖ_ｏｕｔ１と第二出力電圧Ｖ_ｏｕｔ２は実質的に同一になる。注意すべき点は、図２における差動出力電圧Ｖ_ｏｕｔの振幅変化を防ぐため、第二バイアス電流の減少量は必ず第一バイアス電流の増加量と一致しなければならず、言い換えれば増幅器３０２が一定の合計値を有するバイアス電流を受信できるように維持しなければならない。したがって、バイアス電流を精密に制御することによって、第一出力電圧Ｖ_ｏｕｔ１と第二出力電圧Ｖ_ｏｕｔ２の値を一致させ、図２のような差動出力電圧Ｖ_ｏｕｔのゼロ交差点を解消できる。

それ以外、反復的（iterative）校正も好ましい方法である。以下に反復的校正を説明する。まず、コントローラー３００の制御スイッチ３０６は参照電圧Ｖ_ｒｅｆを増幅器３０２に送信して増幅器３０２所要のバイアス電流をオンにする。この際、第一バイアス電流と第二バイアス電流の値はいずれも増幅器３０２所要のバイアス電流の合計値の半分（Ｂ_{ｍｉｄｄｌｅ}は増幅器３０２所要のバイアス電流の合計値を表す）にあたる。低オフセットコンパレーター３２４は第一出力電圧Ｖ_ｏｕｔ１と第二出力電圧Ｖ_ｏｕｔ２を比較してから、比較結果をＳＡＲ３２６に送信する。第一出力電圧Ｖ_ｏｕｔ１が第二出力電圧Ｖ_ｏｕｔ２を上回れば、ＳＡＲ３２６は第一バイアス電流をＢ_{ｍｉｄｄｌｅ}／（２^ｉ＋１）と逓増させ、そのうち変数ｉは反復計数値である。第一回反復調整時にｉ＝１であり、第二回反復調整時にｉ＝２であるように、ｉの値は回数と関連する。増幅器３０２に一定のバイアス電流を確保するため、第二バイアス電流もＢ_{ｍｉｄｄｌｅ}／（２^ｉ＋１）と逓減する。バイアス回路３１８において、ＤＡＣ３２８はバイアス電流制御信号Ｂ_ＣＴＲＬをアナログ信号に変換して、それぞれ第一電流源３２０と第二電流源３２２によって取り入れられた第一バイアス電流と第二バイアス電流を調整する。つぎに、低オフセットコンパレーター３２４は第一出力電圧Ｖ_ｏｕｔ１と第二出力電圧Ｖ_ｏｕｔ２を再び比較して次回の反復調整を実行する。この際、システムは図２における差動出力電圧のゼロ交差点が要する精確度に応じて、反復校正の実行回数を決定できる。

図４を参照する。図４はこの発明による折り返し素子（以下フォルダーと称する）を表す説明図である（図３による増幅器を使用）。フォルダー４００はマルチプレクサー４０２を含むため、入力電圧Ｖ_ｉｎまたはいずれかの参照電圧（Ｖ_ｒｅｆ１、Ｖ_ｒｅｆ２またはＶ_ｒｅｆ３）を選択的に受信することができる。フォルダー４００の差動出力電圧は第一出力電圧Ｖ_ｏｕｔ１と第二出力電圧Ｖ_ｏｕｔ２を含み、両出力電圧はそれぞれ第一プルアップ抵抗器４０４と第二プルアップ抵抗器４０６によって電源供給ノードＶＤＤとカップリングされる。なお、フォルダー４００は更に複数の差動増幅器４０８（図４には３つしか描かれていない）を含む。差動増幅器４０８として図３における増幅器３０２は使用される。差動増幅器４０８はマルチプレクサー４０２の出力信号と、参照電圧（Ｖ_ｒｅｆ１、Ｖ_ｒｅｆ２またはＶ_ｒｅｆ３）、バイアス電流制御信号（Ｂ１_ＣＴＲＬ、Ｂ２_ＣＴＲＬまたはＢ３_ＣＴＲＬ）と、フォルダー４００のバイアススイッチ制御信号Ｂ_{ＯＮ／ＯＦＦ}とを受信する。

校正を実行する際、校正中のフォルダー４００しかその増幅器４０８のバイアス電流がオンにされず、その他校正中ではないフォルダーはバイアススイッチ制御信号Ｂ_{ＯＮ／ＯＦＦ}によってオフにされる。校正中のフォルダー４００の増幅器４０８は次々と校正され、各増幅器の第一バイアス電流と第二バイアス電流は前述の方法で反復的に調整される。第一バイアス電流と第二バイアス電流は、第一出力電圧Ｖ_ｏｕｔ１が第二出力電圧Ｖ_ｏｕｔ２と実質的に一致するまで調整される。調整完了後、第一バイアス電流と第二バイアス電流は固定値を維持し、システムは次の増幅器に対して調整を実行する。

図５を参照する。図５はこの発明によるＡＤＣを表す説明図である（図４による複数のフォルダーを有する）。ＡＤＣ５００はＮ個のフォルダーを含む（第一フォルダー５０２と第二フォルダー５０４しか描かれていない。もっとも、その他のフォルダーに対する校正は両フォルダーと同一である）。各フォルダーは３個の増幅器５２４（増幅器５２４の構造は図３を参照する）を含む。マルチプレクサー５０６は、各フォルダーがアナログ入力電圧Ｖ_ｉｎまたはいずれかの参照電圧を選択的に受信できるようにさせる。この発明においていずれのフォルダーでも３個の増幅器５２４を有するため、フォルダーごとに３つの対応参照電圧がある。マルチプレクサー５０６の入力端はアナログ入力電圧Ｖ_ｉｎ以外、ＡＤＣ５００のあらゆる増幅器が要する参照電圧とでもカップリングされる。平均抵抗器（averaging resistor）５０８は折り返し型ＡＤＣの常用素子であり、ＡＤＣにおけるフォルダーの差動出力電圧の平均値を取るものである。この発明によるＡＤＣ５００において、フォルダーの差動出力電圧は校正ロジックモジュール５１０とカップリングされる。校正ロジックモジュール５１０は、第二マルチプレクサー５１２と、低オフセットコンパレーター５１４と、ＳＡＲ５１６と、デマルチプレクサー５２０と、コントローラー５２２とを含む。

ＡＤＣ５００においてはフォルダーに対する校正は次々と実行され、フォルダーにおいては各増幅器は別々に校正される。校正する際、コントローラー５２２はバイアススイッチ制御信号（Ｆ１_{ＯＮ／ＯＦＦ}からＦＮ_{ＯＮ／ＯＦＦ}まで）でＡＤＣ５００におけるあらゆる増幅器（校正中のフォルダーの増幅器以外）を開閉する。校正中のフォルダーの第一バイアス電流と第二バイアス電流は初期にＢ_{ｍｉｄｄｌｅ}との中間値に設定される。コントローラー５２２は第一マルチプレクサー５０６を切り替え、校正中の増幅器が要する参照電圧を出力する。なお、コントローラー５２２も第二マルチプレクサー５１２を切り替え、校正中の増幅器の属するフォルダーの第一出力電圧と第二出力電圧を低オフセットコンパレーター５１２とカップリングする。図３による逐次近似法を利用して、低オフセットコンパレーター５１４は第一出力電圧Ｆ１_{Ｙｏｕｔ１}と第二出力電圧Ｆ１_{Ｖｏｕｔ２}を比較する。低オフセットコンパレーター５１４の出力端はＳＡＲ５１６と接続される。第一出力電圧が第二出力電圧を上回れば、ＳＡＲ５１６は第一バイアス電流Ｂ_{ｍｉｄｄｌｅ}／（２^ｉ＋１）と逓増させ、そのうち変数ｉは反復計数値である。校正中の増幅器に一定の合計値を有するバイアス電流を確保するため、第二バイアス電流もＢ_{ｍｉｄｄｌｅ}／（２^ｉ＋１）と逓減する。デマルチプレクサー５２０はバイアス電流制御信号（Ｆ_１Ｂ１_ＣＴＲＬからＦ_ＮＢ３_ＣＴＲＬまで）を校正中の増幅器におけるバイアス回路に送信する。続いて、低オフセットコンパレーター５１４は第一出力電圧と第二出力電圧を再び比較して次回の反復調整を実行する。この際、システムは図２における差動出力電圧のゼロ交差点が要する精確度に応じて、反復校正の実行回数を決定できる。

第一出力電圧と第二出力電圧が実質的に一致すれば、１個の増幅器の校正は終了する。コントローラー５２２は第一マルチプレクサー５０６とデマルチプレクサー５２０を切り替え、次の増幅器に対して校正を実行する。フォルダーのあらゆる増幅器が校正されれば、コントローラー５２２はバイアススイッチ制御信号（Ｆ１_{ＯＮ／ＯＦＦ}からＦＮ_{ＯＮ／ＯＦＦ}まで）でフォルダーのバイアス電流をオフにして、次のフォルダーのバイアス電流をオンにする。続いて、デマルチプレクサー５２０は調整されたバイアス電流制御信号を調整された増幅器に送信する。よってＡＤＣ５００が作動すると、各増幅器は適当なバイアス電流を有する。ＡＤＣ５００のあらゆるフォルダーのあらゆる増幅器５２４を調整した後、コントローラー５２２はマルチプレクサー５０６を切り替えてアナログ入力電圧Ｖ_ｉｎを各フォルダーに出力し、更に第二マルチプレクサー５１２をオフにしてバイアススイッチ制御信号（Ｆ１_{ＯＮ／ＯＦＦ}からＦＮ_{ＯＮ／ＯＦＦ}まで）でＡＤＣ５００のあらゆるフォルダーのあらゆる増幅器５２４のバイアス電流をオンにする。したがって、ＡＤＣ５００は正常に作動できる。

例えば、第一フォルダー５０２の第一増幅器５２４（参照電圧Ｆ１_{Ｖｒｅｆ１}とカップリングされる）を校正する際、コントローラー５２２は第一マルチプレクサー５０６を切り替えてＦ１_{Ｖｒｅｆ１}をその出力信号とし、更に第二マルチプレクサー５１２を切り替えてＦ１_{Ｖｏｕｔ１}とＦ１_{Ｖｏｕｔ２}を低オフセットコンパレーター５１４に接続する。図３による逐次近似法を利用してバイアス電流制御信号Ｆ_１Ｂ１_ＣＴＲＬは、第一出力電圧Ｆ１_{Ｖｏｕｔ１}と第二出力電圧Ｆ１_{Ｖｏｕｔ２}が実質的に一致するまで第一バイアス電流と第二バイアス電流を調整する。

図６を参照する。図６はこの発明によるＡＤＣを校正する方法のフローチャートである。この発明による方法は下記の通りである。

ステップ６０２：ＡＤＣのあらゆるフォルダーのあらゆる増幅器のバイアス電流をオフにする。

ステップ６０４：第一フォルダーに対して校正を実行する（Folder=1）。

ステップ６０６：校正中のフォルダーの増幅器の第一バイアス電流と第二バイアス電流とをオンにする。

ステップ６０８：校正中のフォルダーの第一増幅器に対して校正を実行する（Amplifier=1）。

ステップ６１０：フォルダーの入力電圧を校正中の増幅器の参照電圧と同じように設定する。

ステップ６１２：反復計数値ｉを１に設定し、校正中の増幅器の第一バイアス電流と第二バイアス電流とを中間値Ｂ_{ｍｉｄｄｌｅ}に設定する。

ステップ６１４：第一出力電圧が第二出力電圧を上回るかどうかを照会する。第一出力電圧が第二出力電圧を上回れば、ステップ６１６を実行し、第一出力電圧が第二出力電圧を下回れば、ステップ６１８を実行する。

ステップ６１６：第一バイアス電流をＢ_{ｍｉｄｄｌｅ}／（２^ｉ＋１）と増加し、第二バイアス電流をＢ_{ｍｉｄｄｌｅ}／（２^ｉ＋１）と減少する。

ステップ６１８：第一バイアス電流をＢ_{ｍｉｄｄｌｅ}／（２^ｉ＋１）と減少し、第二バイアス電流をＢ_{ｍｉｄｄｌｅ}／（２^ｉ＋１）と増加する。

ステップ６２０：反復計数値ｉを逓増する（ｉ＝ｉ＋１）。

ステップ６２２：ｉが制限値Ｍを下回るかどうかを照会する。ｉが制限値Ｍを下回れば、ステップ６１４を実行し、ｉが制限値Ｍを上回れば、ステップ６２４を実行する。

ステップ６２４：校正中のフォルダーに校正必要な増幅器があるかどうかを照会する。あればステップ６２６を実行し、なければステップ６２８を実行する。

ステップ６２６：次の増幅器に対して校正を実行する（Amplifier=Amplifier+1）。

ステップ６２８：ＡＤＣに校正必要なフォルダーがあるかどうかを照会する。あればステップ６３０を実行し、なければステップ６３４を実行する。

ステップ６３０：校正中のフォルダーにおける増幅器の第一バイアス電流と第二バイアス電流をオンにする。

ステップ６３２：次のフォルダーに対して校正を実行する（Folder=Folder+1）。ステップ６０６を実行する。

ステップ６３４：ＡＤＣのあらゆるフォルダーをオンにしてＡＤＣを作動させる。

注意すべき点は、スタンダードＣＭＯＳの電力消費はＢＪＴまたはＢｉＣＭＯＳベースの回路より低いため、前述はスタンダードＣＭＯＳを前提として説明する。もっとも、この発明にＢＪＴまたはＢｉＣＭＯＳを使用しても可能である。この場合は同じく、ＡＤＣのフォルダーの数量またはフォルダーにおける増幅器の数量は要求に応じて変えられる。なお、この発明もシングルエンドのシステム構造に適用する。

以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。

従来の技術による折り返し型ＡＤＣを表す説明図である。従来の折り返し型ＡＤＣの差動出力電圧を表す説明図である。この発明を表す説明図である。この発明によるフォルダーを表す説明図である。この発明によるＡＤＣを表す説明図である。この発明によるＡＤＣを校正する方法のフローチャートである。

符号の説明

１００、５００折り返し型ＡＤＣ
１０２、１０４、３０８、３１０プルアップ抵抗器
１０６、４０８差動増幅器
１０８、１１２、３１２、３４１トランジスター
３０２、５２４増幅器
３０４、５１０校正ロジックモジュール
３０６スイッチ
３１６インピーダンス
３１８バイアス回路
３２０、３２２調整可能な電流源
３２４、５１４低オフセットコンパレーター
３２６、５１６ＳＡＲ
３２８ＤＡＣ
３３０、５２２コントローラー
４００、５０２、５０４フォルダー
４０２、５０６、５１２マルチプレクサー
５０８平均抵抗器
５２０デマルチプレクサー

Claims

入力電圧を受信して第一出力電圧と第二出力電圧を生じさせる少なくとも一つのフォルダーと、
前記第一出力電圧と前記第二出力電圧によってバイアス制御信号を生じさせる校正ロジックモジュールと、
を含み、
前記フォルダーは、複数の参照電圧をそれぞれ受信する複数の増幅器を含み、
前記増幅器は、複数のバイアス制御信号のうち、少なくとも１つのバイアス制御信号によってバイアス電流を前記増幅器に提供するバイアス回路を含み、
校正を実行する際、前記校正ロジックモジュールは、前記フォルダーのあらゆる増幅器のバイアス回路を制御するためのバイアス制御信号を提供し、前記第一出力電圧と前記第二出力電圧を実質的に一致させ、
前記複数の増幅器のいずれは、
ゲートで複数の参照電圧のうちの１つを受信し、ドレインで前記第一出力電圧を出力する第一トランジスターと、
ゲートで前記入力電圧を受信し、ドレインで前記第二出力電圧を出力する第二トランジスターと、
前記第一トランジスターのソースと前記第二トランジスターのソースとの間でカップリングされるインピーダンスと、
を含み、
前記バイアス回路は更に、
前記第一トランジスターのソースにカップリングされ、前記第一トランジスターから第一バイアス電流を取り入れるための第一バイアス回路と、
前記第二トランジスターのソースにカップリングされ、前記第二トランジスターから第二バイアス電流を取り入れるための第二バイアス回路と、
を含む、
ことを特徴とするアナログ／デジタル変換器。
参照制御信号によって前記入力電圧の電位を前記複数の参照電圧のうちの１つの電位と実質的に同一に選択的に設定する第一マルチプレクサーを更に含み、
前記校正ロジックモジュールは前記参照制御信号を生じさせ、校正を実行する際、前記各フォルダーの各増幅器に対して、前記校正ロジックモジュールは前記参照制御信号を利用して前記入力電圧を前記増幅器が使用する参照電圧と実質的に同一に設定することを特徴とする請求項１記載のアナログ／デジタル変換器。
前記インピーダンスが抵抗器であることを特徴とする請求項１記載のアナログ／デジタル変換器。
前記第一バイアス電流と前記第二バイアス電流の合計値が一定であることを特徴とする請求項１記載のアナログ／デジタル変換器。
前記校正を実行する際、前記各フォルダーの各増幅器に対して、前記複数のバイアス制御信号のうち、少なくとも１つは、前記第一バイアス電流と前記第二バイアス電流をいずれも所定変更量に調整することを特徴とする請求項１記載のアナログ／デジタル変換器。
前記校正を実行する際、前記各フォルダーの各増幅器に対して、前記校正ロジックモジュールは前記増幅器の前記第一バイアス電流と前記第二バイアス電流の値を反復的に調整し、そのうち第ｉ回における前記第一バイアス電流と前記第二バイアス電流の値を調整する際、前記所定変更量はＢ_{ｍｉｄｄｌｅ}／２^ｉ＋１であり、そのうち、Ｂ_{ｍｉｄｄｌｅ}は前記第一バイアス電流と前記第二バイアス電流の合計値の半分にあたることを特徴とする請求項５記載のアナログ／デジタル変換器。
請求項１に記載のアナログ／デジタル変換器を校正する方法であって、
各フォルダーの各増幅器に対して、
前記入力電圧を前記増幅器に対応する前記参照電圧と実質的に同一に設定するステップと、
前記第一出力電圧と前記第二出力電圧によって少なくとも一つのバイアス電流を調整し、前記第一出力電圧と前記第二出力電圧を実質的に一致させるステップと、
を含むことを特徴とするアナログ／デジタル変換器を校正する方法。
前記各フォルダーの各増幅器に対して、前記バイアス電流は更に第一バイアス電流と第二バイアス電流を含み、前記増幅器のバイアス電流を調整する際、該第一バイアス電流と該第二バイアス電流の合計値が一定であることを特徴とする請求項７記載のアナログ／デジタル変換器を校正する方法。
前記第一バイアス電流と前記第二バイアス電流を調整するステップは、
前記第一バイアス電流と前記第二バイアス電流をいずれも元の第一バイアス電流と第二バイアス電流との合計値の半分に設定するステップと、
前記第一出力電圧と前記第二出力電圧をサンプリングするステップと、
前記第一出力電圧と前記第二出力電圧によって前記第一バイアス電流と前記第二バイアス電流を調整するステップと、
を含み、
前記第一出力電圧は前記第一バイアス電流に対応し、前記第二出力電圧は前記第二バイアス電流に対応することを特徴とする請求項７記載のアナログ／デジタル変換器を校正する方法。
前記第一バイアス電流と前記第二バイアス電流をいずれも所定変更量に調整することを特徴とする請求項９記載のアナログ／デジタル変換器を校正する方法。
前記第一バイアス電流と前記第二バイアス電流の値を反復的に調整し、そのうち第ｉ回における前記第一バイアス電流と前記第二バイアス電流の値を調整する際、前記所定変更量はＢ_{ｍｉｄｄｌｅ}／２^ｉ＋１であり、そのうちＢ_{ｍｉｄｄｌｅ}は前記第一バイアス電流と前記第二バイアス電流の合計値の半分にあたることを特徴とする請求項１０記載のアナログ／デジタル変換器を校正する方法。