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JP4381269B2 - Semiconductor integrated circuit device - Google Patents

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Description

本発明は、半導体集積回路装置に関し、特に半導体集積回路装置の電磁放射雑音（ＥＭＩ: Electro Magnetic Interference）を低減する技術に関する。   The present invention relates to a semiconductor integrated circuit device, and more particularly to a technique for reducing electromagnetic radiation noise (EMI) of a semiconductor integrated circuit device.

高速デジタル電子機器の開発において、ＥＭＩ対策は必須である。従来は、プリント基板上で、信号配線パターンの配置を工夫したり、電源デカップリング用のコンデンサ等のＥＭＩ対策部品を挿入したりすることで対応してきた。しかしながら、近年の高速・高集積化にともない、プリント基板上の対策だけでは、ＥＭＩの規制値をクリアすることが困難となってきた。従来の対策だけでは、回路素子のスイッチング動作で誘起されるノイズ電流を低減できないためである。   EMI countermeasures are essential in the development of high-speed digital electronic devices. Conventionally, this has been dealt with by devising the arrangement of signal wiring patterns on a printed circuit board or inserting EMI countermeasure components such as a capacitor for power supply decoupling. However, with recent high speed and high integration, it has become difficult to clear the EMI regulation values only with measures on the printed circuit board. This is because the noise current induced by the switching operation of the circuit element cannot be reduced only by conventional measures.

回路素子のスイッチング動作で誘起されるノイズ電流は、主に基本クロック周波数およびその高調波を含む。このノイズ電流が、半導体集積回路装置内部からプリント基板の電源およびグランド線へと伝播、その電流経路がループを描くことにより、ＥＭＩが発生し問題となっている。   The noise current induced by the switching operation of the circuit element mainly includes the fundamental clock frequency and its harmonics. This noise current propagates from the inside of the semiconductor integrated circuit device to the power supply and ground line of the printed circuit board, and the current path draws a loop, resulting in a problem of EMI.

したがって、ＥＭＩ対策としては、半導体集積回路装置からプリント基板上にノイズ電流が流れないようにすることが重要である。   Therefore, it is important to prevent noise current from flowing from the semiconductor integrated circuit device to the printed circuit board as a measure against EMI.

ＥＭＩの問題に対する、従来の対策技術は以下のとおりである。   Conventional countermeasure techniques for the EMI problem are as follows.

非特許文献１は、デカップリング用のコンデンサを半導体集積回路装置の近傍に実装することで、回路素子で発生するノイズ電流がプリント基板側へ漏れ出すことを抑制する技術を開示する。   Non-Patent Document 1 discloses a technique for suppressing a noise current generated in a circuit element from leaking to a printed circuit board side by mounting a decoupling capacitor in the vicinity of a semiconductor integrated circuit device.

当該技術の第１の課題は、半導体集積回路装置からコンデンサまでに、回路素子の入出力パッド〜ワイヤボンド〜パッケージ基板配線〜リードフレーム〜プリント基板を経るため、配線距離が長くなることで、直列寄生インダクタンスが大きくなり、コンデンサのデカップリング効果が十分得られなくなることにある。   The first problem of the technology is that, since the circuit element I / O pad, the wire bond, the package substrate wiring, the lead frame, and the printed circuit board are passed from the semiconductor integrated circuit device to the capacitor, the wiring distance becomes long. The parasitic inductance increases, and the capacitor decoupling effect cannot be obtained sufficiently.

当該技術の第２の課題は、よりデカップリング効果を得るためには、半導体集積回路装置の近傍にコンデンサを配置する必要があるため、プリント基板における配線パターンの設計自由度が低下することにある。   A second problem of the technique is that a degree of freedom in designing a wiring pattern on a printed circuit board is reduced because a capacitor needs to be disposed in the vicinity of the semiconductor integrated circuit device in order to obtain a more decoupling effect. .

当該技術の第３の課題は、半導体集積回路装置に複数の電源・グランド端子が存在する場合、個々に対しコンデンサを接続する必要があるため、部品点数の増大を招くと同時に、プリント基板の大型化を招くことにある。   A third problem of the technique is that when a plurality of power supply / ground terminals are present in a semiconductor integrated circuit device, it is necessary to connect a capacitor to each of them. It is inviting.

これらの課題に対処するため、半導体集積回路装置内部にデカップリング用のコンデンサを配置する方法が考案されている。   In order to deal with these problems, a method of arranging a decoupling capacitor inside a semiconductor integrated circuit device has been devised.

たとえば、特許文献１は、回路素子が搭載されたパッケージ基板と同じ面上に、チップ・コンデンサを複数配置する方法を開示する。これにより、デカップリング用のコンデンサをプリント基板上に外付けする必要がなくなり、プリント基板上の部品点数を削減できると同時に、配線パターンの設計自由度を改善できる。   For example, Patent Document 1 discloses a method of arranging a plurality of chip capacitors on the same surface as a package substrate on which circuit elements are mounted. This eliminates the need for externally attaching a decoupling capacitor on the printed circuit board, thereby reducing the number of parts on the printed circuit board and improving the degree of freedom in designing the wiring pattern.

また、特許文献２は、回路素子上に薄膜コンデンサをアレイ状に形成する方法を開示する。
「ディジタル回路のEMC」、山崎弘郎編、第１版、オーム社出版局、２００２年１１月、Ｐ．８７−８８ 特開２００２−５７２６８号公報 特開平５−２５１６３５号公報 Patent Document 2 discloses a method of forming a thin film capacitor in an array on a circuit element.
"EMC of digital circuits", edited by Hiroo Yamazaki, 1st edition, Ohm Publishing House, November 2002, p. 87-88 JP 2002-57268 A JP-A-5-251635

従来における、半導体集積回路装置内部にデカップリング用のコンデンサを配置する課題は、以下のとおりである。   The conventional problem of disposing a decoupling capacitor inside a semiconductor integrated circuit device is as follows.

まず第１に、特に回路素子に多くの電源・グランド端子が存在する場合、パッケージ面積が増大することが挙げられる。特許文献１の場合、回路素子が搭載されたパッケージ基板と同じ面上にチップ・コンデンサを複数配置することから、パッケージ面積が増大する。特許文献２号の場合、デカップリング効果を得るために好適な大容量（ｎＦオーダー）薄膜キャパシタを作製するには、大面積を必要とするためパッケージ面積が増大する。パッケージ面積の増大は、半導体集積回路装置の製造コストアップに直結する。   First, the package area is increased particularly when there are many power / ground terminals in the circuit element. In the case of Patent Document 1, since a plurality of chip capacitors are arranged on the same surface as the package substrate on which the circuit elements are mounted, the package area increases. In the case of Patent Document 2, a large area (nF order) thin film capacitor suitable for obtaining a decoupling effect requires a large area, which increases the package area. An increase in the package area directly leads to an increase in manufacturing cost of the semiconductor integrated circuit device.

第２に、特許文献１もしくは特許文献２に共通する課題として、現在ディジタル機器に要請されている高周波領域（１０ＭＨｚ〜数百ＭＨｚ）における低ＥＭＩ化についての配慮がないことである。より詳細には、高周波領域において、コンデンサにつながる電源線とグランド線の低インピーダンス化を実現するための配慮がないことにある。   Secondly, a problem common to Patent Document 1 or Patent Document 2 is that there is no consideration for low EMI in a high frequency region (10 MHz to several hundred MHz) currently required for digital equipment. More specifically, there is no consideration for realizing low impedance of the power supply line and the ground line connected to the capacitor in the high frequency region.

第３に、特許文献１もしくは特許文献２に共通する課題として、半導体集積回路装置に複数の電源・グランド端子が存在する場合には、各電源・グランド端子ごとにノイズ発生量が異なることから、低ＥＭＩ化に必要とされるコンデンサ容量・特性は異なるはずであるが、このための配慮がないことにある。   Thirdly, as a problem common to Patent Document 1 or Patent Document 2, when a plurality of power supply / ground terminals exist in a semiconductor integrated circuit device, the amount of noise generated differs for each power supply / ground terminal. The capacitor capacity and characteristics required for low EMI should be different, but there is no consideration for this.

本発明はこうした課題に鑑みてなされたものであり、その目的は、ＥＭＩを低減できる半導体集積回路装置を提供することにある。   The present invention has been made in view of these problems, and an object thereof is to provide a semiconductor integrated circuit device capable of reducing EMI.

本発明の半導体集積回路装置のある態様は、絶縁樹脂膜と、絶縁樹脂膜に埋め込まれた第１の回路素子と、第１の回路素子の上方の絶縁樹脂膜の上に設けられ、電位が固定された平板状の配線層と、配線層の上に設けられた第２の回路素子とを備えることを特徴とする。ここで、半導体集積回路装置とは、回路素子が設置されたパッケージ基板もしくはモジュール基板を意味する。回路素子とは、ＬＳＩチップに代表される半導体素子をいう。   An aspect of the semiconductor integrated circuit device of the present invention is provided on an insulating resin film, a first circuit element embedded in the insulating resin film, and an insulating resin film above the first circuit element, and the potential is A fixed flat wiring layer and a second circuit element provided on the wiring layer are provided. Here, the semiconductor integrated circuit device means a package substrate or a module substrate on which circuit elements are installed. A circuit element refers to a semiconductor element typified by an LSI chip.

この構成によれば、第１の回路素子と第２の回路素子との間に介在する第２の配線層により、第１の回路素子を第２の回路素子からの電磁放射からシールドすることができるので、ＥＭＩが低減される。   According to this configuration, the first circuit element can be shielded from electromagnetic radiation from the second circuit element by the second wiring layer interposed between the first circuit element and the second circuit element. As a result, EMI is reduced.

本発明の半導体集積回路装置の他の態様は、絶縁樹脂膜と、絶縁樹脂膜に埋め込まれた第１の回路素子と、一方の端部が第１の回路素子に接続し、他方の端部が絶縁樹脂膜の上面に達する第１の配線層と、第１の回路素子の上方の絶縁樹脂膜の上に設けられた第２の回路素子と、第２の回路素子の周囲に設けられ、電位が固定された第２の配線層とを備えることを特徴とする。   In another aspect of the semiconductor integrated circuit device of the present invention, an insulating resin film, a first circuit element embedded in the insulating resin film, one end connected to the first circuit element, and the other end Is provided around the second circuit element, the first wiring layer reaching the upper surface of the insulating resin film, the second circuit element provided on the insulating resin film above the first circuit element, And a second wiring layer having a fixed potential.

この構成によれば、第２の回路素子の周囲に設けられた第２の配線層により、第１の回路素子を第２の回路素子からの電磁放射からシールドすることができるので、ＥＭＩが低減される。   According to this configuration, the second circuit layer provided around the second circuit element can shield the first circuit element from electromagnetic radiation from the second circuit element, thereby reducing EMI. Is done.

上記構成において、第１の回路素子の上方の絶縁樹脂膜の上に設けられ、かつ第２の回路素子と前記第２の配線層との間に設けられ、電位が変動する第３の配線層をさらに備えてもよい。   In the above configuration, the third wiring layer provided on the insulating resin film above the first circuit element and provided between the second circuit element and the second wiring layer, the potential of which varies. May be further provided.

上記構成において、前記第２の配線層は、前記第３の配線層より配線高さが高くてもよい。これによれば、第２の回路素子からの電磁放射をより効率的にシールドすることができる。   In the above configuration, the second wiring layer may have a wiring height higher than that of the third wiring layer. According to this, the electromagnetic radiation from the second circuit element can be shielded more efficiently.

上記構成において、第２の回路素子と、第２の配線層もしくは第３の配線層が電気的に接続されていてもよい。また、第１の配線層と、第２の配線層もしくは第３の配線層が電気的に接続されていてもよい。   In the above structure, the second circuit element and the second wiring layer or the third wiring layer may be electrically connected. Further, the first wiring layer and the second wiring layer or the third wiring layer may be electrically connected.

上記構成において、第１の回路素子または第２の回路素子が容量チップであってもよい。これによれば、第１の回路素子または第２の回路素子の電源・グランド端子に、電源デカップリング用のコンデンサを接続することにが可能になり、さらなる低ＥＭＩ化を実現することができる。   In the above configuration, the first circuit element or the second circuit element may be a capacitor chip. According to this, it becomes possible to connect the capacitor for power supply decoupling to the power supply / ground terminal of the first circuit element or the second circuit element, and further reduction in EMI can be realized.

上記構成において、容量チップが複数の容量素子ユニットを含み、複数の容量素子ユニットの各々が独立して制御可能であってもよい。これによれば、半導体集積回路装置に複数の電源・グランド端子が存在する場合でも、複数の電源・グランド端子を一つの容量チップに接続することができるので、半導体集積回路装置を小型化することができる。   In the above configuration, the capacitor chip may include a plurality of capacitor element units, and each of the plurality of capacitor element units may be independently controlled. According to this, even when a plurality of power supply / ground terminals exist in the semiconductor integrated circuit device, the plurality of power supply / ground terminals can be connected to one capacitor chip, so that the semiconductor integrated circuit device can be downsized. Can do.

上記構成において、複数の容量素子ユニットは、少なくとも一つの容量素子ユニットの端子間の長さまたは端子を結ぶ方向が他の容量素子ユニットとは異なるように配列されていてもよい。これによれば、半導体集積回路装置の配線自由度を向上させることができる。   In the above configuration, the plurality of capacitive element units may be arranged such that the length between terminals of at least one capacitive element unit or the direction connecting the terminals is different from other capacitive element units. According to this, the degree of freedom of wiring of the semiconductor integrated circuit device can be improved.

また、少なくとも一つの容量素子ユニットの縦または横の長さが、他の容量素子ユニットと異なってもよい。これによっても、半導体集積回路装置の配線自由度を向上させることができる。   In addition, the vertical or horizontal length of at least one capacitive element unit may be different from other capacitive element units. This also improves the degree of freedom of wiring of the semiconductor integrated circuit device.

また、各容量素子ユニットの縦、横の長さ、および端子位置が互いに等しくてもよい。   In addition, the vertical and horizontal lengths and terminal positions of the capacitive element units may be equal to each other.

上記構成において、第１の回路素子または第２の回路素子が複数の容量素子ユニットを含む容量チップであり、少なくとも一つの容量素子ユニットが、小容量のコンデンサと大容量のコンデンサとを有し、小容量のコンデンサと大容量のコンデンサとが並列に接続されていてもよい。これによれば、高周波領域（１０ＭＨｚ〜数百ＭＨｚ）における低ＥＭＩ化を部品点数の増大もしくはパッケージ面積の増大なしに実現することができる。   In the above configuration, the first circuit element or the second circuit element is a capacitor chip including a plurality of capacitor element units, and at least one capacitor element unit includes a small-capacitance capacitor and a large-capacitance capacitor, A small-capacitance capacitor and a large-capacity capacitor may be connected in parallel. According to this, low EMI in the high frequency region (10 MHz to several hundred MHz) can be realized without increasing the number of components or the package area.

上記構成において、容量素子ユニットの端子に接続される第１の回路素子の電源端子・グランド端子のペアに必要なデカップリング容量に応じて、当該電源端子・グランド端子に割り当てられる容量素子ユニットの数が、予め定められていてもよい。これによれば、低ノイズ化が必要な各電源・グランド端子に対し、重点的に多くの容量素子ユニットを配分できるため、容量素子およびパッケージ面積の縮小が可能となる。   In the above configuration, the number of capacitive element units allocated to the power supply terminal / ground terminal according to the decoupling capacitance required for the pair of the power supply terminal / ground terminal of the first circuit element connected to the terminal of the capacitive element unit However, it may be determined in advance. According to this, since a large number of capacitive element units can be intensively distributed to each power supply / ground terminal that requires low noise, the capacitive element and the package area can be reduced.

なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。   A combination of the above-described elements as appropriate can also be included in the scope of the invention for which protection by patent is sought by this patent application.

本発明によれば、半導体集積回路装置のＥＭＩを低減できる。   According to the present invention, EMI of a semiconductor integrated circuit device can be reduced.

以下、本発明を具現化した実施形態について図面に基づいて説明する。   DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, embodiments of the invention will be described with reference to the drawings.

（第１の実施の形態）
図１は、本発明の第１の実施の形態における半導体集積回路装置の製造工程を示す断面図である。 (First embodiment)
FIG. 1 is a sectional view showing a manufacturing process of the semiconductor integrated circuit device according to the first embodiment of the present invention.

まず、図１（ａ）に示すように、基材２０上に第１のＬＳＩチップ３０を固定する。ここで、基材２０は接着性を有し、第１のＬＳＩチップ３０を表面に固定することのできるテープ基材とすることができる。また、基材２０は、第１のＬＳＩチップ３０を絶縁樹脂膜４０に埋め込んだ後に絶縁樹脂膜４０から剥離可能な材料により構成することができる。このような材料として、たとえばＰＥＴフィルムを用いることができる。   First, as shown in FIG. 1A, the first LSI chip 30 is fixed on the base material 20. Here, the base material 20 has adhesiveness, and can be a tape base material capable of fixing the first LSI chip 30 to the surface. The base material 20 can be made of a material that can be peeled off from the insulating resin film 40 after the first LSI chip 30 is embedded in the insulating resin film 40. As such a material, for example, a PET film can be used.

次に、図１（ｂ）に示すように、第１のＬＳＩチップ３０を固定した状態で、導電性膜４２および絶縁樹脂膜４０により構成された導電性膜付き絶縁樹脂膜４４を基材２０上に配置し、導電性膜付き絶縁樹脂膜４４を基材２０に押し当て、絶縁樹脂膜４０内に第１のＬＳＩチップ３０を押し込む。つづいて、絶縁樹脂膜４０を真空下または減圧下で加熱して基材２０に圧着する。これにより、図１（ｃ）に示すように、第１のＬＳＩチップ３０が絶縁樹脂膜４０内に埋め込まれ、第１のＬＳＩチップ３０が絶縁樹脂膜４０内に圧着される。   Next, as shown in FIG. 1B, in the state where the first LSI chip 30 is fixed, the insulating resin film 44 with the conductive film constituted by the conductive film 42 and the insulating resin film 40 is used as the base material 20. The insulating resin film with conductive film 44 is pressed against the base material 20 and the first LSI chip 30 is pushed into the insulating resin film 40. Subsequently, the insulating resin film 40 is heated under a vacuum or a reduced pressure to be pressure-bonded to the substrate 20. Thereby, as shown in FIG. 1C, the first LSI chip 30 is embedded in the insulating resin film 40, and the first LSI chip 30 is pressure-bonded in the insulating resin film 40.

導電性膜４２は、たとえば圧延銅箔等の圧延金属である。絶縁樹脂膜４０としては、加熱することにより軟化する材料であればどのようなものを用いることもできるが、たとえばエポキシ樹脂、ＢＴレジン等のメラミン誘導体、液晶ポリマー、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等を用いることができる。このような材料を用いることにより、半導体モジュールの剛性を高めることができ、半導体モジュールの安定性を向上することができる。絶縁樹脂膜４０として、エポキシ樹脂、またはＢＴレジン、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂を用いることにより、さらに半導体集積回路装置の剛性を高めることができる。   The conductive film 42 is a rolled metal such as a rolled copper foil. As the insulating resin film 40, any material can be used as long as it is softened by heating. For example, epoxy resin, melamine derivatives such as BT resin, liquid crystal polymer, PPE resin, polyimide resin, fluororesin Phenol resin, polyamide bismaleimide, etc. can be used. By using such a material, the rigidity of the semiconductor module can be increased, and the stability of the semiconductor module can be improved. By using an epoxy resin or a thermosetting resin such as BT resin, PPE resin, polyimide resin, fluorine resin, phenol resin, polyamide bismaleimide as the insulating resin film 40, the rigidity of the semiconductor integrated circuit device can be further increased. it can.

エポキシ樹脂としては、ビスフェノールＡ型樹脂、ビスフェノールＦ型樹脂、ビスフェノールＳ型樹脂、フェノールノボラック樹脂、クレゾールノボラック型エポキシ樹脂、トリスフェノールメタン型エポキシ樹脂、脂環式エポキシ樹脂等が挙げられる。   Examples of the epoxy resin include bisphenol A type resin, bisphenol F type resin, bisphenol S type resin, phenol novolac resin, cresol novolac type epoxy resin, trisphenol methane type epoxy resin, and alicyclic epoxy resin.

メラミン誘導体としては、メラミン、メラミンシアヌレート、メチロール化メラミン、（イソ）シアヌール酸、メラム、メレム、メロン、サクシノグアミン、硫酸メラミン、硫酸アセトグアナミン、硫酸メラム、硫酸グアニルメラミン、メラミン樹脂、ＢＴレジン、シアヌール酸、イソシアネール酸、イソシアヌール酸誘導体、メラミンイソシアヌレート、ベンゾグアナミン、アセトグアナミン等のメラミン誘導体、グアニジン系化合物等が例示される。   Melamine derivatives include melamine, melamine cyanurate, methylolated melamine, (iso) cyanuric acid, melam, melem, melon, succinoguanamine, melamine sulfate, acetoguanamine sulfate, melam sulfate, guanyl melamine sulfate, melamine resin, BT resin, cyanur Examples thereof include melamine derivatives such as acid, isocyanuric acid, isocyanuric acid derivatives, melamine isocyanurate, benzoguanamine and acetoguanamine, and guanidine compounds.

液晶ポリマーとしては、芳香族系液晶ポリエステル、ポリイミド、ポリエステルアミドや、それらを含有する樹脂組成物が例示される。このうち、耐熱性、加工性および吸湿性のバランスに優れる液晶ポリエステルまたは液晶ポリエステルを含有する組成物が好ましい。   Examples of the liquid crystal polymer include aromatic liquid crystal polyester, polyimide, polyester amide, and resin compositions containing them. Among these, a liquid crystal polyester or a composition containing a liquid crystal polyester that is excellent in the balance of heat resistance, workability, and hygroscopicity is preferable.

液晶ポリエステルとしては、たとえば、(１)芳香族ジカルボン酸と芳香族ジオールと芳香族ヒドロキシカルボン酸とを反応させて得られるもの、(２)異種の芳香族ヒドロキシカルボン酸の組み合わせを反応させて得られるもの、(３)芳香族ジカルボン酸と芳香族ジオールとを反応させて得られるもの、(４)ポリエチレンテレフタレート等のポリエステルに芳香族ヒドロキシカルボン酸を反応させて得られるもの、等が挙げられる。なお、これらの芳香族ジカルボン酸、芳香族ジオール及び芳香族ヒドロキシカルボン酸の代わりに、それらのエステル誘導体が使用されることもある。さらに、これらの芳香族ジカルボン酸、芳香族ジオール及び芳香族ヒドロキシカルボン酸は、芳香族部分がハロゲン原子、アルキル基、アリール基等で置換されたものが使用されることもある。   Examples of liquid crystal polyesters are (1) those obtained by reacting aromatic dicarboxylic acids, aromatic diols and aromatic hydroxycarboxylic acids, and (2) obtained by reacting combinations of different types of aromatic hydroxycarboxylic acids. And (3) those obtained by reacting an aromatic dicarboxylic acid and an aromatic diol, and (4) those obtained by reacting an aromatic hydroxycarboxylic acid with a polyester such as polyethylene terephthalate. In addition, these ester derivatives may be used instead of these aromatic dicarboxylic acids, aromatic diols, and aromatic hydroxycarboxylic acids. Further, these aromatic dicarboxylic acids, aromatic diols and aromatic hydroxycarboxylic acids may be used in which the aromatic moiety is substituted with a halogen atom, an alkyl group, an aryl group or the like.

液晶ポリエステルの繰返し構造単位としては、芳香族ジカルボン酸に由来する繰返し構造単位（下記式(i)）、芳香族ジオールに由来する繰返し構造単位（下記式(ii)）、芳香族ヒドロキシカルボン酸に由来する繰返し構造単位（下記式(iii)）を例示することができる。
(i)−ＣＯ−Ａ１−ＣＯ−
（但しＡ１は、芳香環を含有する２価の結合基を示す。）
(ii)−Ｏ−Ａ２−Ｏ−
（但しＡ２は、芳香環を含有する２価の結合基を示す。）
(iii)−ＣＯ−Ａ３−Ｏ−
（但しＡ３は、芳香環を含有する２価の結合基を示す。）
また、絶縁樹脂膜４０には、フィラーまたは繊維等の充填材を含めることができる。フィラーとしては、たとえば粒子状または繊維状のＳｉＯ２、ＳｉＮ、ＡｌＮ、Ａｌ２Ｏ３などを用いることができる。絶縁樹脂膜４０にフィラーや繊維を含めることにより、絶縁樹脂膜４０を加熱して第１のＬＳＩチップ３０を熱圧着した後、絶縁樹脂膜４０をたとえば室温に冷却する際に、絶縁樹脂膜４０の反りを低減することができる。これにより、第１のＬＳＩチップ３０と絶縁樹脂膜４０との密着性を高めることができる。また、絶縁樹脂膜４０に繊維を含めた場合、絶縁樹脂膜４０の流動性を高めることができるため、絶縁樹脂膜４０と第１のＬＳＩチップ３０との密着性を高めることができる。このような観点からは、絶縁樹脂膜４０を構成する材料としてアラミド不織布が好ましく用いられる。これにより、加工性を良好にすることができる。 As the repeating structural unit of the liquid crystal polyester, a repeating structural unit derived from an aromatic dicarboxylic acid (the following formula (i)), a repeating structural unit derived from an aromatic diol (the following formula (ii)), an aromatic hydroxycarboxylic acid, The derived repeating structural unit (the following formula (iii)) can be exemplified.
(i) -CO-A1-CO-
(However, A1 represents a divalent linking group containing an aromatic ring.)
(ii) -O-A2-O-
(However, A2 represents a divalent linking group containing an aromatic ring.)
(iii) -CO-A3-O-
(However, A3 represents a divalent linking group containing an aromatic ring.)
The insulating resin film 40 can contain a filler such as a filler or fiber. As the filler, for example, particulate or fibrous SiO 2 , SiN, AlN, Al 2 O 3 and the like can be used. By including fillers and fibers in the insulating resin film 40, after the insulating resin film 40 is heated and the first LSI chip 30 is thermocompression bonded, the insulating resin film 40 is cooled, for example, to room temperature. Can be reduced. Thereby, the adhesiveness of the 1st LSI chip 30 and the insulating resin film 40 can be improved. In addition, when fibers are included in the insulating resin film 40, the fluidity of the insulating resin film 40 can be increased, so that the adhesion between the insulating resin film 40 and the first LSI chip 30 can be increased. From such a viewpoint, an aramid nonwoven fabric is preferably used as a material constituting the insulating resin film 40. Thereby, workability can be made favorable.

アラミド繊維としては、パラアラミド繊維またはメタアラミド繊維を用いることができる。パラアラミド繊維としては、たとえば、ポリ（ｐ−フェニレンテレフタルアミド）（ＰＰＤ−Ｔ）、メタアラミドとしては、たとえば、ポリ（ｍ−フェニレンイソフタルアミド）（ＭＰＤ−Ｉ）を用いることができる。   As the aramid fiber, para-aramid fiber or meta-aramid fiber can be used. For example, poly (p-phenylene terephthalamide) (PPD-T) can be used as the para-aramid fiber, and poly (m-phenylene isophthalamide) (MPD-I) can be used as the meta-aramid.

絶縁樹脂膜４０を構成する材料中における充填材の含有量は材料に応じて適宜設定することができるが、たとえば５０重量％以下とすることができる。これにより、絶縁樹脂膜４０と第１のＬＳＩチップ３０との接着性を良好に保つことができる。   The content of the filler in the material constituting the insulating resin film 40 can be set as appropriate according to the material, and can be, for example, 50% by weight or less. Thereby, the adhesiveness between the insulating resin film 40 and the first LSI chip 30 can be kept good.

導電性膜付き絶縁樹脂膜４４としては、フィルム状の絶縁樹脂膜４０上に導電性膜４２が付着したものを用いることができる。また、導電性膜付き絶縁樹脂膜４４は、導電性膜４２上に絶縁樹脂膜４０を構成する樹脂組成物を塗布・乾燥することにより形成することもできる。本実施の形態において、樹脂組成物は、本発明の目的に反しない範囲において、硬化剤、硬化促進剤、その他の成分を含むことができる。導電性膜付き絶縁樹脂膜４４は、絶縁樹脂膜４０がＢステージ化した状態で基材２０上に配置される。このようにすれば、絶縁樹脂膜４０と第１のＬＳＩチップ３０との密着性を高めることができる。この後、絶縁樹脂膜４０を構成する樹脂の種類に応じて絶縁樹脂膜４０を加熱し、真空下または減圧下で導電性膜付き絶縁樹脂膜４４と第１のＬＳＩチップ３０を圧着する。また、他の例において、フィルム状の絶縁樹脂膜４０をＢステージ化した状態で基材２０上に配置し、さらにその上に導電性膜４２を配置して絶縁樹脂膜４０を第１のＬＳＩチップ３０と熱圧着する際に、導電性膜４２を絶縁樹脂膜４０に熱圧着することによっても導電性膜付き絶縁樹脂膜４４を形成することができる。   As the insulating resin film with a conductive film 44, a film-like insulating resin film 40 having a conductive film 42 attached thereto can be used. Further, the insulating resin film with a conductive film 44 can also be formed by applying and drying a resin composition constituting the insulating resin film 40 on the conductive film. In this Embodiment, the resin composition can contain a hardening | curing agent, a hardening accelerator, and another component in the range which is not contrary to the objective of this invention. The insulating resin film with a conductive film 44 is disposed on the substrate 20 in a state where the insulating resin film 40 is B-staged. In this way, the adhesion between the insulating resin film 40 and the first LSI chip 30 can be enhanced. Thereafter, the insulating resin film 40 is heated according to the type of resin constituting the insulating resin film 40, and the insulating resin film 44 with the conductive film and the first LSI chip 30 are pressure-bonded under vacuum or reduced pressure. In another example, a film-like insulating resin film 40 is placed on the base material 20 in a B-stage state, and a conductive film 42 is further placed thereon to place the insulating resin film 40 on the first LSI. The insulating resin film 44 with a conductive film can also be formed by thermocompression bonding of the conductive film 42 to the insulating resin film 40 during thermocompression bonding with the chip 30.

以上のようにして、導電性膜付き絶縁樹脂膜４４を第１のＬＳＩチップ３０と熱圧着して第１のＬＳＩチップ３０を絶縁樹脂膜４０内に埋め込んだ後、図１（ｄ）に示すように、基材２０を絶縁樹脂膜４０から剥離する。   As described above, the insulating resin film with a conductive film 44 is thermocompression bonded to the first LSI chip 30 to embed the first LSI chip 30 in the insulating resin film 40, and then, as shown in FIG. Thus, the base material 20 is peeled from the insulating resin film 40.

また、この後、絶縁樹脂膜４０にスルーホールを形成し、スルーホール内を導電性材料で埋め込み、ビア５０を形成する。続いて、導電性膜４２をパターニングして、導電性膜４２と第１のＬＳＩチップ３０とを電気的に接続する。本実施の形態では、第１のＬＳＩチップ３０の上方に位置する導電性膜４２が平板状に残るようにパターニングが行われる。平板状の導電性膜４２の第２の導電性膜４２は、後述する第２のＬＳＩチップ３２よりも大きいことが望ましい。平板状の導電性膜４２は、電位が固定された、たとえばグランド用または電源用の配線層として用いられる。また、平板状の導電性膜４２の他、電位が変動する、たとえば信号線用の導電性膜４２が形成される。これにより、図１（ｅ）に示すように、第１のＬＳＩチップ３０を一方の面で絶縁樹脂膜４０により封止するとともに、他方の面で露出させた構造体６０を得ることができる。なお、導電性膜４２の電位は、第１のＬＳＩチップ３０から供給される形態の他、外部から供給されてもよい。   Thereafter, a through hole is formed in the insulating resin film 40, the inside of the through hole is filled with a conductive material, and a via 50 is formed. Subsequently, the conductive film 42 is patterned to electrically connect the conductive film 42 and the first LSI chip 30. In the present embodiment, patterning is performed so that the conductive film 42 located above the first LSI chip 30 remains in a flat plate shape. The second conductive film 42 of the flat conductive film 42 is desirably larger than a second LSI chip 32 described later. The flat conductive film 42 is used as a wiring layer having a fixed potential, for example, a ground or a power supply. Further, in addition to the flat conductive film 42, for example, a conductive film 42 for a signal line whose potential varies is formed. As a result, as shown in FIG. 1E, it is possible to obtain the structure 60 in which the first LSI chip 30 is sealed with the insulating resin film 40 on one surface and exposed on the other surface. The potential of the conductive film 42 may be supplied from the outside in addition to the form supplied from the first LSI chip 30.

このように第１のＬＳＩチップ３０の封止面と反対側の面を露出させることにより、第１のＬＳＩチップ３０を動作させた際に、第１のＬＳＩチップ３０の温度が上昇しても、露出した面から熱を逃がすことができ、放熱性の良好な半導体モジュールを提供することができる。また、第１のＬＳＩチップ３０の露出した面にヒートシンクを設けたり、露出した面を空冷する等種々の方法を適用することができる。   By exposing the surface opposite to the sealing surface of the first LSI chip 30 in this way, when the first LSI chip 30 is operated, even if the temperature of the first LSI chip 30 rises. Heat can be released from the exposed surface, and a semiconductor module with good heat dissipation can be provided. Various methods such as providing a heat sink on the exposed surface of the first LSI chip 30 or air-cooling the exposed surface can be applied.

さらに、第１のＬＳＩチップ３０の封止面と反対側の面に基板等が設けられていないので、半導体モジュールを小型化することができる。   Furthermore, since the substrate or the like is not provided on the surface opposite to the sealing surface of the first LSI chip 30, the semiconductor module can be reduced in size.

次に、このように形成した構造体６０の導電性膜４２の上に、図２（ａ）に示すように、第２のＬＳＩチップ３２を載置する。ここで、導電性膜４２と第２のＬＳＩチップ３２との間に、銀ペーストなどの接着性樹脂を介在させることにより、第２のＬＳＩチップ３２を所定の位置に設置することができる。   Next, as shown in FIG. 2A, the second LSI chip 32 is placed on the conductive film 42 of the structure 60 thus formed. Here, the second LSI chip 32 can be placed at a predetermined position by interposing an adhesive resin such as silver paste between the conductive film 42 and the second LSI chip 32.

次に、図２（ｂ）に示すように、第２のＬＳＩチップ３２と導電性膜４２とをワイヤ７０により電気的に接続する。さらに、図２（ｃ）に示すように、第２のＬＳＩチップ３２を導電性膜８１および絶縁樹脂膜８０により構成された導電成膜付き絶縁樹脂膜８２で封止する。   Next, as shown in FIG. 2B, the second LSI chip 32 and the conductive film 42 are electrically connected by a wire 70. Further, as shown in FIG. 2C, the second LSI chip 32 is sealed with an insulating resin film 82 with a conductive film formed of a conductive film 81 and an insulating resin film 80.

次に、絶縁樹脂膜８０にスルーホールを形成し、スルーホール内を導電性材料で埋め込み、ビア８４を形成し、上下層を電気的に接続する。続いて、導電性膜８１をパターニングして、配線を形成する。   Next, a through hole is formed in the insulating resin film 80, the inside of the through hole is filled with a conductive material, a via 84 is formed, and the upper and lower layers are electrically connected. Subsequently, the conductive film 81 is patterned to form wiring.

次に、導電性膜８１の上に、ハンダボール９５を設け、電極を形成する。   Next, a solder ball 95 is provided on the conductive film 81 to form an electrode.

以上の工程により、半導体集積回路装置１０が得られる。半導体集積回路装置１０は、第１のＬＳＩチップ３０と第２のＬＳＩチップ３２との間に介在する導電性膜４２により、第２のＬＳＩチップ３２を第１のＬＳＩチップ３０からの電磁放射からシールドすることができるので、ＥＭＩが低減される。   Through the above steps, the semiconductor integrated circuit device 10 is obtained. In the semiconductor integrated circuit device 10, the second LSI chip 32 is prevented from electromagnetic radiation from the first LSI chip 30 by the conductive film 42 interposed between the first LSI chip 30 and the second LSI chip 32. Since it can be shielded, EMI is reduced.

（第２の実施の形態）
本実施形態における半導体集積回路装置の製造工程は、第１の実施の形態の半導体集積回路装置の製造工程と図２（ａ）までは共通するため、図２（ａ）に続く工程を説明する。 (Second Embodiment)
Since the manufacturing process of the semiconductor integrated circuit device in this embodiment is the same as the manufacturing process of the semiconductor integrated circuit device of the first embodiment up to FIG. 2A, the process following FIG. .

図２（ａ）に示す工程の後、図３（ａ）に示すように、第２のＬＳＩチップ３２を絶縁樹脂膜４６で封止する。具体的には、導電性膜４８および絶縁樹脂膜４６により構成された導電性膜付き絶縁樹脂膜４９を絶縁樹脂膜４０上に配置し、導電性膜付き絶縁樹脂膜４９を絶縁樹脂膜４０に押し当て、絶縁樹脂膜４６内に第２のＬＳＩチップ３２を押し込む。つづいて、絶縁樹脂膜４６を真空下または減圧下で加熱して絶縁樹脂膜４０に圧着する。これにより、図３（ａ）に示すように、第２のＬＳＩチップ３２が絶縁樹脂膜４６内に埋め込まれ、第２のＬＳＩチップ３２が絶縁樹脂膜４６内に圧着される。   After the step shown in FIG. 2A, the second LSI chip 32 is sealed with an insulating resin film 46 as shown in FIG. Specifically, an insulating resin film 49 with a conductive film constituted by a conductive film 48 and an insulating resin film 46 is disposed on the insulating resin film 40, and the insulating resin film 49 with a conductive film is formed on the insulating resin film 40. The second LSI chip 32 is pushed into the insulating resin film 46 by pressing. Subsequently, the insulating resin film 46 is heated under a vacuum or a reduced pressure to be pressure bonded to the insulating resin film 40. Thereby, as shown in FIG. 3A, the second LSI chip 32 is embedded in the insulating resin film 46, and the second LSI chip 32 is pressure-bonded in the insulating resin film 46.

次に、図３（ｂ）に示すように、絶縁樹脂膜４６にスルーホールを形成し、スルーホール内を導電性材料で埋め込み、ビア５２を形成する。続いて、導電性膜４８をパターニングして、導電性膜４２と第２のＬＳＩチップ３２とを電気的に接続する。   Next, as shown in FIG. 3B, a through hole is formed in the insulating resin film 46, the inside of the through hole is filled with a conductive material, and a via 52 is formed. Subsequently, the conductive film 48 is patterned to electrically connect the conductive film 42 and the second LSI chip 32.

次に、図３（ｃ）に示すように、絶縁樹脂膜４６上の導電性膜４８を導電性膜８１および絶縁樹脂膜８０により構成された導電成膜付き絶縁樹脂膜８２で封止する。   Next, as shown in FIG. 3C, the conductive film 48 on the insulating resin film 46 is sealed with an insulating resin film 82 with a conductive film formed of a conductive film 81 and an insulating resin film 80.

次に、図３（ｄ）に示すように、絶縁樹脂膜８０にスルーホールを形成し、スルーホール内を導電性材料で埋め込み、ビア８４を形成し、上下層を電気的に接続する。続いて、導電性膜８１をパターニングして、配線を形成する。さらに、導電性膜８１の上に、ハンダボール９５を設け、電極を形成する。   Next, as shown in FIG. 3D, a through hole is formed in the insulating resin film 80, the through hole is filled with a conductive material, a via 84 is formed, and the upper and lower layers are electrically connected. Subsequently, the conductive film 81 is patterned to form wiring. Further, a solder ball 95 is provided on the conductive film 81 to form an electrode.

以上の工程により、半導体集積回路装置１１が得られる。半導体集積回路装置１１は、第１のＬＳＩチップ３０と第２のＬＳＩチップ３２との間に介在する導電性膜４２により、第２のＬＳＩチップ３２を第１のＬＳＩチップ３０からの電磁放射からシールドすることができるので、ＥＭＩが低減される。   The semiconductor integrated circuit device 11 is obtained through the above steps. The semiconductor integrated circuit device 11 causes the second LSI chip 32 to be prevented from electromagnetic radiation from the first LSI chip 30 by the conductive film 42 interposed between the first LSI chip 30 and the second LSI chip 32. Since it can be shielded, EMI is reduced.

（第３の実施の形態）
本実施形態における半導体集積回路装置の製造工程は、第１の実施の形態の半導体集積回路装置の製造工程と図１（ｃ）までは共通するため、図１（ｃ）に続く工程を説明する。 (Third embodiment)
Since the manufacturing process of the semiconductor integrated circuit device in this embodiment is the same as the manufacturing process of the semiconductor integrated circuit device of the first embodiment up to FIG. 1C, the process following FIG. 1C will be described. .

図１（ｃ）に示す工程の後、図４（ａ）に示すように、絶縁樹脂膜４０にスルーホールを形成し、スルーホール内を導電性材料で埋め込み、ビア５０を形成する。続いて、導電性膜４２をパターニングして、信号線用の導電性膜４２ａおよび電源用の導電性膜４２ｂを形成する。信号線用の導電性膜４２ａは、第１のＬＳＩチップ３０と電気的に接続される。ここで、電源用の導電性膜４２ｂは、信号線用の導電性膜４２ａの幅より広いことが望ましい。これによれば、第２のＬＳＩチップ３２からの電磁放射をより効率的にシールドすることができる。なお、導電性膜４２ａは、信号線用の配線層に限定されず、電位が変動する配線層であればよい。また、導電性膜４２ｂは、電源用の配線層に限定されず、電位が固定されていればよく、たとえば、グランド用の配線層とすることができる。   After the step shown in FIG. 1C, as shown in FIG. 4A, a through hole is formed in the insulating resin film 40, the inside of the through hole is filled with a conductive material, and a via 50 is formed. Subsequently, the conductive film 42 is patterned to form a signal line conductive film 42a and a power supply conductive film 42b. The signal line conductive film 42 a is electrically connected to the first LSI chip 30. Here, it is desirable that the conductive film 42b for power supply is wider than the width of the conductive film 42a for signal lines. According to this, the electromagnetic radiation from the second LSI chip 32 can be shielded more efficiently. Note that the conductive film 42a is not limited to the signal line wiring layer, and may be any wiring layer whose potential varies. Further, the conductive film 42b is not limited to the wiring layer for power supply, and may be a ground wiring layer as long as the potential is fixed.

次に、図４（ｂ）に示すように、電源用の導電性膜４２ｂ以外の面にマスクを施すため、レジスト９１を塗布した後、露光および現像を行い、電源用の導電性膜４２ｂ上を開口する。   Next, as shown in FIG. 4B, in order to mask the surface other than the power supply conductive film 42b, after applying a resist 91, exposure and development are performed on the power supply conductive film 42b. To open.

次に、図４（ｃ）に示すように、電解メッキによりレジスト９１の開口部に銅などの導電性部材４３を埋め込んで、導電性膜４２ｂおよび導電性部材４３により電源層９０を形成する。このように、電源層９０の高さを、信号線用の導電性膜４２ａの高さより高くすることにより、第２のＬＳＩチップ３２からの電磁放射をより効率的にシールドすることができる。   Next, as shown in FIG. 4C, a conductive member 43 such as copper is embedded in the opening of the resist 91 by electrolytic plating, and the power supply layer 90 is formed by the conductive film 42 b and the conductive member 43. Thus, by making the height of the power supply layer 90 higher than the height of the conductive film 42a for signal lines, electromagnetic radiation from the second LSI chip 32 can be shielded more efficiently.

次に、図４（ｄ）に示すように、レジスト９１を除去し、構造体６２を形成する。   Next, as shown in FIG. 4D, the resist 91 is removed, and a structure 62 is formed.

次に、このように形成した構造体６２において、導電性膜４２ａの内側に、図５（ａ）に示すように、第２のＬＳＩチップ３２を載置する。ここで、導電性膜４２と第２のＬＳＩチップ３２との間に、銀ペーストなどの接着性樹脂を介在させることにより、第２のＬＳＩチップ３２を所定の位置に設置することができる。   Next, in the structure 62 thus formed, the second LSI chip 32 is placed inside the conductive film 42a as shown in FIG. Here, the second LSI chip 32 can be placed at a predetermined position by interposing an adhesive resin such as silver paste between the conductive film 42 and the second LSI chip 32.

次に、図５（ｂ）に示すように、第２のＬＳＩチップ３２と導電性膜４２とをワイヤ７０により電気的に接続する。さらに、図５（ｃ）に示すように、第２のＬＳＩチップ３２を導電性膜８１および絶縁樹脂膜８０により構成された導電成膜付き絶縁樹脂膜８２で封止する。   Next, as shown in FIG. 5B, the second LSI chip 32 and the conductive film 42 are electrically connected by a wire 70. Further, as shown in FIG. 5C, the second LSI chip 32 is sealed with an insulating resin film 82 with a conductive film formed of a conductive film 81 and an insulating resin film 80.

次に、図５（ｄ）に示すように、絶縁樹脂膜８０にスルーホールを形成し、スルーホール内を導電性材料で埋め込み、ビア８４を形成し、上下層を電気的に接続する。続いて、導電性膜８１をパターニングして、配線を形成する。さらに、導電性膜８１の上に、ハンダボール９５を設け、電極を形成する。   Next, as shown in FIG. 5D, a through hole is formed in the insulating resin film 80, the through hole is filled with a conductive material, a via 84 is formed, and the upper and lower layers are electrically connected. Subsequently, the conductive film 81 is patterned to form wiring. Further, a solder ball 95 is provided on the conductive film 81 to form an electrode.

以上の工程により、半導体集積回路装置１２が得られる。   The semiconductor integrated circuit device 12 is obtained through the above steps.

（第４の実施の形態）
本実施形態における半導体集積回路装置の製造工程は、第３の実施の形態の半導体集積回路装置の製造工程と図５（ａ）までは共通するため、図５（ａ）に続く工程を説明する。 (Fourth embodiment)
Since the manufacturing process of the semiconductor integrated circuit device in this embodiment is the same as the manufacturing process of the semiconductor integrated circuit device of the third embodiment up to FIG. 5A, the process following FIG. 5A will be described. .

図５（ａ）に示す工程の後、図６（ａ）に示すように、第２のＬＳＩチップ３２を絶縁樹脂膜４６で封止する。具体的には、導電性膜４８および絶縁樹脂膜４６により構成された導電性膜付き絶縁樹脂膜４９を絶縁樹脂膜４０上に配置し、導電性膜付き絶縁樹脂膜４９を絶縁樹脂膜４０に押し当て、絶縁樹脂膜４６内に第２のＬＳＩチップ３２を押し込む。つづいて、絶縁樹脂膜４６を真空下または減圧下で加熱して絶縁樹脂膜４０に圧着する。これにより、図６（ａ）に示すように、第２のＬＳＩチップ３２が絶縁樹脂膜４６内に埋め込まれ、第２のＬＳＩチップ３２が絶縁樹脂膜４６内に圧着される。   After the step shown in FIG. 5A, the second LSI chip 32 is sealed with an insulating resin film 46 as shown in FIG. 6A. Specifically, an insulating resin film 49 with a conductive film constituted by a conductive film 48 and an insulating resin film 46 is disposed on the insulating resin film 40, and the insulating resin film 49 with a conductive film is formed on the insulating resin film 40. The second LSI chip 32 is pushed into the insulating resin film 46 by pressing. Subsequently, the insulating resin film 46 is heated under a vacuum or a reduced pressure to be pressure bonded to the insulating resin film 40. As a result, as shown in FIG. 6A, the second LSI chip 32 is embedded in the insulating resin film 46, and the second LSI chip 32 is pressed into the insulating resin film 46.

次に、図６（ｂ）に示すように、絶縁樹脂膜４６にスルーホールを形成し、スルーホール内を導電性材料で埋め込み、ビア５２を形成する。続いて、導電性膜４８をパターニングして第２のＬＳＩチップ３２を電気的に接続する。   Next, as shown in FIG. 6B, a through hole is formed in the insulating resin film 46, the inside of the through hole is filled with a conductive material, and a via 52 is formed. Subsequently, the conductive film 48 is patterned to electrically connect the second LSI chip 32.

次に、図６（ｃ）に示すように、導電性膜４８を導電性膜８１および絶縁樹脂膜８０により構成された導電成膜付き絶縁樹脂膜８２で封止する。   Next, as illustrated in FIG. 6C, the conductive film 48 is sealed with an insulating resin film 82 with a conductive film formed of a conductive film 81 and an insulating resin film 80.

さらに、図６（ｄ）に示すように、絶縁樹脂膜８０にスルーホールを形成し、スルーホール内を導電性材料で埋め込み、ビア８４を形成し、上下層を電気的に接続する。続いて、導電性膜８１をパターニングして、配線を形成する。さらに、導電性膜８１の上に、ハンダボール９５を設け、電極を形成する。   Further, as shown in FIG. 6D, a through hole is formed in the insulating resin film 80, the through hole is filled with a conductive material, a via 84 is formed, and the upper and lower layers are electrically connected. Subsequently, the conductive film 81 is patterned to form wiring. Further, a solder ball 95 is provided on the conductive film 81 to form an electrode.

以上の工程により、半導体集積回路装置１３が得られる。   The semiconductor integrated circuit device 13 is obtained through the above steps.

（第２のＬＳＩチップのシールドの形態）
図７は、第３または第４の実施の形態における第２のＬＳＩチップのシールドの形態を示す平面図である。図７（ａ）では、第２のＬＳＩチップ３２の周囲を電位が固定された電源用の導電性膜４２ｂが取り囲む。図７（ｂ）では、第２のＬＳＩチップ３２の各辺に沿ってそれぞれ線状の導電性膜４２ｂが設けられている。図７（ｃ）では、第２のＬＳＩチップ３２の周囲に、コの字状の導電性膜４２ｂが設けられている。 (Shield form of the second LSI chip)
FIG. 7 is a plan view showing a shield form of the second LSI chip in the third or fourth embodiment. In FIG. 7A, the second LSI chip 32 is surrounded by a conductive film 42b for power supply having a fixed potential. In FIG. 7B, a linear conductive film 42 b is provided along each side of the second LSI chip 32. In FIG. 7C, a U-shaped conductive film 42 b is provided around the second LSI chip 32.

図７に示すように、第２のＬＳＩチップ３２の周囲に導電性膜４２ｂを配置することにより、第１のＬＳＩチップ３０を第２のＬＳＩチップ３２の電磁放射から効果的にシールドすることができ、ＥＭＩを低減することができる。なお、第２のＬＳＩチップ３２のシールドに関する技術思想は、第１のＬＳＩチップ３０にも適用可能である。たとえば、グランドなどの電位が固定された配線層を第１のＬＳＩチップ３０の周囲に設けることにより、第１のＬＳＩチップ３０からの電磁放射をより効率的にシールドすることができる。また、グランドなどの電位が固定された配線層を第２のＬＳＩチップ３２の周囲に設けることにより、第２のＬＳＩチップからの電磁放射だけでなく、第１のＬＳＩチップ３０からの電磁放射もシールドできる。   As shown in FIG. 7, by arranging the conductive film 42 b around the second LSI chip 32, the first LSI chip 30 can be effectively shielded from the electromagnetic radiation of the second LSI chip 32. EMI can be reduced. The technical idea related to the shield of the second LSI chip 32 can also be applied to the first LSI chip 30. For example, by providing a wiring layer with a fixed potential such as ground around the first LSI chip 30, electromagnetic radiation from the first LSI chip 30 can be shielded more efficiently. In addition, by providing a wiring layer having a fixed potential such as ground around the second LSI chip 32, not only electromagnetic radiation from the second LSI chip but also electromagnetic radiation from the first LSI chip 30 is generated. Can be shielded.

（第２のＬＳＩチップの具体例）
第１のＬＳＩチップ３０または第２のＬＳＩチップ３２として、容量チップを用いることにより、第１のＬＳＩチップ３０または第２のＬＳＩチップ３２の電源・グランド端子に、電源デカップリング用のコンデンサを接続することにが可能になり、さらなる低ＥＭＩ化を実現することができる。図８は、容量チップの平面図である。本例の容量チップ１００は、シリコン基板１１０と、シリコン基板１１０上にアレイ状に作り込まれた複数の同型の容量素子ユニット１２０とを有する。ここで、同型とは、各容量素子ユニット１２０の縦、横の長さ、および端子位置が互いに等しいことをいう。本例の容量チップ１００が備える複数の容量素子ユニット１２０は、個々に独立した制御が可能である。各容量素子ユニット１２０にはそれぞれＩＯパッド１２２が付随している。これによれば、半導体集積回路装置に複数の電源・グランド端子が存在する場合であっても、複数の電源・グランド端子を一つの容量チップに接続することができる。 (Specific example of the second LSI chip)
By using a capacitor chip as the first LSI chip 30 or the second LSI chip 32, a capacitor for power supply decoupling is connected to the power supply / ground terminal of the first LSI chip 30 or the second LSI chip 32. It is possible to achieve further lower EMI. FIG. 8 is a plan view of the capacitor chip. The capacitive chip 100 of this example includes a silicon substrate 110 and a plurality of identical capacitive element units 120 formed in an array on the silicon substrate 110. Here, the same type means that each of the capacitive element units 120 has the same vertical and horizontal lengths and terminal positions. The plurality of capacitive element units 120 included in the capacitive chip 100 of this example can be independently controlled. Each capacitive element unit 120 is accompanied by an IO pad 122. According to this, even when a plurality of power / ground terminals exist in the semiconductor integrated circuit device, the plurality of power / ground terminals can be connected to one capacitor chip.

図９は、別の容量チップの平面図である。本例の容量チップ１０２には、様々な形状の容量素子ユニット１１２が、シリコン基板１１０上に作り込まれており、上述の容量チップ１００と同様に、容量素子ユニット１１２ごとに独立した制御が可能である。各容量素子ユニット１１２には、ＩＯパッド１２４が付随している。本例の容量チップ１０２が有する複数の容量素子ユニット１１２は、少なくとも一つの容量素子ユニット１１２の端子間の長さまたは端子を結ぶ方向が他の容量素子ユニット１１２とは異なるように配列されている。このため、半導体集積回路装置の配線の自由度を向上させることができる。この他、少なくとも一つの容量素子ユニット１１２の縦または横の長さが、他の前記容量素子ユニットと異なるような容量チップ１００によっても、半導体集積回路装置の配線の自由度を向上させることができる。   FIG. 9 is a plan view of another capacitor chip. In the capacitive chip 102 of this example, capacitive element units 112 having various shapes are formed on a silicon substrate 110, and independent control can be performed for each capacitive element unit 112 as in the above-described capacitive chip 100. It is. Each capacitive element unit 112 is accompanied by an IO pad 124. The plurality of capacitor element units 112 included in the capacitor chip 102 of this example are arranged so that the length between terminals of at least one capacitor element unit 112 or the direction connecting the terminals is different from the other capacitor element units 112. . For this reason, the freedom degree of wiring of a semiconductor integrated circuit device can be improved. In addition, the degree of freedom of wiring of the semiconductor integrated circuit device can also be improved by the capacitor chip 100 in which the vertical or horizontal length of at least one capacitor element unit 112 is different from that of the other capacitor element units. .

（容量チップの製造方法）
図１０は、図８に示した容量チップの製造工程を示す断面図である。図９に示した容量チップも本製造方法により作製可能である。 (Capacity chip manufacturing method)
FIG. 10 is a cross-sectional view showing a manufacturing process of the capacitor chip shown in FIG. The capacitor chip shown in FIG. 9 can also be manufactured by this manufacturing method.

まず、図１０（ａ）に示すように、シリコン基板１１０上に、プラズマＣＶＤ法、熱拡散法、もしくはＳＯＧ（Spin On Glass）にて第１絶縁膜１３０を形成する。第１絶縁膜１３０としては、たとえば酸化シリコンを用いることができる。   First, as shown in FIG. 10A, a first insulating film 130 is formed on a silicon substrate 110 by plasma CVD, thermal diffusion, or SOG (Spin On Glass). As the first insulating film 130, for example, silicon oxide can be used.

次に、第１絶縁膜１３０上に第１導電層１３２を成膜する。第１導電層１３２には、Poly-Ｓｉが用いられる。第１導電層１３２の上に、レジストを塗布した後、露光し、容量素子パターン形成を行う。レジストが無い領域については、プラズマエッチングにより第１導電層１３２を除去する。その後、レジストを除去することにより、図１０（ｂ）に示すように、第１導電層１３２を形成する。   Next, a first conductive layer 132 is formed on the first insulating film 130. Poly-Si is used for the first conductive layer 132. A resist is applied on the first conductive layer 132 and then exposed to form a capacitor element pattern. In regions where there is no resist, the first conductive layer 132 is removed by plasma etching. Thereafter, by removing the resist, the first conductive layer 132 is formed as shown in FIG.

次に、第１導電層１３２上に、誘電体層１３４を成膜する。誘電体層１３４としては、たとえば、ＨｆO2（ハフニウムオキサイド）、Al2O3（アルミナ）、AlN（窒化アルミ）などが用いられる。成膜された誘電体層１３４は、フォトレジスト法によりパターニングされる（図１０（ｃ））。 Next, the dielectric layer 134 is formed on the first conductive layer 132. As the dielectric layer 134, for example, HfO 2 (hafnium oxide), Al 2 O 3 (alumina), AlN (aluminum nitride), or the like is used. The formed dielectric layer 134 is patterned by a photoresist method (FIG. 10C).

次に、図１０（ｄ）に示すように、誘電体層１３４の上に、第２導電層１３６を形成する。第２導電層１３６としては、たとえばＷ−Ｓｉ（タングステンシリサイド）が用いられる。成膜された第２導電層１３６は、フォトレジスト法によりパターニングされる。   Next, as shown in FIG. 10D, a second conductive layer 136 is formed on the dielectric layer 134. As the second conductive layer 136, for example, W-Si (tungsten silicide) is used. The formed second conductive layer 136 is patterned by a photoresist method.

次に、図１０（ｅ）に示すように、第１絶縁膜１３０の上に、プラズマＣＶＤ法もしくはＳＯＧにより、第２絶縁膜１３８を形成し、第１導電層１３２、誘電体層１３４および第２導電層１３６を封止する。   Next, as shown in FIG. 10E, a second insulating film 138 is formed on the first insulating film 130 by plasma CVD or SOG, and the first conductive layer 132, the dielectric layer 134, and the first The two conductive layers 136 are sealed.

次に、図１０（ｆ）に示すように、第２絶縁膜１３８の上に、ビア１４３により第１導電層１３２と接続される下部電極１４１を形成し、また、第２絶縁膜１３８の上に、ビア１４２により第２導電層１３６と接続される上部電極１４０を形成する。上部電極１４０および下部電極１４１には、たとえば銅を用いることができる。   Next, as shown in FIG. 10 (f), the lower electrode 141 connected to the first conductive layer 132 by the via 143 is formed on the second insulating film 138, and the second electrode 138 is formed on the second insulating film 138. Then, the upper electrode 140 connected to the second conductive layer 136 by the via 142 is formed. For the upper electrode 140 and the lower electrode 141, for example, copper can be used.

上部電極１４０および下部電極１４１は、たとえば下記の手順により作製される。
（１）第２絶縁膜１３８の上にレジストを塗布した後、露光し、ビア領域を開口する。
（２）プラズマエッチングにより、開口されたビア領域の第２絶縁膜１３８を除去する。
（３）レジストを除去する。
（４）ビア１４２、ビア１４３内にスパッタ法によりバリアメタルと銅膜を形成した後、電解メッキ法によりビア内に銅を埋め込む。
（５）上部電極１４０および下部電極１４１のパターニングを行う。具体的には、銅膜上にレジストを再度塗布した後、露光し、電極領域以外を開口する。続いて、開口部を塩化第２鉄溶液でエッチングし、レジストを除去する。 The upper electrode 140 and the lower electrode 141 are produced by the following procedure, for example.
(1) A resist is applied on the second insulating film 138 and then exposed to open a via region.
(2) The second insulating film 138 in the opened via region is removed by plasma etching.
(3) The resist is removed.
(4) After a barrier metal and a copper film are formed in the via 142 and via 143 by sputtering, copper is embedded in the via by electrolytic plating.
(5) The upper electrode 140 and the lower electrode 141 are patterned. Specifically, after a resist is applied again on the copper film, it is exposed to open areas other than the electrode region. Subsequently, the opening is etched with a ferric chloride solution to remove the resist.

上記手順の他、デュアル・ダマシン(Dual Damascene)法によっても、上部電極１４０および下部電極１４１を形成することができる。   In addition to the above procedure, the upper electrode 140 and the lower electrode 141 can also be formed by a dual damascene method.

（容量素子ユニットの形態）
図１１は、容量素子ユニットの例を示す。図１１に示すように、容量素子ユニット１１４は、高周波特性の良い小容量コンデンサ２００と、低周波特性の良い大容量コンデンサ２１０と、一対の外部接続用パッド２２０とを含む。小容量コンデンサ２００は、一対の電極２０２を有し、大容量コンデンサ２１０は、一対の電極２１２を有する。小容量コンデンサ２００と、大容量コンデンサ２１０とが外部接続用パッド２２０と接続する配線２３０により、並列に接続される。高周波特性の良い小容量コンデンサ２００は、外部接続用パッド２２０により近い側に配置されている。このような構造を有する容量素子ユニット１１４に電源／グランドを接続することにより、高周波領域（１０ＭＨｚ〜数百ＭＨｚ）における低ＥＭＩ化を部品点数の増大もしくはパッケージ面積の増大なしに実現することができる。 (Capacitor unit form)
FIG. 11 shows an example of a capacitive element unit. As shown in FIG. 11, the capacitive element unit 114 includes a small-capacitance capacitor 200 with good high-frequency characteristics, a large-capacitance capacitor 210 with good low-frequency characteristics, and a pair of external connection pads 220. The small capacitor 200 has a pair of electrodes 202, and the large capacitor 210 has a pair of electrodes 212. The small-capacitance capacitor 200 and the large-capacity capacitor 210 are connected in parallel by the wiring 230 that connects to the external connection pad 220. The small-capacitance capacitor 200 with good high-frequency characteristics is disposed closer to the external connection pad 220. By connecting the power supply / ground to the capacitive element unit 114 having such a structure, it is possible to realize low EMI in a high frequency region (10 MHz to several hundred MHz) without increasing the number of components or the package area. .

（ＥＭＩ低減方法）
ここで、上述した容量チップを第２のＬＳＩチップに適用した場合のＥＭＩ低減方法について述べる。 (EMI reduction method)
Here, an EMI reduction method when the above-described capacitor chip is applied to the second LSI chip will be described.

まず、図１２は、第１のＬＳＩチップの電源・グランド端子のペアリング例を示す。図１２（ａ）に示す第１のＬＳＩチップ３０は、チップ周辺にＩＯ端子が設けられた周辺ＩＯ型のＬＳＩである。また、図１２（ｂ）に示す第１のＬＳＩチップ３０は、所定の位置にＩＯ端子が分布して設けられたエリアＩＯ型のＬＳＩである。エリアＩＯ型については、ウェハレベル再配線を施す場合もある。本例では、両者とも８個の電源端子３００／グランド端子３０２のペアを有するが、この数に限定されない。また、本例では、電源端子３００とグランド端子３０２を各１個ずつのペアとしているが、必ずしもこれに限定されず、たとえば、どちらか、もしくは双方とも２個以上複数含まれていても構わない。より具体的には、電源端子１個、グランド端子２個といったペアリングや、電源端子２個、グランド端子２個といったペアリングなども考えられる。   First, FIG. 12 shows a pairing example of the power / ground terminals of the first LSI chip. The first LSI chip 30 shown in FIG. 12A is a peripheral IO type LSI in which IO terminals are provided around the chip. Also, the first LSI chip 30 shown in FIG. 12B is an area IO type LSI in which IO terminals are distributed at predetermined positions. For the area IO type, wafer level rewiring may be performed. In this example, both have eight power supply terminal 300 / ground terminal 302 pairs, but the number is not limited to this. In this example, one pair of the power supply terminal 300 and one ground terminal 302 is used. However, the present invention is not necessarily limited to this, and for example, either one or both of them may include two or more. . More specifically, pairing such as one power supply terminal and two ground terminals, and pairing such as two power supply terminals and two ground terminals may be considered.

図１３は、各電源／グランドペアごとに必要な容量ユニット数を例示する。図１３に示すデータは、各電源端子のＥＭＩの測定結果や、シミュレーションにより抽出される値であり、これに限定されない。本例では、ペア番号３，４は、ＥＭＩ強度が大きく（ランク＝Ａ）、手厚くノイズ対策をする必要があることから、接続する容量素子のユニット数を１０としてある。次に、ペア番号５は、ＥＭＩ強度が中程度（ランク＝Ｂ）であることから、ユニット数を６としてある。続いて、ペア番号１，６，７は、ＥＭＩ強度が比較的小さい（ランク＝Ｃ）ことから、ユニット数を２としてある。最後に、ペア番号２，８は、ＥＭＩ強度が微弱であることから、容量素子ユニットは接続しない。   FIG. 13 illustrates the number of capacity units required for each power / ground pair. The data shown in FIG. 13 is an EMI measurement result of each power supply terminal or a value extracted by simulation, and is not limited to this. In this example, the pair numbers 3 and 4 have a large EMI strength (rank = A) and need to take a thorough noise countermeasure, so the number of units of capacitive elements to be connected is 10. Next, the pair number 5 has 6 units because the EMI intensity is medium (rank = B). Subsequently, since the pair numbers 1, 6, and 7 have a relatively small EMI intensity (rank = C), the number of units is set to two. Finally, since the pair numbers 2 and 8 have weak EMI strength, the capacitive element unit is not connected.

図１４は、図１３に示した例に基づく、容量チップ内における各電源・グランド端子へのユニット割り当て例を示す。図１４に示す容量チップ１０４は、３６個の容量素子ユニット１１６を有する。第１のＬＳＩチップ３０側における電源・グランド端子のペア番号１，３，４，５，６，７に、図１３に示した数だけの容量素子ユニット１１６がユニット割り当て１１８のようなグルーピングで割り当てられる。   FIG. 14 shows an example of unit allocation to each power supply / ground terminal in the capacitor chip based on the example shown in FIG. A capacitor chip 104 illustrated in FIG. 14 includes 36 capacitor element units 116. As many capacitive element units 116 as shown in FIG. 13 are assigned to the power supply / ground terminal pair numbers 1, 3, 4, 5, 6 and 7 on the first LSI chip 30 side in a grouping like unit assignment 118. It is done.

図１５は、容量チップ１０４上の容量素子ユニット１１６を複数個接続する場合の配線例を示す。図１５は、ペア番号３に対応して１０個の容量素子ユニット１１６を並列接続する場合の例である。各容量素子ユニット１１６の電源側とグランド側は、電源配線４００およびグランド配線４０２でそれぞれ短絡させられる。電源配線４００およびグランド配線４０２は、それぞれ束ねられた後に、第１のＬＳＩチップ３０側の電源・グランドとそれぞれ接続する。   FIG. 15 shows an example of wiring when a plurality of capacitive element units 116 on the capacitive chip 104 are connected. FIG. 15 shows an example in which ten capacitive element units 116 corresponding to pair number 3 are connected in parallel. The power supply side and the ground side of each capacitive element unit 116 are short-circuited by the power supply wiring 400 and the ground wiring 402, respectively. The power supply wiring 400 and the ground wiring 402 are respectively bundled and then connected to the power supply / ground on the first LSI chip 30 side.

このように、電源／グランドペアごとに必要なデカップリング容量に応じて、容量チップ１０４上の容量素子ユニット１１６を割り当てることにより、ＥＭＩをより効果的に低減することができる。また、容量素子ユニット１１６を無駄なく使用することができるため、容量チップ１０４の小型化を実現することができる。   As described above, EMI can be more effectively reduced by assigning the capacitor element unit 116 on the capacitor chip 104 in accordance with the decoupling capacitance required for each power supply / ground pair. Further, since the capacitor element unit 116 can be used without waste, the capacitor chip 104 can be downsized.

なお、本例では、電源／グランドペアごとに必要なデカップリング容量に応じて、割り当てる容量素子ユニット１１６の数を変えているが、各電源／グランドペアに対して、一つの容量素子ユニット１１６を割り当て、各容量素子ユニット１１６の静電容量を必要なデカップリング容量に応じて予め定めておいてもよい。   In this example, the number of capacitive element units 116 to be assigned is changed according to the decoupling capacitance required for each power / ground pair, but one capacitive element unit 116 is provided for each power / ground pair. The electrostatic capacity of each capacitive element unit 116 may be determined in advance according to the required decoupling capacity.

本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。   The present invention is not limited to the above-described embodiments, and various modifications such as design changes can be added based on the knowledge of those skilled in the art. The form can also be included in the scope of the present invention.

例えば、上述の第１乃至第４の実施の形態では、ビア５０による配線が一層であるが、図１６に示すように、絶縁樹脂膜４０およびビア５０は２層構造であってもよい。この場合、第１層の絶縁樹脂膜４０ｃ内に形成されたビア５０ｃにより、第１のＬＳＩチップ３０と、絶縁樹脂膜４０ｃの上に形成された導電性膜４２ｃとが接続される。さらに、第２層の絶縁樹脂膜４０ｄ内に形成されたビア５０ｄにより、導電性膜４２ｃと、絶縁樹脂膜４０ｄの上に形成された導電性膜４２ｄとが接続される。ワイヤ７０は、導電性膜４２ｄと第２のＬＳＩチップ３２とを電気的に接続する。   For example, in the above-described first to fourth embodiments, the wiring by the via 50 is a single layer, but the insulating resin film 40 and the via 50 may have a two-layer structure as shown in FIG. In this case, the first LSI chip 30 and the conductive film 42c formed on the insulating resin film 40c are connected by the via 50c formed in the first insulating resin film 40c. Further, the conductive film 42c and the conductive film 42d formed on the insulating resin film 40d are connected by the via 50d formed in the second insulating resin film 40d. The wire 70 electrically connects the conductive film 42d and the second LSI chip 32.

このように、絶縁樹脂膜４０およびビア５０を２層構造にし、配線を引き回すことにより、第１のＬＳＩチップ３０のグランド端子の位置によらず、第１のＬＳＩチップ３０と第２のＬＳＩチップ３２とを電気的に容易に接続することができるので、配線自由度が向上する。   As described above, the insulating resin film 40 and the via 50 have a two-layer structure, and the wiring is routed, so that the first LSI chip 30 and the second LSI chip are independent of the position of the ground terminal of the first LSI chip 30. 32 can be easily electrically connected to each other, so that the degree of freedom of wiring is improved.

また、第２のＬＳＩチップ３２を電気的に接続する手段は、上述のようにワイヤ７０を用いてワイヤボンディング接続する方法に限定されず、たとえば、第２のＬＳＩチップ３２の電極に半球状のバンプを形成して、このバンプによって第２のＬＳＩチップ３２と導電性膜４２とを電気的に接続するフリップチップ接続を適用することが可能である。   The means for electrically connecting the second LSI chip 32 is not limited to the method of wire bonding connection using the wire 70 as described above. For example, the electrodes of the second LSI chip 32 are hemispherical. It is possible to apply a flip chip connection in which a bump is formed and the second LSI chip 32 and the conductive film 42 are electrically connected by the bump.

本発明の第１の実施の形態における半導体集積回路装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor integrated circuit device in the 1st Embodiment of this invention. 本発明の第１の実施の形態における半導体集積回路装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor integrated circuit device in the 1st Embodiment of this invention. 本発明の第２の実施の形態における半導体集積回路装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor integrated circuit device in the 2nd Embodiment of this invention. 本発明の第３の実施の形態における半導体集積回路装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor integrated circuit device in the 3rd Embodiment of this invention. 本発明の第３の実施の形態における半導体集積回路装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor integrated circuit device in the 3rd Embodiment of this invention. 本発明の第４の実施の形態における半導体集積回路装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor integrated circuit device in the 4th Embodiment of this invention. 第３または第４の実施の形態における第２のＬＳＩチップおよび導電性膜の配置を示す平面図である。It is a top view which shows arrangement | positioning of the 2nd LSI chip and conductive film in 3rd or 4th Embodiment. 容量チップの平面図である。It is a top view of a capacity chip. 別の容量チップの平面図である。It is a top view of another capacity chip. 容量チップの製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of a capacity | capacitance chip. 容量素子ユニットの例を示す図である。It is a figure which shows the example of a capacitive element unit. ＬＳＩチップの電源・グランド端子のペアリング方法を示す図である。It is a figure which shows the pairing method of the power supply and ground terminal of LSI chip. 各電源／グランドペアごとに必要な容量ユニット数を例示する図である。It is a figure which illustrates the number of capacity units required for each power supply / ground pair. 図１３に示した例に基づく、容量チップ内における各電源・グランド端子へのユニット割り当て例を示す図である。It is a figure which shows the example of unit allocation to each power supply and ground terminal in a capacity | capacitance chip based on the example shown in FIG. 容量チップ上の容量素子ユニットを複数個接続する場合の配線例を示す図である。It is a figure which shows the example of a wiring in the case of connecting the several capacitive element unit on a capacitive chip. 第１のＬＳＩチップと第２のＬＳＩチップとを接続する配線の例を示す図である。It is a figure which shows the example of the wiring which connects a 1st LSI chip and a 2nd LSI chip.

符号の説明Explanation of symbols

２０ 基材、３０ 第１のＬＳＩチップ、３２ 第２のＬＳＩチップ、４０ 絶縁樹脂膜、４２ 導電性膜、４４ 導電性膜付き絶縁樹脂膜、５０ ビア、１００ 容量チップ、１１０ シリコン基板、１２０ 容量素子ユニット、１２２ ＩＯパッド。   20 base material, 30 first LSI chip, 32 second LSI chip, 40 insulating resin film, 42 conductive film, 44 insulating resin film with conductive film, 50 via, 100 capacity chip, 110 silicon substrate, 120 capacity Element unit, 122 IO pad.

Claims (2)

絶縁樹脂膜と、
前記絶縁樹脂膜に埋め込まれた第１の回路素子と、
一方の端部が前記第１の回路素子に接続し、他方の端部が前記絶縁樹脂膜の上面に達する第１の配線層と、
前記第１の回路素子の上方の前記絶縁樹脂膜の上に設けられた第２の回路素子と、
前記第２の回路素子の周囲に設けられ、電位が固定された第２の配線層と、
前記第１の回路素子の上方の前記絶縁樹脂膜の上に設けられ、かつ前記第２の回路素子と前記第２の配線層との間に設けられ、電位が変動する第３の配線層と、を備え、
前記第２の配線層は、前記第３の配線層の幅より広いことを特徴とする半導体集積回路装置。 An insulating resin film;
A first circuit element embedded in the insulating resin film;
A first wiring layer having one end connected to the first circuit element and the other end reaching the upper surface of the insulating resin film;
A second circuit element provided on the insulating resin film above the first circuit element;
A second wiring layer provided around the second circuit element and having a fixed potential;
A third wiring layer provided on the insulating resin film above the first circuit element and provided between the second circuit element and the second wiring layer, the potential of which varies; With
2. The semiconductor integrated circuit device according to claim 1, wherein the second wiring layer is wider than the third wiring layer . 前記第２の配線層は、前記第３の配線層より配線高さが高いことを特徴とする請求項１に記載の半導体集積回路装置。   The semiconductor integrated circuit device according to claim 1, wherein the second wiring layer has a wiring height higher than that of the third wiring layer.
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