JP4341694B2

JP4341694B2 - 半導体素子の製造方法

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Publication number: JP4341694B2
Application number: JP2007131207A
Authority: JP
Inventors: 伸治脇坂; 智宏伊藤
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2007-05-17
Filing date: 2007-05-17
Publication date: 2009-10-07
Anticipated expiration: 2023-05-26
Also published as: JP2007208303A

Description

この発明は半導体素子の製造方法に関する。

従来、半導体集積回路ウエハに形成された接続パッドに外部接続用のポスト電極を形成する際、フォトマスクのアライメントは、ウエハのオリエンテーションフラットを使用した場合には、誤差が大きくなるため、接続バッドの周縁部を被覆する絶縁膜の開口部を基準として行うようにしていた。しかしながら、ポスト電極の数が増大したり、その配列ピッチが微少化するに伴い、絶縁膜の開口部を基準とするアライメントでも精度が維持することができなくなってきている。このため、接続パッドに直接アライメントマークを形成するように改善したものがある（例えば、特許文献１参照）。

特許文献１に記載された方法は、接続パッドの周縁又は周縁部近傍に金属薄膜の欠落部分により形成したアライメントマークを設け、このアライメントマークをウエハの対角線上に設けてウエハ全体のセッティングを行うものである。

特開平１１−１９５６６７号公報

ところで、近年、半導体集積回路ウエハ全面にポスト電極を形成した後、半導体集積回路ウエハ上の全面に封止材を形成し、全ポスト電極をこの封止材で充填してパッケージングを行い、この後、ダイシングにより各半導体集積回路素子に分離する、所謂、ウエハレベルパッケージ（ＷＬＰ）が開発されている。このウエハレベルパッケージでは、半導体集積回路ウエハ上に封止材を成膜し、ポスト電極の上面露出および封止材の平坦化のための研磨をした後、各ポスト電極上面への半田印刷、半田ボール搭載、パッケージ裏面への捺印等、ポスト電極形成後にアライメントの必要な工程がある。

然るに、上記特許文献１に記載された方法では、アライメントマーク形成後、実際には、半導体集積回路ウエハの全面に下地金属層を形成して全ての接続パッド上を覆うため、この下地金属層上にポスト電極を形成した後にはアライメントマークとしての機能は消失してしまう。

このため、ポスト電極形成後の各工程におけるアライメントは、封止材から露出されたポスト電極上面の形状をアライメントマークとして行っているが、このようにすると、アライメントマークとしてのポスト電極とそうでないポスト電極との識別が困難となり、誤認識率の高いものとなっていた。

そこで、この発明は、ポスト電極形成後において、アライメントマークを確実に認識し、アライメントを効率的に行うことができる半導体素子の製造方法を提供することを目的とする。

請求項１に記載の発明は、複数の集積回路および前記各集積回路に接続された複数の接続パッドを有する半導体基板を準備し、前記複数の接続パッドの上面を含む前記半導体基板の上面全体を絶縁膜および保護膜で順次覆い、前記絶縁膜および前記保護膜に形成された開口部を介して前記接続パッドに接続されたポスト電極を設けて複数の半導体素子形成領域を形成すると共に前記集積回路を覆う前記保護膜上にアライメント用ポスト電極を設けて前記半導体素子形成領域と同じ平面サイズを有する複数のアライメントマーク形成領域を形成し、前記アライメントマーク形成領域に形成されたアライメント用ポスト電極の上面形状をアライメントマークとして使用して、前記ポスト電極上に半田層を形成する工程、マークを形成する工程、ダイシングを行う工程の全ての工程を行うことを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記アライメント用ポスト電極の平面形状は前記ポスト電極の平面形状と異なることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記アライメント用ポスト電極の平面形状は前記ポスト電極の平面形状と同じであることを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、前記半導体基板の前記アライメントマーク形成領域の周囲に、前記半導体素子形成領域と同じ平面サイズを有し、ポスト電極を有しない複数の非半導体素子形成領域が設けられていることを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記保護膜上に前記ポスト電極および前記アライメント用ポスト電極を形成した後、前記保護膜上における前記ポスト電極および前記アライメント用ポスト電極の周囲に封止膜を形成することを特徴とするものである。
請求項６に記載の発明は、請求項５に記載の発明において、前記封止膜を形成した後、前記封止膜、前記ポスト電極および前記アライメント用ポスト電極の上面側を研磨して、前記ポスト電極および前記アライメント用ポスト電極の上面を前記封止膜の上面と面一にすることを特徴とするものである。

この発明によれば、各集積回路に接続された複数の接続パッドを覆う保護膜上にアライメント用ポスト電極を設けて半導体素子形成領域と同じ平面サイズを有する複数のアライメントマーク形成領域を形成し、アライメントマーク形成領域に形成されたアライメント用ポスト電極の上面形状をアライメントマークとして使用して、半導体素子形成領域のポスト電極上に半田層を形成する工程、マークを形成する工程、ダイシングを行う工程の少なくとも１つの工程を行うので、ポスト電極形成後においてアライメントマークを確実に認識し、アライメントを効率的に行うことができる。

図１はこの発明の一実施形態としての半導体素子の平面図を示し、図２は図１のII−II線に沿う断面図を示す。この半導体素子は、ＣＳＰ(chip size package)と呼ばれるものであり、平面正方形状のシリコン基板１を備えている。シリコン基板１の上面中央部には集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属などからなる複数の接続パッド２が集積回路に接続されて設けられている。

接続パッド２の中央部を除くシリコン基板１の上面には酸化シリコンや窒化シリコンなどからなる絶縁膜３およびポリイミドなどからなる保護膜４が設けられている。接続パッド２の中央部は、絶縁膜３および保護膜４に設けられた開口部５を介して露出されている。

開口部５を介して露出された接続パッド２の上面から保護膜４の上面の所定の箇所にかけて下地金属層６が設けられている。下地金属層６の上面には銅からなる再配線７が設けられている。再配線７の接続パッド部上面には銅からなるポスト電極８が設けられている。

再配線７を含む保護膜４の上面にはエポキシ系樹脂などからなる封止膜９がその上面がポスト電極８の上面と面一となるように設けられている。したがって、ポスト電極８の上面は露出されている。この場合、ポスト電極８の平面形状は円形状となっている。そして、ポスト電極８の露出された上面には半田ボール１０が設けられている。

次に、図３は図１および図２に示す半導体素子を製造した際に同時に得られるアライメントマーク付素子の一例の平面図を示し、図４は図３のIV−IV線に沿う断面図を示す。このアライメントマーク付素子では、平面正方形状のシリコン基板１の上面に絶縁膜３および保護膜４が設けられ、保護膜４の上面中央部に下地金属層６およびアライメント用ポスト電極１１が設けられ、保護膜４の上面に封止膜９がその上面がアライメント用ポスト電極１１の上面と面一となるように設けられている。この場合、アライメント用ポスト電極１１の平面形状は、ポスト電極８の平面形状である円形状と異なり、ほぼ十字形状となっている。

次に、上記構成の半導体素子の製造方法の一例について説明する。まず、図５に示すように、ウエハ状態のシリコン基板（半導体基板）１を用意する。ここで、図５において、縦線と横線とで囲まれた正方形状で無印の領域は、それぞれ、半導体集積回路が形成された半導体素子形成領域２１であり、×印の領域はアライメントマーク形成領域２２である。この場合、アライメントマーク形成領域２２は、半導体素子形成領域２１と同様、半導体集積回路が形成され、また、その平面サイズも半導体素子形成領域２１と同じ平面サイズを有し、シリコン基板１の右上、右下、左上および左下の４箇所に設けられている。

また、図６に示すように、シリコン基板１の半導体素子形成領域２１の上面周辺部にはアルミニウム系金属などからなる接続パッド２が形成され、その上面の接続パッド２の中央部を除く領域には酸化シリコンなどからなる絶縁膜３およびポリイミドなどからなる保護膜４が形成され、絶縁膜３および保護膜４に形成された開口部５を介して露出された接続パッド２の上面を含む保護膜４の上面全体には下地金属層６が形成され、下地金属層６の上面の所定の箇所には銅からなる再配線７が形成されている。また、図７に示すように、シリコン基板１のアライメントマーク形成領域２２の上面には絶縁膜３、保護膜４および下地金属層６が形成されている。

次に、図８に示すように、再配線７を含む下地金属層６の上面全体にネガ型のメッキレジスト膜２３を形成する。次に、露光を行なうが、この場合、露光マスクとして、図９および図１０にそれぞれ示す第１および第２の露光マスク２４、２５を用意する。図９に示す第１の露光マスク２４は、ポスト電極形成用であり、方形状のガラス板２６の所定の領域で３行３列の合計９つの半導体素子形成領域２１にそれぞれ対応する領域２１ａにおいてポスト電極８形成領域に対応する部分に円形状の遮光部２７が形成され、且つ、当該領域の周囲全体に遮光部２８が形成されたものからなっている。

図１０に示す第２の露光マスク２５は、アライメント用ポスト電極形成用であり、方形状のガラス板２９の所定の領域でアライメントマーク形成領域２２に対応する領域２２ａにおいてアライメント用ポスト電極１１形成領域に対応する部分に十字形状の遮光部３０が形成され、且つ、当該領域の周囲全体に遮光部３１が形成されたものからなっている。この場合、十字形状の遮光部３０の十字を構成する２本の線の長さは第１の露光マスク２４の円形状の遮光部２７の直径よりも大きくなっており、同２本の線の幅は同円形状の遮光部２７の直径よりも小さくなっている。

一例として、第１の露光マスク２４の円形状の遮光部２７の直径が２５０μｍであり、そのピッチが５００μｍである場合には、十字形状の遮光部３０の十字を構成する２本の線の長さは５００μｍとし、同２本の線の幅は１２５μｍとする。十字形状の遮光部３０の十字を構成する２本の線の長さを第１の露光マスク２４の円形状の遮光部２７の直径よりも大きくしている理由は後述する。なお、図９および図１０に示す第１および第２の露光マスク２４、２５はステップ露光用のものである。

そして、まず、図９に示す第１の露光マスク２４を用いて、図５に示す半導体素子形成領域２１およびアライメントマーク形成領域２２に対してステップ露光を行なう。すると、図１１において円で示すように、半導体素子形成領域２１では、メッキレジスト膜２３のポスト電極８形成領域に対応する部分が非露光部２３ａとなる。また、アライメントマーク形成領域２２におけるメッキレジスト膜２３も、図１１に示す半導体素子形成領域２１におけるメッキレジスト膜２３の場合と同様に露光される。この露光をショット単位毎に走査しながらシリコン基板１全面に亘り、順次、ステップ露光する。

次に、図１０に示す第２の露光マスク２５を用いて、図５に示すアライメントマーク形成領域２２のみに対して露光を行なう。すると、図１２において白抜きのほぼ十字で示すように、アライメントマーク形成領域２２では、メッキレジスト膜２３のアライメント用ポスト電極１１形成領域に対応する部分のみが非露光部２３ｂとなる。すなわち、アライメントマーク形成領域２２におけるメッキレジスト膜２３は、第１および第２の露光マスク２４、２５を用いて２回露光されるため、その中心部のほぼ十字形状の部分のみが非露光部２３ｂとなる。

ここで、アライメントマーク形成領域２２は、直径が２５０μｍの円形の遮光部２７を有する第１の露光マスク２４を用いて露光されており、２回目の露光に用いる第２の露光マスク２５は、それぞれ、５００μｍの長さの線を有する十字形状の遮光部３０を有しているので、２回目の露光の際のマスク２５の位置合わせには±１２０μｍの許容公差が得られる。すなわち、遮光部３０のアライメントマーク形状の十字の先端は非露光部２３ａに対する位置ずれが±１２０μｍ以内であれば非露光部２３ａより外側に位置するので、２回目の露光によって図１２に図示する非露光部２３ｂの十字部の直径が２５０μｍ以下となることは無い。十字形状の遮光部３０の十字を構成する２本の線の長さを第１の露光マスク２４の円形状の遮光部２７の直径よりも大きくしている理由はこのためである。この第２の露光マスク２５を用いた露光は、各アライメントマーク形成領域２２に対し行うもので、計４回行う。

次に、現像を行なうと、図１３に示すように、半導体素子形成領域２１では、再配線７の接続パッド部つまりポスト電極８形成領域に対応する領域におけるメッキレジスト膜２３に開口部３２が形成される。また、図１４に示すように、アライメントマーク形成領域２２では、アライメント用ポスト電極１１形成領域に対応する領域におけるメッキレジスト膜２３に開口部３３が形成される。

次に、下地金属層６をメッキ電流路として銅の電解メッキを行うと、図１３に示すように、半導体素子形成領域２１では、メッキレジスト膜２３の開口部３２内における再配線７の接続パッド部上面にポスト電極８が形成される。また、図１４に示すように、アライメントマーク形成領域２２では、メッキレジスト膜２３の開口部３３内における下地金属層６の上面にアライメント用ポスト電極１１が形成される。次に、メッキレジスト膜２３を剥離する。

次に、再配線７およびアライメント用ポスト電極１１をマスクとして下地金属層６の不要な部分をエッチングして除去すると、図１５に示すように、半導体素子形成領域２１では、再配線７下にのみ下地金属層６が残存され、また、図１６に示すように、アライメントマーク形成領域２２では、アライメント用ポスト電極１１下にのみ下地金属層６が残存される。

次に、図１７に示すように、ポスト電極８および再配線７（およびアライメント用ポスト電極１１）を含む保護膜４の上面全体にエポキシ系樹脂などからなる封止膜９をその厚さがポスト電極８（およびアライメント用ポスト電極１１）の高さよりもやや厚くなるように形成する。したがって、この状態では、ポスト電極８（およびアライメント用ポスト電極１１）の上面は封止膜９によって覆われている。

次に、封止膜９およびポスト電極８（およびアライメント用ポスト電極１１）の上面側を適宜に研磨して除去することにより、図１８に示すように、ポスト電極８（およびアライメント用ポスト電極１１）の上面を露出させるとともに、この露出されたポスト電極８（およびアライメント用ポスト電極１１）の上面を封止膜９の上面と面一とする。

次に、図１９に示すように、ポスト電極８の上面に半田ボール１０を形成する。次に、シリコン基板１の下面において各半導体素子形成領域２１に対応する領域の所定の箇所に所定のマーク（捺印）を形成する。次に、ダイシング工程を経ると、図１および図２に示す半導体素子が複数個得られ、また、図３および図４に示すアライメントマーク付素子が４個得られる。

ところで、ポスト電極８形成工程後における半田ボール１０形成工程、マーク（捺印）形成工程およびダイシング工程では、ウエハ状態のシリコン基板１の位置合わせを行なう必要がある。また、各ポスト電極８の上面に半田ボール１０を形成する前に、各ポスト電極８の上面に半田層を印刷する場合があり、この場合にも、位置合わせが必要である。さらに、マーク（捺印）形成工程後でダイシング工程前に電気的コンタクト検査工程を行なう場合も、ウエハ状態のシリコン基板１の位置合わせを行なう必要がある。このような場合には、アライメントマーク形成領域２２に形成されたアライメント用ポスト電極１１をアライメントマークとして使用する。

すなわち、ポスト電極８が形成された半導体素子形成領域２１と同じ平面サイズを有するアライメントマーク形成領域２２にアライメント用ポスト電極１１を形成しているので、ステップ露光方式を採用しても、ウエハ状態のシリコン基板１の位置合わせを行なうとき、アライメントマーク形成領域２２に形成されたアライメント用ポスト電極１１をアライメントマークとして容易に認識することができ、アライメントマーク誤認識の発生を防止することができる。

しかも、この場合、アライメント用ポスト電極１１の平面形状を、ポスト電極８の平面形状である円形状と異なり、ほぼ十字形状としているので、アライメント用ポスト電極１１とポスト電極８とを混同することがなく、アライメントマーク誤認識の発生を確実に防止することができる。

なお、例えば、図２０に示すこの発明の他の実施形態のように、アライメントマーク形成領域２２の周囲における○印の領域を、半導体素子形成領域２１と同じ平面サイズを有し、ポスト電極を有しない非半導体素子形成領域４１としてもよい。このようにした場合には、アライメントマーク形成領域２２と半導体素子形成領域２１との間にポスト電極を有しない非半導体素子形成領域４１が介在することにより、アライメントマーク誤認識の発生をより一層確実に防止することができる。

次に、図２０に示す非半導体素子形成領域４１の形成方法について説明する。この場合には、予め、第１、第２の露光マスク２４、２５の他に、図２１に示す第３の露光マスク４２を用意する。この第３の露光マスク４２では、方形状のガラス板４３の所定の領域で非半導体素子形成領域４１に対応する領域のすべてが透過部４４となっており、この透過部４４の周囲全体に遮光部４５が形成されている。

先ず、第１の露光マスク２４を用いて、シリコン基板１全面の半導体素子形成領域２１およびアライメントマーク形成領域２２に対してステップ露光を行なう。次に、第２の露光マスク２５を用いて、４箇所のアライメントマーク形成領域２２に対する露光を行う。これにより、第１実施例にて説明した如く、各アライメントマーク形成領域２２は、図１２に示す非露光部２３ｂを除く全ての領域が露光される。

そして、この後、第３の露光マスク４２を用いて、該第３の露光マスク４２の透過部４４の縁部を非半導体素子形成領域４１の縁部に位置合わせして露光を行なう。第３の露光マスク４２による位置合わせおよび露光は、順次、各非半導体素子形成領域４１に対して移動してその全てに対して行う。この露光により、非半導体素子形成領域４１におけるメッキレジスト膜全体が露光部となり、現像を行なっても、当該領域におけるメッキレジスト膜に開口部は形成されない。したがって、電解メッキを行なっても、当該領域にはポスト電極は形成されず、非半導体素子形成領域４１となる。この場合、非半導体素子形成領域４１では、保護膜の上面全体には当初下地金属層が形成されているが、下地金属層の上面には再配線は形成されておらず、また、上述の如く、ポスト電極も形成されないため、保護膜の上面全体に当初形成されていた下地金属層はすべて除去される。

なお、第２の露光マスク２５として、例えば、図２２に示すように、第１の露光マスク２４の円形状の遮光部２７と同一径あるいはそれよりもやや大径の円形状の遮光部３０が形成されたものを用いた場合には、図２３において円で示すように、アライメントマーク形成領域２２では、メッキレジスト膜２３のアライメント用ポスト電極形成領域に対応する部分のみが非露光部２３ｃとなり、これに対応する平面形状、すなわち、ポスト電極８の平面形状と全く同じ平面形状である円形状のアライメント用ポスト電極が形成されることになる。ただし、この場合も、アライメント用ポスト電極はアライメントマーク形成領域２２に形成されるため、アライメントマークとして容易に認識することができ、アライメントマーク誤認識の発生を防止することができる。また、アライメント用ポスト電極の平面形状は、三角形状、四角形状、その他の形状などとしてもよい。

また、第２の露光マスク２５として、例えば、図２４に示すように、４つの正方形状の遮光部３０間に十字形状の透過部が形成されたものを用いた場合には、図２５において４つの１／４円で示すように、アライメントマーク形成領域２２では、メッキレジスト膜２３のアライメント用ポスト電極形成領域に対応する部分のみが非露光部２３ｄとなり、これに対応する平面形状のアライメント用ポスト電極が形成されることになる。

さらに、露光マスクとしては、第１の露光マスク２４と第２の露光マスク２５とを１枚のガラス板に形成したものを用いてもよく、また、第１の露光マスク２４と第２の露光マスク２５と第３の露光マスク４２とを１枚のガラス板に形成したものを用いてもよい。

この発明の一実施形態としての半導体素子の平面図。図１のII−II線に沿う断面図。図１および図２に示す半導体素子を製造した際に同時に得られるアライメントマーク付素子の一例の平面図。図３のIV−IV線に沿う断面図。上記一実施形態における半導体素子の製造に際し、当初用意したウエハ状態のシリコン基板の平面図。図５に示す半導体素子形成領域の部分の断面図。図５に示すアライメントマーク形成領域の部分の断面図。図６に続く工程で半導体素子形成領域の部分を示す断面図。第１の露光マスクの平面図。第２の露光マスクの平面図。半導体素子形成領域の部分におけるメッキレジスト膜の露光状態を説明するために示す平面図。アライメントマーク形成領域の部分におけるメッキレジスト膜の露光状態を説明するために示す平面図。図８に続く工程で半導体素子形成領域の部分を示す断面図。図１３と同一の工程でアライメントマーク形成領域の部分を示す断面図。図１３に続く工程で半導体素子形成領域の部分を示す断面図。図１５と同一の工程でアライメントマーク形成領域の部分を示す断面図。図１５に続く工程で半導体素子形成領域の部分を示す断面図。図１７に続く工程で半導体素子形成領域の部分を示す断面図。図１８に続く工程で半導体素子形成領域の部分を示す断面図。この発明の他の実施形態を説明するために示すウエハ状態のシリコン基板の平面図。第３の露光マスクの平面図。第２の露光マスクの他の例の平面図。図２２に示す第２の露光マスクを用いた場合のアライメントマーク形成領域の部分におけるメッキレジスト膜の露光状態を説明するために示す平面図。第２の露光マスクのさらに他の例の平面図。図２４に示す第２の露光マスクを用いた場合のアライメントマーク形成領域の部分におけるメッキレジスト膜の露光状態を説明するために示す平面図。

符号の説明

１シリコン基板
６下地金属層
７再配線
８ポスト電極
９封止膜
１０半田ボール
１１アライメント用ポスト電極
２１半導体素子形成領域
２２アライメントマーク形成領域
２３メッキレジスト膜
２４第１の露光マスク
２５第２の露光マスク
４１非半導体素子形成領域
４２第３の露光マスク

Claims

複数の集積回路および前記各集積回路に接続された複数の接続パッドを有する半導体基板を準備し、前記複数の接続パッドの上面を含む前記半導体基板の上面全体を絶縁膜および保護膜で順次覆い、前記絶縁膜および前記保護膜に形成された開口部を介して前記接続パッドに接続されたポスト電極を設けて複数の半導体素子形成領域を形成すると共に前記集積回路を覆う前記保護膜上にアライメント用ポスト電極を設けて前記半導体素子形成領域と同じ平面サイズを有する複数のアライメントマーク形成領域を形成し、前記アライメントマーク形成領域に形成されたアライメント用ポスト電極の上面形状をアライメントマークとして使用して、前記ポスト電極上に半田層を形成する工程、マークを形成する工程、ダイシングを行う工程の全ての工程を行うことを特徴とする半導体素子の製造方法。
請求項１に記載の発明において、前記アライメント用ポスト電極の平面形状は前記ポスト電極の平面形状と異なることを特徴とする半導体素子の製造方法。
請求項１に記載の発明において、前記アライメント用ポスト電極の平面形状は前記ポスト電極の平面形状と同じであることを特徴とする半導体素子の製造方法。
請求項１に記載の発明において、前記半導体基板の前記アライメントマーク形成領域の周囲に、前記半導体素子形成領域と同じ平面サイズを有し、ポスト電極を有しない複数の非半導体素子形成領域が設けられていることを特徴とする半導体素子の製造方法。
請求項１に記載の発明において、前記保護膜上に前記ポスト電極および前記アライメント用ポスト電極を形成した後、前記保護膜上における前記ポスト電極および前記アライメント用ポスト電極の周囲に封止膜を形成することを特徴とする半導体素子の製造方法。
請求項５に記載の発明において、前記封止膜を形成した後、前記封止膜、前記ポスト電極および前記アライメント用ポスト電極の上面側を研磨して、前記ポスト電極および前記アライメント用ポスト電極の上面を前記封止膜の上面と面一にすることを特徴とする半導体素子の製造方法。