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JP4340595B2 - 試験装置及び試験方法 - Google Patents

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Description

本発明は、試験装置及び試験方法に関する。特に、本発明は、電子デバイスから出力される信号の出力パターンと、予め定められた期待値パターンとを比較することにより、その電子デバイスの良否を判定する試験装置及び試験方法に関する。
試験装置は、試験対象となる被試験デバイス(DUT: Device Under Test)の試験を、試験プログラムに基づいて行う。具体的には、試験装置は、試験プログラムの命令をメモリから順次読み出して実行する。そして、試験装置は、各命令に対応付けられた試験パターンをメモリから読み出して、被試験デバイスの各端子に出力する。その結果出力された出力パターンは、被試験デバイスが出力すべき予め定められた期待値パターンと比較される。
なお、本出願に対応する外国の特許出願においては下記の文献が発見または提出されている。
特開平11−248804号公報 特開2002−139557号公報
被試験デバイスによっては、出力パターン列の出力が開始されるタイミングが定まっていない場合がある。このため、出力パターン列の先頭を示す予め定められたヘッダパターン列を、被試験デバイスに出力させ、ヘッダパターンを検出した後に期待値パターンとの比較を開始する方法(ハント機能)が考えられる。即ちこの方法によると、試験装置は、ヘッダパターン列が検出された場合に、そのヘッダパターンに続いて出力される出力パターン列を、期待値パターン列と比較する。
しかしながら、この方法によると、被試験デバイスから出力パターン列が出力されるタイミングと、その出力パターン列と比較されるべき期待値パターンがメモリから読み出されるタイミングとが異なる場合がある。従って、パターンを適切に比較するためには、タイミングの異なる期待値パターン列及び出力パターン列を同期させなければならない。
そこで本発明は、上記の課題を解決することのできる試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記課題を解決するために、本発明の第1の形態においては、被試験デバイスの端子から順次出力される出力パターン列と、出力パターン列と比較されるべき期待値パターン列との比較結果に基づいて、被試験デバイスの良否を判定する試験装置であって、被試験デバイスの試験プログラムに含まれる複数の命令を順次実行し、実行された各々の命令に対応付けられた期待値パターンをメモリから読み出すシーケンス制御部と、予め定められたヘッダパターン列に一致する出力パターン列の検出開始を指示する検出開始命令が実行された場合に、ヘッダパターン列と一致する出力パターン列が被試験デバイスから出力されるか否かを検出するヘッダパターン検出部と、出力パターン列及び期待値パターン列を比較する期待値比較部と、ヘッダパターン列と一致する出力パターン列が検出された場合に、各々の期待値パターンと、当該期待値パターンと比較されるべき出力パターンとを同期して同一サイクルにおいて期待値比較部に入力させるタイミング調整部とを備える試験装置を提供する。
シーケンス制御部は、出力パターンを期待値パターンと比較する比較段階を有する複数の段階からなる命令実行パイプラインにより、各々の命令を実行し、タイミング調整部は、比較段階に期待値パターンが入力されるタイミングにおいて、当該期待値パターンと比較されるべき出力パターンを比較段階に入力させる調整を行ってもよい。
シーケンス制御部により、ヘッダパターン列の検出終了を指示する検出終了命令が実行された場合に、タイミング調整部は、一の命令に対応付けられた期待値パターンと、一の命令の実行時に取得された出力パターンとを、同一サイクルにおいて期待値比較部に入力させてもよい。
複数のヘッダパターン列を格納するヘッダパターン格納部を更に備え、シーケンス制御部は、検出開始命令として、検出対象のヘッダパターン列をヘッダパターン格納部から選択する指示を含む命令を実行し、ヘッダパターン検出部は、検出開始命令に基づいて選択したヘッダパターン列について、当該ヘッダパターン列と一致する出力パターン列が被試験デバイスから出力されるか否かを検出してもよい。
ヘッダパターン列の検出を開始してから予め定められた期間内に、ヘッダパターン列と一致する出力パターン列が検出されなかった場合に、ヘッダパターン列の検出に失敗した旨を通知するエラー通知部を更に備えてもよい。
本発明の第2の形態においては、被試験デバイスの端子から順次出力される出力パターン列と、出力パターン列と比較されるべき期待値パターン列との比較結果に基づいて、被試験デバイスの良否を判定する試験方法であって、被試験デバイスの試験プログラムに含まれる複数の命令を順次実行し、実行された各々の命令に対応付けられた期待値パターンをメモリから読み出すシーケンス制御段階と、予め定められたヘッダパターン列に一致する出力パターン列の検出開始を指示する検出開始命令が実行された場合に、ヘッダパターン列と一致する出力パターン列が被試験デバイスから出力されるか否かを検出するヘッダパターン検出段階と、出力パターン列及び期待値パターン列を比較する期待値比較段階と、ヘッダパターン列と一致する出力パターン列が検出された場合に、各々の期待値パターンと、当該期待値パターンと比較されるべき出力パターンとを同期して同一サイクルにおいて期待値比較段階において比較させるタイミング調整段階とを備える試験装置を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明によれば、出力パターン列の出力を、期待値パターン列の読出しに同期させて比較することができる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、試験装置10の構成を示す。試験装置10は、1又は複数の端子を備えるDUT100を試験する試験装置であり、メインメモリ102と、セントラルパターン制御部112と、複数のチャネルブロック130とを備える。
メインメモリ102は、DUT100の試験プログラムを格納し、試験プログラムを実行した結果DUT100が出力する出力パターンを記録する。メインメモリ102は、命令メモリ104と、複数の試験パターンメモリ106と、複数の期待値パターンメモリ108と、デジタルキャプチャメモリ110とを有する。
命令メモリ104は、試験プログラムに含まれる各命令を格納する。複数の試験パターンメモリ106のそれぞれは、DUT100の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる試験パターン列を各端子毎に格納する。
ここで試験パターン列は、命令サイクル期間中にDUT100の端子に対して順次出力するべき複数の試験パターンを含む。例えば、試験装置10が1命令サイクル当たり32ビットの信号をDUT100に対して出力する場合、試験パターンメモリ106は、各命令に対応付けて、1命令サイクル期間中に出力する32ビットの信号に対応する32個の試験パターンからなる試験パターン列を格納する。
複数の期待値パターンメモリ108のそれぞれは、DUT100の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる期待値パターン列を格納する。ここで、期待値パターン列は、命令サイクル期間中にDUT100の端子から順次出力される複数の出力パターンと順次比較されるべき複数の期待値パターンを含む。デジタルキャプチャメモリ110は、試験プログラムを実行した結果DUT100が出力する出力パターンを記録する。
以上において、命令メモリ104、複数の試験パターンメモリ106、複数の期待値パターンメモリ108、及び/又はデジタルキャプチャメモリ110は、メインメモリ102を構成する別個のメモリモジュールに分割して設けられてもよく、同一のメモリモジュール内の異なる記憶領域として設けられてもよい。
セントラルパターン制御部112は、メインメモリ102及び複数のチャネルブロック130に接続され、DUT100の各端子に共通の処理を行う。セントラルパターン制御部112は、パターンリストメモリ114と、ベクタ生成制御部116と、セントラルキャプチャ制御部120と、パターンリザルトメモリ122とを有する。
パターンリストメモリ114は、試験プログラムのメインルーチンや各サブルーチンのそれぞれについて、命令メモリ104における当該ルーチンの開始/終了アドレス、試験パターンメモリ106における試験パターンの開始アドレス、期待値パターンメモリ108における期待値パターンの開始アドレス等を格納する。ベクタ生成制御部116は、シーケンシャルパターン生成部146と共に本発明に係るシーケンシャル制御部として機能し、命令サイクル毎に、DUT100の試験プログラムに含まれる命令を順次実行する。より具体的には、ベクタ生成制御部116は、各ルーチン毎に、開始アドレスから終了アドレスまでの各命令をパターンリストメモリ114から順次読み出して、順次実行する。
セントラルキャプチャ制御部120は、DUT100の各端子毎の良否判定結果を各チャネルブロック130から受けて、各ルーチン毎のDUT100の良否判定結果を集計する。パターンリザルトメモリ122は、各ルーチン毎のDUT100の良否判定結果を格納する。
複数のチャネルブロック130のそれぞれは、DUT100の各端子に対応して設けられる。各チャネルブロック130は、チャネルパターン生成部140と、タイミング生成部160と、ドライバ170と、コンパレータ180とを有する。
チャネルパターン生成部140は、当該端子の試験に用いる試験パターン列又は期待値パターン列を生成し、DUT100の出力パターン列及び期待値パターン列の比較を行う。チャネルパターン生成部140は、シーケンシャルパターン生成部142と、フォーマット制御部144と、シーケンシャルパターン生成部146と、ハント・コンペア部148と、フェイルキャプチャ制御部150と、フェイルキャプチャメモリ152とを含む。
シーケンシャルパターン生成部142は、実行するルーチンに対応して出力すべき試験パターン列の開始アドレスを、ベクタ生成制御部116から受信する。そして、シーケンシャルパターン生成部142は、各命令サイクルに対応して当該開始アドレスから順に試験パターンメモリ106から試験パターン列を読み出して、順次フォーマット制御部144へ出力する。フォーマット制御部144は、試験パターン列を、ドライバ170を制御するためのフォーマットに変換する。
シーケンシャルパターン生成部146は、ベクタ生成制御部116と共に本発明に係るシーケンス制御部として機能し、実行するルーチンに対応して、期待値パターン列の開始アドレスをベクタ生成制御部116から受信する。そして、シーケンシャルパターン生成部146は、各命令サイクルに対応して当該開始アドレスから順に期待値パターンメモリ108から期待値パターンを読み出して、順次ハント・コンペア部148及びフェイルキャプチャ制御部150へ出力する。
ハント・コンペア部148は、コンパレータ180を介してDUT100が出力した出力パターン列を入力し、期待値パターン列と比較する。ここでハント・コンペア部148は、DUT100から出力されるタイミングが不定の出力パターン列については、DUT100から特定のヘッダパターン列が出力されたことを条件として期待値パターン列との比較を開始するハント機能を有してよい。この場合、ハント・コンペア部148は、ヘッダパターン列に一致する出力パターン列の検出を開始する検出開始命令が実行されたことを条件として、ヘッダパターン列の検出を開始してもよい。ハント機能によって、ハント・コンペア部148は、例えば、ヘッダパターン列の検出を開始してからヘッダパターン列が検出されるまでに要した時間に基づいて、出力パターン列を期待値パターン列と比較するタイミングを調整する。
フェイルキャプチャ制御部150は、DUT100の出力パターン列及び期待値パターン列の一致/不一致の情報をハント・コンペア部148から受けて、当該端子についてのDUT100の良否判定結果を生成する。フェイルキャプチャメモリ152は、ハント・コンペア部148によるハント処理の結果や期待値と不一致となった出力パターンの値等を含むフェイル情報を格納する。
タイミング生成部160は、ドライバ170が試験パターン列内の各試験パターンを出力するタイミング、及び、コンパレータ180がDUT100の出力パターンを取り込むタイミングを生成する。ドライバ170は、タイミング生成部160により指定されたタイミングにおいて、チャネルパターン生成部140内のフォーマット制御部144により出力される各試験パターンをDUT100へ出力する。コンパレータ180は、タイミング生成部160により指定されたタイミングにおいて、DUT100の端子から出力された出力パターンを取得し、チャネルブロック130内のハント・コンペア部148及びデジタルキャプチャメモリ110へ供給する。
なお、チャネルパターン生成部140は、以上に示したシーケンシャルパターン生成部142及びシーケンシャルパターン生成部146を別個に設ける構成に代えて、シーケンシャルパターン生成部142及びシーケンシャルパターン生成部146の機能を有する共通のシーケンシャルパターン生成部を備える構成を採ってもよい。
図2は、ハント・コンペア部148の構成を示す。ハント・コンペア部148は、ヘッダパターン格納部200と、ヘッダパターン検出部210と、アラインメント部220と、期待値比較部230と、タイミング調整部240と、セレクタ250と、エラー通知部260とを有する。ヘッダパターン格納部200は、複数のヘッダパターン列を格納する。ヘッダパターン検出部210は、ベクタ生成制御部116から受けた信号に基づいて、ヘッダパターン列に一致する出力パターン列の検出開始を指示する検出開始命令が実行されたか否かを判断する。ここで、検出開始命令は、検出対象のヘッダパターン列をヘッダパターン格納部200から選択する指示を含む。
ヘッダパターン検出部210は、検出開始命令が実行された場合に、検出開始命令に基づいて、検出対象のヘッダパターン列をヘッダパターン格納部200から選択する。そして、ヘッダパターン検出部210は、検出開始命令に基づいて選択したヘッダパターン列について、そのヘッダパターン列と一致する出力パターン列が被試験デバイス100から出力されるか否かを検出する。具体的には、ヘッダパターン検出部210は、コンパレータ180の出力信号の中から、ヘッダパターン列と一致する出力パターン列を検出する。
タイミング調整部240は、ヘッダパターン列と一致する出力パターン列が検出された場合に、ヘッダパターン列の検出を開始してからヘッダパターン列が検出されるまでに経過した時間に基づいて、出力パターン列の出力タイミングを調節するパラメータをアラインメント部220に設定する。例えば、タイミング調整部240は、出力パターン列を遅延させる遅延量をアラインメント部220に設定してもよい。この遅延量を適切に設定することにより、出力パターン列及び期待値パターン列を同期させることができる。
アラインメント部220は、被試験デバイス100から出力された出力パターン列をコンパレータ180から入力する。そして、アラインメント部220は、入力した出力パターン列を、タイミング調整部240により設定された遅延量だけ遅延させて、期待値比較部230及びセレクタ250に送る。なお、アラインメント部220は、ヘッダパターン列が未検出の場合には、出力パターン列を遅延させることなくそのまま出力してもよい。
より具体的には、アラインメント部220は、縦続接続された複数のフリップフロップと、複数のフリップフロップの何れかの出力を選択して出力するセレクタとを有する。そして、初段のフリップフロップは、出力パターン列を順次入力する。セレクタは、タイミング調整部240により設定された遅延量に基づいて、何れかのフリップフロップの出力を選択して出力する。これにより、アラインメント部220は、出力パターンが通過するフリップフロップの数を可変とすることができ、出力パターン列及び期待値パターン列のタイミングを合わせることができる。
期待値比較部230は、ヘッダパターン列が検出された場合に、アラインメント部220から入力した出力パターン列と、シーケンシャルパターン生成部146から入力した期待値パターン列とを比較し、比較結果を順次セレクタ250に送る。セレクタ250は、ヘッダパターン列が検出された場合には、期待値比較部230による比較結果を入力してフェイルキャプチャ制御部150に送る。一方、セレクタ250は、ヘッダパターン列が検出されていない場合には、アラインメント部220から入力した出力パターン列をフェイルキャプチャ制御部150に送る。
エラー通知部260は、ヘッダパターン列の検出を開始してから予め定められた期間内に、そのヘッダパターン列と一致する出力パターン列が検出されなかった場合に、ヘッダパターン列の検出に失敗した旨を試験装置10の利用者に通知する。これにより、利用者は、ヘッダパターン列を検出できないエラーの発生を適切に知ることができると共に、フェイルキャプチャメモリ152に格納された、エラー発生までの出力パターン列を調べることによりそのエラーの発生原因を容易に追究できる。
図3は、期待値パターン列及び出力パターン列が比較される処理のタイミングを示す。ベクタ生成制御部116は、命令を実行する命令実行段階と、出力パターンを期待値パターンと比較する比較段階とを有する複数の段階からなる命令実行パイプラインにより、各々の命令を実行する。より具体的には、命令実行段階において、ベクタ生成制御部116は、ヘッダパターン列の検出開始を指示するPKTST命令と、そのヘッダパターン列の検出終了を指示するPKTEND命令とを含む複数の命令を、命令サイクル毎に順次実行する。ここで、PKTST命令は、本発明に係る検出開始命令の一例であり、PKTEND命令は、本発明に係る検出終了命令の一例である。
シーケンシャルパターン生成部146は、複数の命令の各々について、当該命令に対応する期待値パターンを期待値パターンメモリ108から順次読み出す。例えば、シーケンシャルパターン生成部146は、PKTST命令に対応する期待値パターンであるEDを読み出す。また、シーケンシャルパターン生成部146は、PKTST命令の次のNOP命令に対応する期待値パターンであるEDを読み出す。ここで、比較段階は命令実行段階より後に実行されるので、比較段階に期待値パターン列が入力されるタイミングは、命令実行段階において対応する命令が実行されるタイミングより遅れる。
比較段階において、コンパレータ180は、DUT100の端子から出力された出力パターンを取得し、ハント・コンペア部148へ供給する。例えば、コンパレータ180は、出力パターン列D、D、D、・・・D、Dn+1、及びDn+2を順次取得してハント・コンペア部148へ供給する。アラインメント部220は、この出力パターン列を、タイミング調整部240により設定された遅延量だけ遅延させて、期待値比較部230に出力する。
より具体的には、タイミング調整部240は、アラインメント部220に適切な遅延量を設定することにより、比較段階に期待値パターン列ED、ED、及びEDが入力されるタイミングにおいて、ED、ED、及びEDと比較されるべき出力パターン列D、D、Dを比較段階に入力させる調整を行う。同様に、タイミング調整部240は、比較段階に期待値パターン列ED、EDn+1、及びEDn+2が入力されるタイミングにおいて、ED、EDn+1、及びEDn+2と比較されるべき出力パターン列D、Dn+1、Dn+2を比較段階に入力させる。これにより、タイミング調整部240は、各々の期待値パターンと、その期待値パターンと比較されるべき出力パターンとを同期して同一サイクルにおいて期待値比較部230に入力させることができる。
このように、本実施例における試験装置10によれば、被試験デバイス100から出力パターンの出力が開始されるタイミングが不定な場合であっても、期待値パターン及び出力パターンを適切に同期させることができる。
ベクタ生成制御部116がPKTEND命令を実行した場合において、タイミング調整部240は、期待値比較部230により出力パターンを遅延させない設定を行う。これにより、期待値比較部230は、入力した出力パターン列を遅延させることなくそのまま期待値比較部230に出力する。より具体的には、PKTEND命令実行後に、シーケンシャルパターン生成部146は、期待値パターン列ED、EDm+1、及びEDm+2を読み出す。ここで、比較段階は命令実行段階より後に実行されるので、比較段階に期待値パターン列が入力されるタイミングは、命令実行段階において対応する命令が実行されるタイミングより遅れる。
比較段階において、コンパレータ180は、出力パターン列D、Dm+1、及びDm+2を順次取得してハント・コンペア部148へ供給する。アラインメント部220は、この出力パターン列を遅延させることなく期待値比較部230に出力する。この結果、期待値比較部230は、出力パターンDm+1及び期待値パターンEDを比較して比較結果Rをフェイルメモリに書き込む。
以上のように、PKTEND命令が実行された場合には、タイミング調整部240は、アラインメント部220に設定した遅延量をヘッダパターン検出前の状態に戻す。この結果、タイミング調整部240は、ある命令に対応付けられた期待値パターンと、その命令の実行時に被試験デバイス100から取得された出力パターンとを、同一サイクルにおいて期待値比較部230に入力させることができる。これにより、被試験デバイス100の試験の一部のみに対して、期待値パターン及び出力パターンを同期させるか否かを制御できる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
図1は、試験装置10の構成を示す。 図2は、ハント・コンペア部148の構成を示す。 図3は、期待値パターン列及び出力パターン列が比較される処理のタイミングを示す。
符号の説明
10 試験装置
100 被試験デバイス
102 メインメモリ
104 命令メモリ
106 試験パターンメモリ
108 期待値パターンメモリ
110 デジタルキャプチャメモリ
112 セントラルパターン制御部
114 パターンリストメモリ
116 ベクタ生成制御部
120 セントラルキャプチャ制御部
122 パターンリザルトメモリ
130 チャネルブロック
140 チャネルパターン生成部
142 シーケンシャルパターン生成部
144 フォーマット制御部
146 シーケンシャルパターン生成部
148 ハント・コンペア部
150 フェイルキャプチャ制御部
152 フェイルキャプチャメモリ
160 タイミング生成部
170 ドライバ
180 コンパレータ
200 ヘッダパターン格納部
210 ヘッダパターン検出部
220 アラインメント部
230 期待値比較部
240 タイミング調整部
250 セレクタ
260 エラー通知部

Claims (6)

  1. 被試験デバイスの端子から順次出力される出力パターン列と、前記出力パターン列と比較されるべき期待値パターン列との比較結果に基づいて、前記被試験デバイスの良否を判定する試験装置であって、
    前記被試験デバイスの試験プログラムに含まれる複数の命令を順次実行し、実行された各々の命令に対応付けられた期待値パターンをメモリから読み出すシーケンス制御部と、
    予め定められたヘッダパターン列に一致する出力パターン列の検出開始を指示する検出開始命令が実行された場合に、前記ヘッダパターン列と一致する出力パターン列が前記被試験デバイスから出力されるか否かを検出するヘッダパターン検出部と、
    前記出力パターン列及び前記期待値パターン列を比較する期待値比較部と、
    前記ヘッダパターン列と一致する出力パターン列が検出された場合に、各々の期待値パターンと、当該期待値パターンと比較されるべき出力パターンとを同期して同一サイクルにおいて前記期待値比較部に入力させるタイミング調整部と
    を備える試験装置。
  2. 前記シーケンス制御部は、前記出力パターンを前記期待値パターンと比較する比較段階を有する複数の段階からなる命令実行パイプラインにより、各々の前記命令を実行し、
    前記タイミング調整部は、前記比較段階に前記期待値パターンが入力されるタイミングにおいて、当該期待値パターンと比較されるべき出力パターンを前記比較段階に入力させる調整を行う
    請求項1記載の試験装置。
  3. 前記シーケンス制御部により、前記ヘッダパターン列の検出終了を指示する検出終了命令が実行された場合に、前記タイミング調整部は、一の命令に対応付けられた期待値パターンと、前記一の命令の実行時に取得された出力パターンとを、同一サイクルにおいて前記期待値比較部に入力させる
    請求項1記載の試験装置。
  4. 複数の前記ヘッダパターン列を格納するヘッダパターン格納部を更に備え、
    前記シーケンス制御部は、前記検出開始命令として、検出対象のヘッダパターン列を前記ヘッダパターン格納部から選択する指示を含む命令を実行し、
    前記ヘッダパターン検出部は、前記検出開始命令に基づいて選択したヘッダパターン列について、当該ヘッダパターン列と一致する出力パターン列が前記被試験デバイスから出力されるか否かを検出する
    請求項1記載の試験装置。
  5. 前記ヘッダパターン列の検出を開始してから予め定められた期間内に、前記ヘッダパターン列と一致する出力パターン列が検出されなかった場合に、前記ヘッダパターン列の検出に失敗した旨を通知するエラー通知部
    を更に備える請求項1記載の試験装置。
  6. 被試験デバイスの端子から順次出力される出力パターン列と、前記出力パターン列と比較されるべき期待値パターン列との比較結果に基づいて、前記被試験デバイスの良否を判定する試験方法であって、
    前記被試験デバイスの試験プログラムに含まれる複数の命令を順次実行し、実行された各々の命令に対応付けられた期待値パターンをメモリから読み出すシーケンス制御段階と、
    予め定められたヘッダパターン列に一致する出力パターン列の検出開始を指示する検出開始命令が実行された場合に、前記ヘッダパターン列と一致する出力パターン列が前記被試験デバイスから出力されるか否かを検出するヘッダパターン検出段階と、
    前記出力パターン列及び前記期待値パターン列を比較する期待値比較段階と、
    前記ヘッダパターン列と一致する出力パターン列が検出された場合に、各々の期待値パターンと、当該期待値パターンと比較されるべき出力パターンとを同期して同一サイクルにおいて前記期待値比較段階において比較させるタイミング調整段階と
    を備える試験方法。
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