JP4239875B2 - 画像信号処理装置及び画像信号転送方法 - Google Patents

Description

本発明は、デジタルデータとして入力された画像信号に基づいて画像を形成する処理部を有する画像信号処理装置及び画像信号の入力部から処理部に画像信号を転送する画像信号転送方法に関する。

ID1204デジタル式のビデオカメラ等の画像処理装置は、基本的に対象物を撮像して画像データを生成する構成と、この画像データを処理して画像表示可能なデータ（表示画像データ）を生成する構成とを有する。図６は、ビデオカメラの画像データを生成する構成（映像信号源）６１と、表示画像データを生成する構成（映像処理・表示部）６２とを示す図である。図示したビデオカメラでは、撮像で得られた信号がＹ，Ｕ，Ｖ信号に変換され、Ｙ信号とＵＶ信号とがそれぞれ８ビットで映像処理・表示部６２に転送される。映像信号源６１と映像処理・表示部６２とは信号線で接続され、画像データは、この信号線を使って転送される。

図７は、映像信号源６１の構成をより詳細に説明するための図である。映像信号源６１は、電子カメラ・プリプロセス部７１と、画像データ生成部７２とで構成される。電子カメラ・プリプロセス部７１のイメージセンサ７３は、図示しないレンズを介して入力された光を受光し、光電変換してアナログの電気信号を生成する。生成された電気信号は、アンプ７４で増幅されてＡＤＣ（Analog-to-Digital Converter）７５でデジタル信号に変換される。この信号をＲＡＷ信号と記す。

ＲＡＷ信号は、画像データ生成部７２に出力される。画像データ生成部７２は、ＲＡＷ信号をデジタル映像処理部８４においてデジタル処理し、画像データがカラーの場合にはＲ，Ｇ，Ｂ信号あるいはＹ，Ｕ，Ｖ信号を生成する。生成されたＹ，Ｕ，Ｖ信号等は、図６に示した映像処理・表示部６２に転送される。この転送は、例えば３０ｆｐｓ（frame/s）の実時間で行われる。このため、図７に示した構成は、Ｙ信号用に８ビットのポート、ＵＶ信号用に８ビットのポート、また、画素同期信号を出力するためのポートの３ポートを使い、高速な画像データ転送を実現している。３ポートを使って各信号をパラレルに転送する場合、映像信号源６１と映像処理・表示部６２とを接続する映像信号線が１６本になる。

ところで、デジタルカメラやムービーには、カメラ部分（筒頭）を可動とし、映像信号源６１を搭載した筐体と映像処理・表示部６２を搭載した筐体との位置関係を変更可能にしたものがある。カメラ部分を可動とすることは、ユーザにとって撮影位置を変更することなく撮影角度を変更できる使い有用な機能である。
しかし、前記したように映像信号源６１から映像処理・表示部６２に信号をパラレルに転送する構成では、筐体間を多くの信号線が結ぶことになる。このため、信号線が筐体同士の位置関係を変える自由度を制限する可能性がある。また、筐体間を多くの信号線が結ぶことは、デジタルカメラ等の小型化にも不利である。

上記した点を解決するため、Ｙ，Ｕ，Ｖ信号等の画像データをシリアライズし、映像処理・表示部６２にシリアル転送する技術がある。図８は、図７に示した映像信号源が画像データを映像処理・表示部６２にシリアル転送する構成を説明するための図である。図８に示した映像信号源は、図７に示した電子カメラ・プリプロセス部７１と、画像データ生成部７２がＵＶ信号多重部を備えない構成の画像データ生成部８２と、映像データ・シリアル転送部８３とで構成される。

図９（ａ）〜（ｃ）は、映像データ・シリアル転送部８３の構成を説明するための図である。映像データ・シリアル転送部８３は、図９（ａ）に示したＰＬＬ回路９１、（ｂ）に示した同期信号分離部９２、（ｃ）に示したパラレル・シリアル変換部９３及びＵＶ多重部９４を有している。映像データ・シリアル転送部８３のＰＬＬ回路９１は、映像処理・表示部６２から同期クロック信号を入力し、画素の信号に同期するＰＣＬＫとシリアル通信のためのＳＣＬＫとを画像データ生成部８２に出力する。ＳＣＬＫは、ＰＣＬＫのレートの１６倍のレートを持つ信号である。

また、同期信号分離回路９２は、映像処理・表示部６２から複合同期信号を入力すると共にＰＬＬ回路９１が出力したＰＣＬＫ、ＳＣＬＫを入力する。そして、入力された信号に基づいて水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣを生成し、出力する。生成されたＨＳＹＮＣ、ＶＳＹＮＣは、ＰＣＬＫと共に画像データ生成部８２に出力される。なお、水平同期信号は、画像のラインの始まりを示す信号であり、垂直同期信号は、画像のフレームの始まりを示す信号である。

また、パラレル・シリアル変換部９３にはＹ信号及びＳＣＬＫ、ＰＣＬＫ、ＵＶ多重部９４で生成されたＵＶ信号が入力する。パラレル・シリアル変換部９３は、ＳＣＬＫ、ＰＣＬＫに基づいてＹ，Ｕ，Ｖ信号をシリアライズし、複合シリアル映像信号を生成して映像処理・表示部６２に出力する。このような処理により、パラレル転送時には１６本の信号線を使って転送していた画像データを、１本の信号線で転送することができる。

以上述べた画像データのシリアル転送（１６本の映像信号線）は、パラレル・シリアル変換の結果、少なくともパラレル転送の１６倍以上の転送速度が要求される。さて、シリアル転送にＣＭＯＳレベル伝送を用いた場合を考える。ＣＭＯＳレベル伝送は、送信側出力段のＩＯドライバ用トランジスタをスイッチングして出力レベルを決め、信号を伝送する。このため、伝送速度はＩＯドライバのスイッチング速度に制限される。また、ＣＭＯＳレベル伝送には、物理的な信号線において信号の反射による波形歪みが生じる。ＣＭＯＳレベル伝送の伝送速度は、この波形歪みによっても制限される。

さらに、このような制限を解消して充分な画像データの転送速度が得られた場合にも、ＣＭＯＳレベル伝送には、転送速度が高まると消費電力が増加するという特性がある。このため、デジタルカメラ等の電池で駆動する構成において、高速なＣＭＯＳレベル転送を使ったシリアル転送を利用した場合、電池寿命がかえって短くなる恐れがある。
信号を高速に転送できるシリアル伝送の方式として、Ｎａｔｉｏｎａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ社（ＮＳ社）がＣｈａｎｎｅｌ Ｌｉｎｋ（登録商標）を提案している（例えば非特許文献１）。ＦＰＤ Ｌｉｎｋ（Flat Panel Display Link）は、Ｃｈａｎｎｅｌ Ｌｉｎｋ（登録商標）を利用してディスプレイとコンピュータとを接続するＮＳ社の規格である。

図１０、１１は、ＦＰＤ Ｌｉｎｋを説明するための図である。ＦＰＤ Ｌｉｎｋによれば、図１０に示したように、シリアル同期クロック信号のための１チャンネル、画像データ（例えばＲ，Ｇ，Ｂ各８ビット）ＨＳＹＮＣ、ＶＳＹＮＣ等が多重された信号用の４チャンネルの合計５チャンネルで映像信号源９５から画像データを映像処理・表示装置９７へ転送することができる
図１１は、シリアル送信部９６の構成を示す図である。Ｒ，Ｇ，Ｂの各画像データ及び各同期信号は各７ビットの信号としてビット分配部１００で４チャンネルに分配される。各信号は各々パラシリ変換部９８ａ〜ｄでシリアルデータに変換され、専用のドライバ回路９９ａ〜ｄで映像処理・表示装置９７に伝送される。ドライバ回路９９ａ〜ｄと図示しないレシーバ回路との間の物理的な規格にはＬＶＤＳ（Low Voltage Differential Signaling）が用いられている。

ＬＶＤＳによる信号の伝送は、１チャンネルの信号を差動信号として伝送するもので、１チャンネルあたり２本の信号線を使う。したがって、図１０に示した構成では信号線は１０本必要である。従来のバス全線接続時では２８本必要であったことから、ＬＶＤＳは、映像信号源と映像処理・表示装置とを接続する信号線の数を低減することが可能であるといえる。

また、ＬＶＤＳは、物理的信号線のインピーダンスの整合に関して考慮されており、信号の反射による波形歪みが生じない。また、差動対の信号線にバイアス電圧をかけ、両者の信号レベルを変化させることによって信号を伝送する。このため、ＣＭＯＳレベル伝送のようにドライバをスイッチングさせる必要がない。以上の点から、ＬＶＤＳは、高速な伝送速度が実現できる伝送方式であり、充分な伝送速度が得られるものといえる。なお、現在、ＬＶＤＳでは６００Ｍｂｐｓ程度の速度が保証されている。

さらに、ＬＶＤＳの方式は、消費電力が伝送速度に依存しない。このため、充分な信号の伝送速度を得た場合にも消費電力が大きくなることがなく、デジタルカメラ等に搭載することに適するものといえる。
http://www.pulnix.co.jp/tech/tech_note/magazine_01.pdf

しかしながら、ＬＶＤＳによる信号の伝送は、常に差動対の信号線にバイアス（差動バイアス）をかけて行われる。このため、ＬＶＤＳの方式の消費電力は、差動対の信号線を流れる差動バイアス電流（終端抵抗は１００Ω程度）とバイアス電流によって発生するドライバ回路での消費電力によって決定する。このバイアス電流は、３．５ｍＡと比較的小さく抑えられているものの、デジタルカメラ等電池を使って動作する装置に適用する場合にはさらに改善の余地がある。

また、ＬＶＤＳによる信号の伝送方式は、映像信号源と映像処理・表示装置とをつなぐ信号線の数を従来よりも少なくすることができるものの、信号線の数は少ないほど望ましい。このため、ＬＶＤＳには、画像データの転送に必要な信号線の本数についてもいっそうの改善の余地がある。
本発明は、以上の点に鑑みてなされたものであり、ＬＶＤＳ方式の高速データ伝送の長所を生かしながら、より消費電力が低く、画像データの転送に必要な信号線本数の少ない画像信号処理装置及び画像信号転送方法を提供することを目的とする。

以上の課題を解決するため、本発明の画像信号処理装置は、画像信号を取得する画像信号取得手段と、前記画像信号取得手段によって取得された画像信号を蓄積する画像信号蓄積手段と、前記画像信号蓄積手段に蓄積された画像信号を、該画像信号を処理して表示画像を生成する画像処理手段に転送する画像信号転送手段と、前記画像信号蓄積手段に所定の量の画像信号が蓄積される間、前記画像信号転送手段に対する電力供給を停止すると共に、所定量の画像信号が蓄積された場合に電力供給を開始する電力供給制御手段とを備えることを特徴とする。

このような発明によれば、入力された画像信号をいったん蓄積して画像処理手段に転送する。そして、転送を行う画像信号転送手段に対し、画像信号蓄積手段に所定の量の画像信号が蓄積される間は電力供給を停止する。また、所定量の画像信号が蓄積された場合に電力供給を開始することができる。このため、画像信号の転送にかかる消費電力を低減することができる。そして、このような本発明をＬＶＤＳ方式のデータ伝送に適用することにより、ＬＶＤＳ方式の長所（データ転送が高速にできる）を生かしながら、より消費電力を低減することができる。

また、本発明の画像信号処理装置は、前記画像信号蓄積手段と前記画像信号転送手段とが、前記画像信号を速度変換し、前記画像信号取得手段によって取り込まれた速度よりも高速で前記画像処理手段に転送することによって画像信号が前記画像信号蓄積手段に所定の量蓄積される期間は画像信号の転送を停止させることを特徴とする。
このような発明によれば、画像信号転送期間（時間）を画像取得期間に対して短くすることができ、よって画像転送手段に対する電力供給期間を短縮できる。すなわち更に消費電力を削減することができる。

また、本発明の画像信号処理装置は、前記画像信号蓄積手段に蓄積された画像信号がパラレルで読み出される場合、パラレルの画像信号をシリアルに変換して前記画像転送手段に転送させるシリアル変換手段をさらに備えることを特徴とする。
このような発明によれば、画像信号をシリアル化して画像処理手段に転送することができるので、極力少ない本数の信号線で画像信号を転送することができる。

また、本発明の画像信号処理装置は、前記画像信号蓄積手段が、少なくとも１ライン分の画像信号を蓄積するラインメモリであることを特徴とする。
このような発明によれば、画像信号をライン単位に蓄積し、転送することができる。このため、ライン単位で画像データを送受信でき、同期がとり易く、かつ画像処理もし易くなる。

また、本発明の画像信号処理装置は、前記電力供給制御手段が、前記画像信号転送手段に電力を供給した後、所定の時間の経過後に画像信号の転送を開始することを特徴とする。
このような発明によれば、画像信号転送手段の動作が安定してから画像信号の転送を開始することができる。このため、画像信号をより確実に転送し、転送動作の信頼性を高めることができる。

また、本発明の画像信号処理装置は、前記画像信号取得手段が、受光した光を光電変換してアナログ電気信号を生成するイメージセンサと、生成されたアナログ電気信号をデジタル信号に変換するＡＤ変換器とを少なくとも含み、前記ＡＤ変換器によって変換されたデジタル信号を画像信号として取得することを特徴とする。
このような発明によれば、画像信号のデータ量が一般的な画像信号（ＲＧＢやＹＵＶ）のデータ量よりも少ないため、シリアル転送時間を短縮することができる。

また、本発明の画像信号転送方法は、取得された画像信号を蓄積する画像信号蓄積ステップと、前記画像信号蓄積ステップにおいて所定の量の画像信号が蓄積される間、前記画像信号を転送する画像信号転送手段に対する電力の供給を停止する電力供給停止ステップと、前記画像信号蓄積ステップにおいて所定の量の画像信号が蓄積された場合に電力供給を開始する電力供給開始ステップと、を含むことを特徴とする。

このような発明によれば、入力された画像信号をいったん蓄積して転送する。そして、転送を行う画像信号転送手段に対し、所定の量の画像信号が蓄積される間は電力供給を停止する。また、所定量の画像信号が蓄積された場合に電力供給を開始することができる。このため、画像信号の転送にかかる消費電力を低減することができる。そして、このような本発明をＬＶＤＳ方式のデータ伝送に適用することにより、ＬＶＤＳ方式の長所（データ転送が高速にできる）を生かしながら、より消費電力を低減することができる。

以下、図を参照して本発明に係る画像信号処理装置の実施の形態を説明する。図１は、本実施形態の画像信号処理装置の構成を説明するための図である。本実施形態の画像信号処理装置は、映像信号源１と、映像処理・表示装置２とを備えている。なお、本実施形態は、動画を撮影してデジタルデータとして処理するカムコーダに本発明の画像信号処理装置を適用したものである。

図１に示した映像信号源１は、カムコーダのカメラ部分であって、撮影されたカラー画像を加工して画像信号を取得する画像信号取得手段である。また、映像処理・表示装置２は、画像信号を処理して表示画像を生成する画像処理部である。映像信号源１からは、各色の画像データが複合した複合映像信号として映像処理・表示装置２にシリアル転送される。また、映像処理・表示装置２からは複合同期信号及びシリアル同期クロックが映像信号源１に出力し、映像信号源１は、複合同期信号及びシリアル同期クロックに基づいて動作する。

映像信号源１はシリアル送信部１０１を有し、映像処理・表示装置２はシリアル送信部１０１が送信した画像信号を受信するシリアル受信部１０２を有する。映像信号源１が出力する画像信号は、Ｒ，Ｇ，Ｂ信号、Ｙ，Ｕ，Ｖ信号、ＲＡＷ信号のいずれでもよく、本実施形態では、ＹＵＶ信号とする。なお、図１中に示していないが、映像信号源１は、図７に示した電子カメラ・プリプロセス部や画像データ生成部と同様の機能を備えている。そして、電子カメラ・プリプロセス部のイメージセンサで読み取った信号をアンプで増幅し、ＡＤＣでデジタル変換し、デジタル映像処理してＹ，Ｕ，Ｖ信号を生成している。

図２は、シリアル送信部１０１の構成を説明するための図である。シリアル送信部１０１は、画素データ生成部２１０からＹ，Ｕ，Ｖ信号を入力する。なお、本実施形態では、画素データ生成部２１０を図示しない電子カメラ・プリプロセス部からＹ，Ｕ，Ｖ信号をそれぞれ8ビットのＹ信号とＵＶ信号として入力し、入力したＹ信号とＵＶ信号とを多重して１６ビットで表される画像データ（以降画素データと記す）を生成する構成とする。

シリアル送信部１０１は、入力した画像信号を蓄積する画像信号蓄積手段であるＦＩＦＯ（First-In First-Out）メモリ２０１、ＦＩＦＯメモリ２０１に蓄積された画素データを映像処理・表示装置２に転送する画像信号転送手段である電源制御機能付ドライバ回路２０９、ＦＩＦＯメモリ２０１に所定の量の画素データが蓄積される間、電源制御機能付ドライバ回路２０９に対する電力供給を停止すると共に、所定量の画像信号が蓄積された場合に電力供給を開始するシリアル転送制御部２０２を備えている。

また、シリアル送信部１０１は、映像処理・表示装置２から複合同期信号及びシリアル同期クロックを入力するためのレシーバ回路２０７ａ及び２０７ｂ、ＦＩＦＯメモリ２０１に蓄積された後、読み出された１６ビットで表される画素データを１ビットのデータに変換するパラレル・シリアル変換部２０８を備えている。
図２に示したＦＩＦＯメモリ２０１は、少なくとも１ライン分の画素データを蓄積するラインメモリであり、本実施形態では、１ライン分の画素データ（１６ビットで表される）を蓄積（本実施形態では書き込まれるとも記す）する。ＦＩＦＯメモリ２０１は、書き込まれたデータが書き込まれた順に読み出されるメモリである。本実施形態では、ＦＩＦメモリ２０１が、画素データの転送速度（レート）をシリアル転送のレートに速度変換する。

パラレル・シリアル変換部２０８は、１６ビットでＦＩＦＯメモリ２０１からパラレルに読み出される画素データを１ビットのシリアルデータに変換する構成であり、電源制御機能付ドライバ回路２０９は、外部から入力された制御信号によってオン、オフし、オン状態であるときに画素データを外部に伝送するドライバである。
シリアル転送制御部２０２は、ＦＩＦＯメモリ２０１における画素データの書き込みを制御するＦＩＦＯ書込コントローラ２０３、ＦＩＦＯ書込コントローラ２０３の制御によってＦＩＦＯ２０１から画素データを読み出して転送するシリアル転送コントローラ２０４、映像処理・表示装置２から複合同期信号及び同期クロックを入力してＦＩＦＯ書込コントローラ２０３とシリアル転送コントローラ２０４とに動作タイミングを指示する同期信号を生成する目的の、レシーバ回路２０７ａ及び２０７ｂ、ＰＬＬ回路２０６、同期信号分離回路２０５を備えている。

シリアル転送制御部２０２における同期信号の生成は、以下のように行われる。映像処理・表示装置２は、複合同期信号及びシリアル同期クロックを映像信号源１のシリアル送信部１０１に出力する。シリアル送信部１０１は、レシーバ回路２０７ａで複合同期信号を入力し、レシーバ回路２０７ｂでシリアル同期クロックを入力する。入力された複合同期信号は、さらに同期信号分離回路２０５にされる。

一方、シリアル同期クロックは、レシーバ回路２０７ｂを介してシリアル転送制御部２０２に入力され、ＰＬＬ回路２０６に入力される。ＰＬＬ回路２０６は、シリアル同期クロックに基づいてＰＣＬＫ（画素ＣＬＫ、図中にはＰＸＬＣＬＫと記す）とＳＣＬＫ（シリアルクロック）とを生成する。生成されたＰＣＬＫとＳＣＬＫとは、同期信号分離回路２０５に入力される。同期信号分離回路２０５は、入力された各同期信号からＶＳＹＮＣ、HＳＹＮＣを生成し、ＦＩＦＯ書込コントローラ２０３に出力する。

ＦＩＦＯ書込コントローラ２０３には、ＶＳＹＮＣ、ＨＳＹＮＣと共にＰＣＬＫが入力される。そして、ＶＳＹＮＣ、ＨＳＹＮＣ、ＰＣＬＫを使ってＦＩＦＯメモリ２０１の書込制御信号（ＦＩＦＯ＿ＷＲＩＴＥ）と書込許可信号（ＥＮＡＢＬＥ＿Ｗｒｉｔｅ）とを生成する。書込制御信号、書込許可信号は、ＦＩＦＯメモリ２０１に所定のタイミングで出力される。

書込制御信号はＦＩＦＯメモリ２０１に画素データの書込タイミングを指示する信号である。画素データのうちＦＩＦＯメモリ２０１に書き込むべき画素データ（有効画素を示す画素データ）が転送されてくるタイミング（有効範囲）で書込許可信号がＥＮＡＢＬＥの状態になり、ＥＮＡＢＬＥ状態の間は書込制御信号が出力されてＦＩＦＯメモリ２０１における書き込みが行われる。

さらに、ＦＩＦＯ書込コントローラ２０３は、ＦＩＦＯメモリ２０１に書き込まれる画素及びライン数をカウントするカウンタ（図示せず）を有している。そして、このカウンタでＦＩＦＯメモリ２０１に書き込まれる画素データの数をカウントする。カウントにより、ＦＩＦＯ書込コントローラ２０３は、ＦＩＦＯメモリ２０１に書き込まれた画素データの量を検出することができる。

ＦＩＦＯ書込コントローラ２０３は、ＦＩＦＯメモリ２０１に所定の量の画素データが書き込まれたことを検出すると、書込終了信号（ＦＩＦＯ＿ＦＵＬＬ）をシリアル転送コントローラ２０４に出力する。なお、本実施形態では、ＦＩＦＯメモリ２０１に１ライン分の画素データが書き込まれたタイミングで書込終了信号が出力されるものとして以降の説明を行う。なお、本実施形態は画素データを１ライン分書き込む構成に限定されるものでなく、ライン単位で１ライン以上の画素データを書き込むものであればよい。また、ライン単位の数（整数倍）でなく、ＦＩＦＯとして機能できる数でよい。

また、ＰＬＬ回路２０６によって生成されたＰＣＬＫ及びＳＣＬＫは、シリアル転送コントローラ２０４に出力される。シリアル転送コントローラ２０４は、ＰＣＬＫ、ＳＣＬＫ及び書込終了信号に基づいてＦＩＦＯメモリ２０１に書き込まれている画素データを読み出すことを指示する読み出し制御信号（ＦＩＦＯ＿ＲＥＡＤ）を生成する。この読み出し制御信号（ＦＩＦＯ＿ＲＥＡＤ）を前述の書込制御信号（ＦＩＦＯ＿ＷＲＩＴＥ）よりも高速化することで速度変換を行う。読み出し制御信号は、ＦＩＦＯメモリ２０１と共にパラレル・シリアル変換部２０８に入力される。

さらに、シリアル転送コントローラ２０４は、ＰＣＬＫ、ＳＣＬＫ及び書込終了信号からＳＣＬＫと読み出し許可信号（ＥＮＡＢＬＥ＿Ｓｈｉｆｔ）を生成し、パラレル・シリアル変換部２０８に出力する。パラレル・シリアル変換部２０８は、読み出し制御信号が入力されたタイミングでＦＩＦＯメモリ２０１に書き込まれている画素データを読み出す。読み出し制御信号は、読み出し許可信号がＥＮＡＢＬＥの状態になったタイミングで出力される。

また、シリアル転送コントローラ２０４は、ＰＣＬＫ、ＳＣＬＫ及び書込終了信号に基づいて電源制御信号を生成し、電源制御機能付ドライバ回路２０９に出力する。電源制御信号は、電源制御機能付ドライバ回路２０９をオンまたはオフするための制御信号である。
以上の構成は、以下のように動作する。すなわち、画素データ生成部２１０は、Ｙ，Ｕ，Ｖの画素データを、１６ビットを１単位としてパックする。パックされた画素データ（１６ビット画素データ）はＦＩＦＯメモリ２０１に入力され、１ライン分の画素データ（６４０画素）がＦＩＦＯメモリ２０１に書き込まれる。この書き込みは、ＰＣＬＫと等しいレートの書込制御信号に基づいて行われる。

ＦＩＦＯ書込コントローラ２０３は、カウンタでＦＩＦＯメモリ２０１に書き込まれる画素数をカウントし、１ライン分の画素、すなわち６４０画素をカウントするとシリアル転送コントローラ１０４に書込終了信号を出力する。シリアル転送コントローラ２０４は、書込終了信号が入力されたことによってＦＩＦＯメモリ２０１とパラレル・シリアル変換部２０８に読み出し制御信号を出力する。

パラレル・シリアル変換部２０８は、読み出し制御信号が入力されるとＦＩＦＯメモリ２０１から１ライン分の画素データを読み出す。この読み出しは、読み出し制御信号（ＦＩＦＯ＿ＲＥＡＤ）の１６倍のレートを持つＳＣＬＫに基づいて行われる。読み出された画素データは、シリアルデータとなって１ビットずつ電源制御付ドライバ回路２０９に入力される。パラレル・シリアル変換部２０８は、例えば図３のように構成することができる。

図３に示した例では、パラレル・シリアル変換部２０８は、複数（１６個）の内部バッファ２０３と、ＦＩＦＯメモリ２０１から読み出された１６ビットの画素データを各内部バッファに分配するビット分配部３０２、画素データの内部バッファへ３０３の格納のタイミングを制御するロード許可信号、格納された画素データの内部バッファ３０３間のシフトのタイミングを制御するシフト許可信号を生成する制御部３０１とで構成している。ロード許可信号、シフト許可信号は、いずれも内部バッファ３０３が空にならないよう、オーバーライトがなされないよう制御部が出力する制御信号である。

パラレル・シリアル変換部２０８は、１６ビットの画素データを入力し、各内部バッファ３０３に格納する。格納は、ロード許可信号に同期して行われる。格納された画素データは、シフト許可信号に同期して順次後段の内部バッファにシフトされ、１ビットずつシリアルデータとして電源制御機能付ドライバ回路２０９に転送される。ロード許可信号は、読み出し制御信号（ＦＩＦＯ＿ＲＥＡＤ）に同期し、シフト許可信号は読み出し制御信号の１６倍のレートのＳＣＬＫに同期している。読み出し制御信号の速度をＰＣＬＫの速度よりも十分に速くすることで、ＦＩＦＯメモリ２０１から読み込まれた１６ビットの画素データは、書き込みにかかった時間よりも短時間のうちにシリアルデータとして転送することができる。このような変換を本実施形態では速度変換という。

また、シリアル転送コントローラ２０４は、書込終了信号を受け取って電源制御機能付ドライバ回路２０９に電源制御信号を出力する。電源制御機能付ドライバ回路２０９は、電源制御信号が入力されたことによって電源オンし、画素データを複合映像信号として映像処理・表示装置２にシリアル転送する。本実施形態では、この転送を、従来技術で述べたＶＬＤＳの方式によって行うものとする。

ＦＩＦＯメモリ２０１に書き込まれた１ライン分の画素データの読み出しが終了すると、シリアル転送コントローラ２０４は、読み出し制御信号の出力を停止する。また、電源制御信号を出力して電源制御機能付ドライバ回路２０９を電源オフする。そして、シリアル転送コントローラ２０４は、次に書込終了信号が入力されるまで待機する。
次に、以上述べた本実施形態の画像信号処理装置の動作を、タイミングチャートを使って説明する。図４（ａ）〜（ｉ）は、シリアル送信部１０１の動作を説明するためのタイミングチャートである。画素データのシリアル送信部１０１への入力にあたり、映像処理・表示装置２から複合同期信号がシリアル送信部１０１に入力する。シリアル送信部１０１では複合同期信号を分離してＨＳＹＮＣが生成され、シリアル送信部１０１は画像のラインの開始を検出する（ｃ）。

ＦＩＦＯ書込コントローラは、水平同期信号の入力からカウンタでカウントを開始し、１ラインのうち書き込むべき画素が入力されてくるタイミング（画素データ有効期間）を検出する。そして、画素データ有効期間を示す書込許可信号をＦＩＦＯメモリ２０１に出力する（ｄ）。また、書込許可信号と共にＰＣＬＫに同期する書込制御信号をＦＩＦＯメモリ２０１に出力する（ｅ）。ＦＩＦＯメモリ２０１は、ＰＣＬＫ（ａ）に同期して入力される画素データ（ｂ）を書込制御信号に同期して書き込む。

本実施形態では、１ライン分の画素６４０個に相当する画素データが書き込まれたタイミングでＦＩＦＯ書込コントローラ２０３が書込制御信号の出力を停止し（ｅ）、ＦＩＦＯメモリ２０１に書込を終了させる。また、ＦＩＦＯ書込コントローラ２０３は、書込制御信号のうち最後のパルス信号出力のタイミングで、書込終了信号をシリアル転送コントローラ２０４に出力する（ｆ）。

シリアル転送コントローラ２０４は、電源制御機能付ドライバ回路２０９に対する電源制御信号を、書込終了信号入力のタイミングでＯＮにする（ｇ）。電源制御信号は電源制御機能付ドライバ回路２０９の電源をオンする信号であり、電源制御信号の入力によって電源制御機能付ドライバ回路２０９に電力が供給される。本実施形態では、電源制御機能付ドライバ回路２０９に電力を供給した後、所定の時間の経過後に画像信号の転送を開始する。このため、シリアル転送コントローラ２０４は、電源制御信号の出力から所定の時間（ウェイト期間）経過後に読み出し許可信号をパラレル・シリアル変換部２０８に出力する（ｈ）。

以上の動作により、シリアル転送データは、電源制御機能付ドライバ回路２０９への電力供給からウェイト期間経過後に転送を開始される（ｉ）。このような動作により、本実施形態の画像信号処理装置は、電源制御機能付ドライバ回路２０９の動作状態が安定してから画素データの転送を開始し、画素データを確実に映像処理・表示装置２に転送することができる。

図５（ａ）〜（ｄ）は、パラレル・シリアル変換部２０８の動作タイミングを説明するためのタイミングチャートである。パラレル・シリアル変換部２０８は、前記したように、ＦＩＦＯメモリ２０１から画素データを読み出す。この読み出しは、シリアル転送コントローラ２０４から入力するＳＣＬＫ（ｃ）を１６分周したレートの読み出し制御信号（ａ）に同期して行われる。すなわち、画素データは、図５（ｂ）に示すように、ＳＣＬＫが１６パルス出力される間に１６ビット分パラレル・シリアル変換部２０８に読み込まれる。

パラレル・シリアル変換部２０８に読み込まれた１６ビットの画素データは、１ビットずつ内部バッファ３０３に格納される。そして、ＳＣＬＫに同期して順次後段の内部バッファ３０３にシフトされて１ビットずつ映像処理・表示部２にシリアル転送される（ｄ）。なお、画素データがシリアル転送されている期間をシリアル転送期間といい、電源制御機能付ドライバ回路２０９が画素データを転送していない期間をアイドル期間という。

以下、本実施形態によって得られる消費電力低減の効果を具体的な例を挙げて説明する。なお、この例は、次の条件を想定している。
ピクセルクロック：１３．５ＭＨｚ
シリアル転送速度：１３．５×４４＝５９４ＭＢｐｓ
ＣＣＩＲ（ComiteConsultatif International des Radio Communication）６０１規格に準拠
１ラインあたり８５８画素（８５８画素／１Ｈ）ただし、有効画素は６４０／１Ｈ
１フレームあたり５２５ライン（５２５ライン／１Ｖ、６０フィールド／ｓeｃ）
以上の条件で１H分の画素データを転送する期間にシリアル転送期間が占める割合を計算すると、以下の計算式が示すように０．２７の値が得られる。

（６４０×１６／（１３．５×４４））／（８５８／１３．５）＝０．２７
ただし、本実施形態は、上記したように、電源制御機能付ドライバ回路２０９の動作状態が安定するまでウェイト期間を設けている。ウェイト期間を０．０６Hとすると、実際に電源制御機能付ドライバ回路２０９に電力が供給される時間は０．３３Hである。従来のＬＶＤＳが１H中常に３．５ｍＡのバイアス電流を流し続けて画素データを転送していたことに比べ、本実施形態は、消費電流を１／３の約１ｍＡにすることができる。

また、本発明は上記した実施形態のように画素データをＹ，Ｕ，Ｖの形で転送することに限定されるものではなく、ＲＡＷデータの形で転送するものであってもよい。このようにした場合、ＲＡＷデータのデータ量がＹ，Ｕ，Ｖのデータ量よりも少ないため、いっそうシリアル転送時間が１Ｈ中に占める割合が小さくなる。すなわち、ＹＵＶデータを１０ビットとすると、シリアル転送期間が１Ｈの期間に占める割合は、
（６４０×１０／（１３．５×４４））／（８５８／１３．５）＝０・１７
これにウェイト期間の０．０６Ｈを加えても電源制御機能付ドライバ回路２０９への給電時間は０．２３となり、本実施形態の画素データ転送にかかる消費電流は、従来のＶＬＤＳの消費電流の１／４となる。

以上述べたように、本実施形態によれば、ＦＩＦＯメモリ２０１に１ライン分の画素データを書き込み、書き込まれた画像データを一挙に転送することで、画像信号を転送しない期間を設け、この期間間電源制御機能付ドライバ回路２０９に対して電力を供給しないことが可能となる。このため、常に差動バイアスをかけて画素データを転送する従来のＬＶＤＳよりも消費電力を低減することができる。

また、本実施形態は、書き込まれた画素データをシリアル信号として映像処理・表示装置２に転送することができる。このため、映像信号源１から映像処理・表示装置２へ画素データを転送するための信号線が１チャンネルでよく、同期信号等を伝送する信号線と合わせて合計２チャンネルの信号線で映像信号源１と映像処理・表示装置２とを接続することができる。したがって、本実施形態は、従来のＦＰＤに比べて信号線本数をより低減できるものといえる。

本発明の一実施形態の画像信号処理装置の構成を説明するための図である。 図１に示したシリアル送信部の構成を説明するための図である。 図２に示したパラレル・シリアル変換部の構成を説明するための図である。 図２に示したシリアル送信部の動作を説明するためのタイミングチャートである。 図２に示したパラレル・シリアル変換部の動作を説明するためのタイミングチャートである。 一般的な従来の映像信号源と映像処理・表示部の構成を示した図である。 図６に示した映像信号源の構成をより詳細に説明するための図である。 図７に示した映像信号源が画像データを映像処理・表示部にシリアル転送する構成を説明するための図である。 図８に示した映像データ・シリアル転送部の構成を説明するための図である。 一般的なＦＰＤ Ｌｉｎｋを説明するための図である。 一般的なＦＰＤ Ｌｉｎｋを説明するための他の図である。

符号の説明

１ 映像信号源、２ 映像処理・表示装置、１０１ シリアル送信部、２０１ ＦＩＦＯメモリ、２０２ シリアル転送制御部、２０３ ＦＩＦＯ書込コントローラ、２０４ シリアル転送コントローラ、２０５ 同期信号分離回路、２０６ ＰＬＬ回路、２０８ パラレル・シリアル変換部、２０９ 電源制御機能付ドライバ回路、２１０ 画素データ生成部２１０、３０１ 制御部、３０２ ビット分配部、３０３ 内部バッファ

Claims (7)

1. 画像信号を取得する画像信号取得手段と、
   前記画像信号取得手段によって取得された画像信号を蓄積する画像信号蓄積手段と、
   前記画像信号蓄積手段に蓄積された画像信号を、該画像信号を処理して表示画像を生成する画像処理手段に転送する画像信号転送手段と、
   前記画像信号蓄積手段に所定の量の画像信号が蓄積される間、前記画像信号転送手段に対する電力供給を停止すると共に、所定量の画像信号が蓄積された場合に電力供給を開始する電力供給制御手段と、
   を備えることを特徴とする画像信号処理装置。
2. 前記画像信号蓄積手段と前記画像信号転送手段とは、前記画像信号を速度変換し、前記画像信号取得手段によって取り込まれた速度よりも高速で前記画像処理手段に転送することによって画像信号が前記画像信号蓄積手段に所定の量蓄積される期間は画像信号の転送を停止させることを特徴とする、請求項１に記載の画像信号処理装置。
3. 前記画像信号蓄積手段に蓄積された画像信号がパラレルで読み出される場合、パラレルの画像信号をシリアルに変換して前記画像転送手段に転送させるシリアル変換手段をさらに備えることを特徴とする請求項１または２に記載の画像信号処理装置。
4. 前記画像信号蓄積手段は、少なくとも１ライン分の画像信号を蓄積するラインメモリであることを特徴とする請求項1から３のいずれか１項に記載の画像信号処理装置。
5. 前記電力供給制御手段は、前記画像信号転送手段に電力を供給した後、所定の時間の経過後に画像信号の転送を開始することを特徴とする請求項１から４のいずれか１項に記載の画像信号処理装置。
6. 前記画像信号取得手段は、受光した光を光電変換してアナログ電気信号を生成するイメージセンサと、生成されたアナログ電気信号をデジタル信号に変換するＡＤ変換器とを少なくとも含み、前記ＡＤ変換器によって変換されたデジタル信号を画像信号として取得することを特徴とする請求項１から５のいずれか１項に記載の画像信号処理装置。
7. 取得された画像信号を蓄積する画像信号蓄積ステップと、
   前記画像信号蓄積ステップにおいて所定の量の画像信号が蓄積される間、前記画像信号を転送する画像信号転送部に対する電力の供給を停止する電力供給停止ステップと、
   前記画像信号蓄積ステップにおいて所定の量の画像信号が蓄積された場合に電力供給を開始する電力供給開始ステップと、
   を含むことを特徴とする画像信号転送方法。

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