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JP4214767B2 - Manufacturing method of multilayer chip component - Google Patents

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JP4214767B2
JP4214767B2 JP2002347056A JP2002347056A JP4214767B2 JP 4214767 B2 JP4214767 B2 JP 4214767B2 JP 2002347056 A JP2002347056 A JP 2002347056A JP 2002347056 A JP2002347056 A JP 2002347056A JP 4214767 B2 JP4214767 B2 JP 4214767B2
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JP
Japan
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layer
conductor layer
alignment mark
conductor
manufacturing
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雄二 杉山
正彦 川口
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Murata Manufacturing Co Ltd
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Murata Manufacturing Co Ltd
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Description

【0001】
【発明の属する技術分野】
本発明は、積層チップ部品、特に積層コイル部品の製造方法に関する。
【0002】
【従来の技術】
セラミック層と内部導体層の積層構造を有する積層チップ部品は、積層インダクタや積層フィルタ等、種々の用途に製造されている。これらの積層チップ部品の製造においては、各層がその主面方向の所定の位置に精度よく形成されることが必要である。
【0003】
前記各層の位置決めの方法としては、例えば、特開平5−55066号公報に示されるセラミックインダクタの製造方法がある。これは、導体層間を接続するスルーホールが形成されたセラミックグリーンシートと、前記スルーホールを介して接続することによりらせん状のコイルが構成される導体パターンが交互に積層された積層体を作製し、該積層体を圧着後焼成し、外部電極を形成して積層セラミックインダクタを製造する方法であって、導体パターンをスルーホールが形成されたセラミックグリーンシート上に形成する際に、前記導体パターンとの間に一定の位置関係を有する位置合わせ用導体パターンを、前記セラミックグリーンシートにあらかじめ形成されている位置合わせ用スルーホール内の所定位置に配置することにより前記導体パターンの位置合わせを行い、前記導体パターンを前記位置合わせ用導体パターンとともに形成することを特徴とするものである。
【0004】
この製造方法によれば、導体パターンの位置合わせを容易かつ精度良く行うことができ、得られた積層インダクタのインダクタンス値のバラツキが低減し、品質が向上する。
【0005】
【特許文献1】
特開平5−55066号公報
【0006】
【発明が解決しようとする課題】
しかしながら、上述の方法においては、導体パターンをセラミックグリーンシート上に形成する際、前記導体パターンとともに形成される位置合わせ用導体パターンと、前記セラミックグリーンシートが有するスルーホールの直下に形成された位置合わせ用導体パターンの間で位置合わせがなされるため、多数の層が積層されるにしたがい位置ズレ量が増大してゆく可能性がある。そのため、積層チップ部品の設計の際に、チップ端面からのマージンを多く設けておく必要が生じるため、製品の小型化、高性能化の障害となるという問題がある。
【0007】
本発明は、絶縁体基板上に絶縁体層および導体層が逐次形成される積層チップ部品の製造方法において、前記絶縁体層および導体層が主面方向の所定の位置に精度よく形成される方法を提供し、位置ズレ量の低減により積層チップ部品を小型化、高性能化することを課題とする。
【0008】
上記の課題を解決するため、本発明の積層チップ部品の製造方法は、絶縁体基板上または前記絶縁体基板上に形成された絶縁体層上に、前記絶縁体基板に最も近い導体層(以下第一導体層とする)と、前記第一導体層と同一の材料よりなる位置合わせマークが同時に形成されるとともに、焼成される工程と、前記第一導体層上に、絶縁体層および導体層より構成される複数の層が逐次形成されるとともに、各層毎に焼成される工程を有する積層チップ部品の製造方法であって、前記位置合わせマークは、線状または線の組み合わせによる形状であって、その周囲の全部または一部が前記第一導体層を構成する一部分に囲まれるように配置されるとともに、前記位置合わせマークと前記第一導体層を構成する一部分の最近接距離が、前記線の幅の0.2倍以上1倍以下であり、前記第一導体層上に逐次形成される絶縁体層および導体層の全てが、前記位置合わせマークを基準として決められる位置に形成されることを特徴とする。
【0010】
また、前記の積層チップ部品の製造方法において、前記第一導体層を含む全ての導体層が、フォトリソ工程または印刷工程により形成されることを特徴とする。
【0011】
上述の積層チップ部品の製造方法を用いることにより、第一導体層上に逐次形成される絶縁体層および導体層の全てが、同一の位置合わせマークを基準として位置決めされるため、各層が逐次形成されるにしたがい位置ズレが増大するのを防ぐことができる。さらに、前記位置合わせマークの周囲の全部または一部が、前記第一導体層に囲まれるように配置されるとともに、前記位置合わせマークと前記第一導体層との最近接距離が、前記位置合わせマークを構成する線の幅の0.2倍以上1倍以下であることにより、前記絶縁体層と導体層が各層毎に焼成されるのに伴い前記位置合わせマークの成分が揮発し、マークの消失による変形が防止される。このため、第一導体層から最上層までの全ての層が精度よく位置決めされる。
【0012】
【発明の実施の形態】
以下、本発明の積層チップ部品の製造方法についての実施の形態について、図面に基づき詳細に説明する。
【0013】
図1は、本発明の一実施の形態による積層チップ部品の製造工程図である。工程(a)に示すように、絶縁体基板1上に感光性導電ペーストがスクリーン印刷され、導電ペースト層2が形成される。前記導電ペースト層2はフォトリソ工程により所定のパターン形状(図示せず)が形成されるとともに、所定の位置に所定の形状(後述)の位置合わせマークが形成される。前記フォトリソ工程においては、前記導電ペースト層2上に露光マスクがセットされ、露光後、現像処理される。その後焼成され、第一導体層3と位置合わせマーク4が形成される(工程(b))。こうして形成された第一導体層3は、絶縁体基板1に最も近い導体層であって、その構成要素として少なくとも積層チップ部品の導体パターンとなる部分と、位置合わせマーク4の周囲を囲む部分(後述)を含んでいる。
【0014】
次に、前記第一導体層3上に、感光性絶縁ペーストがスクリーン印刷され、絶縁ペースト層5が形成される(工程(c))。絶縁ペースト層5はフォトリソ工程により所定の位置にスルーホール(図示せず)が形成される。前記フォトリソ工程においては、前記絶縁ペースト5上の前記位置合わせマーク4を基準に決定される位置に露光マスクがセットされ、露光後、現像処理される。その後、焼成され、絶縁体層6が形成される(工程(d))。
【0015】
次に、前記絶縁体層6上に、前記感光性導電ペーストがスクリーン印刷され、導電ペースト層2が形成される(工程(e))。導電ペースト層2はフォトリソ工程により所定の形状のパターン(図示せず)が形成される。前記フォトリソ工程においては、前記導電ペースト層2上の前記位置合わせマーク4を基準に決定される位置に露光マスクがセットされ、露光後、現像処理される。その後、焼成され、導体層7が形成される(工程(f))。
【0016】
さらに必要に応じて工程(c)〜工程(f)が繰り返され、絶縁体基板1上に所定の層数の積層体が形成される。
【0017】
得られた積層体は絶縁体基板とともに所定のサイズにカットされた後、必要に応じてバレル研磨等の処理がなされる。その後、得られた積層体の外表面に、導体層の引き出し部と接続するように外部電極が形成された後、前記外部電極部にめっき皮膜が形成され、積層チップ部品が得られる。
【0018】
上述の製造方法においては、第一導体層3と位置合わせマーク4が同時に形成される。そして、前記第一導体層3上に形成される絶縁体層5と導体層2のフォトリソ工程において、前記位置合わせマーク4を基準に露光マスクの位置合わせが行われる。すなわち、第一導体層3上に形成される全ての絶縁層と導体層が、同一の位置合わせマーク4を基準に位置決めされることになる。したがって、絶縁層あるいは導体層の位置決めを、各層ごとに異なる位置合わせマークを基準に行う場合よりも精度よく行うことができ、積層数の増加による位置ズレ量の増大を抑えることができる。
【0019】
また、位置合わせマーク4の形状は、例えば図2(a)〜(c)に示す形状が好適に使用される。このように線状あるいは線を組み合わせた形状とすることで、位置合わせを容易に行うことができる。そして、前記位置合わせマーク4は、同じ材料よりなる第一導体層3を構成する一部分にその周囲が囲まれるように形成される。なお、図2(a)〜(c)のように位置合わせマーク4の全周囲が第一導体層3に囲まれる形状のほかにも、位置合わせマークの周囲の一部、例えば1/2周または3/4周が導体層に囲まれる形状であってもよい。
【0020】
このよう位置合わせマーク4の周囲が第一導体層3に囲まれることで、各層の焼成時に、位置合わせマークの近傍で位置合わせマークおよび導体層の金属成分の雰囲気を濃くすることができる。このため、焼成時に位置合わせマークの一部が揮発により消失し、形状が変化することが防止されるため、絶縁層および導体層の位置決めを最下層から最上層まで精度良く行うことができる。したがって、積層チップ部品を小型化、高性能化できるという効果を有する。
【0021】
また、上述の位置合わせマークが導体層に囲まれる形状において、導体層と位置合わせマークの最近接距離は、位置合わせマークの線幅の0.2倍以上1倍以下であることが好ましい。前記最近接距離が前記線幅の0.2倍より短いと、機械装置を用い自動的に位置合わせを行うときに、位置合わせマークの形状を認識することが困難となる。また、前記最近接距離が前記線幅の1倍より長いと、上述した位置合わせマークの消失あるいは収縮を防ぐ効果が低下する。
【0022】
なお、本発明の積層チップ部品の製造方法において、絶縁体基板の材料としては、例えばアルミナ等、絶縁性を有する種々の無機材料が用いられる。また、絶縁体層の材料としては、例えばガラス等、絶縁性を有する種々の無機材料が用いられる。また、導体層の材料としては、例えばAg、AgとPdの合金等、焼成時に揮発する成分を含有する種々の金属あるいは合金が用いられる。
【0023】
本発明の積層チップ部品における絶縁体層や導体層の形成方法は、上述のように感光性ペーストのスクリーン印刷後にフォトリソ工程を経る方法が好適に用いられる。しかし、上述の方法に限定されるものではなく、第一導体層上の全ての絶縁体層および導体層が同一の位置合わせマークを基準に位置決めされること、および前記位置合わせマークの周囲が同じ材料よりなる導体層に囲まれるように形成されることが満たされるのであれば、他の任意の方法でよい。例えば、絶縁ペーストや導電ペーストがスクリーン印刷された後、化学的エッチング等の方法によりパターン形状が形成されてもよい。また、スクリーン印刷にて、所望のパターン形状の絶縁ペースト層または導電ペースト層が直接形成されてもよい。また、各層毎に異なる形成方法が使い分けられてもよい。
【0024】
【実施例】
図3(a)〜(f)は、本発明の実施例の積層コイル部品を上面から見た製造工程図である。また、図4(a)〜(f)は、図3(a)〜(f)各図の、切断面Aによる断面図である。
【0025】
図3および図4の(a)に示すように、アルミナを主成分とする絶縁体基板11上に、Ag粉末、感光性樹脂、溶剤等よりなる感光性導電ペーストをスクリーン印刷し、導電ペースト層12を形成した。
【0026】
前記導電ペースト層12上に露光マスクを載置し、露光後、現像処理を行い、さらに所定温度にて焼成し、(b)に示す形状の第一導体層13および位置合わせマーク(図示せず)を形成した。前記位置合わせマークはその周囲が第一導体層13を構成する一部分に囲まれるように形成し、記位置合わせマークおよびその周囲を囲む第一導体層13の形状は図2(a)に示す通りとした。また、前記位置合わせマークと前記第一導体層13の最近接距離は、前記位置合わせマークの線幅の0.75倍とした。
【0027】
次に、前記第一導体層13上に、ガラス粉末、感光性樹脂、溶剤等よりなる絶縁ペーストをスクリーン印刷し、(c)に示す絶縁ペースト層15を形成した。
【0028】
前記絶縁ペースト層15上に前記位置合わせマークを基準として露光マスクを載置し、露光を行った。その後、現像処理を行い、所定温度にて焼成し、(d)に示すスルーホール18を有する絶縁体層16を形成した。
【0029】
次に、前記絶縁体層16上に前記感光性導電ペーストをスクリーン印刷し、(e)に示す導電ペースト層12を形成した。前記導電ペースト層12上に前記位置合わせマークを基準として露光マスクを載置し、露光を行った。その後、現像処理を行い、所定温度にて焼成し、(f)に示す形状の導電体層17を形成した。こうして導電体層17はスルーホール18を介して第一導体層13と接続され、らせん状のコイルが形成された。
【0030】
得られた積層体をカット線19に沿って切断した後、バレル研磨を行った。その後、前記コイル両端の積層体表面への引き出し部に接続するように、Agペーストを塗布、焼き付けて外部電極を形成した(図示せず)。前記外部電極部に電解めっき処理によりめっき皮膜を形成し、積層コイル部品を得た。
【0031】
上記の焼成工程を経ても、位置合わせマークは消失により形状が変化することがなかった。このため、絶縁体層16あるいは導体層17を形成する際の、露光マスクの位置合わせを精度良く行うことができた。
【0032】
以上述べたように、本発明の積層チップ部品の製造方法において、第一導体層上に逐次形成される絶縁体層および導体層の全てが、同一の位置合わせマークを基準として位置決めされるため、各層が逐次形成されるにしたがい位置ズレが増大するのを防ぐことができる。さらに、前記位置合わせマークの周囲の全部または一部が、前記第一導体層に囲まれるように配置されるとともに、前記位置合わせマークと前記第一導体層との最近接距離が、前記位置合わせマークを構成する線の幅の0.2倍以上1倍以下であることにより、前記絶縁体層と導体層の逐次焼成において前記位置合わせマークの成分が揮発せず、位置合わせマークの消失による変形が防止される。このため、第一導体層から最上層までの全ての層が精度よく位置決めされる。
【0033】
したがって、積層チップ部品の位置ズレ量が低減され、より小型化、高性能化することができるという効果を有する。
【図面の簡単な説明】
【図1】本発明の一実施の形態による積層チップ部品の製造方法を説明する工程図である。
【図2】本発明の一実施の形態による積層チップ部品の製造方法における、位置合わせマークとその周囲の導体層の形状を示す図である。
【図3】本発明の一実施例による積層コイル部品の製造方法を説明する工程図である。
【図4】図3(a)〜(f)各図の切断面Aによる断面図である。
【符号の説明】
1、11 絶縁体基板
2、12 導電ペースト層
3、13 第一導体層
4、14 位置合わせマーク
5、15 絶縁ペースト層
6、16 絶縁体層
7、17 導体層
8、18 スルーホール
19 カット線
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a multilayer chip component, particularly a multilayer coil component.
[0002]
[Prior art]
Multilayer chip components having a multilayer structure of ceramic layers and internal conductor layers are manufactured for various uses such as multilayer inductors and multilayer filters. In the production of these multilayer chip components, it is necessary that each layer be accurately formed at a predetermined position in the main surface direction.
[0003]
As a method for positioning each of the layers, for example, there is a method for manufacturing a ceramic inductor as disclosed in JP-A-5-55066. This is to produce a laminate in which ceramic green sheets with through-holes connecting between conductor layers and conductor patterns comprising spiral coils are alternately stacked by connecting through the through-holes. A method of manufacturing a multilayer ceramic inductor by firing the laminated body after pressure bonding and forming external electrodes, and when forming a conductor pattern on a ceramic green sheet in which a through hole is formed, The conductor pattern for alignment having a certain positional relationship between the conductor pattern is disposed at a predetermined position in the alignment through hole formed in advance in the ceramic green sheet, and the conductor pattern is aligned, A conductor pattern is formed together with the positioning conductor pattern A.
[0004]
According to this manufacturing method, the alignment of the conductor pattern can be performed easily and accurately, the variation in the inductance value of the obtained multilayer inductor is reduced, and the quality is improved.
[0005]
[Patent Document 1]
Japanese Patent Laid-Open No. 5-55066
[Problems to be solved by the invention]
However, in the above method, when the conductor pattern is formed on the ceramic green sheet, the alignment conductor pattern formed together with the conductor pattern and the alignment formed immediately below the through hole of the ceramic green sheet. Since alignment is performed between the conductor patterns for use, there is a possibility that the amount of positional deviation increases as a large number of layers are stacked. For this reason, when designing a multilayer chip component, it is necessary to provide a large margin from the end face of the chip, and there is a problem that it becomes an obstacle to downsizing and high performance of the product.
[0007]
The present invention provides a method for manufacturing a laminated chip component in which an insulator layer and a conductor layer are sequentially formed on an insulator substrate, wherein the insulator layer and the conductor layer are accurately formed at predetermined positions in the main surface direction. It is an object of the present invention to reduce the amount of misalignment and reduce the size and performance of multilayer chip components.
[0008]
In order to solve the above-described problem, the multilayer chip component manufacturing method according to the present invention includes a conductor layer (hereinafter referred to as the conductor layer closest to the insulator substrate) on the insulator substrate or the insulator layer formed on the insulator substrate. An alignment layer made of the same material as that of the first conductor layer is formed and fired at the same time, and an insulator layer and a conductor layer are formed on the first conductor layer. A multilayer chip component manufacturing method comprising a step of sequentially forming a plurality of layers configured and firing for each layer , wherein the alignment mark has a linear shape or a combination of lines. The entire circumference or a part of the circumference is surrounded by a part constituting the first conductor layer, and the closest distance between the alignment mark and the part constituting the first conductor layer is the line. Width of The insulating layer and the conductor layer that are sequentially formed on the first conductor layer are formed at positions determined with reference to the alignment mark. To do.
[0010]
In the method for manufacturing a laminated chip component, all the conductor layers including the first conductor layer are formed by a photolithography process or a printing process.
[0011]
By using the above-described method for manufacturing a multilayer chip component, all of the insulator layers and conductor layers sequentially formed on the first conductor layer are positioned with reference to the same alignment mark, so that each layer is sequentially formed. As a result, it is possible to prevent the positional deviation from increasing. Further, all or part of the periphery of the alignment mark is disposed so as to be surrounded by the first conductor layer, and the closest distance between the alignment mark and the first conductor layer is determined by the alignment mark. Since the width of the line constituting the mark is 0.2 times or more and 1 time or less, as the insulator layer and the conductor layer are baked for each layer, the component of the alignment mark is volatilized. Deformation due to disappearance is prevented. For this reason, all the layers from the first conductor layer to the uppermost layer are positioned with high accuracy.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments of a method for manufacturing a multilayer chip component according to the present invention will be described in detail with reference to the drawings.
[0013]
FIG. 1 is a manufacturing process diagram of a multilayer chip component according to an embodiment of the present invention. As shown in step (a), a photosensitive conductive paste is screen-printed on the insulator substrate 1 to form a conductive paste layer 2. The conductive paste layer 2 is formed with a predetermined pattern shape (not shown) by a photolithography process, and an alignment mark having a predetermined shape (described later) is formed at a predetermined position. In the photolithography process, an exposure mask is set on the conductive paste layer 2, and development is performed after exposure. Thereafter, firing is performed to form the first conductor layer 3 and the alignment mark 4 (step (b)). The first conductor layer 3 formed in this way is the conductor layer closest to the insulator substrate 1 and has at least a portion that becomes a conductor pattern of the multilayer chip component as a component and a portion that surrounds the periphery of the alignment mark 4 ( Included below).
[0014]
Next, a photosensitive insulating paste is screen-printed on the first conductor layer 3 to form an insulating paste layer 5 (step (c)). The insulating paste layer 5 has through holes (not shown) formed at predetermined positions by a photolithography process. In the photolithography process, an exposure mask is set at a position determined on the basis of the alignment mark 4 on the insulating paste 5, and development is performed after exposure. Thereafter, it is baked to form the insulator layer 6 (step (d)).
[0015]
Next, the photosensitive conductive paste is screen-printed on the insulator layer 6 to form the conductive paste layer 2 (step (e)). A pattern (not shown) having a predetermined shape is formed on the conductive paste layer 2 by a photolithography process. In the photolithography process, an exposure mask is set at a position determined on the basis of the alignment mark 4 on the conductive paste layer 2, and is developed after exposure. Thereafter, firing is performed to form the conductor layer 7 (step (f)).
[0016]
Further, steps (c) to (f) are repeated as necessary, and a laminate having a predetermined number of layers is formed on the insulating substrate 1.
[0017]
The obtained laminate is cut into a predetermined size together with the insulating substrate, and then subjected to a process such as barrel polishing as necessary. Thereafter, an external electrode is formed on the outer surface of the obtained laminate so as to be connected to the lead portion of the conductor layer, and then a plating film is formed on the external electrode portion to obtain a laminated chip component.
[0018]
In the manufacturing method described above, the first conductor layer 3 and the alignment mark 4 are formed simultaneously. Then, in the photolithography process of the insulator layer 5 and the conductor layer 2 formed on the first conductor layer 3, the exposure mask is aligned based on the alignment mark 4. That is, all the insulating layers and conductor layers formed on the first conductor layer 3 are positioned with reference to the same alignment mark 4. Therefore, the positioning of the insulating layer or the conductor layer can be performed with higher accuracy than the case where the alignment mark that differs for each layer is used as a reference, and the increase in the amount of misalignment due to the increase in the number of layers can be suppressed.
[0019]
Further, as the shape of the alignment mark 4, for example, the shapes shown in FIGS. 2A to 2C are preferably used. In this way, alignment can be easily performed by using a linear shape or a combined shape. The alignment mark 4 is formed so as to be surrounded by a part of the first conductor layer 3 made of the same material. In addition to the shape in which the entire periphery of the alignment mark 4 is surrounded by the first conductor layer 3 as shown in FIGS. 2A to 2C, a part of the periphery of the alignment mark, for example, 1/2 cycle Alternatively, a shape in which the 3/4 circumference is surrounded by the conductor layer may be used.
[0020]
Since the periphery of the alignment mark 4 is surrounded by the first conductor layer 3, the atmosphere of the alignment mark and the metal component of the conductor layer can be increased in the vicinity of the alignment mark when firing each layer. For this reason, a part of the alignment mark disappears due to volatilization during baking and the shape is prevented from changing, so that the insulating layer and the conductor layer can be accurately positioned from the lowermost layer to the uppermost layer. Therefore, there is an effect that the multilayer chip component can be reduced in size and performance.
[0021]
In the shape in which the alignment mark is surrounded by the conductor layer, the closest distance between the conductor layer and the alignment mark is preferably 0.2 to 1 times the line width of the alignment mark. When the closest distance is shorter than 0.2 times the line width, it is difficult to recognize the shape of the alignment mark when performing automatic alignment using a mechanical device. Further, if the closest distance is longer than one time the line width, the effect of preventing the disappearance or shrinkage of the alignment mark described above is reduced.
[0022]
In the multilayer chip component manufacturing method of the present invention, as the material of the insulator substrate, various insulating inorganic materials such as alumina are used. As the material for the insulator layer, various inorganic materials having insulation properties such as glass are used. As the material for the conductor layer, various metals or alloys containing components that volatilize during firing, such as an alloy of Ag, Ag and Pd, are used.
[0023]
As a method for forming the insulator layer and the conductor layer in the multilayer chip component of the present invention, a method in which a photolithography process is performed after screen printing of the photosensitive paste as described above is preferably used. However, the present invention is not limited to the above method, and all the insulator layers and the conductor layers on the first conductor layer are positioned with reference to the same alignment mark, and the periphery of the alignment mark is the same. Any other method may be used as long as it is satisfied to be formed so as to be surrounded by a conductor layer made of a material. For example, after an insulating paste or a conductive paste is screen-printed, the pattern shape may be formed by a method such as chemical etching. Further, an insulating paste layer or a conductive paste layer having a desired pattern shape may be directly formed by screen printing. Different formation methods may be used for each layer.
[0024]
【Example】
3A to 3F are manufacturing process diagrams of the laminated coil component according to the embodiment of the present invention as viewed from above. FIGS. 4A to 4F are cross-sectional views taken along the cut surface A of FIGS. 3A to 3F.
[0025]
As shown in FIG. 3 and FIG. 4A, a photosensitive conductive paste made of Ag powder, photosensitive resin, solvent, etc. is screen-printed on an insulating substrate 11 mainly composed of alumina, and a conductive paste layer is formed. 12 was formed.
[0026]
An exposure mask is placed on the conductive paste layer 12, and after the exposure, development processing is performed, and further, baking is performed at a predetermined temperature, and the first conductor layer 13 and the alignment mark (not shown) having the shape shown in FIG. ) Was formed. The alignment mark is formed so that the periphery thereof is surrounded by a part constituting the first conductor layer 13, and the shape of the alignment mark and the first conductor layer 13 surrounding the periphery is as shown in FIG. It was. The closest distance between the alignment mark and the first conductor layer 13 was 0.75 times the line width of the alignment mark.
[0027]
Next, an insulating paste made of glass powder, photosensitive resin, solvent or the like was screen-printed on the first conductor layer 13 to form an insulating paste layer 15 shown in (c).
[0028]
An exposure mask was placed on the insulating paste layer 15 with the alignment mark as a reference, and exposure was performed. Thereafter, development processing was performed, and baking was performed at a predetermined temperature to form an insulator layer 16 having through holes 18 shown in (d).
[0029]
Next, the photosensitive conductive paste was screen-printed on the insulator layer 16 to form the conductive paste layer 12 shown in FIG. An exposure mask was placed on the conductive paste layer 12 with the alignment mark as a reference, and exposure was performed. Thereafter, development processing was performed, and baking was performed at a predetermined temperature to form a conductor layer 17 having a shape shown in (f). Thus, the conductor layer 17 was connected to the first conductor layer 13 through the through hole 18 to form a helical coil.
[0030]
After the obtained laminate was cut along the cut line 19, barrel polishing was performed. Thereafter, an Ag paste was applied and baked so as to be connected to lead portions to the surface of the laminated body at both ends of the coil to form external electrodes (not shown). A plating film was formed on the external electrode portion by electrolytic plating to obtain a laminated coil component.
[0031]
Even after the above baking process, the alignment mark did not change its shape due to disappearance. Therefore, the alignment of the exposure mask when forming the insulator layer 16 or the conductor layer 17 can be performed with high accuracy.
[0032]
As described above, in the multilayer chip component manufacturing method of the present invention, all of the insulator layer and the conductor layer sequentially formed on the first conductor layer are positioned with reference to the same alignment mark. It is possible to prevent the positional deviation from increasing as each layer is sequentially formed. Further, all or part of the periphery of the alignment mark is disposed so as to be surrounded by the first conductor layer, and the closest distance between the alignment mark and the first conductor layer is determined by the alignment mark. When the width of the line constituting the mark is 0.2 times or more and 1 time or less, the alignment mark component does not volatilize in the sequential firing of the insulator layer and the conductor layer, and the deformation due to the disappearance of the alignment mark Is prevented. For this reason, all the layers from the first conductor layer to the uppermost layer are positioned with high accuracy.
[0033]
Therefore, the positional deviation amount of the multilayer chip component is reduced, and there is an effect that the size and performance can be further reduced.
[Brief description of the drawings]
FIG. 1 is a process diagram illustrating a method for manufacturing a multilayer chip component according to an embodiment of the present invention.
FIG. 2 is a diagram showing a shape of an alignment mark and a surrounding conductor layer in a method for manufacturing a laminated chip component according to an embodiment of the present invention.
FIG. 3 is a process diagram illustrating a method for manufacturing a laminated coil component according to an embodiment of the present invention.
4 (a) to 3 (f) are cross-sectional views taken along a cut surface A in each drawing.
[Explanation of symbols]
1, 11 Insulator substrate 2, 12 Conductive paste layer 3, 13 First conductor layer 4, 14 Alignment mark 5, 15 Insulation paste layer 6, 16 Insulator layer 7, 17 Conductor layer 8, 18 Through hole 19 Cut line

Claims (3)

絶縁体基板上または前記絶縁体基板上に形成された絶縁体層上に、前記絶縁体基板に最も近い導体層(以下第一導体層とする)と、前記第一導体層と同一の材料よりなる位置合わせマークが同時に形成されるとともに、焼成される工程と、前記第一導体層上に、絶縁体層および導体層より構成される複数の層が逐次形成されるとともに、各層毎に焼成される工程を有する積層チップ部品の製造方法であって、前記位置合わせマークは、線状または線の組み合わせによる形状であって、その周囲の全部または一部が前記第一導体層を構成する一部分に囲まれるように配置されるとともに、前記位置合わせマークと前記第一導体層を構成する一部分の最近接距離が、前記線の幅の0.2倍以上1倍以下であり、前記第一導体層上に逐次形成される絶縁体層および導体層の全てが、前記位置合わせマークを基準として決められる位置に形成されることを特徴とする、積層チップ部品の製造方法。On the insulator substrate or on the insulator layer formed on the insulator substrate, the conductor layer closest to the insulator substrate (hereinafter referred to as the first conductor layer) and the same material as the first conductor layer with alignment mark composed are formed simultaneously, the steps to be fired, the first conductor layer, a plurality of layers are sequentially formed composed of the insulating layer and the conductive layer is fired for each layer A method of manufacturing a laminated chip component, wherein the alignment mark has a shape of a line or a combination of lines, and all or part of the periphery of the alignment mark is a part of the first conductor layer. The first conductor layer is disposed so as to be surrounded, and a closest distance between a part of the alignment mark and the first conductor layer is not less than 0.2 times and not more than one time the width of the line. Sequentially formed on All edges layer and the conductive layer, characterized in that it is formed in the position determined the positioning mark as a reference, the manufacturing method of the laminated chip component. 前記第一導体層を含む全ての導体層が、フォトリソ工程により形成されることを特徴とする、請求項1に記載の積層チップ部品の製造方法。The method for manufacturing a multilayer chip component according to claim 1, wherein all conductor layers including the first conductor layer are formed by a photolithography process. 前記第一導体層を含む全ての導体層が、印刷工程により形成されることを特徴とする、請求項1に記載の積層チップ部品の製造方法。The method for manufacturing a multilayer chip component according to claim 1, wherein all the conductor layers including the first conductor layer are formed by a printing process.
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