JP4202777B2 - Method for manufacturing semiconductor device - Google Patents

Description

【００１５】
そして、ファラデーの電磁誘導の法則に従い、θ方向に誘導電界Ｅが生じる（数式２）。
【００１６】
【数２】

【００１７】
この誘導電界Ｅで電子がθ方向に加速されてガス分子と衝突し、プラズマが生成される。誘導電界の方向がθ方向なので、荷電粒子が反応室の壁や基板に衝突してエネルギーを消失させる確立が低くなる。また、アンテナコイル９０３の下方へは、磁界Ｂが殆ど及ばないので、平板状に広がった高密度プラズマ領域が形成される。そして、下部電極９０４に印加する高周波電力を調整することによって、プラズマ密度と基板９０６にかかるバイアス電圧を独立に制御することができる。また、被処理物の材料に応じて印加する高周波電力の周波数を異ならせることも可能となる。
【００１８】
ＩＣＰで高密度プラズマを得る為にはアンテナコイルに流れる高周波電流Ｊを低損失で流す必要があり、そのインダクタンスを低下させなければならない。その為に、アンテナコイルを分割した方式とすることが有効となる。図１７（Ｂ）はそのような構成を示す図であり、石英板９１１上に４本の渦巻き状コイル（マルチスパイラルコイル）９１０を配置して、マッチングボックス９０９を介して第1の高周波電源９０８に接続されている。このとき、各コイルの１本当たりの長さを高周波の波長の１／４の整数倍としておくと、コイルに定在波が立ち発生する電圧のピーク値を高めることができる。
【００１９】
このようなマルチスパイラルコイルを適用したＩＣＰを用いたエッチング装置を用いると、前記耐熱性導電性材料のエッチングを良好に行うことができる。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。図１８は、ガラス基板上に所定のパターンに形成されたＷ膜について、そのパターン端部のテーパー形状について調べた結果を示す。ここで、テーパー部の角度は基板表面（水平面）とテーパー部の傾斜部とがなす角を角度として定義する（図５においてθ１で示す角度）。ここでは、共通条件として放電電力（コイルに印加する高周波電力、１３．５６MHz）を３．２W/cm²、圧力１．０ＰａとしてエッチングガスにＣＦ₄とＣｌ₂を用いた。図１８（Ａ）はテーパー部の角度θ１について、基板側にかけるバイアス電力（１３．５６MHz）依存性を示す。エッチングガスの流量はＣＦ₄、Ｃｌ₂共に３０SCCMとした。テーパー部の角度θ１はバイアス電力が１２８〜３８４mW/cm²の範囲で７０〜２０°まで変化させることが可能であることが明らかとなった。また、図１８（Ｂ）はテーパー部の角度θ１のエッチングガス流量比依存性について調べた結果を示す。ＣＦ₄とＣｌ₂の合計の流量を６０SCCMとして、ＣＦ₄のみを２０〜４０SCCMの範囲で変化させた。このときバイアス電力は１２８mW/cm²とした。その結果、テーパー部の角度θ１は６０〜８０°まで変化させることが可能であった。
【００２０】
このようにテーパー部の角度は基板側にかけるバイアス電力によって大きく変化を示し、バイアス電力をさらに高め、また、圧力を変化させることによりテーパー部の角度を５〜４５°まで変化させることができる。
【００２１】
また、本発明では、ゲート電極の端部に接するゲート絶縁膜にもテーパー部を形成する。図５は、ｎチャネルＴＦＴの部分拡大図である。ここで、ゲート絶縁膜のテーパー部の角度は基板表面（水平面）とテーパー部の傾斜部とがなす角をテーパー角として定義する（図５においてθ２で示す角度）。ＬＤＤ領域６２３はゲート絶縁膜のテーパー部６２７の下に形成される。このとき、ＬＤＤ領域におけるリン（Ｐ）の濃度分布は６２５の曲線で示され、チャネル形成領域６２１から遠ざかるにつれて増加する。
【００２２】
この増加の割合は、イオンドープにおける加速電圧やドーズ量などの条件、テーパー部６２７、６２８の角度θ２、θ１やゲート電極６０７の厚さなどによって異なってくる。このように、ゲート電極の端部とその近傍におけるゲート絶縁膜をテーパー形状として、そのテーパー部を通して不純物元素を添加することにより、テーパー部の下に存在する半導体層中に、徐々に前記不純物元素の濃度が変化するような不純物領域を形成することができる。また、ＬＤＤ領域の端部６２２は、ゲート電極６０７と重なっているが、ドーピング条件によってはゲート電極とＬＤＤが重ならないようにすることも可能である。
【００２３】
また、エッチング条件によっては、図１６（ａ）に示すようなゲート絶縁膜の形状となる場合もある。ＬＤＤ領域１６２３は、図１６（ａ）に示したゲート絶縁膜のテーパー部の下に形成される。図１６（ａ）において、１６０５はゲート絶縁膜、１６０７はゲート電極、１６２１はチャネル形成領域、１６２２はゲート電極と重なるＬＤＤ領域、１６２４はソース領域またはドレイン領域である。
【００２４】
また、エッチング条件によっては、図１６（ｂ）に示すようなゲート絶縁膜の形状となる場合もある。ＬＤＤ領域１７２３は、図１６（ａ）に示したゲート絶縁膜のテーパー部の下に形成される。図１６（ｂ）において、１７０５はゲート絶縁膜、１７０７はゲート電極、１７２１はチャネル形成領域、１７２２はゲート電極と重なるＬＤＤ領域、１７２４はソース領域またはドレイン領域である。また、図１６（ｂ）においては、テーパ−部に段差ができており、ゲート電極端部から長さＬ３の領域は、ゲート絶縁膜の膜厚がゲート電極の下方の膜厚と同一である。
【００２５】
表１はゲート電極を形成する前記耐熱性導電性材料のＩＣＰエッチング装置における加工特性を示す。ここでは、Ｗ膜とＴａ膜の他に、ゲート電極用の材料としてしばしば用いられるモリブデンータングステン（Ｍｏ−Ｗ）合金（組成比はＭｏ：Ｗ＝４８：５０wt%）の例を示す。表１にはエッチング速度、適用するエッチングガス、およびゲート電極の下地となるゲート絶縁膜との選択比の代表的な値を示す。ゲート絶縁膜はプラズマＣＶＤ法で作製する酸化シリコン膜または酸化窒化シリコン膜であり、ここで選択比はゲート絶縁膜のエッチング速度に対するそれぞれの材料におけるエッチング速度の割合として定義する。
【００２６】
【表１】

【００２７】
Ｔａ膜のエッチング速度は１４０〜１６０nm/minで選択比も６〜８が選られ、Ｗ膜のエッチング速度７０〜９０nm/min、また選択比２〜４に対して優れた値となっている。従って、被加工性という観点からはＴａ膜も適しているが、表中に示さない値として、抵抗率が２０〜３０μΩｃｍであり、Ｗ膜の１０〜１６μΩｃｍに比べて若干高い点が難点となる。一方、Ｍｏ−Ｗ合金はエッチング速度が４０〜６０nm/minと遅く、また選択比は０．１〜２となりこの材料は被加工性という観点から必ずしも適していないことが覗われる。このように、表１からはＴａ膜が最も良い結果を示していることがわかるが、前述のように抵抗率を考慮するとＷ膜が総合的には適していると判断される。
【００２８】
ここでは、Ｗ膜を一例として示したが、前記耐熱性導電性材料についてＩＣＰエッチング装置を用いると、容易にパターンの端部をテーパー形状として加工することができる。そして、このような方法を適用してゲート電極を設け、スルードープ法を行うことで、ゲート絶縁膜の厚さにより半導体層に添加される不純物元素の濃度を制御することが可能となり、ＴＦＴのチャネル長方向に向かって不純物元素の濃度が徐々に変化するＬＤＤ領域を形成することが可能となる。
【００２９】
このような手段を用い、本発明の構成は、
絶縁表面を有する基板上に形成された半導体薄膜からなる活性層と、該活性層を覆う絶縁膜と、該絶縁膜上に形成されたゲート電極とからなるＴＦＴを含む半導体装置であって、
前記活性層はゲート電極と重なるチャネル形成領域と、ＬＤＤ領域を形成する低濃度不純物領域と、ソース領域またはドレイン領域とを有し、
前記絶縁膜のうち、前記低濃度不純物領域上方の膜厚は、前記チャネル形成領域上方の膜厚より薄く、且つ前記ソース領域またはドレイン領域上方の膜厚より厚いことを特徴とする半導体装置である。
【００３０】
上記構成において、前記ゲート電極は、テーパー部を有していることを特徴としている。
【００３１】
また、上記構成において、前記低濃度不純物領域は、前記チャネル形成領域と前記ソース領域の間、または前記チャネル形成領域と前記ドレイン領域との間に存在することを特徴としている。
【００３２】
また、上記構成において、前記低濃度不純物領域に含まれるｐ型またはｎ型不純物元素の濃度は、チャネル形成領域から遠ざかるにつれて高くなることを特徴としている。
【００３３】
また、上記構成において、前記ソース領域または前記ドレイン領域は、前記低濃度不純物領域に含まれるｐ型またはｎ型不純物元素の濃度より高い濃度でｐ型またはｎ型不純物元素を含む領域であることを特徴としている。
【００３４】
また、上記構成において、前記低濃度不純物領域に含まれるｐ型またはｎ型不純物元素の濃度は、１×１０¹⁶〜１×１０²⁰atoms／cm³であることを特徴とする半導体装置。
【００３５】
また、上記構成において、前記活性層を覆う絶縁膜は、テーパー部を有し、チャネル長方向における該テーパー部の長さＬ２は、０．１〜１μｍであることを特徴とする半導体装置。
【００３６】
また、上記構成において、前記ゲート電極は、耐熱性導電性材料からなる単層膜または積層膜であり、前記耐熱性導電性材料は、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）から選ばれた元素、または前記元素を成分とする化合物、または前記元素を組み合わせた化合物、または前記元素を成分とする窒化物、前記元素を成分とするシリサイド、であることを特徴としている。
【００３７】
また、上記構成において、前記ゲート電極のテーパー部の角度は５〜３５°であることを特徴としている。
する半導体装置。
【００３８】
また、上記構成を得るための本発明の作製方法は、
画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する駆動回路を同一の基板上に設けた半導体装置において、
前記基板上に結晶構造を含む半導体層を形成する第１の工程と、
前記結晶構造を含む半導体層を選択的にエッチングして複数の島状半導体層を形成する第２の工程と、
前記島状半導体層に接してゲート絶縁膜を形成する第３の工程と、
前記ゲート絶縁膜上に耐熱性導電性材料から成る導電層を形成する第４の工程と、
前記導電層を選択的にエッチングして、テーパー部を有するゲート電極及びテーパー部を有するゲート絶縁膜を形成する第５の工程と、
少なくとも、前記駆動回路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島状半導体層に、前記ゲート絶縁膜のテーパー部を通してｎ型を付与する不純物元素を添加して、前記基板と平行な方向において該ｎ型を付与する不純物元素の濃度勾配を有する低濃度ｎ型不純物領域を形成する第６の工程と、
前記駆動回路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島状半導体層に、前記ゲート電極をマスクとしてｎ型を付与する不純物元素を添加して高濃度ｎ型不純物領域を形成する第７の工程と、
前記駆動回路のｐチャネル型ＴＦＴを形成する前記島状半導体層に、前記ゲート電極のテーパー部と前記ゲート絶縁膜を通してｐ型を付与する不純物元素を添加して、前記基板と平行な方向において該ｐ型を付与する不純物元素の濃度勾配を有する低濃度ｐ型不純物領域と、前記ゲート電極のテーパー部を介しないでｐ型を付与する不純物元素を添加して、高濃度ｐ型不純物領域とを同時に形成する第８の工程と、
前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル型ＴＦＴとの上方に、無機絶縁物材料から成る第１の層間絶縁膜を形成する第９の工程と、
該第１の層間絶縁膜に密接して有機絶縁物材料からなる第２の層間絶縁膜を形成する第１０の工程と、
前記画素ＴＦＴに接続する画素電極を、前記第２の層間絶縁膜上に形成する第１１の工程とを有することを特徴とする半導体装置の作製方法である。
【００３９】
上記構成において、前記導電層を選択的にエッチングして、テーパー部を有するゲート電極及びテーパー部を有するゲート絶縁膜を形成する第５の工程は、一度のエッチング処理によって行われる方法を用いてもよいし、複数のエッチング処理によって行われる方法を用いてもよい。
【００４０】
【発明の実施の形態】
本発明の実施の形態について、以下に示す実施例により詳細な説明を行う。
[実施例１]
本発明の実施例について図１〜図５を用いて説明する。ここでは、画素部の画素ＴＦＴおよび保持容量と、画素部の周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について工程に従って詳細に説明する。
【００４１】
図１（Ａ）において、基板１０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的異方性を有しないプラスチック基板を用いることができる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。そして、基板１０１のＴＦＴを形成する表面に、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜１０２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。ここでは下地膜１０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させて形成しても良い。
【００４２】
酸化窒化シリコン膜は従来の平行平板型のプラズマＣＶＤ法を用いて形成する。酸化窒化シリコン膜１０２ａは、ＳｉＨ₄を１０SCCM、ＮＨ₃を１００SCCM、Ｎ₂Ｏを２０SCCMとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm²、放電周波数６０MHzとした。一方、酸化窒化水素化シリコン膜１０２ｂは、ＳｉＨ₄を５SCCM、Ｎ₂Ｏを１２０SCCM、Ｈ₂を１２５SCCMとして反応室に導入し、基板温度４００℃、反応圧力２０Pa、放電電力密度０．４１W/cm²、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することもできる。
【００４３】
このようにして作製した酸化窒化シリコン膜１０２ａは、密度が９．２８×１０²²/cm³であり、フッ化水素アンモニウム（ＮＨ₄ＨＦ₂）を７．１３％とフッ化アンモニウム（ＮＨ₄Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２０℃におけるエッチング速度が約６３nm/minと遅く、緻密で硬い膜である。このような膜を下地膜に用いると、この上に形成する半導体層にガラス基板からのアルカリ金属元素が拡散するのを防ぐのに有効である。
【００４４】
次に、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで非晶質構造を有する半導体層１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。例えば、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成する。非晶質構造を有する半導体膜には、非晶質半導体層や微結晶半導体膜があり、非晶質シリコン・ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜１０２と非晶質半導体層１０３ａとは両者を連続形成することも可能である。例えば、前述のように酸化窒化シリコン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉＨ₄、Ｎ₂Ｏ、Ｈ₂からＳｉＨ₄とＨ₂或いはＳｉＨ₄のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリコン膜１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【００４５】
そして、結晶化の工程を行い非晶質半導体層１０３ａから結晶質半導体層１０３ｂを作製する。その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１０３ｂを形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atom％以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。
【００４６】
また、プラズマＣＶＤ法で非晶質シリコン膜の形成工程において、反応ガスにＳｉＨ₄とアルゴン（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃として形成すると、非晶質シリコン膜の含有水素濃度を５atomic%以下にすることもできる。このような場合において水素を放出させるための熱処理は不要となる。
【００４７】
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜５００mJ/cm²(代表的には３００〜４００mJ/cm²)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。このようにして図１（Ｂ）に示すように結晶質半導体層１０３ｂを得ることができる。
【００４８】
そして、結晶質半導体層１０３ｂ上に第１のフォトマスク（ＰＭ１）を用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図１（Ｃ）に示すように島状半導体層１０４〜１０８を形成する。結晶質シリコン膜のドライエッチングにはＣＦ₄とＯ₂の混合ガスを用いる。
【００４９】
このような島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０¹⁶〜５×１０¹⁷atoms／cm³程度の濃度で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。その方法として、イオン注入法やイオンドープ法（或いはイオンシャワードーピング法）を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン（Ｂ₂Ｈ₆）をソースガスとして用いホウ素（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために用いる手法である。
【００５０】
ゲート絶縁膜１０９はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜から形成する。また、ＳｉＨ₄とＮ₂ＯにＯ₂を添加させて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料となる。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ₂とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm²で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００５１】
そして、図１（Ｄ）に示すように、ゲート絶縁膜１０９上にゲート電極を形成するための耐熱性導電層を形成する。耐熱性導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。例えば、ゲート電極にはこのような耐熱性導電性材料を用い、導電性の金属膜から成る導電層（Ａ）１１０と窒化物金属膜から成る導電層（Ｂ）１１１とを積層した構造とすると良い。導電層（Ａ）１１０はＴａ、Ｔｉ、Ｗから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成すれば良く、導電層（Ｂ）１１１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜などで形成する。また、導電層（Ａ）１１０はタングステンシリサイド、チタンシリサイドを適用しても良い。導電層（Ｂ）１１１は低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、Ｗは酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【００５２】
導電層（Ａ）１１０は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とし、導電層（Ｂ）１１１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とすれば良い。Ｗをゲート電極として形成する場合には、Ｗをターゲットとしたスパッタ法で、導電層（Ａ）１１０をＷ膜で２５０nmの厚さに形成し、Ａｒガスと窒素（Ｎ₂）ガスを導入して導電層（Ｂ）１１１をＷＮ膜で５０nmの厚さに形成する。その他の方法として、Ｗ膜は６フッ化タングステン（ＷＦ₆）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００５３】
尚、図示しないが、導電層（Ａ）１１０の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）１１０または導電層（Ｂ）１１１が微量に含有するアルカリ金属元素がゲート絶縁膜１０９に拡散するのを防ぐことができる。いずれにしても、導電層（Ｂ）１１１は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。
【００５４】
本実施例では、ゲート電極を形成するために導電層（Ａ）１１０をＷ膜で、導電層（Ｂ）１１１をＷＮ膜で形成した。次に、第２のフォトマスク（ＰＭ２）を用い、フォトリソグラフィーの技術を使用してレジストマスク１１２ａ〜１１７ａを形成し、導電層（Ａ）１１０と導電層（Ｂ）１１１とを一括でエッチングしてゲート電極１１８〜１２２と容量配線１２３を形成する。ゲート電極１１８ｃ〜１２２ｃと容量配線１２３ｃは、導電層（Ａ）から成る１１８ａ〜１２３ａと、導電層（Ｂ）から成る１１８ｂ〜１２３ｂとが一体として形成されている（図２（Ａ））。
【００５５】
このときのエッチングによりレジストマスクが形成されていない領域のゲート絶縁膜が薄膜化される。
【００５６】
次いで、少なくともゲート電極１１８〜１２２の端部にテーパー部が形成されるようにエッチングする。このエッチング加工はＩＣＰエッチング装置により行う。その技術の詳細は前述の如くである。具体的なエッチング条件として、エッチングガスにＣＦ₄とＣｌ₂の混合ガスを用いその流量をそれぞれ３０SCCMとして、放電電力３．２W/cm²(13.56MHz)、バイアス電力２２４mW/cm²(13.56MHz)、圧力１．０Ｐａでエッチングを行った。（図２（Ｂ））
【００５７】
このようなエッチング条件により、ゲート電極の端部において、該端部から内側にむかって徐々に厚さが増加するテーパー部が形成され、１１８ｄ、１１８ｅからなるゲート電極１１８ｆが形成される。また、同様に１１９ｆ、１２０ｆ、１２１ｆ、１２２ｆ、１２３ｆが形成され、各々のテーパー部の角度は５〜３５°、好ましくは１０〜２５°とする。ゲート電極のテーパー部の角度は、図５でθ１として示す部分の角度である。この角度は、後にＬＤＤ領域を形成する低濃度ｎ型不純物領域の濃度勾配に大きく影響する。尚、テーパー部の角度θ１は、テーパー部の長さ（Ｌ１）とテーパー部の厚さ（ＨＧ）を用いてＴａｎ（θ１）＝ＨＧ／Ｌ１で表される。
【００５８】
また、本実施例では、１０〜２０％程度の割合でエッチング時間を増しするオーバーエッチングを行なったため、ゲート絶縁膜の露出した面は２０〜５０nm程度エッチングされて実質的に薄くなった。また、レジストマスク１１２ａ〜１１７ａもエッチングされて、小さな形状のレジストマスク１１２ｂ〜１１７ｂとなる。この結果、ゲート電極の端部と接する部分にテーパー部が形成されたゲート絶縁膜１３０が形成された。ゲート絶縁膜１３０のテーパー部の角度は、図５でθ２として示す部分の角度である。この角度は、後にＬＤＤ領域を形成する低濃度ｎ型不純物領域の濃度勾配に大きく影響する。尚、テーパー部の角度θ２は、ゲート絶縁膜のテーパー部の長さ（Ｌ２）とテーパー部の厚さ（ＨＧ２）を用いてＴａｎ（θ２）＝ＨＧ２／Ｌ２で表される。
【００５９】
そして、画素ＴＦＴおよび駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素添加の工程（ｎ^-ドープ工程）を行う。ゲート電極の形成に用いたレジストマスク１１２ａ〜１１７ａをそのまま残し、端部にテーパー部を有するゲート電極１１８ｃ〜１２２ｃをマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ここでは、ｎ型を付与する不純物元素をゲート電極の端部と接するゲート絶縁膜のテーパー部を通して、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０¹³〜５×１０¹⁴atoms／cm²とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ法により半導体層のリン（Ｐ）濃度は１×１０¹⁶〜１×１０¹⁹atoms／cm³の濃度範囲で添加する。このようにして、図２（Ｃ）に示すように島状半導体層に低濃度ｎ型不純物領域１２４〜１２９を形成する。
【００６０】
この工程において、低濃度ｎ型不純物領域１２４〜１２８において、リン（Ｐ）の濃度勾配は、ゲート絶縁膜のテーパー部の膜厚変化を反映する。これはゲート絶縁膜テーパー部における膜厚の差によって、半導体層に達するリン（Ｐ）の濃度が変化するためである。また、実際にはゲート電極を通して、ゲート電極のテーパー部における端部の下方にもリンが添加される。即ち、低濃度ｎ型不純物領域１２４〜１２８へ添加されるリン（Ｐ）の濃度は、チャネル形成領域に向かって徐々に濃度が低くなる。
【００６１】
尚、図２（Ｃ）では低濃度ｎ型不純物領域１２４〜１２９の端部を斜めに図示しているが、これはリン（Ｐ）が添加された領域を直接的に示しているのではなく、上述のようにリンの濃度変化がゲート絶縁膜の形状に沿って変化していることを表している。
【００６２】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する高濃度ｎ型不純物領域の形成を行った（ｎ⁺ドープ工程）。レジストのマスク１１２〜１１７を残し、今度はゲート電極１１８〜１２２がリン（Ｐ）を遮蔽するマスクとなるように、イオンドープ法において４０〜１００ｋｅＶの加速電圧の条件で添加する。このようにして高濃度ｎ型不純物領域１３１〜１３６を形成する。この領域におけるゲート絶縁膜１３０は、前述のようにゲート電極の加工のおいてオーバーエッチングが施されたため、当初の膜厚である１２０nmから薄くなり、７０〜１００nmとなっている。そのためこのような低加速電圧の条件でも良好にリン（P）を添加することができる。そして、この領域のリン（Ｐ）の濃度は１×１０²⁰〜１×１０²¹atoms／cm³の濃度範囲となるようにする（図３（Ａ））。
【００６３】
そして、ｐチャネル型ＴＦＴを形成する島状半導体層１０４、１０６にソース領域およびドレイン領域とする高濃度ｐ型不純物領域１４０、１４１を形成する。ここでは、ゲート電極１１８、１２０をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に高濃度ｐ型不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層１０５、１０７、１０８は、第３のフォトマスク（ＰＭ３）を用いてレジストマスク１３７〜１３９を形成し全面を被覆しておく。ここで形成される不純物領域１４０、１４１はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成する。そして、ゲート電極と重ならない高濃度ｐ型不純物領域１４０ａ、１４１ａのボロン（Ｂ）濃度は、３×１０²⁰〜３×１０²¹atoms／cm³となるようにする。また、不純物領域１４０ｂ、１４１ｂは、ゲート絶縁膜とゲート電極のテーパー部を介して不純物元素が添加されるので、実質的に低濃度ｐ型不純物領域として形成され、少なくとも１．５×１０¹⁹atoms／cm³以上の濃度とする。この高濃度ｐ型不純物領域１４０ａ、１４１ａおよび低濃度ｐ型不純物領域１４０ｂ、１４１ｂには、前工程においてリン（Ｐ）が添加されていて、高濃度ｐ型不純物領域１４０ａ、１４１ａには１×１０²⁰〜１×１０²¹atoms／cm³の濃度で、低濃度ｐ型不純物領域１４０ｂ、１４１ｂには１×１０¹⁶〜１×１０¹⁹atoms／cm³の濃度で含有しているが、この工程で添加するボロン（Ｂ）の濃度をリン（Ｐ）濃度の１．５から３倍となるようにすることにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じなかった。
【００６４】
その後、図３（Ｂ）に示すように、ゲート電極およびゲート絶縁膜を覆う第１の層間絶縁膜１４２を形成する。第１の層間絶縁膜１４２は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第１の層間絶縁膜１４２は無機絶縁物材料から形成する。第１の層間絶縁膜１４２の膜厚は１００〜２００ｎｍとする。ここで、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳとＯ₂とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm²で放電させて形成することができる。また、酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ₄、Ｎ₂Ｏ、ＮＨ₃から作製される酸化窒化シリコン膜、またはＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm²で形成することができる。また、ＳｉＨ₄、Ｎ₂Ｏ、Ｈ₂から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃から作製することが可能である。
【００６５】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板１０１に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい（図３（Ｂ））。
【００６６】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体層にある１０¹⁶〜１０¹⁸/cm³のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、島状半導体層１０４〜１０８中の欠陥密度を１０¹⁶/cm³以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度付与すれば良かった。
【００６７】
活性化および水素化の工程が終了したら、有機絶縁物材料からなる第２の層間絶縁膜１４３を１．０〜２．０μｍの平均厚を有して形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで３００℃の温度で焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで８０℃の温度で６０秒の予備加熱を行い、さらにクリーンオーブンで２５０℃で６０分焼成して形成することができる。
【００６８】
このように、第２の層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減させることができる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜１４２として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【００６９】
その後、第４のフォトマスク（ＰＭ４）を用い、所定のパターンのレジストマスクを形成し、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホールの形成はドライエッチング法により行う。この場合、エッチングガスにＣＦ₄、Ｏ₂、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜１４３をまずエッチングし、その後、続いてエッチングガスをＣＦ₄、Ｏ₂として第１の層間絶縁膜１４２をエッチングする。さらに、島状半導体層との選択比を高めるために、エッチングガスをＣＨＦ₃に切り替えてゲート絶縁膜１３０をエッチングすることにより、良好にコンタクトホールを形成することができる。
【００７０】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、第５のフォトマスク（ＰＭ５）によりレジストマスクパターンを形成し、エッチングによってソース配線１４４〜１４８とドレイン配線１４９〜１５３を形成する。ここで、ドレイン配線１５３は画素電極として機能するものである。ドレイン配線１５４は隣の画素に帰属する画素電極を表している。図示していないが、本実施例ではこの配線を、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成（図３（Ｃ）において１４４ａ〜１５４ａで示す）し、さらにその上に透明導電膜を８０〜１２０nmの厚さで形成（図３（Ｃ）において１４４ｂ〜１５４ｂで示す）した。透明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ₂Ｏ₃―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができる。
【００７１】
こうして５枚のフォトマスクにより、同一の基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路には第１のｐチャネル型ＴＦＴ（Ａ）２００ａ、第１のｎチャネル型ＴＦＴ（Ａ）２０１ａ、第２のｐチャネル型ＴＦＴ（Ａ）２０２ａ、第２のｎチャネル型ＴＦＴ（Ａ）２０３ａ、画素部には画素ＴＦＴ２０４、保持容量２０５が形成されている。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００７２】
駆動回路の第１のｐチャネル型ＴＦＴ（Ａ）２００ａには、島状半導体層１０４にチャネル形成領域２０６、ＬＤＤ領域２０７、高濃度ｐ型不純物領域から成るソース領域２０８、ドレイン領域２０９を有した構造となっている。第１のｎチャネル型ＴＦＴ（Ａ）２０１ａには、島状半導体層１０５にチャネル形成領域２１０、低濃度ｎ型不純物領域で形成され、ＬＤＤ領域２１１、高濃度ｎ型不純物領域で形成するソース領域２１２、ドレイン領域２１３を有している。チャネル長３〜７μｍに対して、ＬＤＤ領域をＬovとしてそのチャネル長方向の長さは３０ｎｍ〜２５０ｎｍとする。このＬovの長さはゲート電極１１９の厚さとテーパー部の角度θ１から制御する。
【００７３】
このＬＤＤ領域について図５を用いて説明する。図５に示すのは、図３（Ｃ）に示した第１のｎチャネル型ＴＦＴ（Ａ）２０１ａの部分拡大図である。ＬＤＤ領域６２２はゲート電極のテーパー部６２８の下に形成される。また、ＬＤＤ領域６２３はゲート絶縁膜のテーパー部６２７の下に形成される。このとき、両者のＬＤＤ領域におけるリン（Ｐ）の濃度分布は６２５の曲線で示され、チャネル形成領域６２１から遠ざかるにつれて増加する。この増加の割合は、イオンドープにおける加速電圧やドーズ量などの条件、テーパー部６２７、６２８の角度θ２、θ１やゲート電極６０７の厚さなどによって異なってくる。
【００７４】
このように、ゲート電極の端部とその近傍におけるゲート絶縁膜をテーパー形状として、そのテーパー部を通して不純物元素を添加することにより、テーパー部の下に存在する半導体層中に、徐々に前記不純物元素の濃度が変化するような不純物領域を形成することができる。そして、ＬＤＤ領域６２２の不純物濃度において、その最低濃度範囲を１×１０¹⁶〜１×１０¹⁷atoms／cm³とし、最高濃度範囲を１×１０¹⁷〜１×１０¹⁸atoms／cm³とする。また、ＬＤＤ領域６２３の不純物濃度において、その最低濃度範囲を１×１０¹⁷〜１×１０¹⁸atoms／cm³とし、最高濃度範囲を1×１０¹⁹〜１×１０²⁰atoms／cm³とする。このような不純物領域を設けることにより、ｎチャネル型ＴＦＴにおいてドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができると同時にオフ電流値を低減させることを可能としている。
【００７５】
駆動回路の第２のｐチャネル型ＴＦＴ（Ａ）２０２ａは同様に、島状半導体層１０６にチャネル形成領域２１４、ＬＤＤ領域２１５、高濃度ｐ型不純物領域で形成されるソース領域２１６、ドレイン領域２１７を有した構造となっている。第２のｎチャネル型ＴＦＴ（Ａ）２０３ａには、島状半導体層１０７にチャネル形成領域２１８、ＬＤＤ領域２１９、高濃度ｎ型不純物領域で形成するソース領域２２０、ドレイン領域２２１を有している。ＬＤＤ領域２１９は、ＬＤＤ領域２１１と同じ構成とする。画素ＴＦＴ２０４には、島状半導体層１０８にチャネル形成領域２２２ａ、２２２ｂ、低濃度ｎ型不純物領域で形成するＬＤＤ領域２２３ａ、２２３ｂ、高濃度ｎ型不純物領域で形成するソースまたはドレイン領域２２５〜２２７を有している。ＬＤＤ領域２２３ａ、２２３ｂは、ＬＤＤ領域２１１と同じ構成とする。さらに、容量配線１２３と、ゲート絶縁膜と、画素ＴＦＴ２０４のドレイン領域２２７に接続する半導体層２２８、２２９とから保持容量２０５が形成されている。図３（Ｃ）では、駆動回路のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを一対のソース・ドレイン間に一つのゲート電極を設けたシングルゲートの構造とし、画素ＴＦＴをダブルゲート構造としたが、これらのＴＦＴはいずれもシングルゲート構造としても良いし、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造としても差し支えない。
【００７６】
アクティブマトリクス型の液晶表示装置の場合、第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第１のｎチャネル型ＴＦＴ（Ａ）２０１ａは高速動作を重視するシフトレジスタ回路、バッファ回路、レベルシフタ回路などを形成するのに用いる。図３（Ｃ）ではこれらの回路をロジック回路部として表している。
【００７７】
上記工程によって形成されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。まず、図４（Ａ）に示すように、図３（Ｃ）の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。スペーサは数μｍの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどで１５０〜２００℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、スペーサの形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶表示パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状など特別の限定はないが、例えば円錐状としたときに具体的には、高さＨを１．２〜５μｍとし、平均半径を５〜７μｍ、平均半径と底部の半径との比を１対１．５とする。このとき側面のテーパー角は±１５°以下とする。
【００７８】
スペーサの配置は任意に決定すれば良いが、好ましくは、図４（Ａ）で示すように、画素部においてはドレイン配線１５３（画素電極）のコンタクト部２３１と重ねてその部分を覆うように柱状スペーサ４０６を形成すると良い。コンタクト部２３１は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部２３１にスペーサ用の樹脂を充填する形で柱状スペーサ４０６を形成することでディスクリネーションなどを防止することができる。また、駆動回路のＴＦＴ上にもスペーサ４０５ａ〜４０５ｅを形成しておく。このスペーサは駆動回路部の全面に渡って形成しても良いし、図４で示すようにソース配線およびドレイン配線を覆うようにして設けても良い。
【００７９】
その後、配向膜４０７を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ４０６の端部からラビング方向に対してラビングされない領域が２μｍ以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上に形成したスペーサ４０５ａ〜４０５ｅにより静電気からＴＦＴを保護する効果を得ることができる。また図では説明しないが、配向膜４０７を先に形成してから、スペーサ４０６、４０５ａ〜４０５ｅを形成した構成としても良い。
【００８０】
対向側の対向基板４０１には、遮光膜４０２、透明導電膜４０３および配向膜４０４を形成する。遮光膜４０２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜３００nmの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤４０８で貼り合わせる。シール剤４０８にはフィラー（図示せず）が混入されていて、このフィラーとスペーサ４０６、４０５ａ〜４０５ｅによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４０９を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、Ｖ字型の電気光学応答特性を示すものもある。このようにして図４（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。本実施例で完成したアクティブマトリクス基板を用いることで反射型の液晶表示装置を作製することができる。
【００８１】
図７は画素部のほぼ一画素分を示す上面図である。図中に示すＡ−Ａ'断面が図３（Ｃ）に示す画素部の断面図に対応している。ゲート電極１２２は、図示されていないゲート絶縁膜を介してその下の島状半導体層１０８と交差し、さらに複数の島状半導体層に跨って延在してゲート配線を兼ねている。図示はしていないが、島状半導体層には、図３（Ｃ）で説明したソース領域、ドレイン領域、ＬＤＤ領域が形成されている。また、２３０はソース配線１４８とソース領域２２５とのコンタクト部、２３１はドレイン配線１５３とドレイン領域２２７とのコンタクト部である。保持容量２０５は、画素ＴＦＴ２０４のドレイン領域２２７から延在する半導体層２２８、２２９とゲート絶縁膜を介して容量配線１２３が重なる領域で形成されている。この構成において半導体層２２８には、価電子制御を目的とした不純物元素は添加されていない。
【００８２】
以上の様な構成は、ゲート電極を、耐熱性を有する導電性材料で形成することにより、ＬＤＤ領域やソース領域およびドレイン領域の活性化を容易としている。
【００８３】
さらに、ゲート電極にゲート絶縁膜を介して一部重なるＬＤＤ領域を形成する際に、導電型を制御する目的で添加した不純物元素に濃度勾配を持たせてＬＤＤ領域を形成することで、特にドレイン領域近傍における電界緩和効果が高まることが期待できる。
【００８４】
［実施例２］
実施例１ではゲート電極の材料にＷやＴａなどの耐熱性導電性材料を用いる例を示した。このような材料を用いる理由は、ゲート電極形成後に導電型の制御を目的として半導体層に添加した不純物元素を４００〜７００℃の熱アニールによって活性化させる必要があり、その工程を実施する上でゲート電極に耐熱性を持たせる必要があるためである。しかしながら、このような耐熱性導電性材料は面積抵抗で１０Ω程度あり、画面サイズが４インチクラスかそれ以上の液晶表示装置には必ずしも適していなかった。ゲート電極に接続するゲート配線を同じ材料で形成すると、基板上における引回し長さが必然的に大きくなり、配線抵抗の影響による配線遅延の問題を無視することができなくなるためである。
【００８５】
例えば、画素密度がＶＧＡの場合、４８０本のゲート配線と６４０本のソース配線が形成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース配線が形成される。表示領域の画面サイズは、１３インチクラスの場合対角線の長さは３４０ｍｍとなり、１８インチクラスの場合には４６０ｍｍとなる。本実施例ではこのような液晶表示装置を実現する手段として、ゲート配線をＡｌや銅（Ｃｕ）などの低抵抗導電性材料で形成する方法について説明する。
【００８６】
まず、実施例１と同様にして図１（Ａ）〜図３（Ａ）に示す工程を行う。そして導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行った。
【００８７】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８８】
活性化および水素化の工程が終了したら、ゲート配線を低抵抗導電性材料で形成する。低抵抗導電性層はＡｌやＣｕを主成分とする導電層（Ｄ）で形成する。例えば、Ｔｉを０．１〜２重量％含むＡｌ膜を導電層（Ｄ）として全面に形成する（図示せず）。導電層（Ｄ）は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。そして、フォトマスクを用いて所定のレジストパターンを形成し、エッチング処理して、ゲート配線と容量配線を形成する。エッチング処理はリン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線を形成することができる。そして第１の層間絶縁膜を実施例１と同様にして形成する。
【００８９】
その後、実施例１と同様にして有機絶縁物材料から成る第２の層間絶縁膜１４７、ソース配線ドレイン配線を形成してアクティブマトリクス基板を完成させることができる。
【００９０】
このようにゲート配線低抵抗導電性材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。
【００９１】
［実施例３］
実施例１で作製したアクティブマトリクス基板はそのまま反射型の液晶表示装置に適用することができる。一方、透過型の液晶表示装置とする場合には画素部の各画素に設ける画素電極を透明電極で形成すれば良い。本実施例では透過型の液晶表示装置に対応するアクティブマトリクス基板の作製方法について図６を用いて説明する。
【００９２】
アクティブマトリクス基板は実施例１と同様に作製する。図６（Ａ）では、ソース配線とドレイン配線は導電性の金属膜をスパッタ法や真空蒸着法で形成する。ドレイン配線２５６を例としてこの構成を図６（Ｂ）で詳細に説明すると、Ｔｉ膜２５６ａを５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成する。そのＴｉ膜２５６ａ上に重ねてアルミニウム（Ａｌ）膜２５６ｂを３００〜４００nmの厚さで形成し、さらにＴｉ膜２５６ｃまたは窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚さで形成して３層構造とする。その後、透明導電膜を全面に形成し、フォトマスクを用いたパターニング処理およびエッチング処理により画素電極２５７を形成する。画素電極２５７は、有機樹脂材料から成る第２の層間絶縁膜上に形成され、画素ＴＦＴ２０４のドレイン配線２５６と重なる部分を設け電気的な接続を形成している。
【００９３】
図６（Ｃ）では最初に第２の層間絶縁膜１４３上に透明導電膜を形成し、パターニング処理およびエッチング処理をして画素電極２５８を形成した後、ドレイン配線２５９を画素電極２５８と重なる部分を設けて形成した例である。ドレイン配線２５９は、図６（Ｄ）で示すようにＴｉ膜２５９ａを５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜２５９ａ上に重ねてＡｌ膜２５９ｂを３００〜４００nmの厚さで形成して設ける。この構成にすると、画素電極２５８はドレイン配線２５９を形成するＴｉ膜２５９ａのみと接触することになる。その結果、透明導電膜材料とＡｌとが直接接し反応するのを確実に防止できる。
【００９４】
透明導電膜の材料は、酸化インジウム（Ｉｎ₂Ｏ₃）や酸化インジウム酸化スズ合金（Ｉｎ₂Ｏ₃―ＳｎＯ₂；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ₂Ｏ₃―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、図６（Ａ）、（Ｂ）の構成においてドレイン配線２５６の端面で、Ａｌ膜２５６ｂが画素電極２５７と接触して腐蝕反応をすることを防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
【００９５】
実施例１では反射型の液晶表示装置を作製できるアクティブマトリクス基板を５枚のフォトマスクにより作製したが、さらに１枚のフォトマスクの追加（合計６枚）で、透過型の液晶表示装置に対応したアクティブマトリクス基板を完成させることができる。本実施例では、実施例１と同様な工程として説明したが、このような構成は実施例２で示すアクティブマトリクス基板に適用することができる。
【００９６】
［実施例４］
本実施例では、実施例１〜実施例３で示したアクティブマトリクス基板のＴＦＴの活性層を形成する結晶質半導体層の他の作製方法について示す。結晶質半導体層は非晶質半導体層を熱アニール法やレーザーアニール法、またはＲＴＡ法などで結晶化させて形成するが、その他に特開平７−１３０６５２号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。その場合の例を、図８を用いて説明する。
【００９７】
図８（Ａ）で示すように、実施例１と同様にして、ガラス基板１１０１上に下地膜１１０２ａ、１１０２ｂ、非晶質構造を有する半導体層１１０３を２５〜８０nmの厚さで形成する。非晶質半導体層は非晶質シリコン（ａ−Ｓｉ）膜、非晶質シリコン・ゲルマニウム（ａ−ＳｉＧｅ）膜、非晶質炭化シリコン（ａ−ＳｉＣ）膜，非晶質シリコン・スズ（ａ−ＳｉＳｎ）膜などが適用できる。これらの非晶質半導体層は水素を０．１〜４０atomic%程度含有するようにして形成すると良い。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で１０ｐｐｍの触媒元素を含む水溶液をスピナーで基板を回転させて塗布するスピンコート法で触媒元素を含有する層１１０４を形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元素を含有する層１１０４は、スピンコート法の他に印刷法やスプレー法、バーコーター法、或いはスパッタ法や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。
【００９８】
そして、図８（Ｂ）に示す結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atom％以下にする。非晶質シリコン膜の含有水素量が成膜後において最初からこの値である場合にはこの熱処理は必ずしも必要でない。そして、ファーネスアニール炉を用い、窒素雰囲気中で５５０〜６００℃の温度で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体層１１０５を得ることができる（図８（Ｃ））。しかし、この熱アニールによって作製された結晶質半導体層１１０５は、光学顕微鏡観察により巨視的に観察すると局所的に非晶質領域が残存していることが観察されることがあり、このような場合、同様にラマン分光法では４８０ｃｍ^-1にブロードなピークを持つ非晶質成分が観測される。そのため、熱アニールの後に実施例１で説明したレーザーアニール法で結晶質半導体層１１０５を処理してその結晶性を高めることは有効な手段として適用できる。
【００９９】
図９は同様に触媒元素を用いる結晶化法の実施例であり、触媒元素を含有する層をスパッタ法により形成するものである。まず、実施例１と同様にして、ガラス基板１２０１上に下地膜１２０２ａ、１２０２ｂ、非晶質構造を有する半導体層１２０３を２５〜８０nmの厚さで形成する。そして、非晶質構造を有する半導体層１２０３の表面に０．５〜５nm程度の酸化膜（図示せず）を形成する。このような厚さの酸化膜は、プラズマＣＶＤ法やスパッタ法などで積極的に該当する被膜を形成しても良いが、１００〜３００℃に基板を加熱してプラズマ化した酸素雰囲気中に非晶質構造を有する半導体層１２０３の表面を晒しても良いし、過酸化水素水（Ｈ₂Ｏ₂）を含む溶液に非晶質構造を有する半導体層１２０３の表面を晒して形成しても良い。或いは、酸素を含む雰囲気中で紫外線光を照射してオゾンを発生させ、そのオゾン雰囲気中に非晶質構造を有する半導体層１２０３を晒すことによっても形成できる。
【０１００】
このようにして表面に薄い酸化膜を有する非晶質構造を有する半導体層１２０３上に前記触媒元素を含有する層１２０４をスパッタ法で形成する。この層の厚さに限定はないが、１０〜１００nm程度の厚さに形成すれば良い。例えば、Ｎｉをターゲットとして、Ｎｉ膜を形成することは有効な方法である。スパッタ法では、電界で加速された前記触媒元素から成る高エネルギー粒子の一部が基板側にも飛来し、非晶質構造を有する半導体層１２０３の表面近傍、または該半導体層表面に形成した酸化膜中に打ち込まれる。その割合はプラズマ生成条件や基板のバイアス状態によって異なるものであるが、好適には非晶質構造を有する半導体層１２０３の表面近傍や該酸化膜中に打ち込まれる触媒元素の量を１×１０¹¹〜１×１０¹⁴atoms/cm²程度となるようにすると良い。
【０１０１】
その後、触媒元素を含有する層１２０４を選択的に除去する。例えば、この層がＮｉ膜で形成されている場合には、硝酸などの溶液で除去することが可能であり、または、フッ酸を含む水溶液で処理すればＮｉ膜と非晶質構造を有する半導体層１２０３上に形成した酸化膜を同時に除去できる。いずれにしても、非晶質構造を有する半導体層１２０３の表面近傍における触媒元素の量を１×１０¹¹〜１×１０¹⁴atoms/cm²程度となるようにしておく。そして、図９（Ｂ）で示すように、図８（Ｂ）と同様にして熱アニールによる結晶化の工程を行い、結晶質半導体層１２０５を得ることができる（図８（Ｃ））。
【０１０２】
図８または図９で作製された結晶質半導体層１１０５、１２０５から島状半導体層１０４〜１０８を作製すれば、実施例１と同様にしてアクティブマトリクス基板を完成させることができる。しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微量（１×１０¹⁷〜１×１０¹⁹atoms/cm³程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。
【０１０３】
この目的におけるリン（Ｐ）によるゲッタリング処理は、図３（Ｂ）で説明した活性化工程で同時に行うことができる。この様子を図１０で説明する。図１０（Ａ）は実施例１の図２（Ｄ）の工程と同一であり、図１０（Ｂ）は実施例１の図３（Ａ）の工程と同一であるので詳細な説明は省略する。ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる（図１０（Ｃ）で示す矢印の方向）。その結果、その不純物領域には１×１０¹⁷〜１×１０¹⁹atoms/cm³程度の触媒元素が偏析した。
【０１０４】
次いで、実施例１と同様に第１の層間絶縁膜を形成する。（図１０（Ｄ））
【０１０５】
以降の工程は実施例１に従えば、アクティブマトリクス基板が得られる。
このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１０６】
［実施例５］
本実施例では、実施例４とは異なる工程順序によりアクティブマトリクス基板を得る例を示す。
【０１０７】
まず、実施例１及び実施例４に従い、図１０（Ａ）の状態を得る。（図１１（Ａ））図１０（Ａ）と同一工程であるので同じ符号を用いた。
【０１０８】
次いで、レジストマスクを除去した後、５００〜６００℃、１〜１０時間の熱処理を行う。この熱処理によりｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる（図１１（Ｂ）で示す矢印の方向）。ゲッタリング処理を行うと同時に不純物元素の活性化を行う。この段階（ボロン元素を添加する前）でゲッタリング処理を行うと効果的である。
【０１０９】
次いで、レジストマスク７０１、７０２、７０３を形成し、ボロン元素を添加する。（図１１（Ｃ））その後、ボロンを活性化するための熱処理を行った後、第１の層間絶縁膜７０４を形成する。（図１１（Ｄ））
【０１１０】
以降の工程は実施例１に従えば、アクティブマトリクス基板が得られる。また、本実施例は実施例１乃至５のいずれとも自由に組み合わせることが可能である。
【０１１１】
［実施例６］
本実施例では、実施例４とは異なる工程順序によりアクティブマトリクス基板を得る例を示す。
【０１１２】
まず、実施例１及び実施例４に従い、図１０（Ａ）の状態を経た後、図１０（Ｂ）の状態を得る。図１２（Ａ）及び図１２（Ｂ）に相当する。図１０（Ａ）及び図１０（Ｂ）と同一工程であるので同じ符号を用いた。
【０１１３】
次いで、第１の層間絶縁膜８０１を形成する。（図１２（Ｃ））
【０１１４】
次いで、５００〜６００℃、１〜１０時間の熱処理を行う。この熱処理によりｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる（図１２（Ｄ）で示す矢印の方向）。ゲッタリング処理を行うと同時に不純物元素の活性化を行う。
【０１１５】
以降の工程は実施例１に従えば、アクティブマトリクス基板が得られる。また、本実施例は実施例１乃至５のいずれとも自由に組み合わせることが可能である。
【０１１６】
［実施例７］
本実施例では、実施例１により得られるアクティブマトリクス型液晶表示装置の構成を図１３及び図１４を用いて以下に説明する。
【０１１７】
図１３はこのようなアクティブマトリクス基板の上面図を示し、画素部および駆動回路部とスペーサおよびシール剤の位置関係を示す上面図である。実施例１で述べたガラス基板１０１上に画素部６０４の周辺に駆動回路として走査信号駆動回路６０５と画像信号駆動回路６０６が設けられている。さらに、その他ＣＰＵやメモリなどの信号処理回路６０７も付加されていても良い。そして、これらの駆動回路は接続配線６０３によって外部入出力端子６０２と接続されている。画素部６０４では走査信号駆動回路６０５から延在するゲート配線群６０８と画像信号駆動回路６０６から延在するソース配線群６０９がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素ＴＦＴ２０４と保持容量２０５が設けられている。
【０１１８】
図４中の画素部において設けた柱状スペーサ４０６は、すべての画素に対して設けても良いが、図１３で示すようにマトリクス状に配列した画素の数個から数十個おきに設けても良い。即ち、画素部を構成する画素の全数に対するスペーサの数の割合は２０〜１００％とすることが可能である。また、駆動回路部に設けるスペーサ４０５ａ〜４０５ｅはその全面を覆うように設けても良いし各ＴＦＴのソースおよびドレイン配線の位置にあわせて設けても良い。図１３では駆動回路部に設けるスペーサの配置を６１０〜６１２で示す。そして、図１３で示すシール剤６１９は、基板１０１上の画素部６０４および走査信号駆動回路６０５、画像信号駆動回路６０６、その他の信号処理回路６０７の外側であって、外部入出力端子６０２よりも内側に形成する。
【０１１９】
このようなアクティブマトリクス型液晶表示装置の構成を図１４の斜視図を用いて説明する。図１４においてアクティブマトリクス基板は、ガラス基板１０１上に形成された、画素部６０４と、走査信号駆動回路６０５と、画像信号駆動回路６０６とその他の信号処理回路６０７とで構成される。画素部６０４には画素ＴＦＴ２０４と保持容量２０５が設けられ、画素部の周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路６０５と画像信号駆動回路６０６からは、それぞれゲート配線１２２とソース配線１４８が画素部６０４に延在し、画素ＴＦＴ２０４に接続している。また、フレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）６１３が外部入力端子６０２に接続していて画像信号などを入力するのに用いる。ＦＰＣ６１３は補強樹脂６１４によって強固に接着されている。そして接続配線６０３でそれぞれの駆動回路に接続している。また、対向基板４０１には図示していない、遮光膜や透明電極が設けられている。
【０１２０】
このような構成の液晶表示装置は、実施例１〜６で示したアクティブマトリクス基板を用いて形成することができる。実施例１で示すアクティブマトリクス基板を用いれば反射型の液晶表示装置が得られ、実施例３で示すアクティブマトリクス基板を用いると透過型の液晶表示装置を得ることができる。
【０１２１】
［実施例８］
図１５は実施例１〜６で示したアクティブマトリクス基板の回路構成の一例であり、直視型の表示装置の回路構成を示す図である。このアクティブマトリクス基板は、画像信号駆動回路６０６、走査信号駆動回路（Ａ）（Ｂ）６０５、画素部６０４を有している。尚、本明細書中において記した駆動回路とは、画像信号駆動回路６０６、走査信号駆動回路６０５を含めた総称である。
【０１２２】
画像信号駆動回路６０６は、シフトレジスタ回路５０１ａ、レベルシフタ回路５０２ａ、バッファ回路５０３ａ、サンプリング回路５０４を備えている。また、走査信号駆動回路（Ａ）（Ｂ）１８５は、シフトレジスタ回路５０１ｂ、レベルシフタ回路５０２ｂ、バッファ回路５０３ｂを備えている。
【０１２３】
シフトレジスタ回路５０１ａ、５０１ｂは駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、この回路を形成するＣＭＯＳ回路のＴＦＴは、図３（Ｃ）の第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第１のｎチャネル型ＴＦＴ（Ａ）２０１ａで形成する。また、レベルシフタ回路５０２ａ、５０２ｂやバッファ回路５０３ａ、５０３ｂは駆動電圧が１４〜１６Ｖと高くなるのでマルチゲートのＴＦＴ構造とすることが望ましい。マルチゲート構造でＴＦＴを形成すると耐圧が高まり、回路の信頼性を向上させる上で有効である。
【０１２４】
サンプリング回路５０４はアナログスイッチから成り、駆動電圧が１４〜１６Ｖであるが、極性が交互に反転して駆動される上、オフ電流値を低減させる必要があるため、図３（Ｃ）で示す第２のｐチャネル型ＴＦＴ（Ａ）２０２ａと第２のｎチャネル型ＴＦＴ（Ａ）２０３ａで形成することが望ましい。
【０１２５】
また、画素部は駆動電圧が１４〜１６Ｖであり、低消費電力化の観点からサンプリング回路よりもさらにオフ電流値を低減することが要求され、図３（Ｃ）で示す画素ＴＦＴ２０４のようにマルチゲート構造を基本とする。
【０１２６】
尚、本実例の構成は、実施例１〜６に示した工程に従ってＴＦＴを作製することによって容易に実現することができる。本実施例では、画素部と駆動回路の構成のみを示しているが、実施例１〜６の工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ、γ補正回路、オペアンプ回路、さらにメモリ回路や演算処理回路などの信号処理回路、あるいは論理回路を同一基板上に形成することが可能である。このように、本発明は同一基板上に画素部とその駆動回路とを含む半導体装置、例えば信号制御回路および画素部を具備した液晶表示装置を実現することができる。
【０１２７】
［実施例９］
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置は様々な電気光学装置に用いることができる。そして、そのような電気光学装置を表示装置として組み込んだ電子機器全てに本発明を適用することがでできる。電子機器としては、パーソナルコンピュータ、デジタルカメラ、ビデオカメラ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍など）、ナビゲーションシステムなどが上げられる。
【０１２８】
図１９（Ａ）はパーソナルコンピュータであり、マイクロプロセッサやメモリなどを備えた本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本発明は表示装置２００３やその他の信号処理回路を形成することができる。
【０１２９】
図１９（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明は表示装置２１０２やその他の信号制御回路に適用することができる。
【０１３０】
図１９（Ｃ）はテレビであり、本体２３０１、コントローラ２３０３、本体２３０１に組み込まれた表示装置２３０２で構成される。また、本体２３０１とコントローラ２３０３と表示装置２３０２とは、相互に信号を伝達するために有線通信としても良いし、センサ部２３０４を設けて無線通信または光通信としても良い。本発明は、表示装置２３０２に適用することができる。
【０１３１】
図１９（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカー部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。尚、記録媒体にはＤＶＤ（Digital Versatile Disc）やコンパクトディスク（ＣＤ）などを用い、音楽プログラムの再生や映像表示、ビデオゲーム（またはテレビゲーム）やインターネットを介した情報表示などを行うことができる。本発明は表示装置２４０２やその他の信号制御回路に好適に利用することができる。
【０１３２】
図１９（Ｅ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本発明は表示装置２５０２やその他の信号制御回路に適用することができる。
【０１３３】
図２０（Ａ）はフロント型プロジェクターであり、光源光学系および表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。図２０（Ｂ）はリア型プロジェクターであり、本体２７０１、光源光学系および表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０１３４】
なお、図２０（Ｃ）に、図２０（Ａ）および図２０（Ｂ）における光源光学系および表示装置２６０１、２７０２の構造の一例を示す。光源光学系および表示装置２６０１、２７０２は光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、ビームスプリッター２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は複数の光学レンズで構成される。図２０（Ｃ）では液晶表示装置２８０８を三つ使用する三板式の例を示したが、このような方式に限定されず、単板式の光学系で構成しても良い。また、図２０（Ｃ）中で矢印で示した光路には適宣光学レンズや偏光機能を有するフィルムや位相を調節するためのフィルムや、ＩＲフィルムなどを設けても良い。また、図２０（Ｄ）は図２０（Ｃ）における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１はリフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。尚、図２０（Ｄ）に示した光源光学系は一例であって図示した構成に限定されるものではない。
【０１３５】
また、ここでは図示しなかったが、本発明はその他にも、ナビゲーションシステムやイメージセンサの読み取り回路などに適用することも可能である。このように本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜５の技術を用いて実現することができる。
【０１３６】
【発明の効果】
本発明を用いることで、同一の基板上に複数の機能回路が形成された半導体装置（ここでは具体的には電気光学装置）において、その機能回路が要求する仕様に応じて適切な性能のＴＦＴを配置することが可能となり、その動作特性を大幅に向上させることができる。
【０１３７】
本発明の半導体装置の作製方法に従えば、ＬＤＤ構造を備えた駆動回路部のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴおよび画素ＴＦＴが形成されたアクティブマトリクス基板を５枚のフォトマスクで製造することができる。このようなアクティブマトリクス基板から反射型の液晶表示装置を作製することができる。また、同工程に従えば透過型の液晶表示装置を６枚のフォトマスクで製造することができる。
【０１３８】
本発明の半導体装置の作製方法に従えば、ゲート電極を耐熱性導電性材料で形成し、ゲート配線を低抵抗導電性材料で形成したＴＦＴにおいて、駆動回路部のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴおよび画素ＴＦＴをゲート電極と重なるＬＤＤ構造としたアクティブマトリクス基板を６枚のフォトマスクで製造することができ、このようなアクティブマトリクス基板から反射型の液晶表示装置を作製することができる。また、同工程に従えば、透過型の液晶表示装置を７枚のフォトマスクで製造することができる。
【図面の簡単な説明】
【図１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図２】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図３】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図４】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図５】 ｎチャネル型ＴＦＴのＬＤＤ領域の構造を説明する図。
【図６】 画素ＴＦＴの構成を示す断面図。
【図７】 画素部の画素を示す上面図。
【図８】 結晶質半導体層の作製工程を示す断面図。
【図９】 結晶質半導体層の作製工程を示す断面図。
【図１０】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１２】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１３】 液晶表示装置の入出力端子、配線、回路配置、スペーサ、シール剤の配置を説明する上面図。
【図１４】 液晶表示装置の構造を示す斜視図。
【図１５】 液晶表示装置の回路構成を説明するブロック図。
【図１６】 ＬＤＤ領域の構成を説明する図。
【図１７】 ＩＣＰの原理を説明する図。
【図１８】 パターン形成したＷ膜の端部におけるテーパー部の角度とエッチング条件の関係を示すグラフ。
【図１９】 半導体装置の一例を示す図。
【図２０】 投影型液晶表示装置の構成を示す図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a circuit including a thin film transistor (hereinafter referred to as TFT) on a substrate having an insulating surface, and a method for manufacturing the semiconductor device. In particular, the present invention relates to an electro-optical device typified by a liquid crystal display device in which a pixel portion and a drive circuit provided in the periphery thereof are provided on the same substrate, and a technique that can be suitably used for an electronic apparatus equipped with the electro-optical device. provide. Note that in this specification, a semiconductor device refers to all devices that function by utilizing semiconductor characteristics, and includes the above-described electro-optical device and electronic devices including the electro-optical device in its category.
[0002]
[Prior art]
In an electro-optical device typified by an active matrix type liquid crystal display device, a technique for forming a switching element or an active circuit using TFTs has been developed. In the TFT, a semiconductor film is formed on a substrate such as glass by a vapor deposition method or the like, and the semiconductor film is formed as an active layer. For the semiconductor film, a silicon-based material such as silicon or silicon / germanium is preferably used. Such a semiconductor film can be classified into an amorphous silicon film, a crystalline silicon film typified by polycrystalline silicon, and the like depending on the manufacturing method.
[0003]
TFTs with an amorphous semiconductor (typically amorphous silicon) film as the active layer are several centimeters away from electronic physical properties due to the amorphous structure. ² It was impossible to obtain field effect mobility of more than / Vsec. For this reason, in an active matrix liquid crystal display device, although it can be used as a switching element (pixel TFT) for driving liquid crystal in a pixel portion, a drive circuit for displaying an image cannot be formed. It was impossible. Therefore, a technology for mounting a driver IC or the like using a TAB (Tape Automated Bonding) method or a COG (Chip on Glass) method has been used for the drive circuit.
[0004]
On the other hand, a TFT having an active layer made of a semiconductor (hereinafter, referred to as crystalline semiconductor) film including a crystal structure (typically crystalline silicon or polycrystalline silicon) has high field effect mobility, so that These functional circuits can be formed on the same glass substrate, and in addition to the pixel TFT, a shift register circuit, a level shifter circuit, a buffer circuit, a sampling circuit, and the like can be realized in the driver circuit. Such a circuit is formed based on a CMOS circuit composed of an n-channel TFT and a p-channel TFT. In order to promote weight reduction and thinning in a liquid crystal display device based on the mounting technology of such a drive circuit, in addition to the pixel portion, a crystalline semiconductor layer capable of integrally forming a drive circuit on the same substrate is used as an active layer. It has become clear that the TFT is suitable.
[0005]
[Problems to be solved by the invention]
Compared with the characteristics of TFT, it is better to apply the crystalline semiconductor layer to the active layer. However, in order to manufacture TFT corresponding to various circuits in addition to the pixel TFT, the manufacturing process becomes complicated. There was a problem that the number would increase. It is clear that an increase in the number of processes not only increases the manufacturing cost but also decreases the manufacturing yield.
[0006]
Furthermore, in order to stabilize the operation of these circuits manufactured using n-channel TFTs and p-channel TFTs, values such as TFT threshold voltage and subthreshold constant (S value) are set to predetermined values. Must be within range. For that purpose, it is necessary to examine both from the structural side and from the material side that constitutes the TFT.
[0007]
The present invention is a technique for solving such problems. In an electro-optical device typified by an active matrix type liquid crystal display device manufactured using TFTs and a semiconductor device, TFTs arranged in various circuits are disclosed. By making the structure appropriate for the function of the circuit, the operating characteristics and reliability of the semiconductor device are improved, and the power consumption is reduced, and the number of steps is reduced, and the manufacturing cost is reduced. The goal is to improve yield.
[0008]
[Means for Solving the Problems]
In order to realize a reduction in manufacturing cost and a yield, reducing the number of steps can be applied as one means. Specifically, it is necessary to reduce the number of photomasks required for manufacturing TFTs. A photomask is used in photolithography to form a resist pattern on a substrate as a mask for an etching process. Therefore, the use of a single photomask means that, in addition to steps such as film formation and etching in the steps before and after that, resist stripping, washing and drying steps are added, and even in the photolithography step, It means that complicated steps such as resist coating, pre-baking, exposure, development, and post-baking are performed.
[0009]
Then, while reducing the number of photomasks, the structure of TFTs arranged in various circuits is made appropriate according to the functions of the circuits. Specifically, the TFT for the switching element preferably has a structure that focuses on reducing the off-current value rather than the operation speed. A multi-gate structure is adopted as such a structure. On the other hand, a TFT provided in a drive circuit that requires high-speed operation preferably has a structure that focuses on increasing the operation speed and at the same time suppressing deterioration due to hot carrier injection, which is a significant problem. As such a structure, a device is added to the LDD region of the TFT. In other words, the LDD region provided between the channel formation region and the drain region is characterized by having a concentration gradient such that the concentration of the impurity element for controlling the conductivity type gradually increases as the drain region is approached. In this configuration, the effect of reducing the concentration of the electric field in the depletion layer near the drain region becomes more remarkable.
[0010]
In order to form an LDD region having such a concentration gradient of an impurity element, in the present invention, an ionized impurity element for conductivity control is accelerated by an electric field to form a gate insulating film (in the present invention, a gate electrode and a semiconductor). The gate insulating film including the gate insulating film provided in close contact with the layer and the insulating film extending from the gate insulating film to the peripheral region thereof is referred to as a gate insulating film, Use the method of addition. In this specification, this impurity element addition method is referred to as a “through doping method” for convenience. In the through doping method of the present invention, the shape of the gate electrode is a so-called tapered shape in which the thickness gradually increases from the end toward the inside at the end of the gate electrode. Similarly, the gate insulating film has a tapered shape in which the thickness gradually increases toward the portion in contact with the gate electrode, and an impurity added to the semiconductor layer due to the thickness of the tapered portion of the gate insulating film. The element concentration can be controlled, and an LDD region in which the impurity element concentration gradually changes in the channel length direction of the TFT can be formed.
[0011]
A material for forming the gate electrode is a heat-resistant conductive material, and is formed from an element selected from tungsten (W), tantalum (Ta), and titanium (Ti), or a compound or alloy containing the element as a component. In order to etch such a heat-resistant conductive material at high speed and with high accuracy and further to make the end tapered, a dry etching method using high-density plasma is applied. An etching apparatus using microwaves or inductively coupled plasma (ICP) is suitable for obtaining high-density plasma. In particular, the ICP etching apparatus can easily control the plasma and can cope with an increase in the area of the processing substrate.
[0012]
A plasma processing method and a plasma processing apparatus using ICP are disclosed in JP-A-9-293600. In this publication, as a means for performing plasma processing with high accuracy, plasma is formed by applying high-frequency power to a multi-spiral coil in which four spiral coil portions are connected in parallel via an impedance matching device. Is used. Here, the length of each coil portion is set to 1/4 times the wavelength of the high frequency. Further, a bias voltage is additionally applied to the lower electrode holding the object to be processed by separately applying high frequency power.
[0013]
A schematic diagram of the structure of a plasma processing apparatus (for example, an etching apparatus) using such an ICP is shown in FIG. An antenna coil 903 is disposed on a quartz plate 905 provided in the upper part of the reaction space, and is connected to a first high-frequency power source 901 through a matching box 907. The first high-frequency power source 901 applies 6 to 60 MHz, typically 13.56 MHz. A second high-frequency power source 902 is connected through a matching box 912 to the lower electrode 904 that holds the substrate 906 to be processed. The second high frequency power source 902 is 100 kHz to 60 MHz (for example, 6 to 29 MHz). When high frequency power is applied to the antenna coil 903, a high frequency current J flows through the antenna coil 903 in the θ direction, and a magnetic field B is generated in the Z direction (Formula 1).
[0014]
[Expression 1]

[0015]
In accordance with Faraday's law of electromagnetic induction, an induced electric field E is generated in the θ direction (Formula 2).
[0016]
[Expression 2]

[0017]
Electrons are accelerated in the θ direction by this induced electric field E, collide with gas molecules, and plasma is generated. Since the direction of the induction electric field is the θ direction, the probability that the charged particles collide with the walls of the reaction chamber or the substrate and lose energy is reduced. Further, since the magnetic field B hardly reaches below the antenna coil 903, a high-density plasma region spreading in a flat plate shape is formed. The plasma density and the bias voltage applied to the substrate 906 can be controlled independently by adjusting the high frequency power applied to the lower electrode 904. In addition, it is possible to vary the frequency of the high frequency power applied according to the material of the object to be processed.
[0018]
In order to obtain high-density plasma by ICP, it is necessary to flow a high-frequency current J flowing through the antenna coil with low loss, and the inductance must be reduced. For this purpose, it is effective to adopt a system in which the antenna coil is divided. FIG. 17B is a diagram showing such a configuration, in which four spiral coils (multi-spiral coils) 910 are arranged on a quartz plate 911 and a first high-frequency power source 908 is passed through a matching box 909. It is connected to the. At this time, if the length of each coil is set to an integral multiple of 1/4 of the wavelength of the high frequency, the peak value of the voltage at which a standing wave is generated in the coil can be increased.
[0019]
When an etching apparatus using ICP to which such a multi-spiral coil is applied is used, the heat-resistant conductive material can be satisfactorily etched. Here, a dry etching apparatus (Model E645- □ ICP) using ICP manufactured by Matsushita Electric Industrial Co., Ltd. was used. FIG. 18 shows the result of examining the taper shape of the pattern edge of the W film formed in a predetermined pattern on the glass substrate. Here, the angle of the tapered portion is defined as an angle formed by the substrate surface (horizontal plane) and the inclined portion of the tapered portion (an angle indicated by θ1 in FIG. 5). Here, discharge power (high frequency power applied to the coil, 13.56 MHz) is 3.2 W / cm as a common condition. ² , CF as an etching gas at a pressure of 1.0 Pa _Four And Cl ₂ Was used. FIG. 18A shows the dependency of the angle θ1 of the tapered portion on the bias power (13.56 MHz) applied to the substrate side. Etching gas flow rate is CF _Four , Cl ₂ Both were set to 30 SCCM. The taper angle θ1 has a bias power of 128 to 384 mW / cm. ² It was revealed that it is possible to change the angle in the range of 70 to 20 °. FIG. 18B shows the result of examining the dependency of the angle θ1 of the tapered portion on the etching gas flow rate ratio. CF _Four And Cl ₂ The total flow rate of 60 SCCM, CF _Four Only was varied in the range of 20-40 SCCM. At this time, the bias power is 128 mW / cm. ² It was. As a result, the angle θ1 of the tapered portion could be changed from 60 to 80 °.
[0020]
As described above, the angle of the tapered portion greatly changes depending on the bias power applied to the substrate side, and the angle of the tapered portion can be changed from 5 to 45 ° by further increasing the bias power and changing the pressure.
[0021]
In the present invention, the tapered portion is also formed in the gate insulating film in contact with the end portion of the gate electrode. FIG. 5 is a partially enlarged view of an n-channel TFT. Here, the angle of the taper portion of the gate insulating film is defined as an angle formed by the substrate surface (horizontal plane) and the inclined portion of the taper portion as a taper angle (an angle indicated by θ2 in FIG. 5). The LDD region 623 is formed under the tapered portion 627 of the gate insulating film. At this time, the concentration distribution of phosphorus (P) in the LDD region is indicated by a curve 625 and increases as the distance from the channel formation region 621 increases.
[0022]
The rate of increase varies depending on conditions such as the acceleration voltage and dose amount in ion doping, the angles θ2 and θ1 of the tapered portions 627 and 628, the thickness of the gate electrode 607, and the like. As described above, the gate insulating film in the end portion of the gate electrode and the vicinity thereof is tapered, and the impurity element is gradually added to the semiconductor layer existing under the tapered portion by adding the impurity element through the tapered portion. An impurity region in which the concentration of the impurity changes can be formed. In addition, although the end portion 622 of the LDD region overlaps with the gate electrode 607, the gate electrode and the LDD can be prevented from overlapping depending on doping conditions.
[0023]
Further, depending on the etching conditions, the shape of the gate insulating film as shown in FIG. The LDD region 1623 is formed under the tapered portion of the gate insulating film shown in FIG. In FIG. 16A, reference numeral 1605 denotes a gate insulating film, 1607 denotes a gate electrode, 1621 denotes a channel formation region, 1622 denotes an LDD region overlapping with the gate electrode, and 1624 denotes a source region or a drain region.
[0024]
Further, depending on the etching conditions, the shape of the gate insulating film as shown in FIG. The LDD region 1723 is formed under the tapered portion of the gate insulating film shown in FIG. In FIG. 16B, 1705 is a gate insulating film, 1707 is a gate electrode, 1721 is a channel formation region, 1722 is an LDD region overlapping with the gate electrode, and 1724 is a source region or a drain region. In FIG. 16B, a step is formed in the tapered portion, and in the region having a length L3 from the end of the gate electrode, the thickness of the gate insulating film is the same as the thickness below the gate electrode. .
[0025]
Table 1 shows the processing characteristics of the heat-resistant conductive material for forming the gate electrode in an ICP etching apparatus. Here, in addition to the W film and the Ta film, an example of a molybdenum-tungsten (Mo—W) alloy (composition ratio: Mo: W = 48: 50 wt%) often used as a material for a gate electrode is shown. Table 1 shows typical values of the etching rate, the etching gas to be applied, and the selection ratio with the gate insulating film serving as the base of the gate electrode. The gate insulating film is a silicon oxide film or a silicon oxynitride film manufactured by a plasma CVD method. Here, the selection ratio is defined as the ratio of the etching rate of each material to the etching rate of the gate insulating film.
[0026]
[Table 1]

[0027]
The etching rate of the Ta film is 140 to 160 nm / min and the selection ratio is 6 to 8, which is an excellent value for the etching rate of the W film 70 to 90 nm / min and the selection ratio 2 to 4. Accordingly, a Ta film is also suitable from the viewpoint of workability, but as a value not shown in the table, the resistivity is 20 to 30 μΩcm, which is a point that is slightly higher than the W film of 10 to 16 μΩcm. . On the other hand, the Mo-W alloy has a slow etching rate of 40 to 60 nm / min, and the selectivity is 0.1 to 2, so that it can be seen that this material is not necessarily suitable from the viewpoint of workability. As described above, it can be seen from Table 1 that the Ta film shows the best result, but it is determined that the W film is generally suitable in consideration of the resistivity as described above.
[0028]
Here, the W film is shown as an example. However, when an ICP etching apparatus is used for the heat-resistant conductive material, the end portion of the pattern can be easily processed into a tapered shape. By applying such a method and providing a gate electrode and performing a through doping method, the concentration of the impurity element added to the semiconductor layer can be controlled by the thickness of the gate insulating film. An LDD region in which the concentration of the impurity element gradually changes in the long direction can be formed.
[0029]
Using such means, the configuration of the present invention is as follows.
A semiconductor device comprising a TFT comprising an active layer made of a semiconductor thin film formed on a substrate having an insulating surface, an insulating film covering the active layer, and a gate electrode formed on the insulating film,
The active layer has a channel formation region overlapping with the gate electrode, a low concentration impurity region forming an LDD region, and a source region or a drain region,
A thickness of the insulating film above the low-concentration impurity region is smaller than that above the channel formation region and larger than that above the source region or drain region. .
[0030]
In the above structure, the gate electrode has a tapered portion.
[0031]
In the above structure, the low-concentration impurity region is present between the channel formation region and the source region, or between the channel formation region and the drain region.
[0032]
In the above structure, the concentration of the p-type or n-type impurity element contained in the low-concentration impurity region increases as the distance from the channel formation region increases.
[0033]
In the above structure, the source region or the drain region is a region containing a p-type or n-type impurity element at a concentration higher than that of the p-type or n-type impurity element contained in the low-concentration impurity region. It is a feature.
[0034]
In the above structure, the concentration of the p-type or n-type impurity element contained in the low-concentration impurity region is 1 × 10 ¹⁶ ~ 1x10 ²⁰ atoms / cm ^Three A semiconductor device characterized by the above.
[0035]
In the above structure, the insulating film covering the active layer has a tapered portion, and the length L2 of the tapered portion in the channel length direction is 0.1 to 1 μm.
[0036]
In the above structure, the gate electrode is a single layer film or a laminated film made of a heat resistant conductive material, and the heat resistant conductive material is made of tantalum (Ta), titanium (Ti), or tungsten (W). It is a selected element, a compound containing the element as a component, a compound combining the elements, a nitride containing the element as a component, or a silicide containing the element as a component.
[0037]
In the above structure, the angle of the tapered portion of the gate electrode is 5 to 35 °.
Semiconductor device.
[0038]
In addition, the manufacturing method of the present invention for obtaining the above configuration is as follows.
In a semiconductor device in which a pixel TFT provided in a pixel portion and a driver circuit having a p-channel TFT and an n-channel TFT around the pixel portion are provided over the same substrate,
A first step of forming a semiconductor layer including a crystal structure on the substrate;
A second step of selectively etching the semiconductor layer including the crystal structure to form a plurality of island-shaped semiconductor layers;
A third step of forming a gate insulating film in contact with the island-shaped semiconductor layer;
A fourth step of forming a conductive layer made of a heat-resistant conductive material on the gate insulating film;
A fifth step of selectively etching the conductive layer to form a gate electrode having a tapered portion and a gate insulating film having a tapered portion;
An impurity element imparting n-type conductivity is added to the island-like semiconductor layer that forms at least the n-channel TFT and the pixel TFT of the driver circuit through a tapered portion of the gate insulating film, and a direction parallel to the substrate Forming a low-concentration n-type impurity region having a concentration gradient of the impurity element imparting the n-type in FIG.
A high-concentration n-type impurity region is formed by adding an impurity element imparting n-type to the island-like semiconductor layer forming the n-channel TFT and the pixel TFT of the drive circuit using the gate electrode as a mask. And the process of
An impurity element imparting p-type conductivity is added to the island-shaped semiconductor layer forming the p-channel TFT of the driving circuit through the tapered portion of the gate electrode and the gate insulating film, and the impurity element is added in a direction parallel to the substrate. A low-concentration p-type impurity region having a concentration gradient of an impurity element imparting p-type and a high-concentration p-type impurity region by adding an impurity element imparting p-type without passing through the tapered portion of the gate electrode An eighth step of forming simultaneously;
A ninth step of forming a first interlayer insulating film made of an inorganic insulating material above the n-channel TFT, the pixel TFT, and the p-channel TFT of the drive circuit;
A tenth step of forming a second interlayer insulating film made of an organic insulating material in close contact with the first interlayer insulating film;
And a eleventh step of forming a pixel electrode connected to the pixel TFT on the second interlayer insulating film.
[0039]
In the above structure, the fifth step of forming the gate electrode having the tapered portion and the gate insulating film having the tapered portion by selectively etching the conductive layer may be performed by a single etching process. Alternatively, a method performed by a plurality of etching processes may be used.
[0040]
DETAILED DESCRIPTION OF THE INVENTION
The embodiment of the present invention will be described in detail with reference to the following examples.
[Example 1]
An embodiment of the present invention will be described with reference to FIGS. Here, a method for simultaneously manufacturing the pixel TFT and the storage capacitor of the pixel portion and the TFT of the driver circuit provided around the pixel portion will be described in detail according to the process.
[0041]
In FIG. 1A, a substrate 101 is made of polyethylene terephthalate (PET), polyethylene in addition to a glass substrate such as barium borosilicate glass or aluminoborosilicate glass represented by Corning # 7059 glass or # 1737 glass. A plastic substrate having no optical anisotropy such as naphthalate (PEN) or polyethersulfone (PES) can be used. When a glass substrate is used, heat treatment may be performed in advance at a temperature lower by about 10 to 20 ° C. than the glass strain point. Then, in order to prevent impurity diffusion from the substrate 101, a base film 102 made of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed on the surface of the substrate 101 where the TFT is formed. For example, SiH by plasma CVD method _Four , NH _Three , N ₂ A silicon oxynitride film 102a made of O is 10 to 200 nm (preferably 50 to 100 nm), similarly SiH. _Four , N ₂ A silicon oxynitride silicon film 102b formed from O is stacked to a thickness of 50 to 200 nm (preferably 100 to 150 nm). Although the base film 102 is shown here as a two-layer structure, it may be formed by laminating a single layer film or two or more layers of the insulating film.
[0042]
The silicon oxynitride film is formed by using a conventional parallel plate type plasma CVD method. The silicon oxynitride film 102a is made of SiH. _Four 10SCCM, NH _Three To 100 SCCM, N ₂ O was introduced into the reaction chamber as 20 SCCM, the substrate temperature was 325 ° C., the reaction pressure was 40 Pa, and the discharge power density was 0.41 W / cm. ² The discharge frequency was 60 MHz. On the other hand, the silicon oxynitride silicon film 102b is made of SiH. _Four 5SCCM, N ₂ O for 120 SCCM, H ₂ Was introduced into the reaction chamber as 125 SCCM, the substrate temperature was 400 ° C., the reaction pressure was 20 Pa, and the discharge power density was 0.41 W / cm. ² The discharge frequency was 60 MHz. These films can be formed continuously only by changing the substrate temperature and switching the reaction gas.
[0043]
The silicon oxynitride film 102a thus manufactured has a density of 9.28 × 10 ^{twenty two} /cm ^Three And ammonium hydrogen fluoride (NH _Four HF ₂ ) 7.13% and ammonium fluoride (NH _Four F) is a dense and hard film having a slow etching rate of about 63 nm / min at 20 ° C. in a mixed solution containing 15.4% (product name: LAL500, manufactured by Stella Chemifa). When such a film is used for the base film, it is effective to prevent the alkali metal element from the glass substrate from diffusing into the semiconductor layer formed thereon.
[0044]
Next, a semiconductor layer 103a having an amorphous structure with a thickness of 25 to 80 nm (preferably 30 to 60 nm) is formed by a known method such as a plasma CVD method or a sputtering method. For example, an amorphous silicon film is formed to a thickness of 55 nm by plasma CVD. The semiconductor film having an amorphous structure includes an amorphous semiconductor layer and a microcrystalline semiconductor film, and a compound semiconductor film having an amorphous structure such as an amorphous silicon / germanium film may be applied. In addition, the base film 102 and the amorphous semiconductor layer 103a can be formed continuously. For example, as described above, after the silicon oxynitride film 102a and the silicon oxynitride silicon film 102b are continuously formed by the plasma CVD method, the reaction gas is changed to SiH. _Four , N ₂ O, H ₂ To SiH _Four And H ₂ Or SiH _Four If it is switched to only, it can be continuously formed without being once exposed to the air atmosphere. As a result, contamination of the surface of the silicon oxynitride silicon film 102b can be prevented, and variation in characteristics and threshold voltage of the manufactured TFT can be reduced.
[0045]
Then, a crystallization step is performed to form a crystalline semiconductor layer 103b from the amorphous semiconductor layer 103a. As the method, a laser annealing method, a thermal annealing method (solid phase growth method), or a rapid thermal annealing method (RTA method) can be applied. When using a glass substrate or a plastic substrate with poor heat resistance as described above, it is particularly preferable to apply a laser annealing method. In the RTA method, an infrared lamp, a halogen lamp, a metal halide lamp, a xenon lamp, or the like is used as a light source. Alternatively, the crystalline semiconductor layer 103b can be formed by a crystallization method using a catalytic element in accordance with the technique disclosed in Japanese Patent Application Laid-Open No. 7-130652. In the crystallization step, it is preferable to first release hydrogen contained in the amorphous semiconductor layer, and heat treatment is performed at 400 to 500 ° C. for about 1 hour to reduce the amount of hydrogen contained to 5 atom% or less before crystallization. This is good because it can prevent the film surface from being rough.
[0046]
In the process of forming an amorphous silicon film by plasma CVD, SiH is used as a reactive gas. _Four And argon (Ar) and the substrate temperature during film formation is set to 400 to 450 ° C., the hydrogen concentration of the amorphous silicon film can be reduced to 5 atomic% or less. In such a case, heat treatment for releasing hydrogen is not necessary.
[0047]
When crystallization is performed by laser annealing, a pulse oscillation type or continuous light emission type excimer laser or argon laser is used as the light source. In the case of using a pulse oscillation type excimer laser, laser annealing is performed by processing laser light into a linear shape. The laser annealing conditions are appropriately selected by the practitioner. For example, the laser pulse oscillation frequency is 30 Hz, and the laser energy density is 100 to 500 mJ / cm. ² (Typically 300-400mJ / cm ² ). Then, a linear beam is irradiated over the entire surface of the substrate, and the linear beam superposition ratio (overlap ratio) at this time is set to 80 to 98%. In this way, a crystalline semiconductor layer 103b can be obtained as shown in FIG.
[0048]
Then, a first photomask (PM1) is used over the crystalline semiconductor layer 103b, a resist pattern is formed using a photolithography technique, and the crystalline semiconductor layer is divided into islands by dry etching, so that FIG. As shown in (C), island-like semiconductor layers 104 to 108 are formed. CF for dry etching of crystalline silicon film _Four And O ₂ The mixed gas is used.
[0049]
For such an island-shaped semiconductor layer, an impurity element imparting p-type conductivity is used in order to control the threshold voltage (Vth) of the TFT. ¹⁶ ~ 5x10 ¹⁷ atoms / cm ^Three You may add to the whole surface of an island-like semiconductor layer with a density | concentration of a grade. As an impurity element imparting p-type to a semiconductor, elements of Group 13 of the periodic table such as boron (B), aluminum (Al), and gallium (Ga) are known. As the method, an ion implantation method or an ion doping method (or an ion shower doping method) can be used, but the ion doping method is suitable for processing a large area substrate. In the ion doping method, diborane (B ₂ H ₆ ) As a source gas and boron (B) is added. Such implantation of the impurity element is not necessarily required and may be omitted. In particular, this is a technique used to keep the threshold voltage of the n-channel TFT within a predetermined range.
[0050]
The gate insulating film 109 is formed of an insulating film containing silicon with a thickness of 40 to 150 nm by using a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film is formed with a thickness of 120 nm. SiH _Four And N ₂ O to O ₂ A silicon oxynitride film manufactured by adding N is a preferable material for this application because the fixed charge density in the film is reduced. Needless to say, the gate insulating film is not limited to such a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure. For example, in the case where a silicon oxide film is used, tetraethyl orthosilicate (TEOS) and O2 are formed by plasma CVD. ₂ The reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm. ² And can be formed by discharging. The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by thermal annealing at 400 to 500 ° C. thereafter.
[0051]
Then, as shown in FIG. 1D, a heat resistant conductive layer for forming a gate electrode is formed over the gate insulating film 109. Although the heat-resistant conductive layer may be formed as a single layer, it may have a laminated structure including a plurality of layers such as two layers or three layers as necessary. For example, such a heat-resistant conductive material is used for the gate electrode, and a conductive layer (A) 110 made of a conductive metal film and a conductive layer (B) 111 made of a nitride metal film are stacked. good. The conductive layer (A) 110 may be formed of an element selected from Ta, Ti, and W, an alloy containing the element as a component, or an alloy film in which the elements are combined. The conductive layer (B) 111 is formed of tantalum nitride. (TaN), tungsten nitride (WN), titanium nitride (TiN) film or the like. Further, tungsten silicide or titanium silicide may be applied to the conductive layer (A) 110. In the conductive layer (B) 111, it is preferable to reduce the concentration of impurities contained in order to reduce the resistance. In particular, the oxygen concentration is preferably 30 ppm or less. For example, W was able to realize a specific resistance value of 20 μΩcm or less by setting the oxygen concentration to 30 ppm or less.
[0052]
The conductive layer (A) 110 may be 200 to 400 nm (preferably 250 to 350 nm), and the conductive layer (B) 111 may be 10 to 50 nm (preferably 20 to 30 nm). In the case of forming W as a gate electrode, the conductive layer (A) 110 is formed with a W film to a thickness of 250 nm by sputtering using W as a target, and Ar gas and nitrogen (N ₂ ) Gas is introduced to form the conductive layer (B) 111 with a WN film to a thickness of 50 nm. As another method, W film is tungsten hexafluoride (WF ₆ Can also be formed by a thermal CVD method. In any case, in order to use as a gate electrode, it is necessary to reduce the resistance, and the resistivity of the W film is desirably 20 μΩcm or less. The resistivity of the W film can be reduced by increasing the crystal grains. However, when there are many impurity elements such as oxygen in W, crystallization is hindered and the resistance is increased. Therefore, in the case of sputtering, the resistivity is obtained by using a W target with a purity of 99.9999% and forming a W film with sufficient consideration so that impurities are not mixed in the gas phase during film formation. 9-20 μΩcm can be realized.
[0053]
Although not shown, it is effective to form a silicon film doped with phosphorus (P) with a thickness of about 2 to 20 nm under the conductive layer (A) 110. This improves adhesion and prevents oxidation of the conductive film formed thereon, and at the same time, an alkali metal element contained in a trace amount in the conductive layer (A) 110 or the conductive layer (B) 111 is added to the gate insulating film 109. It can be prevented from spreading. In any case, the conductive layer (B) 111 preferably has a resistivity in the range of 10 to 50 μΩcm.
[0054]
In this embodiment, the conductive layer (A) 110 is formed of a W film and the conductive layer (B) 111 is formed of a WN film in order to form a gate electrode. Next, using the second photomask (PM2), resist masks 112a to 117a are formed using a photolithography technique, and the conductive layer (A) 110 and the conductive layer (B) 111 are etched together. Thus, the gate electrodes 118 to 122 and the capacitor wiring 123 are formed. The gate electrodes 118c to 122c and the capacitor wiring 123c are integrally formed of 118a to 123a made of a conductive layer (A) and 118b to 123b made of a conductive layer (B) (FIG. 2A).
[0055]
The gate insulating film in a region where the resist mask is not formed is thinned by etching at this time.
[0056]
Next, etching is performed so that tapered portions are formed at least at the end portions of the gate electrodes 118 to 122. This etching process is performed by an ICP etching apparatus. Details of the technique are as described above. As a specific etching condition, CF is used as an etching gas. _Four And Cl ₂ Using a mixed gas with a flow rate of 30 SCCM each and a discharge power of 3.2 W / cm ² (13.56MHz), Bias power 224mW / cm ² Etching was performed at (13.56 MHz) and a pressure of 1.0 Pa. (Fig. 2 (B))
[0057]
Under such etching conditions, at the end of the gate electrode, a tapered portion whose thickness gradually increases from the end toward the inside is formed, and a gate electrode 118f composed of 118d and 118e is formed. Similarly, 119f, 120f, 121f, 122f, and 123f are formed, and the angle of each tapered portion is 5 to 35 °, preferably 10 to 25 °. The angle of the tapered portion of the gate electrode is the angle of the portion indicated as θ1 in FIG. This angle greatly affects the concentration gradient of the low-concentration n-type impurity region that later forms the LDD region. The angle θ1 of the tapered portion is expressed by Tan (θ1) = HG / L1 using the length (L1) of the tapered portion and the thickness (HG) of the tapered portion.
[0058]
Further, in this example, since over-etching was performed to increase the etching time at a rate of about 10 to 20%, the exposed surface of the gate insulating film was etched about 20 to 50 nm and became substantially thin. In addition, the resist masks 112a to 117a are also etched to form resist masks 112b to 117b having small shapes. As a result, a gate insulating film 130 having a tapered portion formed in a portion in contact with the end portion of the gate electrode was formed. The angle of the tapered portion of the gate insulating film 130 is an angle of a portion indicated by θ2 in FIG. This angle greatly affects the concentration gradient of the low-concentration n-type impurity region that later forms the LDD region. The angle θ2 of the taper portion is expressed as Tan (θ2) = HG2 / L2 by using the length (L2) of the taper portion of the gate insulating film and the thickness (HG2) of the taper portion.
[0059]
Then, in order to form the LDD regions of the pixel TFT and the n-channel TFT of the driving circuit, an impurity element adding step for imparting n-type (n ^- Doping step) is performed. The resist masks 112a to 117a used for forming the gate electrode are left as they are, and an impurity element imparting n-type is added by ion doping in a self-aligning manner using the gate electrodes 118c to 122c having tapered portions at the ends as masks. Here, in order to add the impurity element imparting n-type through the tapered portion of the gate insulating film in contact with the end portion of the gate electrode so as to reach the semiconductor layer located thereunder, the dose amount is set to 1 × 10 6. ¹³ ~ 5x10 ¹⁴ atoms / cm ² The acceleration voltage is set to 60 to 100 keV. As an impurity element imparting n-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As), is used here, but phosphorus (P) is used. By such an ion doping method, the phosphorous (P) concentration of the semiconductor layer is 1 × 10 ¹⁶ ~ 1x10 ¹⁹ atoms / cm ^Three Add in the concentration range of. In this manner, low-concentration n-type impurity regions 124 to 129 are formed in the island-shaped semiconductor layer as shown in FIG.
[0060]
In this step, the phosphorus (P) concentration gradient in the low-concentration n-type impurity regions 124 to 128 reflects the change in the thickness of the tapered portion of the gate insulating film. This is because the concentration of phosphorus (P) reaching the semiconductor layer changes due to the difference in film thickness at the gate insulating film tapered portion. In practice, phosphorus is also added below the end of the tapered portion of the gate electrode through the gate electrode. That is, the concentration of phosphorus (P) added to the low-concentration n-type impurity regions 124 to 128 gradually decreases toward the channel formation region.
[0061]
In FIG. 2C, the end portions of the low-concentration n-type impurity regions 124 to 129 are shown obliquely, but this does not directly show the region to which phosphorus (P) is added. As described above, it is indicated that the change in phosphorus concentration changes along the shape of the gate insulating film.
[0062]
Next, in the n-channel TFT, a high concentration n-type impurity region functioning as a source region or a drain region was formed (n ⁺ Doping process). The resist masks 112 to 117 are left, and the gate electrodes 118 to 122 are added under conditions of an acceleration voltage of 40 to 100 keV in the ion doping method so that the gate electrodes 118 to 122 become masks for shielding phosphorus (P). In this way, high-concentration n-type impurity regions 131 to 136 are formed. As described above, the gate insulating film 130 in this region has been reduced from the initial film thickness of 120 nm to 70 to 100 nm because it has been over-etched during the processing of the gate electrode. Therefore, phosphorus (P) can be added well even under such low acceleration voltage conditions. The concentration of phosphorus (P) in this region is 1 × 10 ²⁰ ~ 1x10 ^{twenty one} atoms / cm ^Three (Fig. 3A).
[0063]
Then, high-concentration p-type impurity regions 140 and 141 serving as a source region and a drain region are formed in the island-shaped semiconductor layers 104 and 106 forming the p-channel TFT. Here, an impurity element imparting p-type is added using the gate electrodes 118 and 120 as a mask, and a high-concentration p-type impurity region is formed in a self-aligning manner. At this time, the island-shaped semiconductor layers 105, 107, and 108 forming the n-channel TFT are covered with resist masks 137 to 139 by using a third photomask (PM3). The impurity regions 140 and 141 formed here are diborane (B ₂ H ₆ ) Using an ion doping method. The boron (B) concentration in the high-concentration p-type impurity regions 140a and 141a that do not overlap the gate electrode is 3 × 10 ²⁰ ~ 3x10 ^{twenty one} atoms / cm ^Three To be. The impurity regions 140b and 141b are substantially formed as low-concentration p-type impurity regions since the impurity element is added through the tapered portions of the gate insulating film and the gate electrode, and at least 1.5 × 10 × 10. ¹⁹ atoms / cm ^Three The above concentration is used. The high-concentration p-type impurity regions 140a and 141a and the low-concentration p-type impurity regions 140b and 141b are doped with phosphorus (P) in the previous step, and the high-concentration p-type impurity regions 140a and 141a are 1 × 10 × 10. ²⁰ ~ 1x10 ^{twenty one} atoms / cm ^Three In the low concentration p-type impurity regions 140b and 141b, 1 × 10 ¹⁶ ~ 1x10 ¹⁹ atoms / cm ^Three The concentration of boron (B) added in this step is 1.5 to 3 times the phosphorus (P) concentration, so that the source region and drain of the p-channel TFT can be obtained. There was no problem to function as an area.
[0064]
After that, as shown in FIG. 3B, a first interlayer insulating film 142 that covers the gate electrode and the gate insulating film is formed. The first interlayer insulating film 142 may be formed using a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or a stacked film in which these are combined. In any case, the first interlayer insulating film 142 is formed of an inorganic insulating material. The film thickness of the first interlayer insulating film 142 is 100 to 200 nm. Here, when a silicon oxide film is used, TEOS and O2 are formed by plasma CVD. ₂ The reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm. ² And can be formed by discharging. When a silicon oxynitride film is used, SiH is formed by plasma CVD. _Four , N ₂ O, NH _Three Silicon oxynitride film manufactured from SiH or SiH _Four , N ₂ A silicon oxynitride film formed from O may be used. The production conditions in this case are a reaction pressure of 20 to 200 Pa, a substrate temperature of 300 to 400 ° C., and a high frequency (60 MHz) power density of 0.1 to 1.0 W / cm. ² Can be formed. SiH _Four , N ₂ O, H ₂ Alternatively, a silicon oxynitride silicon film manufactured from the above may be used. Similarly, the silicon nitride film is made of SiH by plasma CVD. _Four , NH _Three It is possible to make from.
[0065]
Thereafter, a step of activating the impurity element imparting n-type or p-type added at each concentration is performed. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 1 ppm or less, preferably 0.1 ppm or less in a nitrogen atmosphere at 400 to 700 ° C., typically 500 to 600 ° C. In this example, the temperature is 550 ° C. for 4 hours. Heat treatment was performed. In the case where a plastic substrate having a low heat resistant temperature is used for the substrate 101, it is preferable to apply a laser annealing method (FIG. 3B).
[0066]
Subsequent to the activation step, the step of hydrogenating the island-like semiconductor layer by changing the atmospheric gas and performing heat treatment at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen. Do. This step is performed on the island-like semiconductor layer 10 by thermally excited hydrogen. ¹⁶ -10 ¹⁸ /cm ^Three This is a step of terminating the dangling bond. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed. In any case, the defect density in the island-like semiconductor layers 104 to 108 is 10 ¹⁶ /cm ^Three It is desirable to make it below, and for that purpose, it was sufficient to apply about 0.01 to 0.1 atomic% of hydrogen.
[0067]
After the activation and hydrogenation steps are completed, a second interlayer insulating film 143 made of an organic insulating material is formed with an average thickness of 1.0 to 2.0 μm. As the organic resin material, polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene), or the like can be used. For example, in the case of using a type of polyimide that is thermally polymerized after being applied to the substrate, it is formed by baking at a temperature of 300 ° C. in a clean oven. When acrylic is used, a two-component type is used. After mixing the main material and the curing agent, the mixture is applied to the entire surface of the substrate using a spinner, and then reserved for 60 seconds at a temperature of 80 ° C. with a hot plate. It can be formed by heating and further baking at 250 ° C. for 60 minutes in a clean oven.
[0068]
Thus, the surface can be satisfactorily flattened by forming the second interlayer insulating film with an organic insulating material. Moreover, since an organic resin material generally has a low dielectric constant, parasitic capacitance can be reduced. However, since it is hygroscopic and not suitable as a protective film, it is preferably used in combination with a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or the like formed as the first interlayer insulating film 142 as in this embodiment. .
[0069]
After that, a resist mask having a predetermined pattern is formed using a fourth photomask (PM4), and contact holes reaching the source region or the drain region formed in each island-shaped semiconductor layer are formed. Contact holes are formed by dry etching. In this case, CF is used as an etching gas. _Four , O ₂ The second interlayer insulating film 143 made of an organic resin material is first etched using a mixed gas of He and He, and then the etching gas is changed to CF. _Four , O ₂ As a result, the first interlayer insulating film 142 is etched. Further, in order to increase the selectivity with the island-shaped semiconductor layer, the etching gas is changed to CHF. _Three The contact hole can be favorably formed by etching the gate insulating film 130 while switching to.
[0070]
Then, a conductive metal film is formed by sputtering or vacuum deposition, a resist mask pattern is formed by a fifth photomask (PM5), and source wirings 144 to 148 and drain wirings 149 to 153 are formed by etching. . Here, the drain wiring 153 functions as a pixel electrode. The drain wiring 154 represents a pixel electrode belonging to the adjacent pixel. Although not shown, in this embodiment, this wiring is formed by forming a Ti film with a thickness of 50 to 150 nm, forming a contact with the semiconductor film forming the source or drain region of the island-like semiconductor layer, and the Ti film Overlaid on top, aluminum (Al) is formed with a thickness of 300 to 400 nm (indicated by 144a to 154a in FIG. 3C), and a transparent conductive film is formed thereon with a thickness of 80 to 120 nm (FIG. 3 (C), indicated by 144b to 154b). The transparent conductive film has an indium zinc oxide alloy (In ₂ O _Three -ZnO) and zinc oxide (ZnO) are also suitable materials, and zinc oxide (ZnO: Ga) to which gallium (Ga) is added is preferably used in order to increase the transmittance and conductivity of visible light. it can.
[0071]
In this manner, a substrate having the TFT of the driving circuit and the pixel TFT of the pixel portion can be completed on the same substrate by using five photomasks. The driver circuit includes a first p-channel TFT (A) 200a, a first n-channel TFT (A) 201a, a second p-channel TFT (A) 202a, and a second n-channel TFT (A). A pixel TFT 204 and a storage capacitor 205 are formed in the pixel portion 203a. In this specification, such a substrate is referred to as an active matrix substrate for convenience.
[0072]
The first p-channel TFT (A) 200a of the driving circuit has a channel formation region 206, an LDD region 207, a source region 208 made of a high-concentration p-type impurity region, and a drain region 209 in the island-like semiconductor layer 104. It has a structure. In the first n-channel TFT (A) 201a, a channel formation region 210 and a low-concentration n-type impurity region are formed in the island-like semiconductor layer 105, and an LDD region 211 and a source region formed by a high-concentration n-type impurity region are formed. 212 and a drain region 213. For a channel length of 3 to 7 μm, the LDD region is Lov, and the length in the channel length direction is 30 nm to 250 nm. The length of Lov is controlled from the thickness of the gate electrode 119 and the angle θ1 of the tapered portion.
[0073]
The LDD region will be described with reference to FIG. FIG. 5 is a partially enlarged view of the first n-channel TFT (A) 201a shown in FIG. The LDD region 622 is formed under the tapered portion 628 of the gate electrode. Further, the LDD region 623 is formed under the tapered portion 627 of the gate insulating film. At this time, the concentration distribution of phosphorus (P) in both LDD regions is indicated by a curve 625 and increases as the distance from the channel forming region 621 increases. The rate of increase varies depending on conditions such as the acceleration voltage and dose amount in ion doping, the angles θ2 and θ1 of the tapered portions 627 and 628, the thickness of the gate electrode 607, and the like.
[0074]
As described above, the gate insulating film in the end portion of the gate electrode and the vicinity thereof is tapered, and the impurity element is gradually added to the semiconductor layer existing under the tapered portion by adding the impurity element through the tapered portion. An impurity region in which the concentration of the impurity changes can be formed. In the impurity concentration of the LDD region 622, the lowest concentration range is 1 × 10. ¹⁶ ~ 1x10 ¹⁷ atoms / cm ^Three And the maximum concentration range is 1 × 10 ¹⁷ ~ 1x10 ¹⁸ atoms / cm ^Three And Further, the minimum concentration range of the impurity concentration of the LDD region 623 is 1 × 10 6. ¹⁷ ~ 1x10 ¹⁸ atoms / cm ^Three And the maximum concentration range is 1 × 10 ¹⁹ ~ 1x10 ²⁰ atoms / cm ^Three And By providing such an impurity region, a high electric field generated in the vicinity of the drain region in an n-channel TFT can be relaxed, hot carrier generation can be prevented, and deterioration of the TFT can be prevented. It is possible to reduce.
[0075]
Similarly, the second p-channel TFT (A) 202a of the driver circuit has a channel formation region 214, an LDD region 215, and a source region 216 and a drain region 217 formed in the island-shaped semiconductor layer 106 with a high-concentration p-type impurity region. It has a structure with. The second n-channel TFT (A) 203a includes a channel formation region 218, an LDD region 219, a source region 220 formed of a high-concentration n-type impurity region, and a drain region 221 in the island-shaped semiconductor layer 107. . The LDD region 219 has the same configuration as the LDD region 211. The pixel TFT 204 includes channel formation regions 222a and 222b in the island-shaped semiconductor layer 108, LDD regions 223a and 223b formed with low-concentration n-type impurity regions, and source or drain regions 225 to 227 formed with high-concentration n-type impurity regions. Have. The LDD regions 223a and 223b have the same configuration as the LDD region 211. Further, a storage capacitor 205 is formed from the capacitor wiring 123, the gate insulating film, and the semiconductor layers 228 and 229 connected to the drain region 227 of the pixel TFT 204. In FIG. 3C, the n-channel TFT and the p-channel TFT of the driver circuit have a single gate structure in which one gate electrode is provided between a pair of source and drain, and the pixel TFT has a double gate structure. Any of these TFTs may have a single gate structure or a multi-gate structure in which a plurality of gate electrodes are provided between a pair of source / drain.
[0076]
In the case of an active matrix liquid crystal display device, the first p-channel TFT (A) 200a and the first n-channel TFT (A) 201a include a shift register circuit, a buffer circuit, a level shifter circuit, etc. that place importance on high-speed operation. Used to form. In FIG. 3C, these circuits are shown as logic circuit portions.
[0077]
A process of manufacturing an active matrix liquid crystal display device from the active matrix substrate formed by the above process will be described. First, as shown in FIG. 4A, spacers made of columnar spacers are formed on the active matrix substrate in the state of FIG. The spacer may be provided by dispersing particles of several μm, but here, a method of forming a resin film on the entire surface of the substrate and then patterning it is adopted. Although there is no limitation on the material of such a spacer, for example, NN700 manufactured by JSR is used, and after applying with a spinner, a predetermined pattern is formed by exposure and development processing. Further, it is cured by heating at 150 to 200 ° C. in a clean oven or the like. The spacers produced in this way can have different shapes depending on the conditions of exposure and development processing, but preferably, the spacers are columnar and the top is flat, so that the opposite substrate is When combined, the mechanical strength of the liquid crystal display panel can be ensured. The shape is not particularly limited, such as a conical shape or a pyramid shape. Specifically, for example, when the shape is conical, the height H is 1.2 to 5 μm, the average radius is 5 to 7 μm, and the average radius and the bottom portion are The ratio with the radius is 1 to 1.5. At this time, the taper angle of the side surface is ± 15 ° or less.
[0078]
The arrangement of the spacers may be arbitrarily determined. Preferably, as shown in FIG. 4A, the pixel portion is formed in a column shape so as to overlap with and cover the contact portion 231 of the drain wiring 153 (pixel electrode). A spacer 406 may be formed. Since the flatness of the contact portion 231 is impaired and the liquid crystal is not well aligned in this portion, the columnar spacer 406 is formed in this manner by filling the contact portion 231 with the resin for the spacer, thereby allowing disclination and the like. Can be prevented. In addition, spacers 405a to 405e are also formed on the TFT of the driver circuit. This spacer may be formed over the entire surface of the drive circuit portion, or may be provided so as to cover the source wiring and the drain wiring as shown in FIG.
[0079]
Thereafter, an alignment film 407 is formed. Usually, a polyimide resin is used for the alignment film of the liquid crystal display element. After the alignment film was formed, rubbing treatment was performed so that the liquid crystal molecules were aligned with a certain pretilt angle. The region not rubbed in the rubbing direction from the end of the columnar spacer 406 provided in the pixel portion was set to 2 μm or less. In the rubbing process, the occurrence of static electricity is often a problem, but the effect of protecting the TFT from static electricity can be obtained by the spacers 405a to 405e formed on the TFT of the drive circuit. Although not described in the drawings, the spacers 406 and 405a to 405e may be formed after the alignment film 407 is formed first.
[0080]
A light shielding film 402, a transparent conductive film 403, and an alignment film 404 are formed on the counter substrate 401 on the opposite side. The light shielding film 402 is formed of a Ti film, a Cr film, an Al film or the like with a thickness of 150 to 300 nm. Then, the active matrix substrate on which the pixel portion and the driver circuit are formed and the counter substrate are bonded together with a sealant 408. A filler (not shown) is mixed in the sealant 408, and two substrates are bonded to each other with a uniform interval by the filler and the spacers 406 and 405a to 405e. Thereafter, a liquid crystal material 409 is injected between both substrates. A known liquid crystal material may be used as the liquid crystal material. For example, in addition to the TN liquid crystal, a thresholdless antiferroelectric mixed liquid crystal exhibiting electro-optical response in which the transmittance continuously changes with respect to the electric field can be used. Some thresholdless antiferroelectric mixed liquid crystals exhibit V-shaped electro-optic response characteristics. In this way, the active matrix liquid crystal display device shown in FIG. 4B is completed. By using the active matrix substrate completed in this embodiment, a reflective liquid crystal display device can be manufactured.
[0081]
FIG. 7 is a top view showing almost one pixel in the pixel portion. A cross section AA ′ shown in the drawing corresponds to the cross sectional view of the pixel portion shown in FIG. The gate electrode 122 intersects with the island-like semiconductor layer 108 thereunder via a gate insulating film (not shown), and further extends over a plurality of island-like semiconductor layers to also serve as a gate wiring. Although not illustrated, the source region, the drain region, and the LDD region described in FIG. 3C are formed in the island-shaped semiconductor layer. Reference numeral 230 denotes a contact portion between the source wiring 148 and the source region 225, and reference numeral 231 denotes a contact portion between the drain wiring 153 and the drain region 227. The storage capacitor 205 is formed in a region where the capacitor wiring 123 overlaps with the semiconductor layers 228 and 229 extending from the drain region 227 of the pixel TFT 204 and the gate insulating film. In this structure, an impurity element for the purpose of valence electron control is not added to the semiconductor layer 228.
[0082]
The above configuration facilitates activation of the LDD region, the source region, and the drain region by forming the gate electrode from a heat-resistant conductive material.
[0083]
Further, when forming the LDD region partially overlapping the gate electrode through the gate insulating film, the impurity element added for the purpose of controlling the conductivity type is given a concentration gradient to form the LDD region. It can be expected that the electric field relaxation effect in the vicinity of the region is enhanced.
[0084]
[Example 2]
In Example 1, an example in which a heat-resistant conductive material such as W or Ta is used as the material of the gate electrode is shown. The reason for using such a material is that it is necessary to activate the impurity element added to the semiconductor layer for the purpose of controlling the conductivity type after forming the gate electrode by thermal annealing at 400 to 700 ° C. This is because the gate electrode needs to have heat resistance. However, such a heat-resistant conductive material has a sheet resistance of about 10Ω and is not necessarily suitable for a liquid crystal display device having a screen size of 4 inches class or more. This is because if the gate wiring connected to the gate electrode is formed of the same material, the routing length on the substrate inevitably increases, and the problem of wiring delay due to the influence of wiring resistance cannot be ignored.
[0085]
For example, when the pixel density is VGA, 480 gate wirings and 640 source wirings are formed, and in the case of XGA, 768 gate wirings and 1024 source wirings are formed. The screen size of the display area is 340 mm for the 13-inch class and 460 mm for the 18-inch class. In this embodiment, as a means for realizing such a liquid crystal display device, a method of forming a gate wiring with a low-resistance conductive material such as Al or copper (Cu) will be described.
[0086]
First, the steps shown in FIGS. 1A to 3A are performed in the same manner as in the first embodiment. Then, for the purpose of controlling the conductivity type, a step of activating the impurity element added to each island-like semiconductor layer is performed. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 1 ppm or less, preferably 0.1 ppm or less in a nitrogen atmosphere at 400 to 700 ° C., typically 500 to 600 ° C. In this example, the temperature is 500 ° C. for 4 hours. Heat treatment was performed.
[0087]
Further, a heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the island-shaped semiconductor layer. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0088]
When the activation and hydrogenation steps are completed, the gate wiring is formed of a low resistance conductive material. The low resistance conductive layer is formed of a conductive layer (D) mainly composed of Al or Cu. For example, an Al film containing 0.1 to 2% by weight of Ti is formed on the entire surface as a conductive layer (D) (not shown). The conductive layer (D) may be 200 to 400 nm (preferably 250 to 350 nm). Then, a predetermined resist pattern is formed using a photomask, and etching is performed to form a gate wiring and a capacitor wiring. In the etching process, the conductive layer (D) is removed by wet etching with a phosphoric acid-based etching solution, whereby the gate wiring can be formed while maintaining selective processability with the base. A first interlayer insulating film is formed in the same manner as in the first embodiment.
[0089]
Thereafter, the second interlayer insulating film 147 made of an organic insulating material, the source wiring, and the drain wiring can be formed in the same manner as in Example 1 to complete the active matrix substrate.
[0090]
By forming the gate wiring with a low-resistance conductive material in this way, the wiring resistance can be sufficiently reduced. Therefore, the present invention can be applied to a display device having a pixel portion (screen size) of 4 inch class or more.
[0091]
[Example 3]
The active matrix substrate manufactured in Embodiment 1 can be applied to a reflective liquid crystal display device as it is. On the other hand, in the case of a transmissive liquid crystal display device, a pixel electrode provided in each pixel of the pixel portion may be formed using a transparent electrode. In this embodiment, a method for manufacturing an active matrix substrate corresponding to a transmissive liquid crystal display device will be described with reference to FIGS.
[0092]
The active matrix substrate is manufactured in the same manner as in Example 1. In FIG. 6A, a conductive metal film is formed as a source wiring and a drain wiring by a sputtering method or a vacuum evaporation method. This configuration will be described in detail with reference to FIG. 6B by taking the drain wiring 256 as an example. The Ti film 256a is formed with a thickness of 50 to 150 nm and is in contact with the semiconductor film forming the source or drain region of the island-like semiconductor layer. Form. Overlying the Ti film 256a, an aluminum (Al) film 256b is formed with a thickness of 300 to 400 nm, and a Ti film 256c or a titanium nitride (TiN) film is formed with a thickness of 100 to 200 nm to form a three-layer structure. And Thereafter, a transparent conductive film is formed over the entire surface, and a pixel electrode 257 is formed by patterning processing and etching processing using a photomask. The pixel electrode 257 is formed on a second interlayer insulating film made of an organic resin material, and an electrical connection is formed by providing a portion overlapping the drain wiring 256 of the pixel TFT 204.
[0093]
In FIG. 6C, a transparent conductive film is first formed over the second interlayer insulating film 143, and after patterning and etching are performed to form the pixel electrode 258, the drain wiring 259 overlaps with the pixel electrode 258. It is an example formed by providing. As shown in FIG. 6D, the drain wiring 259 is formed by forming a Ti film 259a with a thickness of 50 to 150 nm and forming a contact with a semiconductor film forming a source or drain region of the island-like semiconductor layer. An Al film 259b is formed over the film 259a so as to have a thickness of 300 to 400 nm. With this configuration, the pixel electrode 258 comes into contact only with the Ti film 259 a that forms the drain wiring 259. As a result, it is possible to reliably prevent the transparent conductive film material and Al from directly contacting and reacting.
[0094]
The material of the transparent conductive film is indium oxide (In ₂ O _Three ) Or indium tin oxide alloy (In ₂ O _Three -SnO ₂ ; ITO) or the like can be formed using a sputtering method, a vacuum deposition method, or the like. Etching treatment of such a material is performed with a hydrochloric acid based solution. However, in particular, etching of ITO is likely to generate a residue, so in order to improve etching processability, an indium oxide-zinc oxide alloy (In ₂ O _Three —ZnO) may also be used. Since the indium zinc oxide alloy has excellent surface smoothness and thermal stability with respect to ITO, the Al film 256b is formed on the end face of the drain wiring 256 in the configuration shown in FIGS. 6A and 6B. It is possible to prevent the electrode 257 from contacting and causing a corrosion reaction. Similarly, zinc oxide (ZnO) is also a suitable material, and zinc oxide (ZnO: Ga) to which gallium (Ga) is added to further increase the transmittance and conductivity of visible light can be used.
[0095]
In Example 1, an active matrix substrate on which a reflective liquid crystal display device can be manufactured is manufactured using five photomasks. However, by adding one photomask (total of six), it corresponds to a transmissive liquid crystal display device. The active matrix substrate thus completed can be completed. Although this embodiment has been described as a process similar to that in the first embodiment, such a configuration can be applied to the active matrix substrate shown in the second embodiment.
[0096]
[Example 4]
In this embodiment, another method for manufacturing a crystalline semiconductor layer for forming an active layer of a TFT of the active matrix substrate shown in Embodiments 1 to 3 will be described. The crystalline semiconductor layer is formed by crystallizing an amorphous semiconductor layer by a thermal annealing method, a laser annealing method, an RTA method, or the like. In addition, a catalytic element disclosed in Japanese Patent Laid-Open No. 7-130652 is used. A crystallization method can also be applied. An example in that case will be described with reference to FIG.
[0097]
As shown in FIG. 8A, in the same manner as in Example 1, base films 1102a and 1102b and a semiconductor layer 1103 having an amorphous structure are formed on a glass substrate 1101 with a thickness of 25 to 80 nm. The amorphous semiconductor layer includes an amorphous silicon (a-Si) film, an amorphous silicon / germanium (a-SiGe) film, an amorphous silicon carbide (a-SiC) film, and an amorphous silicon / tin (a -SiSn) film or the like can be applied. These amorphous semiconductor layers are preferably formed so as to contain about 0.1 to 40 atomic% of hydrogen. For example, an amorphous silicon film is formed with a thickness of 55 nm. Then, a layer 1104 containing the catalyst element is formed by a spin coating method in which an aqueous solution containing 10 ppm of the catalyst element in terms of weight is applied by rotating the substrate with a spinner. Catalyst elements include nickel (Ni), germanium (Ge), iron (Fe), palladium (Pd), tin (Sn), lead (Pb), cobalt (Co), platinum (Pt), copper (Cu), gold (Au). The layer 1104 containing the catalytic element is formed by forming the catalytic element layer to a thickness of 1 to 5 nm by a printing method, a spray method, a bar coater method, a sputtering method or a vacuum deposition method in addition to the spin coating method. Also good.
[0098]
In the crystallization step shown in FIG. 8B, first, heat treatment is performed at 400 to 500 ° C. for about 1 hour, so that the hydrogen content of the amorphous silicon film is 5 atom% or less. When the amount of hydrogen contained in the amorphous silicon film is this value from the beginning after the film formation, this heat treatment is not necessarily required. Then, using a furnace annealing furnace, thermal annealing is performed in a nitrogen atmosphere at a temperature of 550 to 600 ° C. for 1 to 8 hours. Through the above steps, a crystalline semiconductor layer 1105 made of a crystalline silicon film can be obtained (FIG. 8C). However, when the crystalline semiconductor layer 1105 manufactured by this thermal annealing is observed macroscopically with an optical microscope, it may be observed that an amorphous region remains locally. 480cm for Raman spectroscopy ^-1 An amorphous component having a broad peak is observed. Therefore, it is applicable as an effective means to improve the crystallinity by treating the crystalline semiconductor layer 1105 by the laser annealing method described in Embodiment 1 after the thermal annealing.
[0099]
FIG. 9 shows an example of a crystallization method using a catalytic element in the same manner, in which a layer containing the catalytic element is formed by a sputtering method. First, in the same manner as in Example 1, base films 1202a and 1202b and a semiconductor layer 1203 having an amorphous structure are formed on a glass substrate 1201 with a thickness of 25 to 80 nm. Then, an oxide film (not shown) having a thickness of about 0.5 to 5 nm is formed on the surface of the semiconductor layer 1203 having an amorphous structure. The oxide film having such a thickness may be positively formed by a plasma CVD method, a sputtering method, or the like. However, the oxide film is not exposed to a plasma atmosphere by heating the substrate to 100 to 300 ° C. The surface of the semiconductor layer 1203 having a crystalline structure may be exposed, or hydrogen peroxide solution (H ₂ O ₂ ) May be formed by exposing the surface of the semiconductor layer 1203 having an amorphous structure. Alternatively, it can be formed by irradiating ultraviolet light in an atmosphere containing oxygen to generate ozone and exposing the semiconductor layer 1203 having an amorphous structure to the ozone atmosphere.
[0100]
In this manner, the layer 1204 containing the catalytic element is formed by a sputtering method over the semiconductor layer 1203 having an amorphous structure having a thin oxide film on the surface. The thickness of this layer is not limited, but it may be formed to a thickness of about 10 to 100 nm. For example, it is an effective method to form a Ni film using Ni as a target. In the sputtering method, a part of high energy particles composed of the catalytic element accelerated by an electric field also fly to the substrate side, and an oxidation formed near the surface of the semiconductor layer 1203 having an amorphous structure or on the surface of the semiconductor layer. It is driven into the film. The ratio varies depending on the plasma generation conditions and the bias state of the substrate, but preferably the amount of the catalytic element implanted in the vicinity of the surface of the semiconductor layer 1203 having an amorphous structure or in the oxide film is 1 × 10. ¹¹ ~ 1x10 ¹⁴ atoms / cm ² It is good to make it to the extent.
[0101]
Thereafter, the layer 1204 containing the catalytic element is selectively removed. For example, when this layer is formed of a Ni film, it can be removed with a solution such as nitric acid, or a semiconductor having an Ni film and an amorphous structure if treated with an aqueous solution containing hydrofluoric acid. The oxide film formed on the layer 1203 can be removed at the same time. In any case, the amount of the catalytic element in the vicinity of the surface of the semiconductor layer 1203 having an amorphous structure is set to 1 × 10. ¹¹ ~ 1x10 ¹⁴ atoms / cm ² Try to be about. Then, as shown in FIG. 9B, a crystalline semiconductor layer 1205 can be obtained by performing a crystallization step by thermal annealing similarly to FIG. 8B (FIG. 8C).
[0102]
If the island-shaped semiconductor layers 104 to 108 are formed from the crystalline semiconductor layers 1105 and 1205 manufactured in FIG. 8 or FIG. 9, the active matrix substrate can be completed in the same manner as in the first embodiment. However, when a catalytic element that promotes crystallization of silicon is used in the crystallization step, a small amount (1 × 10 10) is contained in the island-shaped semiconductor layer. ¹⁷ ~ 1x10 ¹⁹ atoms / cm ^Three Degree) catalyst element remains. Of course, it is possible to complete the TFT even in such a state, but it is more preferable to remove at least the remaining catalyst element from the channel formation region. One means for removing this catalytic element is a means that utilizes the gettering action of phosphorus (P).
[0103]
The gettering process using phosphorus (P) for this purpose can be performed simultaneously in the activation step described with reference to FIG. This will be described with reference to FIG. FIG. 10A is the same as the process of FIG. 2D of the first embodiment, and FIG. 10B is the same as the process of FIG. . The concentration of phosphorus (P) necessary for gettering may be approximately the same as the impurity concentration of the high-concentration n-type impurity region, and the catalyst from the channel formation region of the n-channel TFT and the p-channel TFT is formed by thermal annealing in the activation process. The element can be segregated to the impurity region containing phosphorus (P) at that concentration (in the direction of the arrow shown in FIG. 10C). As a result, the impurity region is 1 × 10 ¹⁷ ~ 1x10 ¹⁹ atoms / cm ^Three About a catalytic element segregated.
[0104]
Next, a first interlayer insulating film is formed as in the first embodiment. (Figure 10 (D))
[0105]
If the subsequent steps are in accordance with Example 1, an active matrix substrate is obtained.
The TFT manufactured in this manner has a low off-current value and good crystallinity, so that high field-effect mobility can be obtained and good characteristics can be achieved.
[0106]
[Example 5]
In this embodiment, an example in which an active matrix substrate is obtained by a process sequence different from that in Embodiment 4 will be described.
[0107]
First, according to Example 1 and Example 4, the state of FIG. (FIG. 11 (A)) Since it is the same process as FIG. 10 (A), the same code | symbol was used.
[0108]
Next, after removing the resist mask, heat treatment is performed at 500 to 600 ° C. for 1 to 10 hours. By this heat treatment, the catalytic element can be segregated from the channel formation region of the n-channel TFT and the p-channel TFT to the impurity region containing phosphorus (P) at that concentration (in the direction of the arrow shown in FIG. 11B). . The impurity element is activated simultaneously with the gettering process. It is effective to perform a gettering process at this stage (before adding boron element).
[0109]
Next, resist masks 701, 702, and 703 are formed, and boron element is added. (FIG. 11C) After that, heat treatment for activating boron is performed, and then a first interlayer insulating film 704 is formed. (Fig. 11 (D))
[0110]
If the subsequent steps are in accordance with Example 1, an active matrix substrate is obtained. This embodiment can be freely combined with any of Embodiments 1 to 5.
[0111]
[Example 6]
In this embodiment, an example in which an active matrix substrate is obtained by a process sequence different from that in Embodiment 4 will be described.
[0112]
First, according to Example 1 and Example 4, after passing through the state of FIG. 10A, the state of FIG. 10B is obtained. This corresponds to FIGS. 12A and 12B. Since it is the same process as FIG. 10 (A) and FIG. 10 (B), the same code | symbol was used.
[0113]
Next, a first interlayer insulating film 801 is formed. (Figure 12 (C))
[0114]
Next, heat treatment is performed at 500 to 600 ° C. for 1 to 10 hours. By this heat treatment, the catalytic element can be segregated from the channel formation region of the n-channel TFT and the p-channel TFT to the impurity region containing phosphorus (P) at that concentration (in the direction of the arrow shown in FIG. 12D). . The impurity element is activated simultaneously with the gettering process.
[0115]
If the subsequent steps are in accordance with Example 1, an active matrix substrate is obtained. This embodiment can be freely combined with any of Embodiments 1 to 5.
[0116]
[Example 7]
In this example, the structure of the active matrix liquid crystal display device obtained in Example 1 is described below with reference to FIGS.
[0117]
FIG. 13 is a top view of such an active matrix substrate, and is a top view showing the positional relationship between the pixel portion and the drive circuit portion, the spacer, and the sealant. A scanning signal driving circuit 605 and an image signal driving circuit 606 are provided as driving circuits around the pixel portion 604 on the glass substrate 101 described in the first embodiment. Further, a signal processing circuit 607 such as a CPU or a memory may be added. These drive circuits are connected to the external input / output terminal 602 by connection wiring 603. In the pixel portion 604, a gate wiring group 608 extending from the scanning signal driving circuit 605 and a source wiring group 609 extending from the image signal driving circuit 606 intersect to form a pixel, and each pixel has a pixel TFT 204. And a storage capacitor 205 are provided.
[0118]
The columnar spacers 406 provided in the pixel portion in FIG. 4 may be provided for all the pixels, but may be provided every several to several tens of pixels arranged in a matrix as shown in FIG. good. That is, the ratio of the number of spacers to the total number of pixels constituting the pixel portion can be 20 to 100%. Further, the spacers 405a to 405e provided in the driver circuit portion may be provided so as to cover the entire surface, or may be provided in accordance with the positions of the source and drain wirings of each TFT. In FIG. 13, the arrangement of the spacers provided in the drive circuit portion is indicated by 610 to 612. 13 is outside the pixel portion 604 and the scanning signal driving circuit 605, the image signal driving circuit 606, and other signal processing circuits 607 on the substrate 101 and more than the external input / output terminal 602. Form inside.
[0119]
The structure of such an active matrix liquid crystal display device will be described with reference to the perspective view of FIG. In FIG. 14, the active matrix substrate includes a pixel portion 604, a scanning signal driving circuit 605, an image signal driving circuit 606, and other signal processing circuits 607 formed on the glass substrate 101. A pixel TFT 204 and a holding capacitor 205 are provided in the pixel portion 604, and a driver circuit provided around the pixel portion is configured based on a CMOS circuit. From the scanning signal driving circuit 605 and the image signal driving circuit 606, a gate wiring 122 and a source wiring 148 extend to the pixel portion 604 and are connected to the pixel TFT 204, respectively. A flexible printed circuit (FPC) 613 is connected to an external input terminal 602 and used to input an image signal or the like. The FPC 613 is firmly bonded by the reinforcing resin 614. The connection wiring 603 is connected to each drive circuit. Further, the counter substrate 401 is provided with a light shielding film and a transparent electrode (not shown).
[0120]
The liquid crystal display device having such a structure can be formed using the active matrix substrate shown in Embodiments 1 to 6. When the active matrix substrate shown in Embodiment 1 is used, a reflective liquid crystal display device can be obtained. When the active matrix substrate shown in Embodiment 3 is used, a transmissive liquid crystal display device can be obtained.
[0121]
[Example 8]
FIG. 15 is an example of a circuit configuration of the active matrix substrate shown in Embodiments 1 to 6, and is a diagram illustrating a circuit configuration of a direct-view display device. This active matrix substrate has an image signal driving circuit 606, scanning signal driving circuits (A) and (B) 605, and a pixel portion 604. Note that the drive circuit described in this specification is a generic name including the image signal drive circuit 606 and the scanning signal drive circuit 605.
[0122]
The image signal driving circuit 606 includes a shift register circuit 501a, a level shifter circuit 502a, a buffer circuit 503a, and a sampling circuit 504. The scanning signal driver circuits (A) and (B) 185 include a shift register circuit 501b, a level shifter circuit 502b, and a buffer circuit 503b.
[0123]
The shift register circuits 501a and 501b have a driving voltage of 5 to 16 V (typically 10 V), and the TFT of the CMOS circuit forming this circuit is the first p-channel TFT (A) in FIG. 200a and the first n-channel TFT (A) 201a. Further, since the level shifter circuits 502a and 502b and the buffer circuits 503a and 503b have a drive voltage as high as 14 to 16 V, it is desirable to have a multi-gate TFT structure. Forming a TFT with a multi-gate structure increases the breakdown voltage, and is effective in improving the reliability of the circuit.
[0124]
The sampling circuit 504 is composed of an analog switch and has a driving voltage of 14 to 16 V. However, the sampling circuit 504 is driven by alternately inverting the polarity, and it is necessary to reduce the off-current value. Therefore, the sampling circuit 504 shown in FIG. It is desirable to form with two p-channel TFTs (A) 202a and a second n-channel TFT (A) 203a.
[0125]
In addition, the pixel portion has a driving voltage of 14 to 16 V, and from the viewpoint of reducing power consumption, it is required to further reduce the off-current value as compared with the sampling circuit. As illustrated in FIG. Based on the gate structure.
[0126]
The configuration of this example can be easily realized by manufacturing a TFT according to the steps shown in Examples 1 to 6. In the present embodiment, only the configuration of the pixel portion and the drive circuit is shown, but if the steps of Embodiments 1 to 6 are followed, a signal dividing circuit, a frequency divider circuit, a D / A converter, a γ correction circuit, An operational amplifier circuit, a signal processing circuit such as a memory circuit or an arithmetic processing circuit, or a logic circuit can be formed over the same substrate. As described above, the present invention can realize a semiconductor device including a pixel portion and a driver circuit thereof over the same substrate, for example, a liquid crystal display device including a signal control circuit and the pixel portion.
[0127]
[Example 9]
The active matrix substrate and the liquid crystal display device manufactured by implementing the present invention can be used for various electro-optical devices. The present invention can be applied to all electronic devices in which such an electro-optical device is incorporated as a display device. Examples of electronic devices include personal computers, digital cameras, video cameras, portable information terminals (mobile computers, mobile phones, electronic books, etc.), navigation systems, and the like.
[0128]
FIG. 19A illustrates a personal computer which includes a main body 2001 including a microprocessor and a memory, an image input portion 2002, a display device 2003, and a keyboard 2004. The present invention can form the display device 2003 and other signal processing circuits.
[0129]
FIG. 19B shows a video camera, which includes a main body 2101, a display device 2102, an audio input portion 2103, operation switches 2104, a battery 2105, and an image receiving portion 2106. The present invention can be applied to the display device 2102 and other signal control circuits.
[0130]
FIG. 19C illustrates a television set including a main body 2301, a controller 2303, and a display device 2302 incorporated in the main body 2301. In addition, the main body 2301, the controller 2303, and the display device 2302 may be wired communication to transmit signals to each other, or may be provided with a sensor unit 2304 for wireless communication or optical communication. The present invention can be applied to the display device 2302.
[0131]
FIG. 19D shows a player using a recording medium (hereinafter referred to as a recording medium) in which a program is recorded. The player includes a main body 2401, a display device 2402, a speaker portion 2403, a recording medium 2404, and operation switches 2405. A recording medium such as a DVD (Digital Versatile Disc) or a compact disc (CD) can be used to play music programs, display images, display video games (or video games), and display information via the Internet. . The present invention can be suitably used for the display device 2402 and other signal control circuits.
[0132]
FIG. 19E illustrates a digital camera which includes a main body 2501, a display device 2502, an eyepiece unit 2503, an operation switch 2504, and an image receiving unit (not illustrated). The present invention can be applied to the display device 2502 and other signal control circuits.
[0133]
FIG. 20A shows a front projector, which includes a light source optical system, a display device 2601, and a screen 2602. The present invention can be applied to display devices and other signal control circuits. FIG. 20B shows a rear projector, which includes a main body 2701, a light source optical system and display device 2702, a mirror 2703, and a screen 2704. The present invention can be applied to display devices and other signal control circuits.
[0134]
Note that FIG. 20C illustrates an example of the structure of the light source optical system and the display devices 2601 and 2702 in FIGS. 20A and 20B. The light source optical system and display devices 2601 and 2702 include a light source optical system 2801, mirrors 2802, 2804 to 2806, a dichroic mirror 2803, a beam splitter 2807, a liquid crystal display device 2808, a phase difference plate 2809, and a projection optical system 2810. The projection optical system 2810 includes a plurality of optical lenses. Although FIG. 20C illustrates a three-plate type example using three liquid crystal display devices 2808, the present invention is not limited to this type, and a single-plate type optical system may be used. In addition, an optical lens, a film having a polarization function, a film for adjusting a phase, an IR film, or the like may be provided in the optical path indicated by an arrow in FIG. FIG. 20D shows an example of the structure of the light source optical system 2801 in FIG. In this embodiment, the light source optical system 2801 includes a reflector 2811, a light source 2812, lens arrays 2813 and 2814, a polarization conversion element 2815, and a condenser lens 2816. Note that the light source optical system illustrated in FIG. 20D is an example and is not limited to the illustrated configuration.
[0135]
Although not shown here, the present invention can also be applied to a navigation system, a reading circuit of an image sensor, and the like. As described above, the application range of the present invention is extremely wide and can be applied to electronic devices in various fields. Moreover, the electronic device of a present Example is realizable using the technique of Examples 1-5.
[0136]
【The invention's effect】
By using the present invention, in a semiconductor device (specifically, an electro-optical device here) in which a plurality of functional circuits are formed on the same substrate, a TFT having appropriate performance according to the specifications required by the functional circuits Can be arranged, and its operating characteristics can be greatly improved.
[0137]
According to the method for manufacturing a semiconductor device of the present invention, an active matrix substrate on which a p-channel TFT, an n-channel TFT, and a pixel TFT of a driving circuit portion having an LDD structure are formed is manufactured using five photomasks. Can do. A reflective liquid crystal display device can be manufactured from such an active matrix substrate. Further, according to the same process, a transmissive liquid crystal display device can be manufactured with six photomasks.
[0138]
According to the method for manufacturing a semiconductor device of the present invention, in a TFT in which a gate electrode is formed of a heat-resistant conductive material and a gate wiring is formed of a low-resistance conductive material, a p-channel TFT, an n-channel type in a driving circuit portion An active matrix substrate having an LDD structure in which a TFT and a pixel TFT overlap with a gate electrode can be manufactured using six photomasks, and a reflective liquid crystal display device can be manufactured from such an active matrix substrate. Further, according to this process, a transmissive liquid crystal display device can be manufactured with seven photomasks.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
FIG. 2 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
FIG. 3 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a driver circuit TFT;
FIG. 4 is a cross-sectional view illustrating a manufacturing process of an active matrix liquid crystal display device.
FIG. 5 illustrates a structure of an LDD region of an n-channel TFT.
FIG. 6 is a cross-sectional view illustrating a configuration of a pixel TFT.
FIG. 7 is a top view illustrating a pixel in a pixel portion.
FIG. 8 is a cross-sectional view illustrating a manufacturing process of a crystalline semiconductor layer.
FIG. 9 is a cross-sectional view illustrating a manufacturing process of a crystalline semiconductor layer.
FIG. 10 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
FIG. 11 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
12 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit. FIG.
FIG. 13 is a top view illustrating the arrangement of input / output terminals, wiring, circuit arrangement, spacers, and a sealant of a liquid crystal display device.
FIG. 14 is a perspective view illustrating a structure of a liquid crystal display device.
FIG. 15 is a block diagram illustrating a circuit configuration of a liquid crystal display device.
FIG. 16 illustrates a structure of an LDD region.
FIG. 17 is a diagram for explaining the principle of ICP.
FIG. 18 is a graph showing the relationship between the angle of the tapered portion at the edge of the patterned W film and the etching conditions.
FIG 19 illustrates an example of a semiconductor device.
FIG. 20 is a diagram showing a configuration of a projection type liquid crystal display device.

Claims (4)

Forming a first island-like semiconductor layer and a second island-like semiconductor layer;
Forming an insulating film covering the first island-shaped semiconductor layer and the second island-shaped semiconductor layer;
Forming a conductive layer on the insulating film;
Forming a resist mask on the conductive layer;
By etching the conductive layer and the insulating film while retracting the resist mask, a first gate electrode and a second gate electrode that are tapered at the end and overlap the first island-shaped semiconductor layer And a third gate electrode which is formed with a tapered portion at the end and overlaps with the second island-shaped semiconductor layer, and a tapered portion at a portion in contact with each of the first gate electrode to the third gate electrode. And a gate insulating film formed with
An impurity element imparting conductivity to the first island-like semiconductor layer and the second island-like semiconductor layer through the gate insulating film using the first to third gate electrodes as a mask Is added at a low concentration, and the first to third gate electrodes and the tapered portion of the gate insulating film are used as a mask, and the first island-like semiconductor layer and the gate electrode are interposed through the gate insulating film. By adding an impurity element imparting a conductivity type to the second island-shaped semiconductor layer at a high concentration ,
In the first island-shaped semiconductor layer,
A first channel formation region overlapping the first gate electrode;
A second channel formation region overlapping the second gate electrode;
A first low-concentration impurity region overlapping the tapered portion of the gate insulating film;
An impurity that is provided with the first channel formation region, the second channel formation region, and the first low-concentration impurity region interposed therebetween, and that imparts the conductivity type to the first low-concentration impurity region. Forming a pair of first high-concentration impurity regions having a high element concentration and functioning as a source region and a drain region;
In the second island-shaped semiconductor layer,
A third channel formation region overlapping with the third gate electrode;
A pair of second low-concentration impurity regions overlapping the tapered portion of the gate insulating film;
A source region having a higher concentration of the impurity element imparting the conductivity type than the second low-concentration impurity region provided between the third channel formation region and the pair of second low-concentration impurity regions. And a pair of second high-concentration impurity regions functioning as drain regions,
A first double-gate thin film transistor having the first island-shaped semiconductor layer, the gate insulating film, the first gate electrode, and the second gate electrode; the second island-shaped semiconductor layer; Forming the gate insulating film and a second thin film transistor having the third gate electrode;
Forming a switching element of a pixel using the first thin film transistor;
A method for manufacturing a semiconductor device, wherein a driver circuit is formed using the second thin film transistor. Forming a first island-like semiconductor layer and a second island-like semiconductor layer;
Forming an insulating film covering the first island-shaped semiconductor layer and the second island-shaped semiconductor layer;
Forming a conductive layer on the insulating film;
Forming a resist mask on the conductive layer;
By etching the conductive layer and the insulating film while retracting the resist mask, a first gate electrode and a second gate electrode that are tapered at the end and overlap the first island-shaped semiconductor layer And a third gate electrode which is formed with a tapered portion at the end and overlaps with the second island-shaped semiconductor layer, and a tapered portion at a portion in contact with each of the first gate electrode to the third gate electrode. And a gate insulating film formed with
An impurity element imparting conductivity to the first island-shaped semiconductor layer and the second island-shaped semiconductor layer through the tapered portion of the first to third gate electrodes and the gate insulating film Is added at a low concentration, and the first gate electrode to the third gate electrode and the tapered portion of the gate insulating film are used as a mask, and the first island-like semiconductor layer and the gate electrode are interposed through the gate insulating film. By adding an impurity element imparting a conductivity type to the second island-shaped semiconductor layer at a high concentration ,
In the first island-shaped semiconductor layer,
A first channel formation region overlapping the first gate electrode;
A second channel formation region overlapping the second gate electrode;
A first low-concentration impurity region overlapping the tapered portion of the first gate electrode, the tapered portion of the second gate electrode, and the tapered portion of the gate insulating film;
An impurity that is provided with the first channel formation region, the second channel formation region, and the first low-concentration impurity region interposed therebetween, and that imparts the conductivity type to the first low-concentration impurity region. Forming a pair of first high-concentration impurity regions having a high element concentration and functioning as a source region and a drain region;
In the second island-shaped semiconductor layer,
A third channel formation region overlapping with the third gate electrode;
A pair of second low-concentration impurity regions overlapping the tapered portion of the third gate electrode and the tapered portion of the gate insulating film;
A source region having a higher concentration of the impurity element imparting the conductivity type than the second low-concentration impurity region provided between the third channel formation region and the pair of second low-concentration impurity regions. And a pair of second high-concentration impurity regions functioning as drain regions,
A first double-gate thin film transistor having the first island-shaped semiconductor layer, the gate insulating film, the first gate electrode, and the second gate electrode; the second island-shaped semiconductor layer; Forming the gate insulating film and a second thin film transistor having the third gate electrode;
Forming a switching element of a pixel using the first thin film transistor;
A method for manufacturing a semiconductor device, wherein a driver circuit is formed using the second thin film transistor. In claim 1 or claim 2,
The conductive layer is an element selected from tantalum, titanium, and tungsten, a compound of the element, a compound that combines the elements, a nitride of the element, or a silicide of the element. Method. In claim 3,
A semiconductor device characterized in that the first island-like semiconductor layer and the second island-like semiconductor layer to which the impurity element imparting the conductivity type is added are thermally annealed at 400 ° C. to 700 ° C. and activated. Manufacturing method.

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