JP4283017B2 - Manufacturing method of semiconductor device - Google Patents

Description

【００２７】
上記の知見から、本発明者は、半導体基板上で素子動作や回路動作に影響のない箇所にシリコン種供給源を形成し、Ｈｉｇｈ−ｋ膜をエッチングする際にシリコン種供給源もエッチングすることによって、エッチング雰囲気中にシリコン種を供給することを考え、本発明に至った。
【００２８】
図１（ａ）は、図６（ｃ）における多結晶シリコン膜パターン６１１が素子分離領域６０２，６０３の上にも形成された構造に対応する。図１（ａ）で、半導体基板１００上の素子分離領域１０１，１０２に形成された多結晶シリコン膜パターン１０３，１０４は、ダミーゲート電極である。一方、素子分離領域１０３，１０４に挟まれた領域に形成された多結晶シリコン膜パターン１０５が本来のゲート電極に相当する。ここで、多結晶シリコン膜パターン１０５上にはマスク材であるＳｉＯ_２膜１０６が形成されているが、多結晶シリコン膜パターン１０３，１０４上にはＳｉＯ_２膜が形成されていない。したがって、この構成によれば、Ｈｉｇｈ−ｋ膜１０７をエッチングする際に、多結晶シリコン膜パターン１０３，１０４も一緒にエッチングされることになる。これにより、多結晶シリコン膜パターン１０３，１０４がシリコン種供給源となって、エッチング雰囲気中にシリコン種Ｓ_１を供給することができる。尚、図中のシリコン種Ｓ_１は、説明のために拡大して示したものである。また、矢印ａ_１，ａ_２は、多結晶シリコン膜パターン１０３，１０４からシリコン種Ｓ_１が供給される様子を示している。
【００２９】
図１（ｂ）は、図６（ｃ）における多結晶シリコン膜パターン６１１上にＳｉＯ_２膜６１０がない構造に対応するものである。マスク材としての役割を有するＳｉＯ_２膜がないことによって、Ｈｉｇｈ−ｋ膜１０８をエッチングする際に多結晶シリコン膜パターン１０９も一緒にエッチングされる。したがって、この場合には、ゲート電極である多結晶シリコン膜パターン１０９がシリコン種供給源となって、エッチング雰囲気中にシリコン種Ｓ_２を供給することができる。尚、図中のシリコン種Ｓ_２は、説明のために拡大して示したものである。また、矢印ａ_３，ａ_４は、多結晶シリコン膜パターン１０９からシリコン種Ｓ_２が供給される様子を示している。
【００３０】
ここで、図１（ａ）において、マスク材であるＳｉＯ_２膜１０６にもシリコンが含まれることから、ＳｉＯ_２膜１０６をシリコン種供給源とすることも考えられる。しかしながら、Ｈｉｇｈ−ｋ膜１０７のエッチングは、Ｈｉｇｈ−ｋ膜１０７の下地膜であるＳｉＯ_２膜１１０との選択比を大きくする条件、すなわち、ＳｉＯ_２膜１１０のエッチング速度が小さくなる条件で行なわれる。これにより、ＳｉＯ_２膜１０６のエッチング量も小さくなることから、ＳｉＯ_２膜１０６がエッチング雰囲気中に有効な量のシリコン種を供給することは期待できない。したがって、ＳｉＯ_２膜１０６をシリコン種供給源として利用することは難しい。
【００３１】
また、図１（ａ）および（ｂ）において、Ｈｉｇｈ−ｋ膜１０７，１０８をエッチングする際に、多結晶シリコン膜パターン１０３，１０４，１０５，１０９の側壁もエッチングされることから、多結晶シリコン膜パターンを全てシリコン種供給源として利用することも考えられる。しかしながら、断面が矩形状のゲート電極を形成するために、エッチングは側壁保護膜１１１，１１２が形成される条件で行われる。すなわち、側壁保護膜１１１，１１２の存在によって多結晶シリコン膜パターン１０３，１０４，１０５，１０９の側壁がエッチングされなくなるので、多結晶シリコン膜パターンの全てをシリコン種供給源として利用することはできない。
【００３２】
以下、本発明の実施の形態について、図面を参照しながら具体的に説明する。
【００３３】
実施の形態１
本実施の形態では、素子分離領域上にシリコンを含む膜からなるダミーゲート電極を形成し、これをシリコン種供給源として用いることを特徴としている。
【００３４】
図２は、本実施の形態による半導体装置の製造工程を示す断面図である。まず、シリコン基板２０１上に公知の方法を用いて素子分離領域２０２，２０３を形成した後、素子分離領域２０２と素子分離領域２０３によって挟まれた領域に熱酸化法によってＳｉＯ_２膜２０４を形成する。ＳｉＯ_２膜２０４の膜厚は、例えば１ｎｍ程度とすることができる。ここで、ＳｉＯ_２膜２０４は、熱酸化法に限らず他の方法によって形成されてもよい。
【００３５】
次に、素子分離領域２０２，２０３およびＳｉＯ_２膜２０４の上にＨｉｇｈ−ｋ膜２０５を形成する。Ｈｉｇｈ−ｋ膜２０５としては、例えば、ＨｆＯ_２、ＺｒＯ_２、Ｌａ_２Ｏ_３、Ｙ_２Ｏ_３およびＡｌ_２Ｏ_３よりなる群から選ばれる少なくとも１種の材料からなる膜を用いることができる。また、Ｈｉｇｈ−ｋ膜２０５は、ＨｆＯ_２、ＺｒＯ_２、Ｌａ_２Ｏ_３、Ｙ_２Ｏ_３およびＡｌ_２Ｏ_３よりなる群から選ばれる少なくとも１種の材料にＳｉＯ_２または窒素を混合した材料からなる膜であってもよい。さらに、Ｈｉｇｈ−ｋ膜２０５は、ＨｆＯ_２、ＺｒＯ_２、Ｌａ_２Ｏ_３、Ｙ_２Ｏ_３およびＡｌ_２Ｏ_３よりなる群から選ばれる少なくとも１種の材料にＳｉＯ_２および窒素を混合した材料からなる膜であってもよい。尚、Ｈｉｇｈ−ｋ膜２０５の膜厚は、例えば３ｎｍ〜７ｎｍ程度とすることができる。
【００３６】
Ｈｉｇｈ−ｋ膜２０５を形成した後は、この上に、ゲート電極およびダミーゲート電極となる多結晶シリコン膜２０６、マスク材となるＳｉＯ_２膜２０７を順に形成する。多結晶シリコン膜２０６の膜厚は、例えば１５０ｎｍ程度とすることができる。また、ＳｉＯ_２膜２０７の膜厚は、例えば１００ｎｍ程度とすることができる。
【００３７】
ＳｉＯ_２膜２０７を形成した後は、この上に反射防止膜２０８を形成する。反射防止膜２０８は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜２０８としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。尚、本発明においては、反射防止膜はなくてもよい。
【００３８】
次に、反射防止膜２０８の上にレジスト膜（図示せず）を形成し、フォトリソグラフィ法によって所望の線幅を有するレジストパターン２０９を形成する。以上の工程によって、図２（ａ）の構造が得られる。
【００３９】
次に、図２（ｂ）に示すように、ゲートマスクとなるＳｉＯ_２膜パターン２１０およびダミーゲート電極形成のためのレジストパターン２１１，２１２を形成する。
【００４０】
まず、図２（ａ）のレジストパターン２０９をマスクとして反射防止膜２０８，ＳｉＯ_２膜２０７をエッチングする。その後、不要となったレジストパターン２０９を除去する。尚、反射防止膜２０８のエッチングが進行してＳｉＯ_２膜２０７が露出すると略同時に、レジストパターン２０９がエッチングによって消失するようにエッチング条件を設定してもよい。この場合、ＳｉＯ_２膜２０７のエッチングは、反射防止膜パターン（図示せず）をマスクとして行う。ＳｉＯ_２膜パターン２１０が形成された後は、例えば、酸素ガスを用いたプラズマ処理を行うことによって反射防止膜パターンを除去することができる。
【００４１】
ＳｉＯ_２膜パターン２１０を形成した後は、シリコン種供給源となるダミーゲート電極を形成するために、フォトリソグラフィ法によって、多結晶シリコン膜２０６上で素子分離領域２０２，２０３の上に相当する部分にレジストパターン２１１，２１２を形成する。ここで、素子分離領域上に相当する部分にシリコン種供給源を形成するのは、かかる領域が、シリコン基板上において素子動作や回路動作に影響のない場所であることによる。また、ダミーゲート電極と称するのは、シリコン種供給源がゲート電極と同じ構成を有するが、実際にはゲート電極として動作することはないためである。
【００４２】
次に、ＳｉＯ_２膜パターン２１０およびレジストパターン２１１，２１２をマスクとして、多結晶シリコン膜２０６のエッチングを行う。エッチング後、不要となったレジストパターン２１１，２１２を除去することによって、図２（ｃ）に示す構造が得られる。図において、多結晶シリコン膜パターン２１３はゲート電極であり、多結晶シリコン膜パターン２１４，２１５はダミーゲート電極である。
【００４３】
次に、ＳｉＯ_２膜パターン２１０をマスクとしてＨｉｇｈ−ｋ膜２０５のエッチングを行う。エッチングは、ＢＣｌ_３、Ｃｌ_２、ＨＢｒ、ＣＦ_４、Ｏ_２、Ａｒ、Ｎ_２およびＨｅよりなる群から選ばれる少なくとも１種のガスを用いて行うことができる。
【００４４】
本実施の形態においては、まず、Ｈｉｇｈ−ｋ膜２０５のエッチング速度が大きくなる条件で行った後、ＳｉＯ_２膜２０４との選択比が大きくなる条件に変えて行うことが好ましい。例えば、最初に、比較的大きいエッチング速度の得られるＣＦ_４ガスを用いて、Ｈｉｇｈ−ｋ膜２０５の膜厚の９０％程度までエッチングする。ＣＦ_４ガスにＣｌ_２、ＨＢｒおよびＯ_２を加えた混合ガスを用いてエッチングを行ってもよい。次に、比較的高い選択比の得られるＨＢｒおよびＯ_２の混合ガスにエッチングガスを変え、残りの１０％程度の膜厚のＨｉｇｈ−ｋ膜２０５をエッチングする。エッチングは、例えば、誘導結合による低圧高密度プラズマによって行うことができる。
【００４５】
図２（ｃ）に示すように、多結晶シリコン膜パターン２１３と異なり、多結晶シリコン膜パターン２１４，２１５の上にはＳｉＯ_２膜は形成されていない。したがって、Ｈｉｇｈ−ｋ膜２０５をエッチングする際、多結晶シリコン膜パターン２１４，２１５もＨｉｇｈ−ｋ膜と一緒にエッチングされる。これにより、エッチング雰囲気中にシリコン種を供給することが可能となる。表１で説明したように、エッチング雰囲気中にシリコン種が存在することによって、Ｈｉｇｈ−ｋ膜２０５のエッチング速度およびＳｉＯ_２膜２０４に対する選択比をともに大きくすることができるので、ＳｉＯ_２膜２０４を残して選択的にＨｉｇｈ−ｋ膜２０５をエッチングすることが可能となる。
【００４６】
以上の工程によって、図２（ｄ）に示す構造を得ることができる。
【００４７】
尚、本実施の形態において、ダミーゲート電極を構成する多結晶シリコン膜パターンの膜厚は、Ｈｉｇｈ−ｋ膜のエッチング終了とともに消滅する膜厚であることが好ましい。但し、シリコン基板上において、素子動作および回路動作に支障のない箇所にのみダミーゲート電極を形成する場合には、Ｈｉｇｈ−ｋ膜のエッチング終了後にこの多結晶シリコン膜パターンが残っていても問題はない。
【００４８】
また、レジストパターンを消滅させるタイミングによって、下地の多結晶シリコン膜パターンを消滅させるタイミングを調整することもできる。
【００４９】
Ｈｉｇｈ−ｋ膜のエッチング終了とともに、ダミーゲート電極を構成する多結晶シリコン膜パターンが消滅する場合には、多結晶シリコン膜パターンの膜厚は適当であるといえる。したがって、レジストパターンは、多結晶シリコン膜のエッチング終了後であって、Ｈｉｇｈ−ｋ膜のエッチング開始前に除去すればよい。
【００５０】
しかしながら、図２（ｄ）において、Ｈｉｇｈ−ｋ膜２０５をエッチングした後に多結晶シリコン膜パターン２１４，２１５が残存する場合には、多結晶シリコン膜パターン２１４，２１５の膜厚が所望の値よりも大きいことになる。そこで、この場合には、図２（ｂ）の多結晶シリコン膜２０６をエッチングする工程の途中で、レジストパターン２１１，２１２の除去を行い、レジストパターン２１１，２１２の下の多結晶シリコン膜２０６もエッチングされるようにする。このようにすることによって、図２（ｃ）の多結晶シリコン膜パターン２１３が形成された時点で、多結晶シリコン膜パターン２１３よりも小さい膜厚を有する多結晶シリコン膜パターン２１４，２１５を得ることができる。したがって、レジストパターン２１１，２１２を除去するタイミングを調整すれば、多結晶シリコン膜パターン２１４，２１５の膜厚を調整することができるので、Ｈｉｇｈ−ｋ膜２０５のエッチング終了とともに多結晶シリコン膜パターン２１４，２１５を消滅させることができるようになる。
【００５１】
一方、多結晶シリコン膜パターン２１４，２１５のエッチング速度が速く、Ｈｉｇｈ−ｋ膜２０５のエッチングが終了する前にこれらが消滅してしまう場合には、レジストパターン２１１，２１２を除去するタイミングを遅らせることが好ましい。具体的には、Ｈｉｇｈ−ｋ膜２０５のエッチング工程の途中でレジストパターン２１１，２１２の除去を行う。このようにすることによって、多結晶シリコン膜パターン２１４，２１５が消滅するタイミングを遅くすることができる。したがって、上記の例と同様に、この場合においてもレジストパターン２１１，２１２を除去するタイミングを調整することによって、Ｈｉｇｈ−ｋ膜２０５のエッチング終了とともに多結晶シリコン膜パターン２１４，２１５を消滅させることができるようになる。
【００５２】
本実施の形態によれば、素子分離領域上にダミーゲート電極を形成し、これをシリコン種供給源として利用することによって、Ｈｉｇｈ−ｋ膜のエッチング雰囲気中にシリコン種を供給することができるようになる。したがって、Ｈｉｇｈ−ｋ膜のエッチング速度およびＳｉＯ_２膜に対する選択比を大きくすることができ、Ｈｉｇｈ−ｋ膜を選択的にエッチングすることが可能となる。
【００５３】
尚、本実施の形態においては、レジストパターンをＳｉＯ_２膜へ転写し、得られたＳｉＯ_２膜パターンをマスクとして多結晶シリコン膜をエッチングする例について示したが、本発明はこれに限られるものではない。レジストパターンをマスクとしたエッチングによって、直接多結晶シリコン膜にレジストパターンを転写してもよい。
【００５４】
実施の形態２．
本実施の形態は、ゲート電極を構成する多結晶シリコン膜パターンをシリコン種供給源として用いることを特徴とする。
【００５５】
図３は、本実施の形態による半導体装置の製造工程を示す断面図である。まず、シリコン基板３０１上に公知の方法を用いて素子分離領域３０２，３０３を形成した後、素子分離領域３０２と素子分離領域３０３によって挟まれた領域に熱酸化法によってＳｉＯ_２膜３０４を形成する。ＳｉＯ_２膜３０４の膜厚は、例えば１ｎｍ程度とすることができる。ここで、ＳｉＯ_２膜３０４は、熱酸化法に限らず他の方法によって形成されてもよい。
【００５６】
次に、素子分離領域３０２，３０３およびＳｉＯ_２膜３０４の上に、Ｈｉｇｈ−ｋ膜３０５を形成する。Ｈｉｇｈ−ｋ膜３０５は、実施の形態１と同様の材料を用いて形成することができる。すなわち、Ｈｉｇｈ−ｋ膜３０５として、例えば、ＨｆＯ_２膜、ＺｒＯ_２膜、Ｌａ_２Ｏ_３膜、Ｙ_２Ｏ_３膜またはＡｌ_２Ｏ_３膜などを用いることができる。また、Ｈｉｇｈ−ｋ膜３０５は、ＨｆＯ_２、ＺｒＯ_２、Ｌａ_２Ｏ_３、Ｙ_２Ｏ_３およびＡｌ_２Ｏ_３の内で任意の材料を混合することによって得られる膜であってもよいし、これらの材料とＳｉＯ_２とを混合することによって得られる膜であってもよい。さらに、上記いずれかの材料に窒素が添加された材料であってもよい。尚、Ｈｉｇｈ−ｋ膜３０５の膜厚は、例えば３ｎｍ〜７ｎｍ程度とすることができる。
【００５７】
Ｈｉｇｈ−ｋ膜３０５を形成した後は、この上に、ゲート電極となる多結晶シリコン膜３０６を形成する。本実施の形態においては、多結晶シリコン膜３０６がパターニングされた膜を用いてシリコン種供給源とするので、多結晶シリコン膜３０６の膜厚は通常よりも厚い膜厚とする。具体的には、ゲート電極として必要な膜厚に、Ｈｉｇｈ−ｋ膜をエッチングする際に一緒にエッチングされることによって消失する分の膜厚を加えた値とする。例えば、ゲート電極として必要な膜厚が１５０ｎｍ程度であり、Ｈｉｇｈ−ｋ膜をエッチングする際に消失する膜厚が１５０ｎｍ程度である場合には、３００ｎｍ程度の膜厚の多結晶シリコン膜３０６を形成する。
【００５８】
次に、マスク材となるＳｉＯ_２膜３０７を多結晶シリコン膜３０６の上に形成する。ＳｉＯ_２膜３０７の膜厚は、例えば１００ｎｍ程度とすることができる。
【００５９】
ＳｉＯ_２膜３０７を形成した後は、実施の形態１と同様に、ＳｉＯ_２膜３０７の上に反射防止膜３０８を形成する。但し、本発明においては、反射防止膜３０８はなくてもよい。
【００６０】
次に、反射防止膜３０８の上にレジスト膜（図示せず）を形成し、フォトリソグラフィ法によって所望の線幅を有するレジストパターン３０９を形成する。以上の工程によって、図３（ａ）の構造が得られる。
【００６１】
次に、レジストパターン３０９をマスクとして反射防止膜３０８、ＳｉＯ_２膜３０７をエッチングする。その後、不要となったレジストパターン３０９を除去することによって、図３（ｂ）の構造が得られる。尚、反射防止膜３０８のエッチングが進行してＳｉＯ_２膜３０７が露出すると略同時に、レジストパターン３０９がエッチングによって消失するようにエッチング条件を設定してもよい。この場合、ＳｉＯ_２膜３０７のエッチングは、反射防止膜パターン（図示せず）をマスクとして行う。ＳｉＯ_２膜パターン３０７が形成された後は、例えば、酸素ガスを用いたプラズマ処理を行うことによって反射防止膜パターンを除去することができる。
【００６２】
次に、ＳｉＯ_２膜パターン３１０をマスクとして、多結晶シリコン膜３０６のエッチングを行う。エッチングが終了した後は、マスクであるＳｉＯ_２膜パターン３１０を除去する。これにより、図３（ｃ）に示すようなゲート電極としての多結晶シリコン膜パターン３１１が得られる。
【００６３】
次に、多結晶シリコン膜パターン３１１をマスクとしてＨｉｇｈ−ｋ膜３０５のエッチングを行う。エッチングは、実施の形態１と同様に、ＢＣｌ_３、Ｃｌ_２、ＨＢｒ、ＣＦ_４、Ｏ_２、Ａｒ、Ｎ_２およびＨｅよりなる群から選ばれる少なくとも１種のガスを用いて行うことができる。
【００６４】
また、実施の形態１と同様に、エッチングは２段階に分けて行うことが好ましい。すなわち、最初に、比較的大きいエッチング速度の得られるＣＦ_４ガスを用いて、Ｈｉｇｈ−ｋ膜３０５の膜厚の９０％程度までエッチングする。ＣＦ_４ガスにＣｌ_２、ＨＢｒおよびＯ_２を加えた混合ガスを用いてエッチングを行ってもよい。次に、比較的高い選択比の得られるＨＢｒおよびＯ_２の混合ガスにエッチングガスを変え、残りの１０％程度の膜厚のＨｉｇｈ−ｋ膜３０５をエッチングする。エッチングは、例えば、誘導結合による低圧高密度プラズマによって行うことができる。
【００６５】
多結晶シリコン膜パターン３１１の上にはＳｉＯ_２膜は形成されていないので、Ｈｉｇｈ−ｋ膜３０５をエッチングする際に多結晶シリコン膜パターン３１１も一緒にエッチングされる。これにより、エッチング雰囲気中にシリコン種を供給することが可能となる。したがって、Ｈｉｇｈ−ｋ膜３０５のエッチング速度およびＳｉＯ_２膜３０４に対する選択比をともに大きくすることができるので、ＳｉＯ_２膜３０４を残して選択的にＨｉｇｈ−ｋ膜３０５をエッチングすることができるようになる。
【００６６】
以上の工程によって、図３（ｄ）に示す構造を得ることができる。図において、多結晶シリコン膜パターン３１１の膜厚は、Ｈｉｇｈ−ｋ膜３０５のエッチング時に一部消失することによって、図３（ｃ）よりも小さい膜厚となっている。前述したように、図３（ｄ）の構造において多結晶シリコン膜パターン３１１の膜厚がゲート電極として適当な膜厚となるように、初期膜厚（すなわち、図３（ａ）の多結晶シリコン膜３０６の膜厚）を設定する。
【００６７】
本実施の形態によれば、ゲート電極を構成する多結晶シリコン膜パターンをシリコン種供給源とすることによって、Ｈｉｇｈ−ｋ膜のエッチング雰囲気中にシリコン種を供給することができるようになる。したがって、Ｈｉｇｈ−ｋ膜のエッチング速度およびＳｉＯ_２膜に対する選択比を大きくすることができ、Ｈｉｇｈ−ｋ膜を選択的にエッチングすることが可能となる。
【００６８】
また、本実施の形態によれば、既存の多結晶シリコン膜パターンをシリコン種供給源とするので、従来と異なるパターンを形成する必要がない。したがって、簡便且つ安価に本発明の目的を達成することができる。
【００６９】
尚、本実施の形態においては、レジストパターンをＳｉＯ_２膜へ転写し、得られたＳｉＯ_２膜パターンをマスクとして多結晶シリコン膜をエッチングする例について示したが、本発明はこれに限られるものではない。レジストパターンをマスクとしたエッチングによって、直接多結晶シリコン膜にレジストパターンを転写してもよい。
【００７０】
実施の形態３．
本実施の形態では、素子分離領域上にダミーゲート電極を設けるとともに、ゲート電極をマスクとしてＨｉｇｈ−ｋ膜のエッチングを行うことを特徴としている。このようにすることによって、ダミーゲート電極とゲート電極の両方をシリコン種供給源とすることができる。
【００７１】
図４および図５は、本実施の形態による半導体装置の製造工程を示す断面図である。まず、シリコン基板４０１上に公知の方法を用いて素子分離領域４０２，４０３を形成した後、素子分離領域４０２と素子分離領域４０３によって挟まれた領域に熱酸化法によってＳｉＯ_２膜４０４を形成する。ＳｉＯ_２膜４０４の膜厚は、例えば１ｎｍ程度とすることができる。ここで、ＳｉＯ_２膜４０４は、熱酸化法に限らず他の方法によって形成されてもよい。
【００７２】
次に、素子分離領域４０２，４０３およびＳｉＯ_２膜４０４の上に、Ｈｉｇｈ−ｋ膜４０５を形成する。Ｈｉｇｈ−ｋ膜４０５は、実施の形態１と同様の材料によって形成することができる。すなわち、Ｈｉｇｈ−ｋ膜４０５として、例えば、ＨｆＯ_２膜、ＺｒＯ_２膜、Ｌａ_２Ｏ_３膜、Ｙ_２Ｏ_３膜またはＡｌ_２Ｏ_３膜などを用いることができる。また、Ｈｉｇｈ−ｋ膜４０５は、ＨｆＯ_２、ＺｒＯ_２、Ｌａ_２Ｏ_３、Ｙ_２Ｏ_３およびＡｌ_２Ｏ_３の内で任意の材料を混合することによって得られる膜であってもよいし、これらの材料とＳｉＯ_２とを混合することによって得られる膜であってもよい。さらに、上記いずれかの材料に窒素が添加された材料であってもよい。尚、Ｈｉｇｈ−ｋ膜４０５の膜厚は、例えば３ｎｍ〜７ｎｍ程度とすることができる。
【００７３】
Ｈｉｇｈ−ｋ膜４０５を形成した後は、この上に、ゲート電極およびダミーゲート電極となる多結晶シリコン膜４０６を形成する。本実施の形態においては、多結晶シリコン膜４０６がパターニングされた膜を用いてシリコン種供給源とするので、多結晶シリコン膜４０６の膜厚は通常よりも厚い膜厚とする。この際、多結晶シリコン膜４０６をパターニングすることによって形成されるゲート電極およびダミーゲート電極の内で、ダミーゲート電極ではなくゲート電極を基準として膜厚を決定する。すなわち、ゲート電極として必要な膜厚に、Ｈｉｇｈ−ｋ膜をエッチングする際に一緒にエッチングされることによって消失する分の膜厚を加えた値とする。例えば、ゲート電極として必要な膜厚が１５０ｎｍ程度であり、Ｈｉｇｈ−ｋ膜をエッチングする際に消失する膜厚が１５０ｎｍ程度である場合には、３００ｎｍ程度の膜厚の多結晶シリコン膜４０６を形成する。
【００７４】
次に、マスク材となるＳｉＯ_２膜４０７を多結晶シリコン膜４０６の上に形成する。ここで、ＳｉＯ_２膜４０７は、実施の形態１および２と同様にゲートマスクとして形成されるだけでなく、ダミーゲートマスクとしても形成される。尚、ＳｉＯ_２膜４０７の膜厚は、例えば１００ｎｍ程度とすることができる。
【００７５】
ＳｉＯ_２膜４０７を形成した後は、実施の形態１と同様に、ＳｉＯ_２膜４０７の上に反射防止膜４０８を形成する。但し、本発明においては、反射防止膜４０８はなくてもよい。
【００７６】
次に、フォトリソグラフィ法を用いて、反射防止膜４０８の上にレジストパターン４０９，４１０，４１１を形成し、図４（ａ）の構造とする。
【００７７】
次に、レジストパターン４０９，４１０，４１１をマスクとして反射防止膜４０８、ＳｉＯ_２膜４０７をエッチングする。その後、不要となったレジストパターン４０９，４１０，４１１を除去することによって、図４（ｂ）の構造が得られる。図において、ＳｉＯ_２膜パターン４１２は、ゲート電極形成用のゲートマスクである。一方、ＳｉＯ_２膜パターン４１３，４１４は、ダミーゲート電極形成用のダミーゲートマスクである。
【００７８】
次に、ＳｉＯ_２膜パターン４１２，４１３，４１４をマスクとして、多結晶シリコン膜４０６のエッチングを行う。エッチングを終えた後にＳｉＯ_２膜パターン４１２，４１３，４１４を除去することによって、図４（ｃ）に示す構造が得られる。図に示すように、本実施の形態では、ゲート電極を構成する多結晶シリコン膜パターン４１５の上にはマスクであるＳｉＯ_２膜が形成されていない。また、素子分離領域４０２，４０３上には、ダミーゲート電極である多結晶シリコン膜パターン４１６，４１７が形成されている。
【００７９】
次に、多結晶シリコン膜パターン４１５，４１６，４１７をマスクとして、Ｈｉｇｈ−ｋ膜４０５のエッチングを行う。エッチングは、実施の形態１と同様に、ＢＣｌ_３、Ｃｌ_２、ＨＢｒ、ＣＦ_４、Ｏ_２、Ａｒ、Ｎ_２およびＨｅよりなる群から選ばれる少なくとも１種のガスを用いて行うことができる。
【００８０】
また、実施の形態１と同様に、エッチングは２段階に分けて行うことが好ましい。すなわち、エッチングは、最初に、Ｈｉｇｈ−ｋ膜４０５のエッチング速度が大きくなる条件で行った後、ＳｉＯ_２膜４０４との選択比が大きくなる条件に変えて行うことが好ましい。例えば、まず、比較的大きいエッチング速度の得られるＣＦ_４ガスを用いて、Ｈｉｇｈ−ｋ膜４０５の膜厚の９０％程度までエッチングする。ＣＦ_４ガスにＣｌ_２、ＨＢｒおよびＯ_２を加えた混合ガスを用いてエッチングを行ってもよい。次に、比較的高い選択比の得られるＨＢｒおよびＯ_２の混合ガスにエッチングガスを変え、残りの１０％程度の膜厚のＨｉｇｈ−ｋ膜４０５をエッチングする。エッチングは、例えば、誘導結合による低圧高密度プラズマによって行うことができる。
【００８１】
図４（ｃ）に示すように、多結晶シリコン膜パターン４１５，４１６，４１７のいずれの上にもＳｉＯ_２膜は形成されていない。したがって、Ｈｉｇｈ−ｋ膜４０５をエッチングする際、多結晶シリコン膜パターン４１５，４１６，４１７もＨｉｇｈ−ｋ膜４０５と一緒にエッチングされる。これにより、エッチング雰囲気中に多量のシリコン種を供給することが可能となる。したがって、Ｈｉｇｈ−ｋ膜４０５のエッチング速度およびＳｉＯ_２膜４０４に対する選択比をともに大きくし、ＳｉＯ_２膜４０４を残して選択的にＨｉｇｈ−ｋ膜４０５をエッチングすることが可能となる。
【００８２】
以上の工程によって、図４（ｄ）に示す構造を得ることができる。
【００８３】
尚、本実施の形態においては、レジストパターンをＳｉＯ_２膜へ転写し、得られたＳｉＯ_２膜パターンをマスクとして多結晶シリコン膜をエッチングする例について示したが、本発明はこれに限られるものではない。レジストパターンをマスクとしたエッチングによって、直接多結晶シリコン膜にレジストパターンを転写してもよい。
【００８４】
本実施の形態によれば、図４（ｄ）に示すように、Ｈｉｇｈ−ｋ膜のエッチング終了後の構造は、ゲート電極（多結晶シリコンパターン４１５）とともにダミーゲート電極（多結晶シリコンパターン４１６，４１７）が残存した構造となる。このことから、本実施の形態においては、シリコン基板上で素子動作および回路動作に支障のない箇所にのみダミーゲート電極を形成する必要がある。尚、ダミーゲート電極が残ることによって、本実施の形態では次のような副次的効果を得ることができる。
【００８５】
図４（ｄ）に示すゲート電極構造を形成した後は、エクステンション注入、サイドウォールの成膜、サイドウォールのエッチバック、ソース・ドレイン注入およびコンタクト層／バリア層の形成が順に行われる。図５（ａ）において、５０１はエクステンション注入領域であり、５０２はサイドウォールであり、５０３はソース・ドレイン領域である。また、５０４は、コンタクト層およびバリア層である。ここで、サイドウォールとしては、例えばシリコン窒化膜などを用いることができる。また、コンタクト層として例えば珪化チタンなどを用いることができ、バリア層として例えば窒化チタンなどを用いることができる。
【００８６】
通常の工程では、この後にＳｉＯ_２膜などの層間絶縁膜を成膜した後、コンタクトホールの形成が行われる。しかしながら、本実施の形態によれば、ダミーゲート電極としての多結晶シリコン膜パターン４１６，４１７を残すことによって、図５（ａ）に示すように、ソース・ドレイン領域５０３が開口した構造を得ることができる。したがって、層間絶縁膜およびコンタクトホールの形成工程を省略することができる。
【００８７】
本実施の形態では、図５（ａ）の構造を得た後に、全面にタングステン膜を成膜する。次に、化学的機械研磨法（ＣＭＰ法）によって、開口部５０５，５０６を残してタングステン膜５０７を除去する。これにより、図５（ｂ）に示す構造を得ることができる。
【００８８】
また、図５（ｃ）に示すように、層間絶縁膜５０８およびコンタクトホール５０９を形成する場合には、ゲート電極およびダミーゲート電極に形成されたサイドウォール５０２をエッチング停止層とすることによって、自己整合的にコンタクトホールを形成することが可能となる。
【００８９】
さらに、ダミーゲート電極を残すことによって、ゲート電極以外の部分にもゲート電極と同程度の膜厚を有する構造物が存在することになる。したがって、全体的な平坦度を向上させることができるとともに、化学的機械研磨法工程における異常研磨（ディッシング）を抑制する効果を得ることもできる。
【００９０】
本実施の形態によれば、ダミーゲート電極を設けるとともに、ゲート電極を構成する多結晶シリコン膜パターン上のＳｉＯ_２膜を除去することによって、これらをシリコン種供給源として利用することができる。したがって、Ｈｉｇｈ−ｋ膜のエッチングの際に、多量のシリコン種をエッチング雰囲気中に供給することが可能となる。
【００９１】
実施の形態１〜３においては、Ｈｉｇｈ−ｋ膜の下地膜としてＳｉＯ_２膜を用いた例について示したが、本発明はこれに限られるものではない。Ｈｉｇｈ−ｋ膜の下地膜はシリコンを含む酸化膜であればよく、例えばシリコン酸窒化膜やシリケート膜などを用いてもよい。尚、ゲートマスクおよびダミーゲートマスクについても同様である。
【００９２】
また、実施の形態１〜３においては、ゲート電極材料として多結晶シリコン膜を用いた例について述べたが、本発明はこれに限られるものではない。アモルファスシリコンまたはシリコンゲルマニウムなどのシリコンを含む膜であれば、ゲート電極材料として用いることができる。
【００９３】
さらに、実施の形態１〜３においては、トランジスタのゲート絶縁膜にＨｉｇｈ−ｋ膜を用いた例について述べたが、本発明はこれに限られるものではない。例えば、受動素子としてのキャパシタ膜にＨｉｇｈ−ｋ膜を用いた例にも適用することが可能である。
【００９４】
【発明の効果】
本発明によれば、シリコン基板上にシリコン種供給源を設け、Ｈｉｇｈ−ｋ膜のエッチング時にエッチング雰囲気中にシリコン種を供給することによって、Ｈｉｇｈ−ｋ膜のエッチング速度を向上させることができるとともに、ＳｉＯ_２膜に対する選択比を大きくすることが可能となる。したがって、Ｈｉｇｈ−ｋ膜を選択的にエッチングして、半導体装置を安定的に製造することができるようになる。
【図面の簡単な説明】
【図１】 （ａ）および（ｂ）は、本発明によるＨｉｇｈ−ｋ膜のエッチング工程を示す断面図である。
【図２】 （ａ）〜（ｄ）は、実施の形態１による半導体装置の製造工程を示す断面図である。
【図３】 （ａ）〜（ｄ）は、実施の形態２による半導体装置の製造工程を示す断面図である。
【図４】 （ａ）〜（ｄ）は、実施の形態３による半導体装置の製造工程を示す断面図である。
【図５】 （ａ）〜（ｃ）は、実施の形態３による半導体装置の製造工程を示す断面図である。
【図６】 （ａ）〜（ｄ）は、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
１００，２０１，３０１，４０１，６０１ 半導体基板、
１０１，１０２，２０２，２０３，３０２，３０３，４０２，４０３，６０２，６０３ 素子分離領域、
１０３，１０４，１０５，１０９，２１３，２１４，２１５，３１１，４１５，４１６，４１７，６１１ 多結晶シリコン膜パターン、
１０６，１１０，２０４，２０７，３０４，３０７，４０４，４０７，６０４，６０７ ＳｉＯ_２膜、
１０７，１０８，２０５，３０５，４０５，６０５ Ｈｉｇｈ−ｋ膜、
１１１，１１２ 側壁保護膜、
２０６，３０６，４０６，６０６ 多結晶シリコン膜、
２０８，３０８，４０８，６０８ 反射防止膜、
２０９，２１１，２１２，３０９，４０９，４１０，４１１，６０９ レジストパターン、
２１０，３１０，４１２，４１３，４１４，６１０ ＳｉＯ_２膜パターン、
５０１ エクステンション注入領域、
５０２ サイドウォール、
５０３ ソース・ドレイン領域、
５０４ コンタクト層／バリア層、
５０５，５０６ 開口部、
５０７ タングステン膜、
５０８ 層間絶縁膜、
５０９ コンタクトホール、
Ｓ_１，Ｓ_２ シリコン種。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a high dielectric constant insulating film.
[0002]
[Prior art]
2. Description of the Related Art In recent years, high integration in semiconductor integrated circuit devices has greatly advanced. In MOS (Metal Oxide Semiconductor) type semiconductor devices, miniaturization and high performance of elements such as transistors for achieving high integration have been achieved. Yes. In particular, with regard to the gate insulating film which is one of the elements constituting the MOS structure, the thinning is rapidly progressing to cope with the miniaturization, high speed operation and low voltage of the transistor.
[0003]
As a material constituting the gate insulating film, a silicon oxide film (SiO2) has been conventionally used.₂Membrane) has been used. On the other hand, when the gate insulating film becomes thinner with the miniaturization of the gate electrode, the tunnel current generated by the carriers (electrons and holes) directly tunneling through the gate insulating film, that is, the gate leakage current increases. . For example, the film thickness of a gate insulating film required for a 130 nm node device is SiO.₂Although it is about 2 nm in the film, this region is a region where a tunnel current starts to flow. Therefore, SiO as the gate insulating film₂When the film is used, the gate leakage current cannot be suppressed and the power consumption is increased.
[0004]
Therefore, SiO₂Research has been conducted on using a material having a higher dielectric constant as the gate insulating film instead of the film. Conventionally, as a high dielectric constant insulating film (hereinafter referred to as a High-k film), TiO has been used.₂Film or Ta₂O₅Films have been studied, but recently, Al₂O₅Membrane, HfO₂Film, HfAlO_xFilm and HfSiO_xMembranes are attracting attention because of their excellent stability on silicon.
[0005]
[Problems to be solved by the invention]
FIG. 6 is a cross-sectional view showing a manufacturing process of a field effect transistor according to a conventional method when a high-k film is used as a gate insulating film.
[0006]
After element isolation regions 602 and 603 are formed on a silicon substrate 601 using a known method, SiO 2 is formed by thermal oxidation.₂A film 604 is formed. Next, a high-k film 605, a polycrystalline silicon film 606 as a gate electrode, and SiO as a mask material₂A film 607 is grown in order. Thereafter, an antireflection film 608 is formed for the purpose of improving the dimensional uniformity of the gate electrode, and then a resist pattern 609 is formed by photolithography (FIG. 6A).
[0007]
Next, using the resist pattern 609 as a mask, the antireflection film 608, SiO 2₂The film 607 is dry etched to form SiO₂A film pattern 610 is formed (FIG. 6B).
[0008]
Next, SiO₂The polycrystalline silicon film 606 is dry-etched using the film pattern 610 as a mask to form a polycrystalline silicon film pattern 611 (FIG. 6C).
[0009]
Finally, the gate electrode is completed by etching the High-k film 605. At this time, there are the following problems.
[0010]
In the structure of FIG. 6C, when the High-k film 605 does not exist, the polycrystalline silicon film 611 and the underlying SiO 2 film₂Since the selection ratio with respect to the film 604 is large, SiO 2₂Etching stops when film 604 is exposed. Then, SiO 2 is etched by wet etching using dilute hydrofluoric acid.₂By removing the film 604, a gate electrode can be formed.
[0011]
On the other hand, when the High-k film 605 is present, after the polycrystalline silicon film pattern 611 is formed as described above, BCl₃, HBr, O₂Alternatively, a high-k film pattern is formed by a dry etching method using an etching gas such as fluorocarbon or a wet etching method using an appropriate etching solution.
[0012]
However, when forming a High-k film pattern, the High-k film 605 and the underlying SiO₂Since the selection ratio with respect to the film 604 can only be obtained with a value of 0.5 or less, SiO 2₂There was a problem that the film 604 and further the silicon substrate 601 under the film 604 were etched (FIG. 6D). This hinders formation of desired extensions and source / drain regions.
[0013]
The present invention has been made in view of such problems. That is, the object of the present invention is to form the underlying SiO₂An object of the present invention is to provide a method of manufacturing a semiconductor device capable of etching a high-k film selectively with respect to the film.
[0014]
Other objects and advantages of the present invention will become apparent from the following description.
[0015]
[Means for Solving the Problems]
  The method for manufacturing a semiconductor device according to the present invention comprises:₂HfO formed through the film₂Or Al₂O₃Or SiO₂In a method of manufacturing a semiconductor device for dry etching a film containing hydrogen, the HfO₂Or Al₂O₃Or SiO₂On the membrane containingIt is a gate electrodeA polycrystalline silicon film or an amorphous silicon film is provided. And CF₄Gas, CF₄Cl to gas₂, HBr, O₂Or a mixed gas with HBr and O added₂The mixed gas of HfO₂Or Al₂O₃Or SiO₂When etching a film containing silicon, the polycrystalline silicon film or the amorphous silicon film is also etched to supply silicon species into the etching atmosphere.
[0016]
  A method for manufacturing a semiconductor device of the present invention includes:Forming a device isolation region on the semiconductor substrate; and a region sandwiched between the device isolation regions on the semiconductor substrate by SiO ₂ Forming a film, the element isolation region and the SiO ₂ HfO on the membrane ₂ Or Al ₂ O ₃ Or SiO ₂ Forming a film containing the HfO ₂ Or Al ₂ O ₃ Or SiO ₂ A step of forming a polycrystalline silicon film or an amorphous silicon film on the film containing silicon, a step of forming a gate mask made of an oxide film containing silicon on the polycrystalline silicon film or the amorphous silicon film, and the element isolation region A step of forming a resist pattern on the polycrystalline silicon film or the amorphous silicon film, and a dry etching of the polycrystalline silicon film or the amorphous silicon film using the gate mask and the resist pattern as a mask. Forming a dummy gate electrode. Then, after removing the resist pattern on the dummy gate electrode, using the gate mask, the HfO ₂ Or Al ₂ O ₃ Or SiO ₂ CF containing film ₄ Gas, CF ₄ Cl to gas ₂ , HBr, O ₂ Or a mixed gas with HBr and O added ₂ And a dry etching process using the mixed gas, and a process of dry etching the dummy gate electrode.
[0017]
  The method for manufacturing a semiconductor device according to the present invention includes a step of forming an element isolation region on a semiconductor substrate, and a region sandwiched between the element isolation regions on the semiconductor substrate.₂Forming a film, the element isolation region and the SiO₂HfO on the film₂Or Al₂O₃Or SiO₂Forming a film containing the HfO₂Or Al₂O₃Or SiO₂A step of forming a polycrystalline silicon film or an amorphous silicon film on the film containing silicon, a step of forming a gate mask made of an oxide film containing silicon on the polycrystalline silicon film or the amorphous silicon film,A step of forming a resist pattern on the polycrystalline silicon film or amorphous silicon film on the element isolation region; and a dry etching of the polycrystalline silicon film or amorphous silicon film using the gate mask and the resist pattern as a mask. Forming a gate electrode and a dummy gate electrode, and using the gate mask, the HfO ₂ Or Al ₂ O ₃ Or SiO ₂ CF containing film ₄ Gas, CF ₄ Cl to gas ₂ , HBr, O ₂ Or a mixed gas with HBr and O added ₂ And dry etching with the mixed gas, and dry etching the dummy gate electrode. Then, in the step of forming the gate electrode and the dummy gate electrode, the resist pattern is removed during the dry etching, and the polycrystalline silicon film or the amorphous silicon film under the removed resist pattern is simultaneously dry etched. And forming the dummy gate electrode having a thickness smaller than the thickness of the gate electrode.
[0018]
  The method for manufacturing a semiconductor device according to the present invention includes a step of forming an element isolation region on a semiconductor substrate, and a region sandwiched between the element isolation regions on the semiconductor substrate. ₂ Forming a film, the element isolation region and the SiO ₂ HfO on the membrane ₂ Or Al ₂ O ₃ Or SiO ₂ Forming a film containing the HfO ₂ Or Al ₂ O ₃ Or SiO ₂ A step of forming a polycrystalline silicon film or an amorphous silicon film on the film containing silicon, a step of forming a gate mask made of an oxide film containing silicon on the polycrystalline silicon film or the amorphous silicon film, and the gate mask Forming a gate electrode by dry etching used;
Removing the gate mask. Then, using the gate electrode as a mask, the HfO ₂ Or Al ₂ O ₃ Or SiO ₂ CF containing film ₄ Gas, CF ₄ Cl to gas ₂ , HBr, O ₂ Or a mixed gas with HBr and O added ₂ And dry etching with the mixed gas, and a part of the gate electrode is also dry-etched.
  The method for manufacturing a semiconductor device according to the present invention includes a step of forming an element isolation region on a semiconductor substrate, and a region sandwiched between the element isolation regions on the semiconductor substrate.₂Forming a film, the element isolation region and the SiO₂HfO on the membrane₂Or Al₂O₃Or SiO₂Forming a film containing the HfO₂Or Al₂O₃Or SiO₂Forming a polycrystalline silicon film or an amorphous silicon film on the film containing silicon, and forming a gate mask and a dummy gate mask made of an oxide film containing silicon on the polycrystalline silicon film or the amorphous silicon film; And a step of forming the gate electrode and the dummy gate electrode by dry etching using the gate mask and the dummy gate mask, and a step of removing the gate mask and the dummy gate mask. Then, using the gate electrode and the dummy gate electrode as a mask, the HfO₂Or Al₂O₃Or SiO₂CF containing film₄Gas, CF₄Cl to gas₂, HBr, O₂Or a mixed gas with HBr and O added₂And dry etching with the mixed gas, and a step of dry etching the gate electrode and a part of the dummy gate electrode.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
As a result of intensive studies, the inventors have found that the etching rate of the High-k film increases due to the presence of silicon atoms and / or molecules containing silicon (hereinafter referred to as silicon species) in the etching atmosphere. Silicon oxide film (SiO₂It has been found that the selectivity with respect to the membrane is greater than 1.
[0025]
Table 1 shows the etching rate of the high-k film with and without silicon species and SiO 2₂It is the result of having compared the selectivity with respect to a film | membrane. If silicon species are present in the etching atmosphere, Al₂O₃Membrane and HfO₂For any high-k film, the etching rate and SiO₂It can be seen that the selectivity to the membrane increases. On the other hand, SiO₂In the film, there is no change in the etching rate due to the presence of silicon species in the etching atmosphere.
[0026]
[Table 1]

[0027]
From the above knowledge, the present inventor forms a silicon seed supply source at a location on the semiconductor substrate that does not affect element operation and circuit operation, and also etches the silicon seed supply source when etching the High-k film. Thus, the present inventors have considered supplying silicon species into the etching atmosphere, and have reached the present invention.
[0028]
FIG. 1A corresponds to the structure in which the polycrystalline silicon film pattern 611 in FIG. 6C is also formed on the element isolation regions 602 and 603. In FIG. 1A, the polycrystalline silicon film patterns 103 and 104 formed in the element isolation regions 101 and 102 on the semiconductor substrate 100 are dummy gate electrodes. On the other hand, the polycrystalline silicon film pattern 105 formed in the region sandwiched between the element isolation regions 103 and 104 corresponds to the original gate electrode. Here, SiO, which is a mask material, is formed on the polycrystalline silicon film pattern 105.₂Although a film 106 is formed, SiO 2 is formed on the polycrystalline silicon film patterns 103 and 104.₂A film is not formed. Therefore, according to this configuration, when the high-k film 107 is etched, the polycrystalline silicon film patterns 103 and 104 are also etched together. As a result, the polycrystalline silicon film patterns 103 and 104 serve as a silicon species supply source, and the silicon species S is contained in the etching atmosphere.₁Can be supplied. The silicon species S in the figure₁Is enlarged for the sake of explanation. The arrow a₁, A₂Shows the silicon species S from the polycrystalline silicon film patterns 103 and 104.₁Is shown.
[0029]
FIG. 1B shows a SiO 2 film formed on the polycrystalline silicon film pattern 611 in FIG.₂This corresponds to a structure without the film 610. SiO having a role as a mask material₂Due to the absence of the film, the polycrystalline silicon film pattern 109 is also etched together when the high-k film 108 is etched. Therefore, in this case, the polycrystalline silicon film pattern 109 which is a gate electrode serves as a silicon seed supply source, and the silicon seed S in the etching atmosphere.₂Can be supplied. The silicon species S in the figure₂Is enlarged for the sake of explanation. The arrow a₃, A₄Shows the silicon species S from the polycrystalline silicon film pattern 109.₂Is shown.
[0030]
Here, in FIG. 1A, the mask material SiO₂Since silicon is also contained in the film 106, SiO₂It is also conceivable to use the film 106 as a silicon seed supply source. However, the etching of the high-k film 107 is performed using SiO, which is the base film of the high-k film 107.₂Conditions for increasing the selectivity with the film 110, that is, SiO₂The etching is performed under the condition that the etching rate of the film 110 is reduced. As a result, SiO₂Since the etching amount of the film 106 is also small, SiO₂It cannot be expected that film 106 will supply an effective amount of silicon species in the etching atmosphere. Therefore, SiO₂It is difficult to use the film 106 as a silicon seed supply source.
[0031]
In FIGS. 1A and 1B, when the high-k films 107 and 108 are etched, the side walls of the polycrystalline silicon film patterns 103, 104, 105, and 109 are also etched. It is also conceivable to use the entire film pattern as a silicon seed supply source. However, in order to form the gate electrode having a rectangular cross section, the etching is performed under the condition that the sidewall protective films 111 and 112 are formed. That is, since the sidewalls of the polysilicon film patterns 103, 104, 105, and 109 are not etched due to the presence of the sidewall protective films 111 and 112, the entire polysilicon film pattern cannot be used as a silicon seed supply source.
[0032]
Hereinafter, embodiments of the present invention will be specifically described with reference to the drawings.
[0033]
Embodiment 1
This embodiment is characterized in that a dummy gate electrode made of a film containing silicon is formed on the element isolation region, and this is used as a silicon seed supply source.
[0034]
FIG. 2 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the present embodiment. First, element isolation regions 202 and 203 are formed on a silicon substrate 201 using a known method, and then a region sandwiched between the element isolation region 202 and the element isolation region 203 is subjected to SiO 2 by thermal oxidation.₂A film 204 is formed. SiO₂The film thickness of the film 204 can be about 1 nm, for example. Where SiO₂The film 204 is not limited to the thermal oxidation method, and may be formed by other methods.
[0035]
Next, element isolation regions 202 and 203 and SiO₂A high-k film 205 is formed on the film 204. As the High-k film 205, for example, HfO₂, ZrO₂, La₂O₃, Y₂O₃And Al₂O₃A film made of at least one material selected from the group consisting of the above can be used. Further, the High-k film 205 is made of HfO.₂, ZrO₂, La₂O₃, Y₂O₃And Al₂O₃At least one material selected from the group consisting of SiO₂Alternatively, a film made of a material mixed with nitrogen may be used. Further, the High-k film 205 is made of HfO.₂, ZrO₂, La₂O₃, Y₂O₃And Al₂O₃At least one material selected from the group consisting of SiO₂And a film made of a material mixed with nitrogen. The film thickness of the High-k film 205 can be set to about 3 nm to 7 nm, for example.
[0036]
After the high-k film 205 is formed, a polycrystalline silicon film 206 serving as a gate electrode and a dummy gate electrode, and a SiO film serving as a mask material are formed thereon.₂A film 207 is formed in order. The thickness of the polycrystalline silicon film 206 can be about 150 nm, for example. In addition, SiO₂The film thickness of the film 207 can be about 100 nm, for example.
[0037]
SiO₂After forming the film 207, an antireflection film 208 is formed thereon. The antireflection film 208 serves to eliminate reflection of exposure light at the interface between the resist film and the antireflection film by absorbing exposure light transmitted through the resist film when patterning a resist film to be formed next. . As the antireflection film 208, a film containing an organic substance as a main component can be used. For example, the antireflection film 208 can be formed by a spin coating method or the like. In the present invention, the antireflection film may be omitted.
[0038]
Next, a resist film (not shown) is formed on the antireflection film 208, and a resist pattern 209 having a desired line width is formed by photolithography. The structure shown in FIG. 2A is obtained through the above steps.
[0039]
Next, as shown in FIG. 2B, SiO serving as a gate mask.₂Resist patterns 211 and 212 for forming a film pattern 210 and dummy gate electrodes are formed.
[0040]
First, with the resist pattern 209 of FIG.₂The film 207 is etched. Thereafter, the resist pattern 209 that has become unnecessary is removed. Note that the etching of the antireflection film 208 proceeds and SiO 2₂Etching conditions may be set so that the resist pattern 209 disappears by etching substantially simultaneously with the exposure of the film 207. In this case, SiO₂Etching of the film 207 is performed using an antireflection film pattern (not shown) as a mask. SiO₂After the film pattern 210 is formed, the antireflection film pattern can be removed, for example, by performing plasma treatment using oxygen gas.
[0041]
SiO₂After the film pattern 210 is formed, a resist is applied to portions corresponding to the element isolation regions 202 and 203 on the polycrystalline silicon film 206 by photolithography to form a dummy gate electrode serving as a silicon seed supply source. Patterns 211 and 212 are formed. Here, the reason why the silicon seed supply source is formed in a portion corresponding to the element isolation region is that this region is a place on the silicon substrate that does not affect the element operation or the circuit operation. The dummy gate electrode is referred to because the silicon seed supply source has the same configuration as the gate electrode, but does not actually operate as a gate electrode.
[0042]
Next, SiO₂Using the film pattern 210 and the resist patterns 211 and 212 as a mask, the polycrystalline silicon film 206 is etched. After the etching, the resist patterns 211 and 212 that are no longer necessary are removed to obtain the structure shown in FIG. In the figure, the polycrystalline silicon film pattern 213 is a gate electrode, and the polycrystalline silicon film patterns 214 and 215 are dummy gate electrodes.
[0043]
Next, SiO₂The high-k film 205 is etched using the film pattern 210 as a mask. Etching is BCl₃, Cl₂, HBr, CF₄, O₂, Ar, N₂And at least one gas selected from the group consisting of He.
[0044]
In the present embodiment, first, after performing under the condition that the etching rate of the High-k film 205 is increased, SiO 2₂It is preferable to change the conditions to increase the selection ratio with the film 204. For example, first, a CF with a relatively high etching rate can be obtained.₄Etching is performed to about 90% of the thickness of the high-k film 205 using a gas. CF₄Cl to gas₂, HBr and O₂Etching may be performed using a mixed gas to which is added. Next, HBr and O are obtained with a relatively high selectivity.₂The remaining high-k film 205 having a thickness of about 10% is etched by changing the etching gas to the mixed gas. Etching can be performed by, for example, low-pressure high-density plasma using inductive coupling.
[0045]
As shown in FIG. 2C, unlike the polycrystalline silicon film pattern 213, the polycrystalline silicon film patterns 214 and 215 are formed on the SiO 2 film.₂A film is not formed. Accordingly, when the high-k film 205 is etched, the polycrystalline silicon film patterns 214 and 215 are also etched together with the high-k film. This makes it possible to supply silicon species in the etching atmosphere. As described in Table 1, due to the presence of silicon species in the etching atmosphere, the etching rate of the High-k film 205 and the SiO 2₂Since both of the selection ratios for the film 204 can be increased, SiO 2₂The High-k film 205 can be selectively etched while leaving the film 204.
[0046]
Through the above steps, the structure shown in FIG. 2D can be obtained.
[0047]
In the present embodiment, it is preferable that the polycrystalline silicon film pattern constituting the dummy gate electrode has a thickness that disappears when the etching of the high-k film is completed. However, in the case where the dummy gate electrode is formed only on the silicon substrate where there is no hindrance to the element operation and the circuit operation, there is no problem even if this polycrystalline silicon film pattern remains after the etching of the high-k film. Absent.
[0048]
Further, the timing for erasing the underlying polycrystalline silicon film pattern can be adjusted by the timing for erasing the resist pattern.
[0049]
If the polycrystalline silicon film pattern constituting the dummy gate electrode disappears with the completion of the etching of the high-k film, it can be said that the thickness of the polycrystalline silicon film pattern is appropriate. Accordingly, the resist pattern may be removed after the etching of the polycrystalline silicon film and before the etching of the high-k film.
[0050]
However, in FIG. 2D, when the polysilicon film patterns 214 and 215 remain after the high-k film 205 is etched, the film thicknesses of the polysilicon film patterns 214 and 215 are less than desired values. It will be big. Therefore, in this case, the resist patterns 211 and 212 are removed during the process of etching the polycrystalline silicon film 206 in FIG. 2B, and the polycrystalline silicon film 206 under the resist patterns 211 and 212 is also removed. Be etched. By doing so, the polycrystalline silicon film patterns 214 and 215 having a smaller film thickness than the polycrystalline silicon film pattern 213 are obtained when the polycrystalline silicon film pattern 213 of FIG. 2C is formed. Can do. Therefore, if the timing of removing the resist patterns 211 and 212 is adjusted, the film thicknesses of the polycrystalline silicon film patterns 214 and 215 can be adjusted, so that the polycrystalline silicon film pattern 214 is completed with the etching of the high-k film 205. , 215 can be extinguished.
[0051]
On the other hand, if the polycrystalline silicon film patterns 214 and 215 have a high etching rate and disappear before the high-k film 205 is etched, the timing of removing the resist patterns 211 and 212 is delayed. Is preferred. Specifically, the resist patterns 211 and 212 are removed during the etching process of the high-k film 205. By doing so, the timing at which the polycrystalline silicon film patterns 214 and 215 disappear can be delayed. Therefore, similarly to the above example, the polycrystalline silicon film patterns 214 and 215 can be extinguished at the end of etching of the high-k film 205 by adjusting the timing of removing the resist patterns 211 and 212 in this case as well. become able to.
[0052]
According to this embodiment, by forming a dummy gate electrode on the element isolation region and using this as a silicon seed supply source, the silicon seed can be supplied into the etching atmosphere of the high-k film. become. Therefore, the etching rate of High-k film and SiO₂The selectivity with respect to the film can be increased, and the high-k film can be selectively etched.
[0053]
In the present embodiment, the resist pattern is made of SiO.₂SiO transferred to the film and obtained₂Although an example of etching a polycrystalline silicon film using a film pattern as a mask has been shown, the present invention is not limited to this. The resist pattern may be directly transferred to the polycrystalline silicon film by etching using the resist pattern as a mask.
[0054]
Embodiment 2. FIG.
This embodiment is characterized in that a polycrystalline silicon film pattern constituting a gate electrode is used as a silicon seed supply source.
[0055]
FIG. 3 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the present embodiment. First, element isolation regions 302 and 303 are formed on a silicon substrate 301 using a known method, and then a region sandwiched between the element isolation region 302 and the element isolation region 303 is subjected to SiO 2 by thermal oxidation.₂A film 304 is formed. SiO₂The film thickness of the film 304 can be about 1 nm, for example. Where SiO₂The film 304 may be formed not only by the thermal oxidation method but also by other methods.
[0056]
Next, element isolation regions 302 and 303 and SiO₂A high-k film 305 is formed on the film 304. The High-k film 305 can be formed using a material similar to that in Embodiment 1. That is, as the High-k film 305, for example, HfO₂Membrane, ZrO₂Membrane, La₂O₃Membrane, Y₂O₃Film or Al₂O₃A film or the like can be used. Further, the High-k film 305 is made of HfO.₂, ZrO₂, La₂O₃, Y₂O₃And Al₂O₃It may be a film obtained by mixing any material within these, or these materials and SiO₂And a film obtained by mixing the above. Furthermore, a material obtained by adding nitrogen to any of the above materials may be used. The film thickness of the high-k film 305 can be set to, for example, about 3 nm to 7 nm.
[0057]
After the high-k film 305 is formed, a polycrystalline silicon film 306 to be a gate electrode is formed thereon. In the present embodiment, since the silicon seed supply source is formed using a film in which the polycrystalline silicon film 306 is patterned, the polycrystalline silicon film 306 is made thicker than usual. Specifically, it is a value obtained by adding a film thickness necessary for the gate electrode to a film thickness that disappears by etching together when etching the High-k film. For example, when the film thickness required for the gate electrode is about 150 nm and the film thickness that disappears when the high-k film is etched is about 150 nm, the polycrystalline silicon film 306 with a film thickness of about 300 nm is formed. To do.
[0058]
Next, SiO used as a mask material₂A film 307 is formed on the polycrystalline silicon film 306. SiO₂The film thickness of the film 307 can be about 100 nm, for example.
[0059]
SiO₂After the formation of the film 307, SiO 2 is formed as in the first embodiment.₂An antireflection film 308 is formed over the film 307. However, in the present invention, the antireflection film 308 is not necessary.
[0060]
Next, a resist film (not shown) is formed on the antireflection film 308, and a resist pattern 309 having a desired line width is formed by photolithography. The structure shown in FIG. 3A is obtained through the above steps.
[0061]
Next, using the resist pattern 309 as a mask, the antireflection film 308, SiO 2₂The film 307 is etched. Thereafter, the unnecessary resist pattern 309 is removed to obtain the structure shown in FIG. The etching of the antireflection film 308 proceeds and SiO₂The etching conditions may be set so that the resist pattern 309 disappears by etching almost simultaneously with the exposure of the film 307. In this case, SiO₂The etching of the film 307 is performed using an antireflection film pattern (not shown) as a mask. SiO₂After the film pattern 307 is formed, the antireflection film pattern can be removed by performing plasma treatment using oxygen gas, for example.
[0062]
Next, SiO₂Using the film pattern 310 as a mask, the polycrystalline silicon film 306 is etched. After the etching is finished, the mask SiO₂The film pattern 310 is removed. As a result, a polycrystalline silicon film pattern 311 as a gate electrode as shown in FIG. 3C is obtained.
[0063]
Next, the high-k film 305 is etched using the polycrystalline silicon film pattern 311 as a mask. Etching is performed in the same way as in Embodiment 1 with BCl.₃, Cl₂, HBr, CF₄, O₂, Ar, N₂And at least one gas selected from the group consisting of He.
[0064]
Further, as in the first embodiment, the etching is preferably performed in two stages. That is, first, a CF having a relatively high etching rate is obtained.₄Etching is performed to about 90% of the thickness of the high-k film 305 using a gas. CF₄Cl to gas₂, HBr and O₂Etching may be performed using a mixed gas to which is added. Next, HBr and O are obtained with a relatively high selectivity.₂The etching gas is changed to this mixed gas, and the remaining High-k film 305 having a thickness of about 10% is etched. Etching can be performed by, for example, low-pressure high-density plasma using inductive coupling.
[0065]
On the polycrystalline silicon film pattern 311 is SiO.₂Since the film is not formed, the polycrystalline silicon film pattern 311 is also etched together when the high-k film 305 is etched. This makes it possible to supply silicon species in the etching atmosphere. Therefore, the etching rate of the High-k film 305 and the SiO 2₂Since both of the selection ratios for the film 304 can be increased, SiO 2₂The High-k film 305 can be selectively etched while leaving the film 304.
[0066]
Through the above steps, the structure shown in FIG. 3D can be obtained. In the drawing, the film thickness of the polycrystalline silicon film pattern 311 is smaller than that in FIG. 3C by partially disappearing when the high-k film 305 is etched. As described above, in the structure of FIG. 3D, the initial film thickness (that is, the polycrystalline silicon film of FIG. The film thickness of the film 306 is set.
[0067]
According to the present embodiment, by using the polycrystalline silicon film pattern constituting the gate electrode as the silicon seed supply source, the silicon seed can be supplied into the etching atmosphere of the High-k film. Therefore, the etching rate of High-k film and SiO₂The selectivity with respect to the film can be increased, and the high-k film can be selectively etched.
[0068]
Further, according to the present embodiment, since the existing polycrystalline silicon film pattern is used as the silicon seed supply source, it is not necessary to form a pattern different from the conventional pattern. Therefore, the object of the present invention can be achieved simply and inexpensively.
[0069]
In the present embodiment, the resist pattern is made of SiO.₂SiO transferred to the film and obtained₂Although an example of etching a polycrystalline silicon film using a film pattern as a mask has been shown, the present invention is not limited to this. The resist pattern may be directly transferred to the polycrystalline silicon film by etching using the resist pattern as a mask.
[0070]
Embodiment 3 FIG.
This embodiment is characterized in that a dummy gate electrode is provided over the element isolation region, and the high-k film is etched using the gate electrode as a mask. By doing in this way, both a dummy gate electrode and a gate electrode can be used as a silicon seed supply source.
[0071]
4 and 5 are cross-sectional views showing the manufacturing steps of the semiconductor device according to the present embodiment. First, element isolation regions 402 and 403 are formed on a silicon substrate 401 by using a known method, and then a region between the element isolation region 402 and the element isolation region 403 is subjected to SiO 2 by thermal oxidation.₂A film 404 is formed. SiO₂The film thickness of the film 404 can be about 1 nm, for example. Where SiO₂The film 404 is not limited to the thermal oxidation method, and may be formed by other methods.
[0072]
Next, element isolation regions 402 and 403 and SiO₂A high-k film 405 is formed on the film 404. The High-k film 405 can be formed using a material similar to that in Embodiment 1. That is, as the High-k film 405, for example, HfO₂Membrane, ZrO₂Membrane, La₂O₃Membrane, Y₂O₃Film or Al₂O₃A film or the like can be used. Further, the High-k film 405 is formed of HfO.₂, ZrO₂, La₂O₃, Y₂O₃And Al₂O₃It may be a film obtained by mixing any material within these, or these materials and SiO₂And a film obtained by mixing the above. Furthermore, a material obtained by adding nitrogen to any of the above materials may be used. The film thickness of the High-k film 405 can be set to about 3 nm to 7 nm, for example.
[0073]
After the high-k film 405 is formed, a polycrystalline silicon film 406 to be a gate electrode and a dummy gate electrode is formed thereon. In the present embodiment, since the silicon seed supply source is formed using a film in which the polycrystalline silicon film 406 is patterned, the polycrystalline silicon film 406 is made thicker than usual. At this time, the thickness of the gate electrode and the dummy gate electrode formed by patterning the polycrystalline silicon film 406 is determined based on the gate electrode, not the dummy gate electrode. That is, it is set to a value obtained by adding a film thickness required for the gate electrode to a thickness that disappears when the High-k film is etched together. For example, when the film thickness required for the gate electrode is about 150 nm and the film thickness that disappears when the high-k film is etched is about 150 nm, the polycrystalline silicon film 406 with a film thickness of about 300 nm is formed. To do.
[0074]
Next, SiO used as a mask material₂A film 407 is formed on the polycrystalline silicon film 406. Where SiO₂The film 407 is formed not only as a gate mask as in the first and second embodiments, but also as a dummy gate mask. In addition, SiO₂The film thickness of the film 407 can be about 100 nm, for example.
[0075]
SiO₂After the formation of the film 407, as in the first embodiment, SiO 2₂An antireflection film 408 is formed over the film 407. However, in the present invention, the antireflection film 408 may be omitted.
[0076]
Next, resist patterns 409, 410, and 411 are formed on the antireflection film 408 by using a photolithography method to obtain the structure of FIG.
[0077]
Next, using the resist patterns 409, 410, and 411 as masks, the antireflection film 408, SiO 2₂The film 407 is etched. Thereafter, the unnecessary resist patterns 409, 410, and 411 are removed to obtain the structure shown in FIG. In the figure, SiO₂The film pattern 412 is a gate mask for forming a gate electrode. On the other hand, SiO₂The film patterns 413 and 414 are dummy gate masks for forming dummy gate electrodes.
[0078]
Next, SiO₂The polycrystalline silicon film 406 is etched using the film patterns 412, 413 and 414 as masks. SiO after etching₂By removing the film patterns 412, 413 and 414, the structure shown in FIG. 4C is obtained. As shown in the figure, in this embodiment, a SiO film as a mask is formed on the polycrystalline silicon film pattern 415 constituting the gate electrode.₂A film is not formed. On the element isolation regions 402 and 403, polycrystalline silicon film patterns 416 and 417, which are dummy gate electrodes, are formed.
[0079]
Next, the high-k film 405 is etched using the polycrystalline silicon film patterns 415, 416, and 417 as a mask. Etching is performed in the same way as in Embodiment 1 with BCl.₃, Cl₂, HBr, CF₄, O₂, Ar, N₂And at least one gas selected from the group consisting of He.
[0080]
Further, as in the first embodiment, the etching is preferably performed in two stages. In other words, the etching is first performed under the condition that the etching rate of the High-k film 405 is increased, and then SiO 2₂It is preferable to change the conditions to increase the selection ratio with the film 404. For example, first, CF that can obtain a relatively high etching rate₄Etching is performed to about 90% of the thickness of the high-k film 405 using a gas. CF₄Cl to gas₂, HBr and O₂Etching may be performed using a mixed gas to which is added. Next, HBr and O are obtained with a relatively high selectivity.₂The etching gas is changed to this mixed gas, and the remaining High-k film 405 having a film thickness of about 10% is etched. Etching can be performed by, for example, low-pressure high-density plasma using inductive coupling.
[0081]
As shown in FIG. 4C, the SiO 2 film is not formed on any of the polycrystalline silicon film patterns 415, 416, and 417.₂A film is not formed. Therefore, when the High-k film 405 is etched, the polycrystalline silicon film patterns 415, 416, and 417 are also etched together with the High-k film 405. This makes it possible to supply a large amount of silicon species in the etching atmosphere. Therefore, the etching rate of the high-k film 405 and the SiO 2₂Increasing the selection ratio for the film 404 together with SiO 2₂The High-k film 405 can be selectively etched while leaving the film 404.
[0082]
Through the above steps, the structure shown in FIG. 4D can be obtained.
[0083]
In the present embodiment, the resist pattern is made of SiO.₂SiO transferred to the film and obtained₂Although an example of etching a polycrystalline silicon film using a film pattern as a mask has been shown, the present invention is not limited to this. The resist pattern may be directly transferred to the polycrystalline silicon film by etching using the resist pattern as a mask.
[0084]
According to the present embodiment, as shown in FIG. 4D, the structure after the etching of the High-k film has a dummy gate electrode (polycrystalline silicon pattern 416, together with the gate electrode (polycrystalline silicon pattern 415). 417) remains. For this reason, in the present embodiment, it is necessary to form dummy gate electrodes only at locations on the silicon substrate that do not hinder element operation and circuit operation. In addition, since the dummy gate electrode remains, the following secondary effect can be obtained in this embodiment.
[0085]
After the gate electrode structure shown in FIG. 4D is formed, extension implantation, sidewall film formation, sidewall etch back, source / drain implantation, and contact layer / barrier layer formation are sequentially performed. In FIG. 5A, 501 is an extension implantation region, 502 is a sidewall, and 503 is a source / drain region. Reference numeral 504 denotes a contact layer and a barrier layer. Here, as the sidewall, for example, a silicon nitride film or the like can be used. Further, for example, titanium silicide can be used as the contact layer, and for example, titanium nitride can be used as the barrier layer.
[0086]
In a normal process, this is followed by SiO₂After forming an interlayer insulating film such as a film, contact holes are formed. However, according to the present embodiment, by leaving the polycrystalline silicon film patterns 416 and 417 as dummy gate electrodes, a structure in which the source / drain regions 503 are opened as shown in FIG. Can do. Therefore, the step of forming the interlayer insulating film and the contact hole can be omitted.
[0087]
In this embodiment, after obtaining the structure of FIG. 5A, a tungsten film is formed over the entire surface. Next, the tungsten film 507 is removed by a chemical mechanical polishing method (CMP method) leaving the openings 505 and 506. Thereby, the structure shown in FIG. 5B can be obtained.
[0088]
Further, as shown in FIG. 5C, when the interlayer insulating film 508 and the contact hole 509 are formed, the sidewall 502 formed on the gate electrode and the dummy gate electrode is used as an etching stop layer, so that the self Contact holes can be formed in a consistent manner.
[0089]
Furthermore, by leaving the dummy gate electrode, a structure having a film thickness comparable to that of the gate electrode is present in a portion other than the gate electrode. Therefore, the overall flatness can be improved and the effect of suppressing abnormal polishing (dishing) in the chemical mechanical polishing process can be obtained.
[0090]
According to the present embodiment, a dummy gate electrode is provided and SiO on the polycrystalline silicon film pattern constituting the gate electrode₂By removing the film, they can be used as a silicon seed source. Therefore, a large amount of silicon species can be supplied into the etching atmosphere when etching the High-k film.
[0091]
In the first to third embodiments, the base film of the high-k film is SiO.₂Although an example using a film is shown, the present invention is not limited to this. The base film of the High-k film may be an oxide film containing silicon. For example, a silicon oxynitride film or a silicate film may be used. The same applies to the gate mask and the dummy gate mask.
[0092]
In the first to third embodiments, examples using a polycrystalline silicon film as the gate electrode material have been described, but the present invention is not limited to this. Any film containing silicon such as amorphous silicon or silicon germanium can be used as the gate electrode material.
[0093]
Furthermore, in Embodiments 1 to 3, the example in which the High-k film is used as the gate insulating film of the transistor has been described, but the present invention is not limited to this. For example, the present invention can be applied to an example in which a high-k film is used as a capacitor film as a passive element.
[0094]
【The invention's effect】
According to the present invention, the etching rate of the High-k film can be improved by providing the silicon species supply source on the silicon substrate and supplying the silicon species into the etching atmosphere when etching the High-k film. , SiO₂It is possible to increase the selectivity with respect to the membrane. Therefore, the semiconductor device can be stably manufactured by selectively etching the high-k film.
[Brief description of the drawings]
FIGS. 1A and 1B are cross-sectional views showing an etching process for a High-k film according to the present invention.
FIGS. 2A to 2D are cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the first embodiment;
FIGS. 3A to 3D are cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the second embodiment. FIGS.
FIGS. 4A to 4D are cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the third embodiment.
FIGS. 5A to 5C are cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the third embodiment. FIGS.
FIGS. 6A to 6D are cross-sectional views showing a manufacturing process of a conventional semiconductor device. FIGS.
[Explanation of symbols]
100, 201, 301, 401, 601 semiconductor substrate,
101, 102, 202, 203, 302, 303, 402, 403, 602, 603 element isolation region,
103, 104, 105, 109, 213, 214, 215, 311, 415, 416, 417, 611 polycrystalline silicon film pattern,
106,110,204,207,304,307,404,407,604,607 SiO₂film,
107, 108, 205, 305, 405, 605 High-k film,
111, 112 Side wall protective film,
206, 306, 406, 606 polycrystalline silicon film,
208, 308, 408, 608 antireflection film,
209, 211, 212, 309, 409, 410, 411, 609 resist pattern,
210, 310, 412, 413, 414, 610 SiO₂Membrane pattern,
501 Extension injection region,
502 sidewall,
503 source / drain regions,
504 contact layer / barrier layer,
505, 506 opening,
507 tungsten film,
508 interlayer insulation film,
509 contact hole,
S₁, S₂  Silicon species.

Claims (6)

In a manufacturing method of a semiconductor device for dry etching a HfO ₂ or Al ₂ O ₃ formed on a semiconductor substrate via a SiO ₂ film or a film containing SiO ₂ in these,
Polycrystalline silicon film or which is a gate electrode on the HfO ₂ or _Al 2 _{O 3} or film containing SiO ₂ to these provided an amorphous silicon film, a CF ₄ gas, _Cl 2 to CF ₄ gas, HBr, and _{O 2} When the HfO ₂ or Al ₂ O ₃ or a film containing SiO ₂ is etched with the added mixed gas or a mixed gas of HBr and O ₂ , the polycrystalline silicon film or the amorphous silicon film is also etched. A method for manufacturing a semiconductor device, characterized in that silicon species are supplied into an etching atmosphere.   Forming an element isolation region on a semiconductor substrate;
  The region sandwiched between the element isolation regions on the semiconductor substrate is SiO. ₂ Forming a film;
  The element isolation region and the SiO ₂ HfO on the membrane ₂ Or Al ₂ O ₃ Or SiO ₂ Forming a film containing
  HfO ₂ Or Al ₂ O ₃ Or SiO ₂ Forming a polycrystalline silicon film or an amorphous silicon film on a film containing
  Forming a gate mask made of an oxide film containing silicon on the polycrystalline silicon film or the amorphous silicon film;
  Forming a resist pattern on the polycrystalline silicon film or the amorphous silicon film on the element isolation region;
  Forming a gate electrode and a dummy gate electrode by dry etching of the polycrystalline silicon film or the amorphous silicon film using the gate mask and the resist pattern as a mask;
  The HfO is removed using the gate mask after removing the resist pattern on the dummy gate electrode. ₂ Or Al ₂ O ₃ Or SiO ₂ CF containing film ₄ Gas, CF ₄ Cl to gas ₂ , HBr, O ₂ Or a mixed gas with HBr and O added ₂ And a dry etching process using the mixed gas, and the dummy gate electrode is dry-etched.   The dummy gate electrode is the HfO ₂ Or Al ₂ O ₃ Or SiO ₂ The method for manufacturing a semiconductor device according to claim 2, wherein the semiconductor device disappears upon completion of the etching of the film containing silicon.   Forming an element isolation region on a semiconductor substrate;
  The region sandwiched between the element isolation regions on the semiconductor substrate is SiO. ₂ Forming a film;
  The element isolation region and the SiO ₂ HfO on the membrane ₂ Or Al ₂ O ₃ Or SiO ₂ Forming a film containing
  HfO ₂ Or Al ₂ O ₃ Or SiO ₂ Forming a polycrystalline silicon film or an amorphous silicon film on a film containing
  Forming a gate mask made of an oxide film containing silicon on the polycrystalline silicon film or the amorphous silicon film;
  Forming a resist pattern on the polycrystalline silicon film or the amorphous silicon film on the element isolation region;
  Forming a gate electrode and a dummy gate electrode by dry etching of the polycrystalline silicon film or the amorphous silicon film using the gate mask and the resist pattern as a mask;
  Using the gate mask, the HfO ₂ Or Al ₂ O ₃ Or SiO ₂ CF containing film ₄ Gas, CF ₄ Cl to gas ₂ , HBr, O ₂ Or a mixed gas with HBr and O added ₂ And dry etching with the mixed gas, and dry etching the dummy gate electrode,
  In the step of forming the gate electrode and the dummy gate electrode, the resist pattern is removed during the dry etching, and the polycrystalline silicon film or the amorphous silicon film under the removed resist pattern is simultaneously dry etched. A method of manufacturing a semiconductor device, comprising forming the dummy gate electrode having a thickness smaller than the thickness of the gate electrode.   Forming an element isolation region on a semiconductor substrate;
  The region sandwiched between the element isolation regions on the semiconductor substrate is SiO. ₂ Forming a film;
  The element isolation region and the SiO ₂ HfO on the membrane ₂ Or Al ₂ O ₃ Or SiO ₂ Forming a film containing
  HfO ₂ Or Al ₂ O ₃ Or SiO ₂ Forming a polycrystalline silicon film or an amorphous silicon film on a film containing
  Forming a gate mask made of an oxide film containing silicon on the polycrystalline silicon film or the amorphous silicon film;
  Forming a gate electrode by dry etching using the gate mask;
  Removing the gate mask;
  Using the gate electrode as a mask, the HfO ₂ Or Al ₂ O ₃ Or SiO ₂ CF containing film ₄ Gas, CF ₄ Cl to gas ₂ , HBr, O ₂ Or a mixed gas with HBr and O added ₂ And a dry etching process using a mixed gas, and a part of the gate electrode is also dry etched.   Forming an element isolation region on a semiconductor substrate;
  The region sandwiched between the element isolation regions on the semiconductor substrate is SiO. ₂ Forming a film;
  The element isolation region and the SiO ₂ HfO on the membrane ₂ Or Al ₂ O ₃ Or SiO ₂ Forming a film containing
  HfO ₂ Or Al ₂ O ₃ Or SiO ₂ Forming a polycrystalline silicon film or an amorphous silicon film on a film containing
  Forming a gate mask and a dummy gate mask made of an oxide film containing silicon on the polycrystalline silicon film or the amorphous silicon film;
  Forming a gate electrode and a dummy gate electrode by dry etching using the gate mask and the dummy gate mask;
  Removing the gate mask and the dummy gate mask;
  Using the gate electrode and the dummy gate electrode as a mask, the HfO ₂ Or Al ₂ O ₃ Or SiO ₂ CF containing film ₄ Gas, CF ₄ Cl to gas ₂ , HBr, O ₂ Or a mixed gas with HBr and O added ₂ And dry etching with the mixed gas, and also dry etching part of the gate electrode and the dummy gate electrode.

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