JP4270208B2 - スイッチング電源装置 - Google Patents
スイッチング電源装置 Download PDFInfo
- Publication number
- JP4270208B2 JP4270208B2 JP2005514355A JP2005514355A JP4270208B2 JP 4270208 B2 JP4270208 B2 JP 4270208B2 JP 2005514355 A JP2005514355 A JP 2005514355A JP 2005514355 A JP2005514355 A JP 2005514355A JP 4270208 B2 JP4270208 B2 JP 4270208B2
- Authority
- JP
- Japan
- Prior art keywords
- reactor
- voltage
- synchronous rectification
- switching
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000001360 synchronised effect Effects 0.000 claims description 182
- 238000004804 winding Methods 0.000 claims description 110
- 238000001514 detection method Methods 0.000 claims description 28
- 230000009849 deactivation Effects 0.000 claims description 6
- 239000000284 extract Substances 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 37
- 230000007423 decrease Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000012886 linear function Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000009499 grossing Methods 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 238000004146 energy storage Methods 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/33569—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements
- H02M3/33576—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer
- H02M3/33592—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer having a synchronous rectifier circuit or a synchronous freewheeling circuit at the secondary side of an isolation transformer
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Rectifiers (AREA)
Description
(E2/2LP)×tON 2[J]
がトランス(2)に蓄積される。また、図2(B)に示すようにトランス(2)の2次巻線(6)には電流が流れず、トランス(2)の1次巻線(3)及び2次巻線(6)の巻数をそれぞれNP,NSとすると、トランス(2)の2次巻線(6)には上(黒点)側を負(−)、下側を正(+)とする電圧VS:
VS=(NS/NP)×E[V]
が発生する。このとき、リアクトル(11)の他端と分圧抵抗(円)との接続点Aの電圧VAは図2(A)に示すようにトランス(2)の2次巻線(6)に発生する電圧VSに略等しく、リアクトル(11)の一端と第1のダイオード(15)との接続点Bの電圧VBは図2(D)に示すように出力端子(7,8)間の直流出力電圧VOと第1のダイオード(15)の順方向電圧VFとの和電圧VO+VFに略等しいため、第1のダイオード(15)を介してリアクトル(11)に電流ILが流れる。ここで、リアクトル(11)のインダクタンスをL[H]とすると、図2(C)に示すようにリアクトル(11)に流れる電流ILが毎秒VS/Lの割合で1次関数的に増加し、主MOS−FET(4)のオン期間tON[s]中にエネルギ:
(VS 2/2L)×tON 2[J]
がリアクトル(11)に蓄積される。
VS=(NS/NP)×E[V]
と出力端子(7,8)間の直流出力電圧VOとの和電圧:
VS+VO
が発生する。この和電圧VS+VOは、同期整流制御回路(12)を構成する切換回路(13)内の分圧抵抗(19,20)により分圧され、分圧抵抗(19,20)の分圧点の電圧がNORゲート(21)の第1の入力端子に入力される。分圧抵抗(19,20)の各抵抗値は、軽負荷時等で発生するリンギングによる同期整流用MOS−FET(9)の誤動作を防止するため、主MOS−FET(4)がオンのときはNORゲート(21)の閾値電圧を超え、リンギングのときはNORゲート(21)の閾値電圧を超えないように分圧点の電圧が設定される。よって、主MOS−FET(4)がオンのときは分圧抵抗(19,20)の分圧点の電圧が高電圧レベルとなるので、図2(E)に示すようにNORゲート(21)から同期整流用MOS−FET(9)のゲート端子に低電圧レベルの同期制御信号VSCが付与され、切換回路(13)は消勢状態を保持する。これにより、同期整流用MOS−FET(9)はオフを保持する。このとき、第2の反転器(23)にも分圧抵抗(19,20)の分圧点からの高電圧レベルの電圧が印加されるため、第2の反転器(23)の出力は低電圧レベルとなり、コンデンサ(22)が低電圧レベルとなる。また、このときは同期整流制御回路(12)を構成するリセット検出回路(14)内の第1の反転器(16)にリアクトル(11)の一端と第1のダイオード(15)との接続点Bからの高電圧レベルの電圧が印加され、第1の反転器(16)の出力が低電圧レベルとなるので、コンデンサ(22)の低電圧レベルに保持される。
VS=(NS/NP)×E[V]
が発生する。このとき、リアクトル(11)の他端と分圧抵抗(19)との接続点Aの電圧VAが図2(A)に示すように略0[V]となり、このため、分圧抵抗(19,20)の分圧点が低電圧レベルとなるので、NORゲート(21)の第1の入力端子には低レベルの電圧が印加される。一方、第2の反転器(23)の出力は高電圧レベルになるが、第4のダイオード(24)によりブロックされ、コンデンサ(22)は低電圧レベルに保持されるので、NORゲート(21)の第2の入力端子にも低レベルの電圧が印加される。したがって、図2(E)に示すようにNORゲート(21)から同期整流用MOS−FET(9)のゲート端子に付与される同期制御信号VSCが低電圧レベルから高電圧レベルとなり、切換回路(13)は消勢状態から付勢状態に切り換わるので、同期整流用MOS−FET(9)がオンとなる。
(E2/2LP)×tON 2[J]
が放出され、図2(B)に示すようにトランス(2)の2次巻線(6)から出力端子(7,8)に電流ISが流れる。ここで、トランス(2)の2次巻線(6)のインダクタンスをLS[H]とすると、同期整流用MOS−FET(9)のオン期間中に、2次巻線(6)の電流ISが毎秒VO/LSの割合で1次関数的、即ち直線的に減少するため、2次巻線(6)に蓄積されたエネルギが:
(VO 2/2LS)×t2
の傾きで減少する。トランス(2)の1次巻線(3)及び2次巻線(6)のインダクタンスLP,LS[H]と巻数NP,NSとの間には下式:
LS=(NS/NP)2×LP
の関係が成立するので、トランス(2)に蓄積されたエネルギの放出時間tTは、
tT=(NS・E/NP・VO)×tON[s]
となる。これと同時に、主MOS−FET(4)のオン期間tON[s]中にリアクトル(11)に蓄積されたエネルギ:
(VS 2/2L)×tON 2[J]
は、第1のダイオード(15)を介して放出され、図2(C)に示すようにリアクトル(11)に流れる電流ILが毎秒VO/Lの割合で1次関数的(直線的)に減少する。これにより、リアクトル(11)に蓄積されたエネルギが同期整流用MOS−FET(9)のオン期間中に傾き:
(VO 2/2L)×t2
で減少する。よって、リアクトル(11)に蓄積されたエネルギの放出時間tLは:
tL=(NS・E/NP・VO)×tON[s]
となり、トランス(2)に蓄積されたエネルギの放出時間tTに略等しくなる。
VS=(NS/NP)×E[V]
に略等しくなり、リアクトル(11)の一端と第1のダイオード(15)との接続点Bのリセット電圧VBが図4(B)に示すように出力端子(7,8)間の直流出力電圧VOと第1のダイオード(15)の順方向電圧VFとの和電圧VO+VFに略等しくなる。一方、同期整流用MOS−FET(9)のドレイン・ソース端子間には、トランス(2)の2次巻線(6)の電圧VSと出力端子(7,8)間の直流出力電圧VOとの和電圧VS+VOが発生する。この和電圧VS+VOは、切換回路(13)内の分圧抵抗(19,20)により分圧され、分圧抵抗(19,20)の分圧点の電圧がNORゲート(21)の第1の入力端子に入力される。このとき、分圧抵抗(19,20)の分圧点の電圧が高電圧レベルとなるので、図4(C)に示すようにNORゲート(21)から同期整流用MOS−FET(9)のゲート端子に付与される同期制御信号VSCが低電圧レベルに保持され、同期整流用MOS−FET(9)は、オフ状態に保持される。このとき、保持回路(26)を構成する第2の反転器(23)に分圧抵抗(19,20)の分圧点からの高電圧レベルの電圧が印加され、第2の反転器(23)の出力が低電圧レベルとなるため、コンデンサ(22)の静電容量と抵抗(25)の抵抗値との積で決まる時定数で、抵抗(25)及び第4のダイオード(24)を介してコンデンサ(22)が放電される。これにより、図4(D)に示すようにコンデンサ(22)の電圧VCが1次関数的に低下し、NORゲート(21)の閾値電圧VTH以下になると、NORゲート(21)の第2の入力端子の低電圧レベルとなり、時刻t3においてコンデンサ(22)の放電が完了して0[V]となる。図示しない負荷に定格電力を供給する場合は、主MOS−FET(4)のオン期間が長いため、コンデンサ(22)の放電終了時刻t3よりも遅延する時刻t4で主MOS−FET(4)がオンからオフとなる。時刻t4以降の動作は、図1に示す実施例1のスイッチング電源装置と略同様である。
(E2/2LP)×tON 2[J]
がトランス(2)に蓄積される。また、トランス(2)の2次巻線(6)には電流が流れず、トランス(2)の1次巻線(3)及び2次巻線(6)の巻数をそれぞれNP,NSとすると、トランス(2)の2次巻線(6)には上(黒点)側を負(−)、下側を正(+)とする電圧VS:
VS=(NS/NP)×E[V]
が発生する。このとき、第1のNPNトランジスタ(31)のベース及びエミッタを介してリアクトル(11)にエネルギを蓄積する電流ILが流れる。ここで、リアクトル(11)のインダクタンスをL[H]とすると、毎秒VS/Lの割合で1次関数的に増加する電流ILがリアクトル(11)に流れ、主MOS−FET(4)のオン期間tON[s]中にエネルギ:
(VS 2/2L)×tON 2[J]
がリアクトル(11)に蓄積される。また、第1のNPNトランジスタ(31)のベース端子に電流ILが流れるため、第1のNPNトランジスタ(31)はオン状態となる。更に、トランス(2)の3次巻線(30)にも上(黒点)側を負(−)、下側を正(+)とする電圧が発生するため、切換回路(13)を構成するPNPトランジスタ(34)はオフ状態、第2のNPNトランジスタ(37)はオフ状態となり、同期整流用MOS−FET(9)はオフ状態を保持する。
VS=(NS/NP)×E[V]
が発生する。これと同時に、3次巻線(30)にも上(黒点)側を正(+)、下側を負(−)とする電圧が発生する。このとき、リアクトル(11)に蓄積されたエネルギを放出する電流ILが第1のNPNトランジスタ(31)のベース及びエミッタを介して出力端子(7,8)側へ流れ、第1のNPNトランジスタ(31)はオン状態を保持する。よって、切換回路(13)を構成するダイオード(36)のカソード端子が低電圧レベルとなるため、抵抗(32)及び第1のNPNトランジスタ(31)を介してPNPトランジスタ(34)のベース端子に電流が流れ、PNPトランジスタ(34)がオン状態となる。また、ダイオード(35)のカソード端子も低電圧レベルとなるため、第2のNPNトランジスタ(37)のベース端子には電流が流れず、第2のNPNトランジスタ(37)はオフ状態となる。これにより、トランス(2)の3次巻線(30)に発生した電圧が切換回路(13)内のダイオード(33)及びPNPトランジスタ(34)を介して同期整流用MOS−FET(9)のゲート端子に付与され、ベース電流が流れて同期整流用MOS−FET(9)がオンとなる。
(E2/2LP)×tON 2[J]
が放出され、トランス(2)の2次巻線(6)から同期整流用MOS−FET(9)を介して出力端子(7,8)に電流が流れる。ここで、トランス(2)の2次巻線(6)のインダクタンスをLS[H]とすると、同期整流用MOS−FET(9)のオン期間中に2次巻線(6)の電流ISが毎秒VO/LSの割合で1次関数的に減少するため、2次巻線(6)に蓄積されたエネルギが傾き:
(VO 2/2LS)×t2
で減少する。ところで、トランス(2)の1次巻線(3)及び2次巻線(6)のインダクタンスLP,LS[H]と巻数NP,NSとの間には下式の関係:
LS=(NS/NP)2×LP
が成立するので、トランス(2)に蓄積されたエネルギの放出時間tTは、
tT=(NS・E/NP・VO)×tON[s]
となる。これと同時に、主MOS−FET(4)のオン期間tON[s]中にリアクトル(11)に蓄積された(VS 2/2L)×tON 2[J]のエネルギが第1のNPNトランジスタ(31)のベース及びエミッタを介して放出され、リアクトル(11)に流れる電流ILが毎秒VO/Lの割合で1次関数的に減少する。これにより、リアクトル(11)に蓄積されたエネルギが同期整流用MOS−FET(9)のオン期間中に(VO 2/2L)×t2の傾きで減少する。よって、リアクトル(11)に蓄積されたエネルギの放出時間tLは、
tL=(NS・E/NP・VO)×tON[s]
となり、トランス(2)に蓄積されたエネルギの放出時間tTに略等しくなる。
このように、切換回路(13)は、主MOS−FET(4)のオン時に、同期整流用MOS−FET(9)をオフに保持してトランス(2)の3次巻線(30)にエネルギを蓄積させ、主MOS−FET(4)のオフ時に、第1のNPNトランジスタ(31)のベース端子に電流が流れてリアクトル(11)に蓄積されたエネルギを放出する電流ILを検出したとき、同時に3次巻線(30)に発生する電圧により同期整流用MOS−FET(9)をオンに切換え、第1のNPNトランジスタ(31)のベース端子に電流が流れなくなり、リアクトル(11)に流れる電流ILを検出しなくなったとき、同期整流用MOS−FET(9)をオフに切り換える。この場合に、トランス(2)の3次巻線(30)、第1のNPNトランジスタ(31)及び切換回路(13)は、同期整流制御回路(12)を構成する。その他の構成は、図1に示す実施例1のスイッチング電源装置と略同様である。
VS=(NS/NP)×E[V]
が発生する。このとき、リアクトル(11)の他端の電圧VAが略0[V]となるため、EX−ORゲート(40)の第2の入力端子(40b)には低レベルの電圧が印加される。一方、リアクトル(11)の一端の電圧VBは出力端子(7,8)間の直流出力電圧VOと第1のダイオード(15)の順方向電圧VFとの和電圧VO+VFに略等しいため、EX−ORゲート(40)の第1の入力端子(40a)には高電圧レベルの電圧が印加される。したがって、EX−ORゲート(40)の出力端子(40c)から同期整流用MOS−FET(9)のゲート端子に付与される同期制御信号VSCが低電圧レベルから高電圧レベルとなり、同期整流用MOS−FET(9)がオフからオンに切り換えられる。これにより、主MOS−FET(4)のオン期間中にトランス(2)に蓄積されたエネルギが2次巻線(6)から出力端子(7,8)へ放出されると共に、リアクトル(11)に蓄積されたエネルギが第1のダイオード(15)を介して出力端子(7,8)へ放出される。
VS=(NS/NP)×E[V]
が発生する。このとき、リアクトル(11)の他端と分圧抵抗(19)との接続点Aの電圧VAはトランス(2)の2次巻線(6)に発生する電圧VSに略等しく、リアクトル(11)の一端と第1のダイオード(15)との接続点Bの電圧VBは出力端子(7,8)間の直流出力電圧VOと第1のダイオード(15)の順方向電圧VFとの和電圧VO+VFに略等しいため、第1のダイオード(15)を介してリアクトル(11)に電流ILが流れ、リアクトル(11)にエネルギが蓄積される。
VS=(NS/NP)×E[V]
と出力端子(7,8)間の直流出力電圧VOとの和電圧
VS+VO
が発生する。この和電圧VS+VOは、同期整流制御回路(12)を構成する切換回路(13)内の分圧抵抗(19,20)により分圧され、分圧抵抗(19,20)の分圧点の電圧が第1のNORゲート(21)の第1の入力端子に入力される。よって、主MOS−FET(4)がオンのときは分圧抵抗(19,20)の分圧点の電圧が高電圧レベルとなるので、第1のNORゲート(21)の出力信号が低電圧レベルとなり、駆動用NPNトランジスタ(60)がオフとなる。また、第2のNORゲート(63)の第2の入力端子にも分圧抵抗(19,20)の分圧点からの高電圧レベルの電圧が印加されるため、第2のNORゲート(63)の出力信号も低電圧レベルとなり、駆動用MOS−FET(61)もオフとなる。したがって、駆動用NPNトランジスタ(60)のエミッタ端子と駆動用MOS−FET(61)のドレイン端子との接続点から同期整流用MOS−FET(9)のゲート端子に付与すべき同期制御信号VSCが出力されないが、第1の抵抗(62)により同期整流用MOS−FET(9)のゲート端子の低電圧レベルに保持され、切換回路(13)は消勢状態を保持する。これにより、同期整流用MOS−FET(9)はオフを保持する。このとき、同期整流制御回路(12)を構成するリセット検出回路(14)内の第1の反転器(16)にリアクトル(11)の一端と第1のダイオード(15)との接続点Bからの高電圧レベルの電圧が印加され、第1の反転器(16)の出力が低電圧レベルとなるので、コンデンサ(22)の電圧VCが低電圧レベルに保持される。
VS=(NS/NP)×E[V]
が発生する。このとき、リアクトル(11)の他端と分圧抵抗(19)との接続点Aの電圧VAが略0[V]となり、分圧抵抗(19,20)の分圧点の低電圧レベルとなるので、第1のNORゲート(21)の第1の入力端子には低レベルの電圧が印加される。このとき、リアクトル(11)の一端と第1のダイオード(15)との接続点Bの電圧VBは、出力端子(7,8)間の直流出力電圧VOと第1のダイオード(15)の順方向電圧VFとの和電圧VO+VFに略等しいため、リセット検出回路(14)内の第1の反転器(16)に高電圧レベルの電圧が印加され、第1の反転器(16)の出力が低電圧レベルとなる。また、第2のNORゲート(63)の出力信号も低電圧レベルであるから、第2の抵抗(64)を介してコンデンサ(22)の電圧VCも低電圧レベルを保持し、第1のNORゲート(21)の第2の入力端子に低レベルの電圧が印加される。したがって、第1のNORゲート(21)の出力端子から高電圧レベルの信号が出力され、駆動用MOS−FET(61)がオンとなるため、駆動用NPNトランジスタ(60)のエミッタ端子が高電圧レベルとなる。第2のNORゲート(63)の第1の入力端子には、第1のNORゲート(21)の出力端子からの高電圧レベルの信号が入力されるため、第2のNORゲート(63)の出力端子から駆動用MOS−FET(61)のゲート端子に低電圧レベルの信号が付与され、駆動用MOS−FET(61)はオフを保持する。よって、駆動用NPNトランジスタ(60)がオンで駆動用MOS−FET(61)がオフであるから、駆動用NPNトランジスタ(60)のエミッタ端子と駆動用MOS−FET(61)のドレイン端子との接続点から同期整流用MOS−FET(9)のゲート端子に付与される同期制御信号VSCが低電圧レベルから高電圧レベルとなり、切換回路(13)は消勢状態から付勢状態に切り換わる。これにより、同期整流用MOS−FET(9)がオンとなり、主MOS−FET(4)のオン期間中にトランス(2)の2次巻線(6)に蓄積されたエネルギが放出され、トランス(2)の2次巻線(6)から出力端子(7,8)に1次関数的に減少する電流ISが流れる。これと同時に、主MOS−FET(4)のオン期間中にリアクトル(11)に蓄積されたエネルギも第1のダイオード(15)を介して放出され、リアクトル(11)に流れる電流ILが1次関数的に減少する。
Claims (5)
- トランスの1次巻線と主スイッチング素子とを直流電源に直列に接続し、前記主スイッチング素子をオン・オフ制御することにより、前記1次巻線及び前記主スイッチング素子に電流を流し、前記トランスの2次巻線に接続された出力端子から直流電力を取り出すスイッチング電源装置において、
前記2次巻線と前記出力端子との間に接続された同期整流用スイッチング素子と、
前記2次巻線に対して並列に接続され且つ前記主スイッチング素子のオン時にエネルギを蓄積するリアクトルと、
前記リアクトルと前記同期整流用スイッチング素子の制御端子とに接続された同期整流制御回路とを備え、
前記同期整流制御回路は、前記リアクトルにエネルギを蓄積する期間中に前記同期整流用スイッチング素子をオフに保持する消勢状態と、前記リアクトルに蓄積されたエネルギを放出する期間中に前記同期整流用スイッチング素子をオンする付勢状態と、前記リアクトルに蓄積されたエネルギの放出が完了したとき、前記同期整流用スイッチング素子をオフにする消勢切換状態とに切り換えられる切換回路と、
前記リアクトルに蓄積されたエネルギの放出が完了したとき、前記リアクトルのリセットを検出し、前記切換回路を付勢状態から消勢状態に切り換えて前記同期整流用スイッチング素子をオフにするリセット検出回路とを備えることを特徴とするスイッチング電源装置。 - 前記リセット検出回路は、前記2次巻線の一端と前記リアクトルの一端との間に接続された整流素子と、前記リアクトルに蓄積されたエネルギの放出が完了したとき、前記整流素子と前記リアクトルの一端との接続点に発生するリセット電圧の低下を検出して、前記切換回路を消勢切換状態に切り換えるリセット電圧検出手段とを有する請求項1に記載のスイッチング電源装置。
- 前記切換回路は、前記リアクトルの他端に接続されて前記リアクトルにエネルギを蓄積する蓄積期間を検出する第1の入力端子と、前記リセット検出回路に接続された第2の入力端子と、前記同期整流用スイッチング素子の制御端子に接続された出力端子とを有する切換制御手段を備えた請求項2に記載のスイッチング電源装置。
- 前記リアクトルの他端に発生する電圧のパルス幅が狭いとき、前記切換制御手段の第2の入力端子の電圧レベルを保持して、前記切換回路の消勢状態を保持する保持回路を前記リアクトルの他端と前記切換制御手段の第2の入力端子との間に接続した請求項3に記載のスイッチング電源装置。
- 前記同期整流制御回路は、前記トランスの3次巻線と、前記リアクトルに接続され且つ前記リアクトルにエネルギを蓄積する電流又は前記リアクトルに蓄積されたエネルギを放出する電流を検出するリアクトル電流検出手段と、前記3次巻線と前記リアクトル電流検出手段と前記同期整流用スイッチング素子の制御端子とに接続された切換回路とを備え、
前記3次巻線は、前記トランスの2次巻線及び前記リアクトルにエネルギが蓄積されると同時にエネルギが蓄積され、
前記切換回路は、前記3次巻線にエネルギを蓄積する期間は、前記同期整流用スイッチング素子をオフに保持し、前記リアクトル電流検出手段が前記リアクトルに蓄積されたエネルギを放出する電流を検出したとき、同時に前記3次巻線に発生する電圧により前記同期整流用スイッチング素子をオンにし、前記リアクトル電流検出手段が前記リアクトルに流れる電流を検出しなくなったとき、前記同期整流用スイッチング素子をオフに切り換える請求項1に記載のスイッチング電源装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003341294 | 2003-09-30 | ||
JP2003341294 | 2003-09-30 | ||
PCT/JP2004/009115 WO2005034325A1 (ja) | 2003-09-30 | 2004-06-28 | スイッチング電源装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2005034325A1 JPWO2005034325A1 (ja) | 2007-10-04 |
JP4270208B2 true JP4270208B2 (ja) | 2009-05-27 |
Family
ID=34419202
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005514355A Expired - Fee Related JP4270208B2 (ja) | 2003-09-30 | 2004-06-28 | スイッチング電源装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7372710B2 (ja) |
JP (1) | JP4270208B2 (ja) |
WO (1) | WO2005034325A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI334260B (en) * | 2006-08-15 | 2010-12-01 | Delta Electronics Inc | Flyback converter with synchronous rectifier |
US8213193B2 (en) * | 2006-12-01 | 2012-07-03 | O2Micro Inc | Flyback DC-DC converter with feedback control |
AT14080U1 (de) * | 2013-08-12 | 2015-04-15 | Tridonic Gmbh & Co Kg | Ansteuerschaltung für ein Betriebsgerät für Leuchtmittel |
CN105900241B (zh) | 2013-11-22 | 2020-07-24 | 阿托梅拉公司 | 包括超晶格耗尽层堆叠的半导体装置和相关方法 |
US9275996B2 (en) | 2013-11-22 | 2016-03-01 | Mears Technologies, Inc. | Vertical semiconductor devices including superlattice punch through stop layer and related methods |
US9716147B2 (en) | 2014-06-09 | 2017-07-25 | Atomera Incorporated | Semiconductor devices with enhanced deterministic doping and related methods |
US9722046B2 (en) | 2014-11-25 | 2017-08-01 | Atomera Incorporated | Semiconductor device including a superlattice and replacement metal gate structure and related methods |
EP3635789B1 (en) | 2017-05-16 | 2022-08-10 | Atomera Incorporated | Semiconductor device and method including a superlattice as a gettering layer |
US20240113610A1 (en) * | 2022-09-30 | 2024-04-04 | Marotta Controls, Inc. | Synchronous Rectification |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3341441B2 (ja) | 1994-03-04 | 2002-11-05 | デンセイ・ラムダ株式会社 | スイッチング電源装置 |
JP3427280B2 (ja) | 1995-05-19 | 2003-07-14 | 大平電子株式会社 | 同期制流方式のリンギングチョークコンバータ |
JP3164201B2 (ja) | 1996-02-05 | 2001-05-08 | 富士通電装株式会社 | 直流電源装置 |
JPH09312972A (ja) | 1996-05-22 | 1997-12-02 | Nagano Japan Radio Co | 整流回路 |
JP4218862B2 (ja) * | 2002-03-29 | 2009-02-04 | パイオニア株式会社 | フライバックコンバータの同期整流回路 |
JP4315097B2 (ja) * | 2004-11-19 | 2009-08-19 | サンケン電気株式会社 | スイッチング電源装置 |
-
2004
- 2004-06-28 US US10/574,648 patent/US7372710B2/en not_active Expired - Fee Related
- 2004-06-28 JP JP2005514355A patent/JP4270208B2/ja not_active Expired - Fee Related
- 2004-06-28 WO PCT/JP2004/009115 patent/WO2005034325A1/ja active Application Filing
Also Published As
Publication number | Publication date |
---|---|
US20070070657A1 (en) | 2007-03-29 |
US7372710B2 (en) | 2008-05-13 |
WO2005034325A1 (ja) | 2005-04-14 |
JPWO2005034325A1 (ja) | 2007-10-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6466462B2 (en) | DC/DC converter having a control circuit to reduce losses at light loads | |
US20080043506A1 (en) | Dc-ac converter | |
US7251146B2 (en) | Direct-current converter having active clamp circuit | |
JP2015042132A (ja) | 安定した出力電圧を提供するためのスイッチモード電源 | |
US6181579B1 (en) | DC-DC converter | |
JP2006280138A (ja) | Dc−dcコンバータ | |
US6580626B2 (en) | Switching power supply | |
JP4270208B2 (ja) | スイッチング電源装置 | |
JP6218722B2 (ja) | スイッチング電源装置 | |
KR102005880B1 (ko) | Dc-dc 변환 시스템 | |
US20160079870A1 (en) | Switching power supply circuit | |
JP4796133B2 (ja) | 電源装置 | |
JP2008206283A (ja) | スナバ回路 | |
JP2001298944A (ja) | 直流―直流変換器 | |
US20080037299A1 (en) | Method for driving dc-ac converter | |
JP3826804B2 (ja) | 2重化電源システム | |
CN210536518U (zh) | 高压辅助电源及高压辅助电源控制系统 | |
JP4970009B2 (ja) | スイッチング素子のゲート駆動回路 | |
JP6493033B2 (ja) | 電力変換装置及び電力変換システム | |
WO2005091497A1 (en) | Switch mode power supply with output voltage equalizer | |
JPH1118426A (ja) | スイッチング電源回路 | |
JP2009261117A (ja) | スイッチング電源装置 | |
JP7136011B2 (ja) | フォワード型dc-dcコンバータ回路 | |
JPH10234180A (ja) | フライバック形dc−dcコンバータ | |
JP2011244632A (ja) | スイッチング電源装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081006 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081127 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090203 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090216 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120306 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120306 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130306 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140306 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |