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JP4242353B2 - 半導体装置 - Google Patents

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Description

本発明はプラズマディスプレイパネル(Plasma Display Panel)の電極に対して放電維持パルス電圧を印加するサステインドライバ(Sustain driver)に関するものである。
プラズマディスプレイ装置は、図4に示すようにPDP101と、サステインドライバ102と、スキャンドライバ103と、データドライバ104、およびパネル制御部105を有している。
三電極面放電型構造のPDP101は、背面基板上にアドレス電極Aがパネルの縦方向に配置され、前面基板上には維持電極Xと走査電極Yとが交互にパネルの横方向に配置されている。
維持電極Xは互いに接続されて電位が実質的に等しい。アドレス電極Aと走査電極Yとは、データドライバ104とスキャンドライバ103によって一本づつ個別に電位を変化させることができる。
維持電極Xと走査電極Yとの互いに隣り合う電極対、およびアドレス電極Aとの交差点には、放電セルPが設けられている。それぞれの放電セルPの内部にはガスが封入されている。放電セルPの表面には、誘電体層、電極と誘電体層を保護する保護層、および蛍光体を含む蛍光層が設けられている。
蛍光層には、RGB各色の蛍光を発する蛍光体が放電セル毎に塗り分けられており、各放電セルはRGB何れかのサブピクセルを構成している。RGB三色のサブピクセルは一つのピクセルを構成している。
サステインドライバ102は、PDP101の維持電極Xの全ての電極を同時に駆動し、所定時間だけ周期的に反復する放電維持パルス電圧を出力する。
スキャンドライバ103は、PDP101の走査電極Yの各電位を個別に変化させる。特に、走査パルス電圧を走査電極Yに対して所定の順番で印加する。
データドライバ104は、PDP101のアドレス電極Aの各電位を個別に変化させる。特に、映像信号をライン毎に格納し、発光すべきサブピクセルの存在する列のアドレス電極Aを選択し、選択されたアドレス電極に対してアドレスパルス電圧を印加する。
パネル制御部105は、サステインドライバ102と、スキャンドライバ103と、データドライバ104のそれぞれによるパルス電圧のタイミングを制御する。
サステインドライバ102は、高い出力電圧レベルが要求されることから、高耐圧素子を用いて回路が構成される。また、回路の電源効率を高めるために、出力電圧波形がハイレベルの時のみ回路動作が有効に機能するように、出力振幅を制御回路の電源ラインに帰還するブートストラップ回路を採用することが多い。
図5にブートストラップ回路を含むサステインドライバ102を示す。出力MOSトランジスタ36,37の接続点OUTが維持電極Xに接続されている。
ここで、サステインドライバ102は集積化した半導体装置で構成されており、電源端子VCC、接地端子GND、高電位側電源端子VB、出力端子HO、および低電位側端子VSなどは半導体装置の外部端子であって、入力回路1、レベルシフト回路2、受信回路3、基準電圧回路20、保護回路7および出力回路18が半導体装置内に集積化されている。
高耐圧フローティングブロック19は、それを構成する島領域が電源端子VCCよりも高い半導体装置内の最高電位である高電位側電源端子VBに接続され、その最高電位にバイアスされている。そして、高耐圧フローティングブロック19内の素子形成領域内に受信回路3、基準電圧回路20、保護回路7および出力回路18が作り込まれている。
このサステインドライバ102は、外部から入力される入力信号HINを、入力回路1を介して受信し、レベルシフト回路2は入力回路1の出力信号レベルをレベルシフトして高耐圧フローティングブロック19内の受信回路3に伝達する。
受信回路3はパルス波形の整形を行うものである。出力回路18は出力電流能力を拡大するための回路であり、信号処理回路の出力信号のパワーアップを図っている。そして、サステインドライバ102は、出力端子HOに接続された出力MOSトランジスタ36のゲートを高速でスイッチング駆動する。
基準電圧回路20は、ドレインとゲートを共通接続してダイオード接続されたMOSトランジスタ22と、そのドレインと高電位側電源端子VBとの間に接続された抵抗21との直列回路で構成され、MOSトランジスタ22のソース・ドレイン間の電圧が基準電圧Vrefとして取り出される。その基準電圧は、MOSトランジスタ22の閾値電圧Vtと等しくなる。
保護回路7は、高電位側電源端子VBと低電位側電源端子VSとの間の電圧を抵抗5,6で抵抗分圧して、抵抗分圧した電位とMOSトランジスタ22のドレイン電位とをコンパレータ4で比較することにより、高耐圧フローティングブロック19内の電源電圧(高電位側電源端子VBと低電位側電源端子VSとの間の電圧)の異常を監視している。
そして、コンパレータ4の出力端を前記出力回路18の入力端に接続することにより、ワイヤード・AND回路を構成している。これにより、高耐圧フローティングブロック19の電源電圧が異常に大きくなると、コンパレータ4の出力がローレベルとなり、出力回路18の入力を遮断して、出力回路18の動作を停止させている。そして、出力回路18を構成するパワートランジスタや、出力端子HOに外部接続される出力MOSトランジスタ36,37のゲートに過大な電圧が印加されて、それらが破壊することを防止している。
出力MOSトランジスタ37は、外部から入力される入力信号LINに基づいて、入力回路40,信号処理回路41,出力回路42を介して制御されている。
図5において出力MOSトランジスタ37がオンしている間は、低電圧側電源VCCからダイオード38のVF≒0.7ボルトだけ低下した電圧が容量39に供給される。出力MOSトランジスタ36がオンしている間はVS端子がほぼHV電圧まで上昇し、高電圧電源VBは“VS+VCC−0.7”ボルトとなる。出力MOSトランジスタ36,37のオン時間、容量39の容量値によって高電圧電源VBは変動する。
そのため、制御回路の電源電圧が変動している状態で回路動作することになり、その電源電圧にサージ電圧が重畳すると、制御回路が破損する危険性がある。更には、出力MOSトランジスタ36,37を破損する危険性も生じる。
そのため、電源電圧に重畳するサージ電圧に対する保護動作機能も要求される。その保護動作機能を安定に機能させるためには、安定な基準電圧源が必要である。
図5では、MOSトランジスタ22と抵抗21の直列回路によって構成する簡単な基準電圧回路20を用いており、基準電圧VrefがMOSトランジスタ22の閾値電圧Vtに依存する。MOSトランジスタ22の閾値電圧Vtの大きさは、MOSトランジスタの製造ばらつきによって異なったり、固有の温度特性を有していたりしている。そのことが、半導体装置毎に保護回路7の検出感度が異なったり、周囲温度によって検出感度が変動したりする原因となり、半導体装置の回路動作を保証しにくい、という問題がある。
そこで、回路構成するMOSトランジスタの数を増やして、温度特性が安定でばらつきの少ないリニア回路(基準電圧回路)を設計しようとしても、半導体装置内に作りこんだMOSトランジスタ同士の電気的特性の相対バラツキが大きいことから、バイポーラトランジスタで構成したリニア回路ほどバラツキを小さくすることができない。
そして一般的には、バイポーラトランジスタで構成した半導体装置の場合は、バイポーラトランジスタの相対バラツキが小さいため、精度が良く、絶対値バラツキの小さい基準電圧回路20を容易に構成できる。しかし、半導体装置内にサステインドライバ102を集積化するという前提で考えると、サステインドライバ102に用いるバイポーラトランジスタとしては、400ボルト以上の高耐圧特性が要求され、高耐圧用のバイポーラトランジスタを用いる必要がある。
高耐圧バイポーラトランジスタは、それを形成する島領域内にガードリングを形成する必要があり、単体の形状が通常のバイポーラトランジスタに比べて大きくなるという問題が生じる。その点について、以下に説明する。
図6(a)は半導体基板内に形成される高耐圧フローティングブロック19の平面構成を示す。図6(b)はNPNバイポーラトランジスタの平面図を示す。ここで、図6(a)と図6(b)の拡大比率は同じである。
図6(b)に示すように、NPNバイポーラトランジスタを単体素子として機能させるために、NPNバイポーラトランジスタの最外周は分離拡散領域23で電気的に分離されている。NPNバイポーラトランジスタのトランジスタ作用を持つ主要部は、トランジスタ活性領域24であり、トランジスタ島領域の中央に位置している。このトランジスタ活性領域24には、図示されていないコレクタ拡散層、ベース拡散層、エミッタ拡散層やそれらに接続される電極が形成されている。そして、NPNバイポーラトランジスタの素子耐圧は、トランジスタ活性領域24と分離拡散領域との間にガードリング25a,25b,25cを形成することにより、高い耐圧特性を確保している。更に高い耐圧を確保するには、更にガードリングの数を増やす必要があり、トランジスタ活性領域24の周囲にガードリングを形成するための広大な面積が必要である。
高耐圧フローティングブロック19は、図6(a)に示すようにN型半導体による島領域で構成され、その中央部にはMOSトランジスタ、抵抗、コンデンサ等の半導体素子を集積化して、これらの素子グループを素子形成領域26内(1200μm×400μm程度の大きさ)に形成して、その素子形成領域26を包囲するように約100μm幅のガードリング領域を有しており、最外周に分離拡散領域27を形成している。そのため、高耐圧フローティングブロック19は1400μm×600μm程度の大きさになっている。
この高耐圧フローティングブロック19も素子形成領域26と分離拡散領域27との間にガードリング28a,28b,28cを設けており、素子形成領域26の全体を一括して耐圧の向上を図っている。素子耐圧を大きくするために、素子形成領域26の周辺部にガードリングが必要であることは、(特許文献1)などで紹介されている。
そして、安定な基準電圧回路を構成するためには、少なくとも2個のNPNバイポーラトランジスタが必要であり、周辺部から分離され独立して動作する高耐圧NPNバイポーラトランジスタで構成するには、高耐圧NPNバイポーラトランジスタの素子領域内に複数のガードリングが必要となる。しかも、ガードリングを配置するガードリング領域は、要求される耐圧が大きくなるほど大きな面積を必要とする。一例を挙げて説明すると、図6(b)に示すように、約400Vの耐圧を有する一つのNPNバイポーラトランジスタの形成に必要なエリアは、トランジスタ動作する主要部であるトランジスタ活性領域24の大きさは40μm×60μm程度の大きさで、ガードリング3本を形成したガードリング領域の幅は100μm程度である。
具体的には、図7に示すように基準電圧回路20を安定化させるために2個のNPNバイポーラトランジスタ23A,23Bを高耐圧フローティングブロック19の外側に配置することになり、広大な面積が必要となり、半導体装置の集積度を低下させる。
特開平6−21358号公報
上述したように、図5に示す簡単な回路構成の基準電圧回路20を採用したのでは、抵抗21やMOSトランジスタ22の製造バラツキが大きく、特にMOSトランジスタ22の閾値電圧Vtのばらつきが、保護回路7の検出精度を劣化させる要因となり、半導体装置の電気的特性を十分に保証できないという問題があった。だからと言って、MOSトランジスタを数多く用いて回路構成すると、MOSトランジスタの相対値精度が十分に得られず、保護回路7の検出感度の絶対値を保証する回路設計が困難であるという問題がある。
相対値精度が良好なバイポーラトランジスタを用いれば、動作電圧の絶対値が保証できる基準電圧回路を構成することが可能である。しかし、サステインドライバ102を集積化するためには、高耐圧特性を有するバイポーラトランジスタが必要であり、ガードリングを有した高耐圧バイポーラトランジスタを用いて回路構成すると、半導体装置の集積度を悪化するという問題がある。
本発明は、上記問題を解決するものであり、ガードリングを有した高耐圧バイポーラトランジスタを用いなくても集積化が可能な半導体装置を提供することを第1の目的とする。
そして、安定な回路動作を保証できる保護回路を内蔵した高耐圧の半導体装置を提供することを第2の目的とする。
本発明の請求項1記載の半導体装置は、低電位から高電位まで変動する電源電圧が印加される高電位側電源端子と、半導体基板上に形成された半導体層を分離拡散領域で包囲して島状に構成され、その島の電位が前記高電位側電源端子の電圧でバイアスされたフローティングブロックと、低電位側電源端子にソースが接続され前記高電位側電源端子とドレインとの間に基準電圧を出力するMOSトランジスタと、コレクタとベースを共に前記高電位側電源端子に接続した第1および第2のバイポーラトランジスタと、前記第1のバイポーラトランジスタのエミッタと前記MOSトランジスタのドレインとの間に接続された第1の抵抗と、前記第2のバイポーラトランジスタのエミッタと前記MOSトランジスタのドレインとの間に直列接続された第2,第3の抵抗と、前記第2,第3の抵抗の中間接続点と、前記第1のバイポーラトランジスタのエミッタ電位とを比較して前記MOSトランジスタの導通を制御する差動増幅器とを備え、前記第1,第2のバイポーラトランジスタのトランジスタ活性領域、前記MOSトランジスタ、前記第1〜第3の抵抗および、前記差動増幅器を、前記フローティングブロック内に形成していることを特徴とする。
また、本発明の請求項2に記載の半導体装置は、請求項1において、前記フローティングブロックは、その中央部を素子形成領域とし、前記素子形成領域の外側を包囲するようにガードリングを形成しており、前記素子形成領域内に前記第1,第2のバイポーラトランジスタ、前記MOSトランジスタおよび、前記第1〜第3の抵抗を形成していることを特徴とする。
また、本発明の請求項3に記載の半導体装置は、請求項1または請求項2において、前記低電位側電源端子と前記高電位側電源端子との間に直列接続された第4,第5の抵抗と、前記MOSトランジスタのドレイン電位と前記第4,第5の抵抗による中間接続点の電位とを比較するコンパレータとを前記フローティングブロック内に形成して備え、前記コンパレータの出力により前記フローティングブロック内の素子形成領域に集積化された信号処理回路の出力信号を停止させることを特徴とする。
また、本発明の請求項4に記載の半導体装置は、請求項1において、定電流源がエミッタに接続され前記高電位側電源端子にコレクタとベースが接続された第3のバイポーラトランジスタと、前記第3のバイポーラトランジスタのベース・エミッタ間電圧と前記基準電圧を基にした所定の電圧とを比較する第2のコンパレータとを前記フローティングブロック内に形成して備え、前記第2のコンパレータの出力により前記フローティングブロック内の素子形成領域に集積化された信号処理回路の出力信号を停止させることを特徴とする。
この構成によると、コレクタとベースを共通接続したバイポーラトランジスタは高電位側電源端子に接続した状態で基準電圧回路を回路構成することができるため、高電位側電源端子が接続されるフローティングブロックの領域内には、分離拡散領域を用いないバイポーラトランジスタのベース/エミッタ領域を形成することが可能になる。従って、第1,第2のバイポーラトランジスタ用のガードリングと、信号処理回路用のガードリングを共用することが可能になり、フローティングブロックの内部にバイポーラトランジスタを集積化して、小さな面積で高精度の基準電圧を出力することができる。
高電位側電源端子と低電位側電源端子との間に第4,第5の抵抗を直列接続し、その中間接続点と基準電圧とをコンパレータで比較することにより、フローティングブロック内に集積化される信号処理回路の電源電圧(高電位側電源端子と低電位側電源端子との間の電圧)の電源変動を安定に検出することができ、集積化した信号処理回路の安定な回路動作を保証することができる。
電源電圧が低下し、かつ制御回路が正常に動作する電源電圧以上で、出力端子HOに外部接続されるスイッチング素子としての、出力MOSトランジスタもしくは絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor)を停止し、電源電圧低下時の異常動作による破壊を防止することができる。
周囲温度が動作可能範囲を超えて上昇したとき、前記第3のバイポーラトランジスタのベース・エミッタ間電圧と前記基準電圧を基にした所定の電圧とを比較する第2のコンパレータとを備え、前記コンパレータの出力により前記フローティングブロック内の素子形成領域に集積化された信号処理回路の出力信号を停止させることで、周囲温度上昇時の破壊を防止することができる。
以下、本発明の各実施の形態を図1〜図3に基づいて説明する。
(実施の形態1)
図1と図2は本発明の(実施の形態1)を示す。
図1は、ブートストラップ回路を含むサステインドライバ102を有したPDP信号処理用の半導体装置を示す。
図1に示すサステインドライバは、入力回路1とレベルシフト回路2は、電源端子VCCと接地端子GNDとの間に印加される電源電圧により動作する。
高耐圧フローティングブロック19は、半導体基板の内部に構成されるN型半導体の島領域であり、その島領域には高電位側電源端子VBが接続され、島電位は高電位側電源端子の印加電圧にバイアスされ、低電位(約20ボルト)から高電位(約400ボルト)まで変動する。また、低電位側電源端子VSは、高耐圧フローティングブロック19内に集積化される信号処理回路用の低電位側電源端子となる。
この高耐圧フローティングブロック19内には、受信回路3と、保護回路7と、基準電圧回路17と、信号処理回路としての出力回路18とを備えている。
入力回路1を介して入力される入力信号INは、レベルシフト回路2を介して高耐圧フローティングブロック19内の受信回路3に入力され、その受信回路3の出力信号によって、出力回路18が駆動され、高電圧の出力信号を出力端子HOから出力する。
基準電圧回路17は、コレクタとベースとを高電位側電源端子VBに接続した第1のバイボラトランジスタとしてのNPNバイポーラトランジスタ10と、NPNバイポーラトランジスタ10のエミッタと基準電圧出力端との間に接続された第1の抵抗としての抵抗9と、コレクタとベースとを高電位側電源端子VBに接続した第2のバイボラトランジスタとしてのNPNバイポーラトランジスタ12と、NPNバイポーラトランジスタ12のエミッタと基準電圧出力端との間に直列接続された第2,第3の抵抗としての抵抗11,14と、抵抗11と抵抗14との中間接続点の電位と、NPNバイポーラトランジスタ10のエミッタ電位との電位差を比較するCMOS差動増幅器(differential amplifier )8と、差動増幅器8の出力信号を増幅するPチャンネルMOSトランジスタ16,NチャンネルMOSトランジスタ15,13とよって構成される。
この基準電圧回路17は、俗に云うバンドギャップ型定電圧回路の一種であり、NPNバイポーラトランジスタ10,12の大きさ、特にエミッタ面積の大きさを異ならせ、更にNPNバイポーラトランジスタ10,12の動作電流が異なるように回路設定する。
そして、差動増幅器8、MOSトランジスタ16,15,13を介して負帰還ループを構成し、抵抗11,14の中間接続点の電位とNPNバイポーラトランジスタ10のエミッタ電位とが平衡状態になるように回路動作させる。
すると、周囲温度に対しても安定な出力電圧(基準電圧Vref)を出力することができる。その基準電圧Vrefは約1.2ボルトであり、殆どバラツキを生じない。
また、基準電圧回路17は、NPNバイポーラトランジスタ10,12のコレクタを高耐圧フローティングブロック19の高電位側電源端子VBに接続して回路構成されることから、NPNバイポーラトランジスタ10,12のトランジスタ活性領域を高耐圧フローティングブロック19の素子形成領域26内にその他の半導体素子と一緒に形成することが可能になる。
従って、図2に示すようにNPNバイポーラトランジスタ10,12の専用のガードリングを設けなくても、高耐圧フローティングブロック19用のガードリングをNPNトランジスタ用としても兼用することができ、受信回路3、出力回路18および基準電圧回路17を含むサステインドライバのハイサイド回路を高耐圧フローティングブロック19内に構成することが出来る。
保護回路7は、高電位側電源端子VBと低電位側電源端子VSとの間に直列接続された第4,第5の抵抗としての抵抗5,6と、抵抗5,6の中間接続点と基準電圧Vrefとの電位差を比較するコンパレータ4により構成され、低電位側電源端子VSと高電位側電源端子VBとの間の電圧が大きくなると、コンパレータ4の出力がローレベルとなり、出力回路18の入力信号を遮断して、出力回路18の出力信号を停止させる。そして、出力端子HOにはローレベルを出力する。
以下、400ボルトの高耐圧特性を有する半導体装置の一例を挙げて説明する。図2に示す実施例では、素子形成領域26にはMOSトランジスタ、抵抗、コンデンサおよびバイポーラトランジスタのトランジスタ活性領域等の半導体素子が形成されており、これらの半導体素子によって受信回路3、保護回路7、基準電圧回路17および出力回路18等による信号処理回路が構成されている。素子形成領域26に集積化する半導体素子の素子数は約200素子であり、これらの半導体素子を集積化するために1200μm×400μmの面積が必要であり、この面積は図2における素子形成領域26の大きさは図6に示す従来例と同じである。高耐圧フローティングブロック19における素子形成領域26を包囲する領域はガードリング領域となっており、このガードリング領域の表面には3つのガードリング28a,28b,28Cを設けている。
所定の領域に数多くの半導体素子を集積化する場合、隙間を空けずに敷き詰めて集積化することは不可能であり、通常に設計すれば、半導体素子が配置されない余剰スペースは5%〜10%程度生じる。
その一方で、一つのNPNバイポーラトランジスタのトランジスタ活性領域24の大きさは図6(b)に示した40μm×60μm程度の大きさである。従って、トランジスタ活性領域24の1つ当たりの占有面積は素子形成領域26の面積の約0.5%である。このような占有面積の小さいトランジスタ活性領域は、素子形成領域26内に生じた余剰スペース内に苦労せずに2〜3個集積化することができる。従って、NPNバイポーラトランジスタ10,12のトランジスタ活性領域24を高耐圧フローティングブロック19の内側に配置することにより、面積の増加を従来に比べて小さく抑えることができ、トランジスタ活性領域を追加するために、形成すべき素子形成領域26の面積を予め大きくする必要性はほとんどない。
なお、出力回路18の出力信号を停止させる方法としては、低電位側電源端子VS及び高電位側電源端子VBから出力回路18に供給される電源供給を遮断して停止させても良いし、受信回路3の入力信号を遮断しても良い。
なお、上述した実施形態における差動増幅器8は、MOSトランジスタによって構成されるCMOS差動増幅器であり、コンパレータ4はMOSトランジスタによって構成されるコンパレータである。これらのMOSトランジスタは単体毎に分離拡散領域を設けなくても回路構成することができる特色を持っている。
このサステインドライバ用の半導体装置によれば、ガードリング付きのバイポーラトランジスタを用いなくても、バイポーラトランジスタのトランジスタ活性領域のみをその他の半導体素子と一緒に高電圧フローティングブロック内に集積化することができ、少面積で集積化することが可能な高精度の基準電圧回路を提供することができる。
また、基準電圧回路17から出力した基準電圧Vrefと電源電圧を分圧した電圧とを比較するコンパレータ4により、過大な電圧を検出すると出力回路18の入力信号を遮断して、信号処理回路の動作を停止させることができ、安定に動作する電源電圧以下の時だけ信号処理回路を動作させることができる。
また、この実施の形態では3個のガードリングを用いた例で説明したが、ガードリングの数を増やして、更に耐圧を大きくしても良いし、必要とする耐圧が小さければ、ガードリングの数を減らしても良い。
(実施の形態2)
次に、電源電圧が低下した時に作動する保護回路を有した半導体装置について説明する。
この実施の形態2の回路は、図1に示す(実施の形態1)とほぼ同じように回路構成され、前記抵抗5,6で高電位側電源端子電圧VBを分圧した電圧を前記コンパレータ4の反転入力端子(−)に印加し、前記コンパレータ4の非反転入力端子(+)に前記MOSトランジスタ13のドレインの電圧を印加することによって構成される。すると、コンパレータ4は、抵抗5の端子間電圧が基準電圧Vrefより小さくなると、フローティングブロック19内に集積化された信号処理回路(出力回路18)の出力信号を停止させることができる。この場合、電源電圧が低下して不足する前に信号処理回路の回路動作を停止させる保護回路として機能する。但し、(実施の形態1)の抵抗5および抵抗6の抵抗値と、この実施の形態の抵抗5および抵抗6の抵抗値を異ならせて、電源電圧の動作点を異ならせる必要がある。この種の回路をフローティングブロック19内に集積化する点については、(実施の形態1)と同様の効果を期待できる。
なお、この実施の形態で説明した減電圧保護回路と、(実施の形態1)で説明した過電圧保護回路との両方を用いると、所定の電源電圧範囲内で安定に動作するハイサイド回路を構成することができる。
(実施の形態3)
次に、過熱保護回路を有した半導体装置について、図3を用いて説明する。
図3は本発明の(実施の形態3)を示す回路構成であり、受信回路3、基準電圧回路17、過電圧保護用の保護回路7および出力回路18に関する説明は省略する。
基準電圧回路17に接続された抵抗33と抵抗34の直列回路により、前記基準電圧Vrefを抵抗分割して、検出温度の動作点に相当する所定の電圧を設定する。バイポーラトランジスタ31のコレクタとベースを高電位側電源端子VBに接続し、バイポーラトランジスタ31のエミッタを定電流源32の一端に接続して定電流を与える。そして、バイポーラトランジスタ31のエミッタにコンパレータ30の反転入力端子(−)を接続して、非反転入力端子(+)に抵抗33と抵抗34の中間接続点を接続し、コンパレータ30の出力を出力回路18の入力に接続する。バイポーラトランジスタ31のベース・エミッタ間電圧は、−2mV/℃の温度係数を有しており、高温になるほど電圧が小さくなる特性を示す。そのベース・エミッタ間電圧の絶対値は拡散プロセスの条件によって異なるため、検出温度に対応した検出電圧は実験的に求める。そして、抵抗33の端子間電圧が検出電圧になるように、抵抗33と抵抗34の直列回路で基準電圧Vrefを分圧する。
このように構成することによって、周囲温度が動作可能範囲を超えて上昇したとき、定電流源32がエミッタに接続され高電位側電源端子VBにコレクタとベースが接続された第3のバイポーラトランジスタ31のベース・エミッタ間電圧と、基準電圧Vrefを基にした所定の電圧とを比較するコンパレータ30の出力により、出力回路18の入力信号を遮断して、出力回路18の出力信号を停止し、出力端子HOにはローレベルを出力する。即ち、周囲温度が上昇して動作保証できない時には、出力端子HOを介してパワースイッチング素子を駆動する出力信号を遮断して、パワースイッチング素子を熱破壊から保護することができる。
上記の各実施の形態において、パワースイッチング素子として出力MOSトランジスタ36,37を使用したが、これには絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor)などを使用した場合も同様である。
上記の各実施の形態では、コンパレータ4またはコンパレータ30の出力により、出力回路18の入力信号を遮断して出力回路18の出力信号を停止したが、コンパレータ4またはコンパレータ30の出力により、受信回路3の入力信号を遮断しても良いし、受信回路3または出力回路18への電源供給を遮断しても良い。要するに、フローティングブロック19内に集積化された信号処理回路の動作を停止すれば同様の効果が得られる。
本発明はフローティングブロックを有した各種半導体装置の小型化と信頼性の向上に寄与することができ、プラズマディスプレイ等のフラットディスプレイ用の信号処理の半導体装置に使用できる。
本発明の(実施の形態1)のサステインドライバ用の半導体装置の回路図 同実施の形態において半導体装置の要部の平面図 本発明の(実施の形態2)のサステインドライバ用の半導体装置の回路図 プラズマディスプレイ装置の一般的な構成図 従来例におけるサステインドライバとその周辺の回路図 従来の半導体装置の平面構成を説明するための図 従来の半導体装置において2個の高耐圧トランジスタを使用した場合の平面図
符号の説明
VB 高電位側電源端子
VS 低電位側電源端子
102 サステインドライバ
3 受信回路
4 コンパレータ
5 抵抗(第4の抵抗)
6 抵抗(第5の抵抗)
7 保護回路
8 差動増幅器
9 抵抗(第1の抵抗)
10 NPNバイポーラトランジスタ(第1のバイポーラトランジスタ)
11 抵抗(第2の抵抗)
12 NPNバイポーラトランジスタ(第2のバイポーラトランジスタ)
13 NチャンネルMOSトランジスタ
14 抵抗(第3の抵抗)
15 NチャンネルMOSトランジスタ
16 PチャンネルMOSトランジスタ
17 基準電圧回路
18 出力回路(信号処理回路)
19 高耐圧フローティングブロック
20 基準電圧回路
24 トランジスタ活性領域
25a,25b,25c ガードリング
26 素子形成領域
27 分離拡散領域
28a,28b,28c ガードリング
30 コンパレータ(第2のコンパレータ)
31 NPNバイポーラトランジスタ(第3のバイポーラトランジスタ)
32 定電流源
33,34 抵抗
36,37 出力MOSトランジスタ

Claims (4)

  1. 低電位から高電位まで変動する電源電圧が印加される高電位側電源端子と、
    半導体基板上に形成された半導体層を分離拡散領域で包囲して島状に構成され、その島の電位が前記高電位側電源端子の電圧でバイアスされたフローティングブロックと、
    低電位側電源端子にソースが接続され前記高電位側電源端子とドレインとの間に基準電圧を出力するMOSトランジスタと、
    コレクタとベースを共に前記高電位側電源端子に接続した第1および第2のバイポーラトランジスタと、
    前記第1のバイポーラトランジスタのエミッタと前記MOSトランジスタのドレインとの間に接続された第1の抵抗と、
    前記第2のバイポーラトランジスタのエミッタと前記MOSトランジスタのドレインとの間に直列接続された第2,第3の抵抗と、
    前記第2,第3の抵抗の中間接続点と、前記第1のバイポーラトランジスタのエミッタ電位とを比較して前記MOSトランジスタの導通を制御する差動増幅器とを備え、
    前記第1,第2のバイポーラトランジスタのトランジスタ活性領域、前記MOSトランジスタ、前記第1〜第3の抵抗および、前記差動増幅器を、前記フローティングブロック内に形成していることを特徴とする半導体装置。
  2. 前記フローティングブロックは、その中央部を素子形成領域とし、前記素子形成領域の外側を包囲するようにガードリングを形成しており、前記素子形成領域内に前記第1,第2のバイポーラトランジスタ、前記MOSトランジスタおよび、前記第1〜第3の抵抗を形成していることを特徴とする
    請求項1記載の半導体装置。
  3. 前記低電位側電源端子と前記高電位側電源端子との間に直列接続された第4,第5の抵抗と、
    前記MOSトランジスタのドレイン電位と前記第4,第5の抵抗による中間接続点の電位とを比較するコンパレータとを前記フローティングブロック内に形成して備え、
    前記コンパレータの出力により前記フローティングブロック内の素子形成領域に集積化された信号処理回路の出力信号を停止させることを特徴とする
    請求項1または請求項2記載の半導体装置。
  4. 定電流源がエミッタに接続され前記高電位側電源端子にコレクタとベースが接続された第3のバイポーラトランジスタと、
    前記第3のバイポーラトランジスタのベース・エミッタ間電圧と前記基準電圧を基にした所定の電圧とを比較する第2のコンパレータとを前記フローティングブロック内に形成して備え、
    前記第2のコンパレータの出力により前記フローティングブロック内の素子形成領域に集積化された信号処理回路の出力信号を停止させることを特徴とする
    請求項1記載の半導体装置。
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