JP4241011B2

JP4241011B2 - Wiring pattern determination method and program

Info

Publication number: JP4241011B2
Application number: JP2002337814A
Authority: JP
Inventors: 智菅野
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2002-11-21
Filing date: 2002-11-21
Publication date: 2009-03-18
Anticipated expiration: 2022-11-21
Also published as: JP2004171363A

Description

【０００１】
【発明の属する技術分野】
本発明は、大規模集積回路のパターン設計に用いて好適な配線パターン決定方法およびプログラムに関する。
【０００２】
【従来の技術】
大規模集積回路においては、近年の微細化加工技術の発達に伴い、線間距離の短縮によるカップリング容量が増大しクロストークノイズが問題になっている。
集積回路内の配置・配線パターンを自動的に決定するツール（以下、「自動配置配線ツール」と呼ぶ。）では、所望の論理機能を満たすネットリストを入力することにより、該論理機能を有するスタンダードセル、ゲートアレイセル等の構成要素が自動配置される。さらに、後述するアンテナルールにしたがって、自動配線が行われる。この場合において、クロストークノイズを除去するために長距離配線になりそうなネットにリピータが挿入され、あるいは、配線時に線間距離を大きくする等の措置が採られていた。さらに、配線終了後、寄生容量の抽出を行いノイズ解析が行われていた。
さらに、特許文献１には同一層内の隣接配線とのカップリング容量に注目して該カップリング容量がクロストーク基準値を超える場合、該隣接配線の一部を別層に変換して再配線を行う技術が開示されている。また、特許文献２には、シールドによってカップリング容量の影響を減少させる技術が開示されている。
【０００３】
【特許文献１】
特許第３１１９１９７号明細書
【特許文献２】
特開２０００−２９４６４９号公報
【０００４】
【発明が解決しようとする課題】
しかし、自動配置配線ツールでは長距離配線になりそうなネットの選定が煩雑・困難であり、線間距離を大きくするとチップサイズが大きくなる問題がある。また、配線終了後、寄生容量の抽出を行いノイズ解析を行う方法においては、寄生容量の抽出に時間を要し、ツール間のインターフェースが煩雑である。また、解析した結果を自動配置配線ツールにフィードバックすることが困難である。その上、それぞれのツールの購入・立ち上げに費用・時間が必要になる。
なお、特許文献１記載の発明においては、カップリング容量のみに注目しているためにＣＰＵ処理の繰り返しが多く収束しない可能性がある。また、特許文献２記載の発明においてはシールドのための面積が新たに必要になりコスト高になる問題点がある。
この発明は、上述した事情に鑑みてなされたものであり、クロストークノイズが除去された配線パターンを安価に、かつ、自動的に決定できる配線パターン決定方法およびプログラムを提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記課題を解決するため本発明にあっては、下記構成を具備することを特徴とする。なお、括弧内は例示である。
請求項１記載の配線パターン決定方法にあっては、集積回路内の配線パターンを自動配置配線する配線パターン決定方法であって、前記集積回路の製造工程における集積回路内部の構成要素（Ｄフリップフロップ）の絶縁破壊を防止するための第１のパラメータ（アンテナ用ライブラリ）に基づいて第１の最大配線長以下の配線長を有する第１の配線パターン（メタル配線）を決定する第１過程と、前記第１過程の後に、前記集積回路の動作における所定の端子に接続される配線へのクロストークノイズを防止するための第２のパラメータ（クロストーク用ライブラリ）に基づいて前記第１の配線パターンを第２の最大配線長以下の配線長を有する第２の配線パターンに変更する第２過程とを有し、前記第１過程と前記第２過程とは共通のアルゴリズムによって前記第１の配線パターンまたは前記第２の配線パターンを求めるものであり、前記共通のアルゴリズムは、前記第１または第２のパラメータの何れか一方を構成する入力ゲートに関する第１および第２の値の積を算出し、前記積が「０」でなければ前記積を該入力ゲートに接続可能な同一層内の配線の最大配線長とし、前記積が「０」の場合は当該入力ゲートに接続可能な同一層内の配線の長さに制限が無いものとして自動配線結果をチェックする第１のステップと、前記第１のステップにおける前記チェックの結果にエラーが生じた際には再配線を行う第２のステップとを備えるものであり、前記第１のパラメータは、前記集積回路を構成する構成要素の各入力ゲートのゲート面積を前記第１の値とし、該ゲート面積と該入力ゲートに接続される同一層内における配線の配線面積との比率の最大許容値を前記第２の値として構成され、前記第２のパラメータは、前記各入力ゲートへのノイズ印加によって状態遷移する蓋然性を表すノイズ耐性であってクロストークノイズによる状態遷移の生じないものを「０」、生じるものについてはその蓋然性を「０」より大きい数値で示したノイズ耐性を前記第１の値とし、所定のノイズ耐性（「１」）において前記クロストークノイズによる状態遷移を生じさせることなく前記入力ゲートに接続される同一層の配線の最大配線長を前記第２の値として構成されることを特徴とする。
さらに、請求項２記載の構成にあっては、請求項１記載の配線パターン決定方法において、前記第１の最大配線長は、前記第２の最大配線長よりも長いことを特徴とする。
また、請求項３記載のプログラムにあっては、処理装置に集積回路内の配線パターンを自動配置配線することを実行させるプログラムであって、前記集積回路の製造工程における集積回路内部の構成要素（Ｄフリップフロップ）の絶縁破壊を防止するための第１のパラメータ（アンテナ用ライブラリ）に基づいて第１の最大配線長以下の配線長を有する第１の配線パターン（メタル配線）を決定する第１過程と、前記第１過程の後に、前記集積回路の動作における所定の端子に接続される配線へのクロストークノイズを防止するための第２のパラメータ（クロストーク用ライブラリ）に基づいて前記第１の配線パターンを第２の最大配線長以下の配線長を有する第２の配線パターンに変更する第２過程とを前記処理装置に実行させ、前記第１過程と前記第２過程とは共通のアルゴリズムによって前記第１の配線パターンまたは前記第２の配線パターンを求めるものであり、前記共通のアルゴリズムは、前記第１または第２のパラメータの何れか一方を構成する入力ゲートに関する第１および第２の値の積を算出し、前記積が「０」でなければ前記積を該入力ゲートに接続可能な同一層内の配線の最大配線長とし、前記積が「０」の場合は当該入力ゲートに接続可能な同一層内の配線の長さに制限が無いものとして自動配線結果をチェックする第１のステップと、前記第１のステップにおける前記チェックの結果にエラーが生じた際には再配線を行う第２のステップとを備えるものであり、前記第１のパラメータは、前記集積回路を構成する構成要素の各入力ゲートのゲート面積を前記第１の値とし、該ゲート面積と該入力ゲートに接続される同一層内における配線の配線面積との比率の最大許容値を前記第２の値として構成され、前記第２のパラメータは、前記各入力ゲートへのノイズ印加によって状態遷移する蓋然性を表すノイズ耐性であってクロストークノイズによる状態遷移の生じないものを「０」、生じるものについてはその蓋然性を「０」より大きい数値で示したノイズ耐性を前記第１の値とし、所定のノイズ耐性（「１」）において前記クロストークノイズによる状態遷移を生じさせることなく前記入力ゲートに接続される同一層の配線の最大配線長を前記第２の値として構成されることを特徴とする。
【０００６】
【発明の実施の形態】
１．実施形態のハードウェア構成
本発明の一実施形態である配線パターン決定装置のハードウェア構成を図１を参照して説明する。
図において、１０は液晶表示パネルであり、自動配置配線後のレイアウトを表示し、ルール設定の変更を行う画面が表示される。２０はＩ／Ｏ制御部であり、ＣＡＤシステムとのインターフェースを行う。また、ポインティングデバイス、ＵＳＢインターフェースが含まれる。３０はＦＤＤ部であり、データ交換するためのフレキシブルディスクを収容する。４０はＨＤＤ部であり、配置配線データ（ネットリスト）、アプリケーションプログラム、各種パラメータ、各種ライブラリ等を保管する。５０はＣＰＵであり、各部を制御する。６０はＲＯＭであり、イニシャルプログラムローダ等が記憶されている。７０はＲＡＭであり、ワークメモリ、バッファとして使用される。９０はバスラインであり、各部を接続する。以上の構成要素により、本実施形態の配線パターン決定装置１００が構成される。
【０００７】
２．実施形態の動作
本実施形態である配線パターン決定装置１００では、配置配線データ（ネットリスト）２１０の入力が行われ、所定の操作が行われることにより図２に示されるルーチンが起動する。
ステップＳＰ１０１においては、配置配線データ２１０に従って、スタンダードセル、ゲートアレイセル等の構成要素の自動配置が行われる。そして、処理はステップＳＰ１０３に進み、最初の自動多層配線が行われる。
【０００８】
たとえば自動多層配線が行われた例として、図４（ａ）にＤフリップフロップのクロック入力における配線レイアウトを示す。Ｄフリップフロップ５００のクロック入力は、ｐチャンネルＭＯＳゲート酸化膜５１０、ｎチャンネルＭＯＳゲート酸化膜５２０およびゲートポリシリコン５３０によって構成され、METAL４１０に接続されている。METAL４１０の長さはＬ＝１００であり、第２層に存在するMETAL４２０に接続されている。なお、METAL４１０に平行にMETAL４１２が近接配置されている。そして、自動多層配線後、処理はステップＳＰ１０５に進む。
【０００９】
ステップＳＰ１０５においては、アンテナチェックが行われる。メタル形成プロセスにおいては、シリコン基板全面にスパッタ、蒸着により導電性金属材料が堆積され、その後、配線以外の部分がエッチングによって取り除かれる。そのため、上層のスパッタ等を行っている場合、下層のメタル配線がアンテナになり、イオンがゲートに到達しチャージアップが発生する。さらにエッチングによりメタルに溜まった電荷が、既に形成されているＭＯＳゲート上のポリシリコン（ゲートポリ）を介し基板に流れ、酸化膜を破壊することがある。メタルに溜まる電荷の総量はメタルのパターン面積（すなわち幅が一定であれば配線長）に比例し、ゲートに印加される電界強度はゲートポリ面積に反比例する。したがって、ゲートポリ面積とゲートポリに繋がるパターンのパターン面積（すなわち幅が一定であれば配線長）との「比率」および該ゲートポリの「面積」によって、対象ゲートに接続される最大配線長が制限される。そこで、酸化膜の絶縁破壊を防止するためのルールであるアンテナルールは、「比率」および「面積」をパラメータとして最大配線長を制限する。なお、チャージアップの原因としては、プラズマアッシングによるプラズマの不均一がある。また、酸化膜やＳｉＮなどの絶縁物を堆積するプラズマＣＶＤにおいても、膜の堆積の初期にはイオンが到達するためチャージアップが発生する。
【００１０】
図３（ａ）にアンテナルール用ライブラリを示す。該ライブラリはハードディスクの所定領域に保管されている。領域３０１には、２入力ＡＮＤゲートおよびＤフリップフロップの入力ゲート面積が記憶されている。２入力ＡＮＤゲートにおいては、Ａ入力およぶＢ入力の双方のゲート面積が「０．３」である。一方、ＤフリップフロップのＤ入力のゲート面積は「０．２」であるがクロック（ＣＫ）入力のゲート面積は「０．４」である。領域３０２にはアンテナルールが定義され、ゲート面積とゲート接続メタルの配線長との比率が記憶される。なお、アンテナルールによって評価を受けない場合は、「０」が設定される。
【００１１】
メタルは４層にて形成され、第１層であるMETAL４１ｎ、第２層であるMETAL４２ｎおよび、第３層であるMETAL４３ｎ（ｎは整数）は「４００（以下）」と記憶され、ゲート面積の４００倍までの配線長が許される。最上層であるMETAL４４ｎは、スパッタ時にアンテナが形成されておらず、チャージアップを受けないため、アンテナルールによって評価する必要がない。したがって、「０」が設定される。
【００１２】
ここで、ステップＳＰ１０３において決定されたゲート接続メタルの配線長がゲート面積の４００倍を超え、アンテナチェックにエラーが発生すれば、ステップＳＰ１０５において「ＹＥＳ」と判定され、処理はステップＳＰ１０７に進む。ステップＳＰ１０７においては、エラー箇所のレポートが発行され、処理はステップＳＰ１０３に戻り、再配線が行われる。一方、ゲート接続メタルの配線長がゲート面積の４００倍以内であり、アンテナチェックにエラーが発生しなければ、「ＮＯ」と判定され、処理はステップＳＰ１０９に進む。たとえば、図３（ａ）の例においては、Ｄフリップフロップのクロック入力のゲート面積は「０．４」にされており、METAL４１０の配線長はＬ＝１００である（図４（ａ））。したがって、アンテナルールの４００倍である１６０以内であるので「ＮＯ」と判定される。
【００１３】
ステップＳＰ１０９においては、使用するライブラリの切替・差し替えが行われる。すなわち、領域３０１に記憶されているアンテナルール用ライブラリに代えて、領域３１１に記憶されているクロストークノイズ用ライブラリが使用できる状態にされる。ノイズ除去ルールは、ノイズによる状態遷移が生じやすい入力に接続される配線によるカップリング容量を制限するものである。このカップリング容量は配線パターンの配線長に比例するため、対象ゲートのノイズ耐性（０〜１）とノイズ耐性「１」のときの最大配線長とにより対象ゲートに接続される配線パターンの最大配線長が規定される。すなわち、クロストークノイズ用ライブラリに記載されているパラメータは、「ノイズ耐性」および「最大配線長」であり、対象ゲートに接続される配線パターンの最大配線長が規定される。一方、前述のアンテナルール用ライブラリに記載されているパラメータは「面積」および「比率」であり、対象ゲートに接続される配線パターンの最大配線長が規定される。したがって、アンテナルール用ライブラリとクロストークノイズ用ライブラリとを共通のアプリケーションソフト（自動配線ツール）に対して与えることが出来、各ライブラリに基づいた動作を該アプリケーションソフトに実行させることが出来るため、これらライブラリは交換可能であることが解る。
【００１４】
図３（ｂ）にクロストークノイズ用ライブラリの一例を示す。領域３１１にはノイズセンシティブなピンすなわち状態遷移が生じやすい入力がノイズ耐性「１」に設定される。一方、ノイズを受けても状態遷移が生じないピンはノイズ耐性「０」に設定される。すなわち、後者のピンに対しては、再配線が実行されないことになる。このように本実施形態によれば、ノイズセンシティブなピンのみに着目して配線の変更を行うことにより簡易・高速に再配線が行われる。なお、回路構成・デバイス特性によっては、「０」から「１」の中間値をノイズ耐性として設定してもよい。すなわち、ノイズ耐性はノイズ印加によって状態遷移する蓋然性を表す。
【００１５】
図示の例においては、ＡＮＤゲートの各入力、ＤフリップフロップのＤ入力は、一時的にノイズが入力しても瞬時に定常状態に戻り状態遷移が生じないので、ノイズ耐性が「０」に設定されている。一方、Ｄフリップフロップのクロック端子にノイズが入ると実際のクロック入力時と同様の動作が実行される。それ故、誤った状態遷移が生ずる危険性があるので、ノイズ耐性として「１」を設定し、ノイズチェックを行うこととしたものである。
【００１６】
また、領域３１２においては、ノイズ耐性を「１」とした場合のノイズセンシティブピンに対する配線長の限界が設定されている。METAL４１ｎ、METAL４２ｎおよびMETAL４３ｎ（ｎは整数）についてはＬ＝５０に設定され、METAL４４ｎについてはＬ＝３０に設定されている。この値は、アンテナルール長よりも短くなるように設定された値である。そして、ライブラリの差し替えが行われると、処理はステップＳＰ１１１に進む。
【００１７】
ステップＳＰ１１１においては、ステップＳＰ１０５において使用されたアプリケーションプログラム（自動配線ツール）を用いて、クロストークエラーの有無が判定される。ここで、図４（ａ）において、METAL４１０の長さはＬ＝１００であり、設定値５０よりも大きい値であるのでエラーが発生する。エラーが発生すれば、「ＹＥＳ」と判定され、処理はステップＳＰ１１３に進む。ステップＳＰ１１３においては、エラー箇所のレポートが発行される。そして、処理はステップＳＰ１０３に戻る。
【００１８】
ステップＳＰ１０３においては、再配線が行われる。入力ゲートに接続される配線パターンの配線長が制限され、他の層の配線パターンに接続される。図４（ｂ）に再配線後のレイアウト図を示す。Ｄフリップフロップのクロック端子に接続されているMETAL４１０の長さがＬ＝５０に短縮され、METAL４１４に変更されている。そして、第２層であるMETAL４２０に到達するまで第３層であるMETAL４３０が使用される。それにより、METAL４１４とMETAL４１２との平行距離は、再配置前のMETAL４１０とMETAL４１２との平行距離よりも短縮され、クロストークノイズが低減される。
【００１９】
さらに、ステップＳＰ１０５において、Ｌ＝５０に対してゲート面積の４００倍である１６０以内の配線長であるので「ＮＯ」と判定され、ステップＳＰ１０９に進む。さらに、ステップＳＰ１１１においても、設定値以内であるので、「ＮＯ」と判定され、処理はステップＳＰ１１５に進む。ステップＳＰ１１５においては、最終配置配線データがレイアウト作成用ＣＡＤシステムＧＤＳ（Ｇraphic Data System）に出力される。そして、本ルーチンが終了する。
【００２０】
３．変形例
本発明は上述した実施形態に限定されるものではなく、例えば以下のような種々の変形が可能であり、全て本発明の範疇に含まれる。
（１）上記実施形態は、集積回路のパターンレイアウトに適用したが、クロストークノイズチェックは、多層プリント基板のパターンレイアウトにも適用可能である。
（２）上記実施形態は、ＨＤＤ部４０に格納されたプログラムによって配線パターン決定方法を実行したが、このアプリケーションプログラムをＣＤ−ＲＯＭ、フレキシブルディスク等の記憶媒体に格納して頒布し、あるいは電気通信回線を通じて頒布してもよい。
【００２１】
【発明の効果】
以上説明したように請求項１に記載の構成によれば、単一の配線パターン決定アルゴリズムに対してパラメータを交換するのみで、集積回路内部の構成要素の絶縁破壊を防止することが出来、さらに、クロストークノイズを防止することが出来る。
【図面の簡単な説明】
【図１】本発明の一実施形態である配線パターン決定装置のハードウェア構成を示す図である。
【図２】動作を示すためのフローチャートである。
【図３】アンテナルール用ライブラリおよびクロストークノイズ用ライブラリを示す図である。
【図４】ノイズエラー改善前およびノイズエラー改善後の配線パターンを示す図である。
【符号の説明】
１０…液晶表示パネル、２０…Ｉ／Ｏ制御部、３０…ＦＤＤ部、４０…ＨＤＤ部、５０…ＣＰＵ、６０…ＲＯＭ、７０…ＲＡＭ、１００…配線パターン決定装置、２１０…配置配線データ、２２０…クロストーク用ライブラリ（第２のパラメータ）４１０，４１２，４１４，４２０，４３０…メタル配線（配線パターン）、５００…Ｄフリップフロップ（構成要素）、５１０，５２０…ゲート酸化膜、５３０…ゲートポリシリコン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a wiring pattern determination method and program suitable for use in pattern design of a large-scale integrated circuit.
[0002]
[Prior art]
In large-scale integrated circuits, with the recent development of miniaturization technology, the coupling capacitance due to the shortening of the line-to-line distance increases and crosstalk noise becomes a problem.
In a tool for automatically determining a placement / wiring pattern in an integrated circuit (hereinafter referred to as an “automatic placement / wiring tool”), a standard having the logical function is input by inputting a netlist satisfying a desired logical function. Components such as cells and gate array cells are automatically arranged. Furthermore, automatic wiring is performed according to an antenna rule described later. In this case, in order to eliminate crosstalk noise, a repeater is inserted into a net that is likely to be a long-distance wiring, or measures such as increasing the line-to-line distance during wiring have been taken. Furthermore, after the wiring is completed, parasitic capacitance is extracted and noise analysis is performed.
Further, in Patent Document 1, if the coupling capacitance exceeds the crosstalk reference value by paying attention to the coupling capacitance with the adjacent wiring in the same layer, a part of the adjacent wiring is converted to another layer and re-wired. Techniques for performing are disclosed. Patent Document 2 discloses a technique for reducing the influence of coupling capacitance by a shield.
[0003]
[Patent Document 1]
Patent No. 3119197 [Patent Document 2]
JP 2000-294649 A [0004]
[Problems to be solved by the invention]
However, it is difficult and difficult to select a net that is likely to be a long distance wiring with the automatic placement and routing tool, and there is a problem that the chip size increases as the distance between the lines increases. Further, in the method of extracting parasitic capacitance and performing noise analysis after the wiring is completed, it takes time to extract the parasitic capacitance, and the interface between tools is complicated. Also, it is difficult to feed back the analysis result to the automatic placement and routing tool. In addition, cost and time are required to purchase and launch each tool.
In the invention described in Patent Document 1, since only the coupling capacitance is focused, there is a possibility that the CPU processing is repeated many times and does not converge. Further, the invention described in Patent Document 2 has a problem that a new area for shielding is required and the cost is increased.
The present invention has been made in view of the above-described circumstances, and an object thereof is to provide a wiring pattern determination method and program capable of automatically and automatically determining a wiring pattern from which crosstalk noise has been removed. .
[0005]
[Means for Solving the Problems]
In order to solve the above problems, the present invention is characterized by having the following configuration. The parentheses are examples.
2. The wiring pattern determination method according to claim 1, wherein the wiring pattern determination method is for automatically arranging and wiring the wiring pattern in the integrated circuit, wherein a component (D flip-flop) inside the integrated circuit in the manufacturing process of the integrated circuit. And a first step of determining a first wiring pattern (metal wiring) having a wiring length equal to or shorter than the first maximum wiring length based on a first parameter (antenna library) for preventing dielectric breakdown of After the first step, the first wiring pattern is based on a second parameter (crosstalk library) for preventing crosstalk noise to a wiring connected to a predetermined terminal in the operation of the integrated circuit. A second wiring pattern having a wiring length less than or equal to the second maximum wiring length, and the first process and the second process are common to each other. Is intended to determine the first wiring pattern or the second wiring pattern by Gorizumu, the common algorithm, wherein the first or second of the first and second related input gates constituting either one of the parameters If the product is not “0”, the product is set to the maximum wiring length of wiring in the same layer that can be connected to the input gate. If the product is “0”, the input gate A first step of checking the automatic wiring result on the assumption that there is no limit on the length of wiring in the same layer that can be connected to, and rewiring when an error occurs in the result of the check in the first step is intended and a second step of performing, the first parameter, the gate area of the input gate of the components constituting the integrated circuit and the first value, and the gate area Configured the maximum allowable value of the ratio of the wiring area of the wiring in the same layer which is connected to the input gate as said second value, said second parameter is a state transition by the noise applied to each input gate "0" which does not cause a state transition due to crosstalk noise a noise resistance representing the probability, for those resulting is the first value of noise immunity which shows the probability of "0" number greater than a predetermined and wherein the noise resistance ( "1") the can be configured maximum interconnection length same layer connected to said input gate without causing a state transition due to crosstalk noise as the second value in To do.
The wiring pattern determination method according to claim 1 is characterized in that the first maximum wiring length is longer than the second maximum wiring length.
According to a third aspect of the present invention, there is provided a program for causing a processing device to automatically place and route a wiring pattern in an integrated circuit. A first wiring pattern (metal wiring) having a wiring length equal to or shorter than the first maximum wiring length is determined based on a first parameter (antenna library) for preventing dielectric breakdown of the D flip-flop) And after the first step, based on a second parameter (crosstalk library) for preventing crosstalk noise to a wiring connected to a predetermined terminal in the operation of the integrated circuit. A second step of changing the wiring pattern to a second wiring pattern having a wiring length equal to or less than a second maximum wiring length, and causing the processing apparatus to execute the first process. It is intended the extent and the second process of obtaining the first wiring pattern or the second wiring pattern by a common algorithm, the common algorithm, one of the first or second parameter The product of the first and second values relating to the input gate to be configured is calculated, and if the product is not “0”, the product is set as the maximum wiring length of wirings in the same layer connectable to the input gate, and the product Is “0”, the first step of checking the automatic wiring result on the assumption that the length of the wiring in the same layer connectable to the input gate is not limited, and the result of the check in the first step to when an error occurs are those comprising a second step of performing rewiring, the first parameter, before the gate area of the input gate of the components constituting the integrated circuit The first value, is configured the maximum allowable value of the ratio of the wiring area of the wiring in the same layer which is connected to the gate area and the input gate as said second value, said second parameter is the Noise tolerance indicating the probability of state transition due to the application of noise to each input gate, where no state transition occurs due to crosstalk noise, is indicated by “0”, and the probability of occurrence is indicated by a numerical value greater than “0”. The noise resistance is the first value, and the maximum wiring length of the same layer connected to the input gate without causing a state transition due to the crosstalk noise at a predetermined noise resistance (“1”) is the first value . It is configured as a value of 2 .
[0006]
DETAILED DESCRIPTION OF THE INVENTION
1. Hardware Configuration of Embodiment A hardware configuration of a wiring pattern determination apparatus according to an embodiment of the present invention will be described with reference to FIG.
In the figure, reference numeral 10 denotes a liquid crystal display panel which displays a layout after automatic placement and routing and displays a screen for changing rule settings. An I / O control unit 20 interfaces with a CAD system. A pointing device and a USB interface are also included. Reference numeral 30 denotes an FDD unit which accommodates a flexible disk for exchanging data. Reference numeral 40 denotes an HDD unit that stores layout and wiring data (net list), application programs, various parameters, various libraries, and the like. Reference numeral 50 denotes a CPU which controls each unit. A ROM 60 stores an initial program loader and the like. A RAM 70 is used as a work memory and a buffer. Reference numeral 90 denotes a bus line, which connects each part. The wiring pattern determination apparatus 100 of this embodiment is configured by the above components.
[0007]
2. Operation of Embodiment In the wiring pattern determining apparatus 100 according to the present embodiment, the placement and routing data (net list) 210 is input, and a routine shown in FIG. 2 is started when a predetermined operation is performed.
In step SP101, components such as standard cells and gate array cells are automatically arranged according to the placement and routing data 210. Then, the process proceeds to step SP103, and the first automatic multilayer wiring is performed.
[0008]
For example, as an example in which automatic multilayer wiring is performed, FIG. 4A shows a wiring layout at the clock input of the D flip-flop. The clock input of the D flip-flop 500 is constituted by a p-channel MOS gate oxide film 510, an n-channel MOS gate oxide film 520, and a gate polysilicon 530, and is connected to the METAL 410. The length of the METAL 410 is L = 100, and is connected to the METAL 420 existing in the second layer. Note that the METAL 412 is disposed in close proximity to the METAL 410. Then, after automatic multilayer wiring, the process proceeds to step SP105.
[0009]
In step SP105, an antenna check is performed. In the metal forming process, a conductive metal material is deposited on the entire surface of the silicon substrate by sputtering and vapor deposition, and then portions other than the wiring are removed by etching. Therefore, when upper layer sputtering or the like is performed, the lower layer metal wiring becomes an antenna, and ions reach the gate and charge up occurs. Furthermore, the electric charge accumulated in the metal by etching may flow to the substrate via the polysilicon (gate poly) on the already formed MOS gate and destroy the oxide film. The total amount of charges accumulated in the metal is proportional to the pattern area of the metal (that is, the wiring length if the width is constant), and the electric field strength applied to the gate is inversely proportional to the gate poly area. Therefore, the maximum wiring length connected to the target gate is limited by the “ratio” between the gate poly area and the pattern area of the pattern connected to the gate poly (that is, the wiring length if the width is constant) and the “area” of the gate poly. . Therefore, the antenna rule, which is a rule for preventing dielectric breakdown of the oxide film, limits the maximum wiring length using “ratio” and “area” as parameters. The cause of charge-up is plasma non-uniformity due to plasma ashing. Also, in plasma CVD for depositing an insulator such as an oxide film or SiN, charge up occurs because ions arrive at the initial stage of film deposition.
[0010]
FIG. 3A shows an antenna rule library. The library is stored in a predetermined area of the hard disk. The area 301 stores the input gate area of the 2-input AND gate and the D flip-flop. In the 2-input AND gate, the gate areas of both the A input and the B input are “0.3”. On the other hand, the gate area of the D input of the D flip-flop is “0.2”, but the gate area of the clock (CK) input is “0.4”. In the area 302, an antenna rule is defined, and the ratio between the gate area and the wiring length of the gate connection metal is stored. Note that “0” is set when the antenna rule does not evaluate.
[0011]
The metal is formed of four layers. METAL 41n as the first layer, METAL 42n as the second layer, and METAL 43n (n is an integer) as the third layer are stored as “400 (below)”, and the gate area is 400 Wiring lengths up to twice are allowed. METAL 44n, which is the uppermost layer, has no antenna formed at the time of sputtering, and does not receive charge-up, so there is no need to evaluate it by antenna rules. Therefore, “0” is set.
[0012]
If the wiring length of the gate connection metal determined in step SP103 exceeds 400 times the gate area and an error occurs in the antenna check, “YES” is determined in step SP105, and the process proceeds to step SP107. In step SP107, a report of the error location is issued, the process returns to step SP103, and rewiring is performed. On the other hand, if the wiring length of the gate connection metal is within 400 times the gate area and no error occurs in the antenna check, “NO” is determined, and the process proceeds to step SP109. For example, in the example of FIG. 3A, the gate area of the clock input of the D flip-flop is set to “0.4”, and the wiring length of the METAL 410 is L = 100 (FIG. 4A). Therefore, it is determined as “NO” because it is within 160, which is 400 times the antenna rule.
[0013]
In step SP109, the library to be used is switched / replaced. That is, instead of the antenna rule library stored in the area 301, the crosstalk noise library stored in the area 311 can be used. The noise removal rule restricts the coupling capacitance due to the wiring connected to the input that is likely to cause a state transition due to noise. Since this coupling capacitance is proportional to the wiring length of the wiring pattern, the maximum wiring of the wiring pattern connected to the target gate is determined by the noise resistance (0 to 1) of the target gate and the maximum wiring length when the noise resistance is “1”. The length is specified. That is, the parameters described in the library for crosstalk noise are “noise resistance” and “maximum wiring length”, and the maximum wiring length of the wiring pattern connected to the target gate is defined. On the other hand, the parameters described in the antenna rule library are “area” and “ratio”, and the maximum wiring length of the wiring pattern connected to the target gate is defined. Therefore, the library for antenna rules and the library for crosstalk noise can be provided to common application software (automatic wiring tool), and operations based on each library can be executed by the application software. It can be seen that the library is interchangeable.
[0014]
FIG. 3B shows an example of a crosstalk noise library. In the region 311, a noise-sensitive pin, that is, an input that easily causes a state transition is set to noise tolerance “1”. On the other hand, pins that do not undergo state transition even when receiving noise are set to noise tolerance “0”. That is, no rewiring is performed for the latter pin. As described above, according to the present embodiment, rewiring is performed simply and at high speed by changing the wiring while paying attention to only noise-sensitive pins. Depending on the circuit configuration and device characteristics, an intermediate value from “0” to “1” may be set as noise tolerance. That is, noise tolerance represents the probability that state transition is caused by noise application.
[0015]
In the illustrated example, each input of the AND gate and the D input of the D flip-flop return to a steady state instantaneously even if noise is temporarily input, and no state transition occurs, so the noise tolerance is set to “0”. Has been. On the other hand, when noise enters the clock terminal of the D flip-flop, the same operation as when an actual clock is input is executed. Therefore, since there is a risk of erroneous state transition, “1” is set as noise resistance and noise check is performed.
[0016]
In the region 312, the limit of the wiring length for the noise sensitive pin when the noise tolerance is “1” is set. METAL 41n, METAL 42n, and METAL 43n (n is an integer) are set to L = 50, and METAL 44n is set to L = 30. This value is set to be shorter than the antenna rule length. When the library is replaced, the process proceeds to step SP111.
[0017]
In step SP111, the presence / absence of a crosstalk error is determined using the application program (automatic wiring tool) used in step SP105. Here, in FIG. 4A, the length of METAL 410 is L = 100, which is larger than the set value 50, and an error occurs. If an error occurs, “YES” is determined, and the process proceeds to step SP113. In step SP113, an error location report is issued. Then, the process returns to step SP103.
[0018]
In step SP103, rewiring is performed. The wiring length of the wiring pattern connected to the input gate is limited, and the wiring pattern is connected to the wiring pattern of another layer. FIG. 4B shows a layout diagram after rewiring. The length of METAL 410 connected to the clock terminal of the D flip-flop is shortened to L = 50 and changed to METAL 414. Then, the METAL 430 that is the third layer is used until the METAL 420 that is the second layer is reached. Thereby, the parallel distance between METAL 414 and METAL 412 is shorter than the parallel distance between METAL 410 and METAL 412 before rearrangement, and crosstalk noise is reduced.
[0019]
Furthermore, in step SP105, since the wiring length is within 160, which is 400 times the gate area with respect to L = 50, it is determined as “NO”, and the process proceeds to step SP109. Further, in step SP111, since it is within the set value, “NO” is determined, and the process proceeds to step SP115. In step SP115, the final placement and routing data is output to a layout creation CAD system GDS (Graphic Data System). Then, this routine ends.
[0020]
3. Modifications The present invention is not limited to the above-described embodiments. For example, the following various modifications are possible and all fall within the scope of the present invention.
(1) Although the above embodiment is applied to the pattern layout of an integrated circuit, the crosstalk noise check can also be applied to the pattern layout of a multilayer printed board.
(2) In the above embodiment, the wiring pattern determination method is executed by the program stored in the HDD unit 40. However, the application program is stored in a storage medium such as a CD-ROM or a flexible disk and distributed or telecommunications. You may distribute it over the line.
[0021]
【The invention's effect】
As described above, according to the configuration described in claim 1, it is possible to prevent dielectric breakdown of the components inside the integrated circuit only by exchanging parameters for a single wiring pattern determination algorithm. Crosstalk noise can be prevented.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a hardware configuration of a wiring pattern determination apparatus according to an embodiment of the present invention.
FIG. 2 is a flowchart for illustrating the operation.
FIG. 3 is a diagram showing an antenna rule library and a crosstalk noise library;
FIG. 4 is a diagram showing a wiring pattern before noise error improvement and after noise error improvement;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Liquid crystal display panel, 20 ... I / O control part, 30 ... FDD part, 40 ... HDD part, 50 ... CPU, 60 ... ROM, 70 ... RAM, 100 ... Wiring pattern determination apparatus, 210 ... Arrangement wiring data, 220 ... crosstalk library (second parameter) 410, 412, 414, 420, 430 ... metal wiring (wiring pattern), 500 ... D flip-flop (component), 510, 520 ... gate oxide film, 530 ... gate poly silicon

Claims

A wiring pattern determination method for automatically placing and wiring a wiring pattern in an integrated circuit,
A first wiring pattern having a wiring length equal to or shorter than a first maximum wiring length is determined based on a first parameter for preventing dielectric breakdown of components inside the integrated circuit in the integrated circuit manufacturing process. Process,
After the first step, the first wiring pattern is changed to a second maximum wiring based on a second parameter for preventing crosstalk noise to a wiring connected to a predetermined terminal in the operation of the integrated circuit. A second process of changing to a second wiring pattern having a wiring length less than or equal to the length,
The first process and the second process are to determine the first wiring pattern or the second wiring pattern by a common algorithm,
The common algorithm is:
The product of the first and second values relating to the input gate constituting either the first parameter or the second parameter is calculated, and if the product is not “0”, the product can be connected to the input gate. The maximum wiring length of wiring in the same layer, and when the product is “0”, the automatic wiring result is checked as there is no limitation on the length of wiring in the same layer that can be connected to the input gate. Steps,
A second step of performing rewiring when an error occurs in the result of the check in the first step;
It is equipped with
The first parameter is that the gate area of each input gate of the component constituting the integrated circuit is the first value , and the gate area and the wiring area of the wiring in the same layer connected to the input gate The maximum allowable value of the ratio of is configured as the second value ,
The second parameter is “0” for noise resistance indicating the probability of state transition due to the application of noise to each of the input gates, and does not cause state transition due to crosstalk noise. The noise resistance indicated by a numerical value greater than 0 is the first value, and the maximum wiring length of the same layer wiring connected to the input gate without causing a state transition due to the crosstalk noise at a predetermined noise resistance Is configured as the second value . A wiring pattern determination method, wherein:

The wiring pattern determination method according to claim 1, wherein the first maximum wiring length is longer than the second maximum wiring length.

A program for causing a processing device to automatically place and route a wiring pattern in an integrated circuit,
A first wiring pattern having a wiring length equal to or shorter than a first maximum wiring length is determined based on a first parameter for preventing dielectric breakdown of components inside the integrated circuit in the integrated circuit manufacturing process. Process,
After the first step, the first wiring pattern is changed to a second maximum wiring based on a second parameter for preventing crosstalk noise to a wiring connected to a predetermined terminal in the operation of the integrated circuit. Causing the processing apparatus to execute a second process of changing to a second wiring pattern having a wiring length that is less than or equal to the length,
The first process and the second process are to determine the first wiring pattern or the second wiring pattern by a common algorithm,
The common algorithm is:
The product of the first and second values relating to the input gate constituting either the first parameter or the second parameter is calculated, and if the product is not “0”, the product can be connected to the input gate. The maximum wiring length of wiring in the same layer, and when the product is “0”, the automatic wiring result is checked as there is no limitation on the length of wiring in the same layer that can be connected to the input gate . Steps,
A second step of performing rewiring when an error occurs in the result of the check in the first step;
It is equipped with
The first parameter is that the gate area of each input gate of the component constituting the integrated circuit is the first value , and the gate area and the wiring area of the wiring in the same layer connected to the input gate The maximum allowable value of the ratio of is configured as the second value ,
The second parameter is noise tolerance indicating the probability of state transition due to the application of noise to each input gate, and “0” indicates that no state transition occurs due to crosstalk noise. The noise resistance indicated by a numerical value greater than “0” is the first value, and the maximum wiring length of the same layer wiring connected to the input gate without causing a state transition due to the crosstalk noise at a predetermined noise resistance Is configured as the second value .