JP4133548B2 - Semiconductor device - Google Patents

Description

【００２２】
の全てを含むものとすると、基板１１１は、その表面の面方位が｛１ ０ ０｝のものが用いられており、基板１１１表面に成長した成長層１１２の表面やガード溝１２２ｂの底面の面方位も｛１ ０ ０｝になっている。
【００２３】
基板１１１には、切り欠き(オリエンテーションフラット)等によって、基板１１１の表面の｛１ ０ ０｝方向が分かる目印が形成されている。
【００２４】
ガード溝１２２ｂをエッチング法によって掘削するために、ガード溝１２２ｂのパターンを有するレジスト膜を形成する際に、ガード溝１２２ｂのパターンが伸びる方向と、基板１１１の目印とが位置合わせされ、ガード溝１２２ｂを形成するパターンが、｛１ ０ ０｝方向に伸びるようにされている。
【００２５】
そして、ガード溝１２２ｂの側面は基板１１１の表面に対して垂直に形成され、且つ、側面同士は互いに平行であるか、互いに直交するようになっている。従って、実際にエッチングによって形成されたガード溝１２２ｂの内周側面には｛１ ０ ０｝面が露出されるようになっている。
【００２６】
底面には、表面と同じ｛１ ０ ０｝面が露出するから、従って、ガード溝１２２ｂ内部の底面と側面の全ては、｛１ ０ ０｝面が露出している。
【００２７】
その結果、充填領域１２３ｂを構成するシリコン単結晶は均一に成長し、ガード溝１２２ｂの内部が充填領域１２３ｂを構成するシリコン単結晶で完全に充填される。
【００２８】
この場合、ガード溝１２２ｂの四辺が直角に接続されていると、充填領域１２３ｂと成長層１１２との間に形成されるｐｎ接合の表面に直角に曲がった部分が生じ、耐圧が低くなってしまう。
【００２９】
耐圧低下を防止するためには、ガード溝１２２ｂの四隅部分を一定の曲率半径で曲げ、充填領域１２３ｂの四辺が直角に交差しないようにすることが考えられる。
【００３０】
しかしながら、このようにガード溝１２２ｂの四隅に丸みを形成すると、図４０(ｂ)に示すように、ガード溝１２２ｂの、図面横方向に直線状に伸びる部分の側面Ｓ₁と、縦方向に直線状に伸びる部分の側面Ｓ₂は、面方位が｛１ ０ ０｝になっていても、側面Ｓ₁、Ｓ₂を接続する曲がった部分では、面方位は｛１ ００｝にはならない。例えば、中間部分の側面Ｓ₃は、面方位は｛１ １ ０｝になる。
【００３１】
従って、ガード溝１２２ｂの四辺の直線状の部分と曲がった部分とでは、充填領域１２３ｂを構成させるシリコン単結晶の成長速度に差が生じ、ガード溝１２２ｂ内を均一に充填できなくなるという問題がある。そして、均一に充填できないために充填領域１２３ｂの内部にボイドが存在すると、その部分で耐圧が低下し、不良品になってしまう。
【００３２】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、導通抵抗が低く、高耐圧の半導体装置を提供することにある。
【００３３】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、第一導電型の成長層を有する処理基板と、前記処理基板に形成された活性溝と、前記活性溝の側面に配置されたゲート絶縁膜と、前記ゲート絶縁膜と接触して前記活性溝内に配置されたゲート電極プラグと、前記処理基板の内部の前記ゲート絶縁膜と接触し、底部が前記活性溝の底面よりも浅い位置に配置された第二導電型のベース領域と、前記ベース領域内の前記ゲート絶縁膜と接触する位置に配置され、前記ベース領域によって前記成長層から分離された第一導電型のソース領域とを有し、前記ゲート電極プラグにしきい値電圧以上の電圧を印加すると、前記ベース領域内の前記ゲート絶縁膜と接触した部分に反転層が形成され、前記反転層によって前記ソース領域と前記成長層とが電気的に接続される半導体装置であって、前記ベース領域の底部よりも下方に、前記成長層の濃度よりも高濃度の第一導電型の低抵抗領域が前記ベース領域と接触して配置され、前記活性溝の底部には、前記ゲート電極プラグとは絶縁された状態で第二導電型の埋込領域が配置され、該埋込領域と前記成長層との間にはｐｎ接合が形成され、前記処理基板の前記活性溝が形成された面とは反対側の面に配置され、前記成長層よりも高濃度の第一導電型のオーミック層と、前記オーミック層と前記ゲート絶縁膜に接触し、前記オーミック層とオーミック接合を形成するドレイン電極膜とを有する半導体装置である。
請求項２記載の発明は、前記低抵抗領域の底部は、前記埋込領域の上部よりも浅い位置に配置された請求項１記載の半導体装置である。
請求項３記載の発明は、前記処理基板に同心状に形成され、電気的に互いに分離された複数本の第二導電型のガードリングを有する請求項１又は請求項２のいずれか１項記載の半導体装置であって、前記活性溝と前記ベース領域は、最内周の前記ガードリングによって取り囲まれ、最内周の前記ガードリングの内側の領域の前記ベース領域よりも浅い部分に位置する第一導電型の部分は、前記ベース領域底面下の前記低抵抗領域の濃度よりも低濃度にされた半導体装置である。
【００３４】
本発明は上記のように構成されており、反転層に流れる電流は、低抵抗領域を流れるため、導通抵抗が小さくなっている。
【００３５】
また、ゲート電極プラグの真下位置の低抵抗領域よりも深い部分には、第二導電型の埋込領域が配置されており、埋込領域から伸びる空乏層によって耐圧が向上するようになっている。この埋込領域は、ベース領域と電気的に接続してもよいし、ベース領域とは電気的に絶縁させ、浮遊電位に置いてもよい。
【００３６】
【発明の実施の形態】
本発明の実施例について説明する。
本実施例及び後述する各実施例では、ｐ型又はｎ型のうちのいずれか一方を第一導電型とし、他方を第二導電型とする。従って、第一導電型がｎ型であれば第二導電型はｐ型であり、逆に、第一導電型がｐ型であれば第二導電型はｎ型であり、本発明にはその両方が含まれる。
【００３７】
図２８の符号１は、本発明の一実施形態である半導体装置の拡散構造を説明するための平面図であり、中央に位置し、後述するベース領域３３やソース領域３９が配置された活性領域と、該活性領域の周辺の領域であって、活性領域を取り囲む耐圧領域とに区分される。
【００３８】
耐圧領域には、リング形状のガードリング３５が複数本(ここでは四本)同心状に配置されており、活性領域は、ガードリング３５によって同心状に取り囲まれている。
【００３９】
図２７(ａ)は、図２８のＸ−Ｘ線に沿った活性領域の切断面図であり、同図(ｂ)は、図２８のＹ−Ｙ線に沿った耐圧領域の切断面図である。
【００４０】
図２８と図２７(ａ)、(ｂ)を参照し、この半導体装置１は、単結晶基板１１と該単結晶基板１１と接触した成長層１２とを有している。
【００４１】
単結晶基板１１は、第一導電型のシリコン単結晶で構成されており、成長層１２は、該単結晶基板１１表面にエピタキシャル法によって成長された第一導電型のシリコンエピタキシャル層で構成されている。
【００４２】
成長層１２のうち、活性領域に位置する部分の内部の表面近傍位置には、第二導電型のベース領域３３が形成されている。
【００４３】
符号１０は、プロセス処理の対象となる処理基板を示しており、成長層１２やベース領域３３等の拡散層の他、表面に形成される絶縁膜や金属膜を含んでいる。
ベース領域３３の底面下には、第一導電型の低抵抗領域１５が配置されている。
【００４４】
活性領域内には、そのベース領域３３と低抵抗領域１５とを分断するように、細長の活性溝２２ａが複数本互いに等間隔で平行に配置されている。各活性溝２２ａの間の略中央位置であって、ベース領域３３内部の表面近傍位置には、ベース領域３３と同じ導電型のオーミック領域３８が配置されている。このオーミック領域３８の表面は、ベース領域３３の表面よりも第二導電型の不純物が高濃度に含まれている。
【００４５】
各活性溝２２ａの片側又は両側には、第一導電型のソース領域３９が配置されている。
【００４６】
成長層１２の耐圧領域に位置する部分には、四角リング形状のガード溝２２ｂが複数本形成されている。このガード溝２２ｂの下部は、成長層１２に位置し、上部は成長層１２表面の絶縁膜４２内に位置している。
【００４７】
活性溝２２ａの内部とガード溝２２ｂの内部には、第二導電型の半導体単結晶(ここではシリコン単結晶)が成長され、その半導体単結晶から成る埋込領域２４と充填領域２３ｂとがそれぞれ配置されている。
【００４８】
活性溝２２ａの内部の埋込領域２４よりも上の部分は、ゲート溝８２であり、ゲート溝８２の側面及び底面にはゲート絶縁膜５１が配置されている。ゲート溝８２の内部では、ゲート絶縁膜５１で囲まれた状態でゲート電極プラグ５４が配置されている。
【００４９】
充填領域２３ｂは、処理基板１０表面に形成された絶縁膜４２の内部まで充填されており、従って、充填領域２３ｂの上端部は、ガード溝２２ｂの成長層１２に形成された部分よりも上方に位置している。そして、成長層１２の表面の充填領域２３ｂと接触する位置に、第二導電型の補助拡散領域３４が形成されている。
【００５０】
補助拡散領域３４はリング形状であり、各充填領域２３ｂの内周と外周の両方に配置されている。
【００５１】
補助拡散領域３４の深さは充填領域２３ｂの深さよりも浅くなっており、従って、成長層１２の表面部分では、成長層１２は、充填領域２３ｂとはｐｎ接合を形成せず、補助拡散領域３４とｐｎ接合を形成するようになっている。
【００５２】
隣接する補助拡散領域３４の間には成長層１２が位置しており、従って、充填領域２３ｂ同士は補助拡散領域３４では接続されておらず、電気的に互いに分離されている。また、最内周の充填領域２３ｂとベース領域３３との間も補助拡散領域３４では接続されておらず、最内周の充填領域２３ｂはベース領域３３から電気的に分離されている。従って、各充填領域２３ｂは、ベース領域３３に対して浮遊電位に置かれている。
【００５３】
このようなガード溝２２ｂ及び充填領域２３ｂと補助拡散領域３４とでガードリング３５が構成されている。
【００５４】
各ガード溝２２ｂは、同心状に配置されており、活性領域を同心状に取り囲んでいる。従って、活性溝２２ａ及びベース領域３３の周囲は、ガードリング３５によって同心状に取り囲まれている。
【００５５】
なお、基板１１及び成長層１２がシリコン単結晶で構成されている場合、基板１１と成長層１２の表面の面方位は、｛１ ０ ０｝にされている。
【００５６】
各ガード溝２２ｂの平面形状は、正方形又は長方形の四角リング状であり、ガード溝２２ｂの向きは、成長層１２の面方位と位置合わせされ、各ガード溝２２ｂの絶縁層４２の部分を除く内周側の四側面と外周側の四側面の両方に、半導体単結晶の｛１ ０ ０｝面が露出するようにされている。また、ガード溝２２ｂの底面は成長層１２の表面と平行であり、従って、ガード溝２２ｂの底面にも｛１ ０ ０｝面が露出されている。
【００５７】
他方、活性溝２２ａは細長の長方形形状であり、活性溝２２ａの四辺は、ガード溝２２ｂの四辺に対して平行な方向か、又は直角な方向のいずれかに向くように配置されている。
【００５８】
活性溝２２ａの底面も成長層１２表面と平行であり、従って、活性溝２２ａ内部の四側面及び底面にも｛１ ０ ０｝面が露出するようになっている。
【００５９】
従って活性溝２２ａの内部に露出する面の面方位とガード溝２２ｂの内部に露出する面の面方位は全て等しいから、活性溝２２ａとガード溝２２ｂの内部には、シリコン単結晶が均一に成長し、充填領域２３ｂや埋込領域２４内部にはボイドは生じない。
【００６０】
図２９は、半導体装置１の四隅部分Ａの拡大図である。
充填領域２３ｂの四隅部分は直角になっているが、その四隅部分に位置する補助拡散領域３４は半径０．３μｍ以上の曲率で曲げられている。
【００６１】
成長層１２の表面部分では、充填領域２３ｂの直角に曲げられた部分は成長層１２とは直接ｐｎ接合は形成せず、丸みを有する補助拡散領域３４がｐｎ接合を形成するようになっている。
【００６２】
上記のような半導体装置１の製造工程を説明する。
図１(ａ)、(ｂ)を参照し、符号１０は、製造工程で処理される処理基板を示している。この処理基板１０は、第一導電型のシリコン単結晶から成る基板１１と、該基板１１上にシリコンのエピタキシャル成長によって形成された第一導電型の成長層１２とを有している。
【００６３】
この処理基板１０は、直径数インチ〜十数インチのウェーハであり、１枚のウェーハ中には多数の半導体装置１が形成されるように区分けされている。
【００６４】
先ず、熱酸化処理によってシリコン酸化膜から成る第一の絶縁膜を形成し、該第一の絶縁膜をパターニングし、図２(ａ)に示すように、区分けされた領域ごとに、第一の絶縁膜４０の各領域の中央に位置する部分に窓開部７７を形成する。窓開部７７の底面には成長層１２表面が露出される。
【００６５】
窓開部７７の周辺領域では、図２(ｂ)に示すように、窓開部は形成せず、第一の絶縁膜４０によって成長層１２表面を覆っておく。
【００６６】
図３０は処理基板１０の平面図であり、同図の符号１９は、区分けされた領域の外周を示している。図２(ａ)は、図３０のＡ₁−Ａ₁線切断面図、図２(ｂ)は図３０のＢ₁−Ｂ₁線切断面図に相当する。
【００６７】
次に、第一の絶縁膜４０をマスクとし、処理基板１０の表面に第一導電型の不純物を照射すると、図３(ａ)に示すように、窓開部７７底面に位置する成長層１２表面に第一導電型の不純物が注入され、その部分の成長層１２内部表面に第一導電型の高濃度層３０が形成される。周辺領域には、図３(ｂ)に示すように高濃度層は形成されない。
【００６８】
その状態で熱酸化処理を行うと高濃度層３０が拡散され、図４(ａ)に示すように、第一導電型の低抵抗領域１３が形成される。このとき、成長層１２表面にシリコン酸化膜が成長し、第二の絶縁膜が形成される。図４(ａ)、(ｂ)の符号４１は、第一の絶縁膜と第二の絶縁膜とから成る絶縁膜を示している。
【００６９】
低抵抗領域１３は、表面側の濃度が高く、深いほど濃度は低くなっている。第一導電型の不純物濃度が、成長層１２の濃度の二倍まで低下した位置を、低抵抗領域１３の底部と定義すると、低抵抗領域１３の底部は、後述する埋込領域２４の上部よりも浅い位置にあり、低抵抗領域１３と埋込領域２４とは接触していない。
【００７０】
次に、絶縁膜４１をパターニングし、外周１９によって区分けされた領域の中央位置に、図５(ａ)に示すように、矩形窓開部７８ａを形成し、その矩形窓開部７８ａを同心状に取り囲む位置に、図５(ｂ)に示すように、複数のリング窓開部７８ｂを形成する。
【００７１】
図３１は、その状態の平面図であり、図５(ａ)は、図３１のＡ₂−Ａ₂線切断面図、図５(ｂ)は図３１のＢ₂−Ｂ₂線切断面図に相当する。
【００７２】
矩形窓開部７８ａの大きさは低抵抗領域１３よりも大きくされており、矩形窓開部７８ａの底面には、低抵抗領域１３の表面と、該低抵抗領域１３の周囲に位置する成長層１２の表面が露出されている。リング窓開部７８ｂの底面には成長層１２表面が露出されている。
【００７３】
その状態で、処理基板１０の表面に第二導電型の不純物を照射すると、矩形窓開部７８ａの底面に露出している低抵抗領域１３及びその周辺の成長層１２の表面と、リング窓開部７８ｂの底面に露出している成長層１２の表面に第二導電型の不純物が注入され、図６(ａ)、(ｂ)に示すように、その部分の低抵抗領域１３の内部表面と成長層１２の内部表面に第二導電型の高濃度層３１ａ、３１ｂが形成される。この高濃度層３１ａ、３１ｂの平面形状は矩形窓開部７８ａとリング窓開部７８ｂの形状を反映しており、それぞれ矩形とリング状になっている。リング窓開部７８ｂの四隅には丸みが付されており、そのため、リング窓開部７８ｂの形状が反映された高濃度層３１ｂの四隅にも丸みが形成されている。
【００７４】
次いで、熱酸化処理により、高濃度層３１ａ、３１ｂの拡散を行うと、図７(ａ)、(ｂ)に示すように、処理基板１０の内部には、平面形状が略矩形のベース領域３３と四隅に丸みを有するリング形状の補助拡散領域３４とがそれぞれ形成される。また、処理基板１０の表面には、シリコンの酸化膜から成る絶縁膜が形成される。図７(ａ)、(ｂ)の符号４２は、熱酸化処理前の絶縁膜４１と一体になった絶縁膜を示している。処理基板１０の表面は、この絶縁膜４２で覆われる。
【００７５】
絶縁膜４２底面に位置するベース領域３３の平面形状は低抵抗領域１３よりも大きくなっており、従って、低抵抗領域１３の表面はベース拡散領域３３で置換され、ベース領域３３の底面下に埋め込まれた状態になる。図７(ａ)の符号１５は、その状態の低抵抗領域を示している。
【００７６】
図３２は、この状態の処理基板１０の、図７(ａ)、(ｂ)の状態のＳ−Ｓ線横切断面図を示している。ベース領域３３の周囲に位置する成長層１２表面の濃度は、低抵抗領域１３を形成する前と同じである。図７(ａ)は、図３２のＡ₃−Ａ₃線切断面図、図７(ｂ)は図３２のＢ₃−Ｂ₃線切断面図に相当する。
【００７７】
次に、絶縁膜４２をパターニングし、図８(ａ)、(ｂ)に示すように、ベース領域３３上の位置に、互いに平行に配置された複数本の活性溝用窓開部７９ａを形成し、また、各補助拡散領域３４上の幅方向中央位置に、ガード溝用窓開部７９ｂを形成する。ガード溝用窓開部７９ｂは、各補助拡散領域３４上に一個ずつ配置されており、ガード溝用窓開部７９ｂの形状は、補助拡散領域３４の形状を反映しリング形状になるが、その四隅は丸められておらず、二辺は略直角に交差している。
【００７８】
活性溝用窓開部７９ａは、ベース領域３３の幅よりも長く、ベース領域３３を横断して配置されている。従って、活性溝用窓開部７９ａの両端の底面には成長層１２表面が露出され、両端を除く部分にはベース領域３３が露出されている。
【００７９】
ガード溝用窓開部７９ｂの幅は補助拡散領域３４の幅よりも細いため、ガード溝用窓開部７９ｂの底面には、補助拡散領域３４の表面が露出されている。
【００８０】
その状態でパターニングされた絶縁膜４２をマスクとして、成長層１２やベース領域３３や補助拡散領域３４のエッチングを行い、図９(ａ)、(ｂ)に示すように、活性溝用窓開部７９ａの底面下とガード溝用窓開部７９ｂの底面下に露出する処理基板１０を深さ方向に掘削すると、上部に、活性溝用窓開部７９ａとガード溝用窓開部７９ｂをそれぞれ含む活性溝２２ａとガード溝２２ｂとが形成される。
【００８１】
活性溝２２ａの平面形状とガード溝２２ｂの平面形状は、活性溝用窓開部７９ａとガード溝用窓開部７９ｂの平面形状を反映しており、活性溝２２ａは細長い長方形であり、ガード溝２２ｂは四角リング形状である。ガード溝２２ｂの四隅では、二辺が略直角に交差している。
【００８２】
活性溝２２ａとガード溝２２ｂの断面形状は、処理基板１０の深さ方向が幅よりも長い細長の長方形形状になっている。
【００８３】
活性溝２２ａとガード溝２２ｂの深さはベース領域３３や補助拡散領域３４や低抵抗領域１５よりも深く、且つ、基板１１よりも浅くなっている。
【００８４】
各溝２２ａ、２２ｂの底面は同じ位置に存しており、低抵抗領域１５の底面はベース領域３３や補助拡散領域３４よりも深いから、各溝２２ａ、２２ｂの底面は基板１１と低抵抗領域１５の間の深さに位置している。
【００８５】
そのため、ベース領域３３や低抵抗領域１５は互いに平行な複数個に分断され、活性溝２２ａの内部側面の上部にはベース領域３３や低抵抗領域１５が露出し、下部には成長層１２が露出する。
【００８６】
他方、各補助拡散領域３４は、ガード溝２２ｂの内周に接する部分と外周に接する部分に二分割され、ガード溝２２ｂの側面には、上部に補助拡散領域３４が露出し、下部に成長層１２が露出されている。
【００８７】
活性溝用窓開部７９ａの四辺やガード溝用窓開部７９ｂの四辺は、成長層１２の｛１ ０ ０｝方向に伸びるように配置されており、断面が長方形であるから、各溝２２ａ、２２ｂの底面や側面には、｛１ ０ ０｝面が露出されている。
【００８８】
図９(ａ)、(ｂ)のＴ−Ｔ線横切断面図を図３３に示す。各溝２２ａ、２２ｂの幅は互いに等しい大きさにされており、また、隣接する活性溝２２ａ同士は等間隔であり、隣接するガード溝２２ｂの四辺間も等間隔であり、活性溝２２ａ間の間隔とガード溝２２ｂ間の間隔も互いに等しくされている。更に、最内周のガード溝２２ｂと、長辺が最内周の溝２２ｂと対向する活性溝２２ａとの間の間隔も、活性溝２２ａ間の間隔及びガード溝２２ｂ間の間隔と等しくされている。
【００８９】
活性溝２２ａの両端は最内周のガード溝２２ｂや、そのガード溝２２ｂの内周に接する補助拡散領域３４には接触していない。
【００９０】
図９(ａ)は、図３３のＡ₄−Ａ₄線切断面図、図９(ｂ)は図３３のＢ₄−Ｂ₄線切断面図に相当する。
【００９１】
次いで、エピタキシャル成長法によって、各溝２２ａ、２２ｂの底面及び側面に第二導電型の半導体単結晶を成長させると、各溝２２ａ、２２ｂの内部は、その半導体単結晶によって充填される。ここでは、半導体単結晶としてシリコン単結晶が用いられている。
【００９２】
図１０(ａ)、(ｂ)の符号２３ａ、２３ｂは活性溝２２ａ内とガード溝２２ｂ内にそれぞれ成長した半導体単結晶から成る充填領域を示している。
【００９３】
図３４は、図１０(ａ)、(ｂ)のＵ−Ｕ線横切断面図であり、逆に、図１０(ａ)、(ｂ)は図３４のＡ₅−Ａ₅線とＢ₅−Ｂ₅線の縦切断面図に相当する。
【００９４】
充填領域２３ａ、２３ｂが形成された直後の状態では、充填領域２３ａ、２３ｂの上端部は、マスクとして用いられた絶縁層４２の表面上に盛り上がっている。
【００９５】
盛り上がった部分をエッチングによって除去すると、図１１(ａ)、(ｂ)に示すように、充填領域２３ａ、２３ｂの高さは絶縁膜４２の高さと一致し、絶縁層４２に形成された孔を含むガード溝２２ｂと、その内部の充填領域２３ｂと、それに接する補助拡散領域３４とでガードリング３５が構成される。
【００９６】
次に、図１２(ａ)、(ｂ)に示すように、処理基板１０の絶縁膜４２側の表面に、シリコン酸化膜等の絶縁膜から成る保護膜４３を形成する。この状態では充填領域２３ａ、２３ｂの表面は保護膜４３で覆われている。
【００９７】
次に、この保護膜４３をパターニングし、図１３(ａ)に示すように窓開部８１を形成し、活性溝２２ａの内部に形成された充填領域２３ａの上端を露出させる。ガード溝２２ｂ内部に形成された充填領域２３ｂの表面は、同図(ｂ)に示すように保護膜４３で覆っておく。
【００９８】
その状態で、半導体単結晶のエッチング処理を行うと保護膜４３がマスクとなり、活性溝２２ａ内の充填領域２３ａがエッチングされる。ここでは、充填領域２３ａを全部エッチングせず、図１４(ａ)に示すように、上部だけをエッチングによって除去すると、充填領域２３ａの下部から成る埋込領域２４が形成される。
【００９９】
この埋込領域２４の上端部は、上述したように、低抵抗領域１５の底面よりも低い位置に存している。
【０１００】
また、活性溝２２ａ内の充填領域２３ａの上部を除去することにより、埋込領域２４よりも上の部分には、ゲート溝８２が形成される。
【０１０１】
埋込領域２４をエッチングによって形成する際、絶縁膜４３も一緒にエッチングされる。絶縁膜４３のエッチング速度は、充填領域２３ａのエッチング速度よりも遅いが、絶縁膜４３は充填領域２３ａのエッチング部分よりも薄いため、埋込領域２４が形成されたときには絶縁膜４３は全部エッチングされており、処理基板１０表面には保護膜４２が露出している。
【０１０２】
絶縁膜４３が除去されるため、図１４(ｂ)に示すように、ガード溝２２ｂ内部の埋込領域２３ｂはその表面が露出される。
【０１０３】
なお、図１３(ａ)において窓開部８１を形成する際、充填領域２３ａの長さ方向の全部を露出させず、一部を保護膜４３で保護した状態で 充填領域２３ａのエッチングによって埋込領域２４を形成すると、充填領域２３ａは部分的に残るため、各埋込領域２４は充填領域２３ａの残部に接続される。
【０１０４】
そして残った充填領域２３ａの上部はベース領域３３と接触しているから、埋込領域２４は充填領域２３ａを介してベース領域３３に電気的に接続される。
【０１０５】
他方、充填領域２３ａの上端部を全長に亘って露出させ、エッチング処理すると、充填領域２３ａは残らない。この場合、形成された埋込領域２４はベース領域３３とは電気的に分離される。
【０１０６】
ここでは、充填領域２３ａは残さず、埋込領域２４はベース領域３３から電気的に分離させた。
【０１０７】
図３５は、図１４(ａ)、(ｂ)のＶ−Ｖ線横切断面図であり、活性溝２２ａ内の状態と、ガード溝２２ｂ内の状態を示す平面図である。逆に、図１４(ａ)、(ｂ)は、図３５のＡ₆−Ａ₆線とＢ₆−Ｂ₆線の縦切断面図に相当する。
【０１０８】
次に、耐圧領域上にレジスト膜を配置し、ガード溝２２ｂ間に位置する保護膜４２表面をレジスト膜で覆い、且つ、活性領域内のベース領域３３上に位置する保護膜４２の表面を露出させた状態で保護膜４２のエッチングを行うと、図１５(ａ)に示すように、ベース領域３３表面が露出する。同図(ｂ)は、レジスト膜を除去した後の耐圧領域の状態である。
【０１０９】
この状態では、ゲート溝８２の側面には、下方から、成長層１２と低抵抗領域１５とベース領域３３とがこの順序で露出し、底面には埋込領域２４の上端部が露出しており、熱酸化処理を行うと、図１６(ａ)に示すように、ゲート溝８２内部の側面と底面には、シリコン酸化膜から成るゲート絶縁膜５１が形成される。
【０１１０】
ゲート溝８２の内部にゲート絶縁膜５１が形成されるときには、ベース領域３３の表面にもゲート絶縁膜５１が形成され、また、図１６(ｂ)に示すように、充填領域２３ｂの表面にもゲート絶縁膜５１が形成される。
【０１１１】
なお、この図１６(ａ)と後述する図２７(ａ)までの各工程図中では、活性溝を示す符号２２ａは省略する。
【０１１２】
ここで、ゲート絶縁膜５１の厚みは薄いため、ゲート溝８２の内部には、ゲート絶縁膜５１で囲まれた空間が生じており、その状態でＣＶＤ法によってポリシリコンを堆積させると、図１７(ａ)、(ｂ)に示すように、処理基板１０表面にはポリシリコン薄膜から成る導電性薄膜５３が形成される。ゲート溝８２内部は、その導電性薄膜５３で充填される。
【０１１３】
次に、導電性薄膜５３の表面にパターニングしたレジスト膜を配置し、レジスト膜で覆われていない部分を膜厚分だけエッチングすると、図１８(ａ)、(ｂ)に示すように、処理基板１０表面上に位置する導電性薄膜５３の露出部分が除去され、ベース領域３３上のゲート絶縁膜５１表面が露出する。このとき、ゲート溝８２内部はエッチングされず、ゲート溝８２内部に残った導電性薄膜５３によってゲート電極プラグ５４が形成される。
【０１１４】
図１８(ａ)、(ｂ)のＷ−Ｗ線横切断面図を図３６に示す(ゲート絶縁膜は省略してある。)。図１８(ａ)は、図３６のＡ₇−Ａ₇線切断面図、図１８(ｂ)は図３６のＢ₇−Ｂ₇線切断面図に相当する。
【０１１５】
なお、処理基板１０表面の一部のベース領域３３とは接触せず、後述するゲートパッドが形成される位置と、ゲートパッドが配置される領域と各ゲート電極プラグ５４とを結ぶゲート配線が配置される位置には、レジスト膜を配置しておき、導電性薄膜５３を残しておく。
【０１１６】
次に、図１９(ａ)、(ｂ)に示すように、ゲート絶縁膜５１のエッチング処理を行い、ベース領域３３表面を露出させた後、熱酸化処理を行うと、ベース領域３３の表面に酸化膜が形成される。このとき、充填領域２３ｂの表面にも酸化膜が形成される。図２０(ａ)、(ｂ)の符号５５はその酸化膜から成る緩衝膜を示している。
【０１１７】
次に、緩衝膜５５の表面にレジスト膜を形成し、該レジスト膜をパターニングしてゲート溝８２とゲート溝８２の間の中央位置に窓開部を形成する。
【０１１８】
図２１(ａ)、(ｂ)の符号４４は、パターニングされたレジスト膜であり、符号８３は、そのレジスト膜に形成された窓開部を示している。この窓開部８３の幅は隣接するゲート溝８２間に位置するベース領域３３の幅よりも狭く、ゲート溝８２の長手方向に沿って、隣接するゲート溝８２間の中央に位置している。従って、各ゲート溝８２の長手方向の両側はレジスト膜４４によって覆われている。
【０１１９】
その状態では、窓開部８３の底面には、ベース領域３３上に位置する緩衝膜５５が部分的に露出しており、処理基板１０の表面に第二導電型の不純物を照射すると、不純物は窓開部８３底面の緩衝膜５５を透過し、ベース領域３３内部の窓開部８３の底面下の位置に注入され、図２１(ａ)に示すような第二導電型の高濃度不純物領域３６が形成される。
【０１２０】
隣接するゲート溝８２間に位置する窓開部８３以外の部分はレジスト膜４４で覆われており、ガード溝２２ｂが位置する耐圧領域では、図２１(ｂ)に示すように第二導電型の不純物は注入されない。
【０１２１】
次に、レジスト膜４４を除去した後、緩衝膜５５上に新しいレジスト膜を形成し、そのレジスト膜をパターニングして、第二導電型の高濃度不純物領域３６とゲート溝８２の間の位置に窓開部を形成する。
【０１２２】
図２２(ａ)の符号４５、８４は、新しいレジスト膜と窓開部をそれぞれ示している。窓開部８４底面には緩衝膜５５が露出している。
【０１２３】
その状態で、処理基板１０の表面に第一導電型の不純物を照射すると、第二導電型の高濃度不純物領域３６の場合と同様に、第一導電型の不純物は窓開部８４底面の緩衝膜５５を透過し、ベース領域３３内部の窓開部８４の底面下の位置に注入され、第一導電型の高濃度不純物領域３７が形成される。
【０１２４】
ガード溝２２ｂが位置する耐圧領域は、レジスト膜４５で覆われており、図２２(ｂ)に示すように、第一導電型の不純物は注入されない。
【０１２５】
次に、レジスト膜４５を除去した後、ＣＶＤ法によって、シリコン酸化膜等の絶縁膜を処理基板１０上に堆積させると、図２３(ａ)、(ｂ)に示すように、層間絶縁膜５７が形成される。この層間絶縁膜５７には緩衝膜５５が含まれている。
【０１２６】
その状態で熱処理を行うと、第一、第二導電型の高濃度領域３６、３７に含まれる不純物が拡散され、図２４(ａ)に示すように、隣接するゲート溝８２間の中央位置に第二導電型のオーミック領域３８が形成され、オーミック領域３８とゲート溝８２の間であって、ゲート絶縁膜５１と接触する位置に第一導電型のソース領域３９が形成される。オーミック領域３８とソース領域３９の深さはベース領域３３よりも浅い。耐圧領域側では、図２４(ｂ)に示すように、変化はない。
【０１２７】
次に、層間絶縁膜５７をパターニングし、図２５(ａ)に示すように、ゲート溝８２内のゲート電極プラグ５４上の部分を層間絶縁膜５７で覆った状態でオーミック領域３８とソース領域３９の全部又は一部を露出させる。耐圧領域側は、図２５(ｂ)に示すように層間絶縁膜５７で覆っておく。
【０１２８】
次に、アルミニウム等から成る金属薄膜を形成した後、金属薄膜をパターニングしてソース電極膜を形成する。図２６(ａ)、(ｂ)の符号６１はソース電極膜を示している。
【０１２９】
このソース電極膜６１はゲート電極プラグ５４とは絶縁されており、オーミック領域３８とソース領域３９に接触している。オーミック領域３８とソース領域３９の表面の不純物濃度は高濃度であり、ソース電極膜６１は、オーミック領域３８とソース領域３９に対してオーミック接続されている。ソース電極膜６１は、ベース領域３３に対し、オーミック領域３８を介して電気的に接続されている。
【０１３０】
また、金属薄膜をパターニングしてソース電極膜６１を形成する際、その金属薄膜のパターニングによってソース電極膜６１とは別に、ソース電極膜６１とは分離されたゲート電極膜が形成されている。このゲート電極膜は各ゲート電極プラグ５４に接続されており、ゲート電極膜に電圧を印加することで、各ゲート電極プラグ５４に一斉に電圧が印加されるようになっている。
【０１３１】
次に、必要に応じて処理基板１０表面にパターニングされた保護膜を形成した後、図２７(ａ)、(ｂ)に示すように、処理基板１０の裏面に露出する単結晶基板１１の表面にニッケル合金等から成る金属薄膜から成るドレイン電極膜７１を形成する。ドレイン電極膜７１と単結晶基板１１とはオーミック接続されている。
以上により、本発明の一例の半導体装置１が得られる。
【０１３２】
この半導体装置１は、一枚の処理対象基板１０に複数個形成されており、ドレイン電極７１の後工程となるダイシング工程において処理対象基板１０を切断し、複数の半導体装置１を分離した後、半田金属等でドレイン電極７１をリードフレーム上に固定し、ゲート電極膜の一部であるゲートパッドと、ソース電極膜６１の一部であるソースパッドとをワイヤーボンド等でリードフレームに接続し、半導体装置１をモールドする。最後に、リードフレームを切断し、ドレイン電極７１に接続されたリードと、ゲートパッドに接続されたリードと、ソースパッドに接続されたリードとを分離させると、樹脂封止された半導体装置１が得られる。
【０１３３】
樹脂封止された半導体装置１は、そのリードが電気回路に接続され、使用されるときに、ソース電極６１が接地電位に接続され、ドレイン電極７１に正電圧が印加された状態で、ゲート電極プラグ５４にしきい値電圧以上の電圧が印加されると、ソース電極６１と成長層１２との間に位置し、ゲート絶縁膜５１に接触する部分のベース領域３３が第一導電型に反転し、それによって形成された反転層でソース領域３９と成長層１２とが接続され、単結晶基板１１と低抵抗領域１５と成長層１２と反転層とソース領域３９とを通って、ドレイン電極７１からソース電極６１に電流が流れる。
【０１３４】
本発明の半導体装置１では、その電流は低抵抗領域を通って流れるため、導通抵抗が小さくなっている。
【０１３５】
電流が流れる状態は半導体装置１が導通した状態であり、その状態からゲート電極プラグ５４の電位がしきい値電圧以下になると反転層は消滅し、半導体装置１は遮断状態に転じ、電流は流れなくなる。
【０１３６】
半導体装置１が導通状態と遮断状態にあるときの両方とも、ベース領域３３と成長層１２との間のｐｎ接合は逆バイアスされ、ｐｎ接合からベース領域３３内部と成長層１２内部に向けて空乏層が広がる。
【０１３７】
本発明の半導体装置１では、埋込領域２４がベース領域３３に電気的に接続されてベース領域３３と同電位になる場合と、ベース領域３３に接続されず、浮遊電位に置かれる場合の両方が含まれる。
【０１３８】
埋込領域２４がベース領域３３と同電位の場合、埋込領域２４と成長層１２の間のｐｎ接合からも空乏層が広がり、また、埋込領域２４が浮遊電位の場合にも、ベース領域３３から下方に広がった空乏層が埋込領域２４に達すると、埋込領域２４の電位が安定し、埋込領域２４からも空乏層が広がる。
【０１３９】
耐圧領域内では、充填領域２３ｂと補助拡散領域３４は浮遊電位に置かれており、ベース領域３３側から横方向に広がった空乏層は、先ず、最内周の補助拡散領域３４に到達し、それにより、最内周の充填領域２３ｂの電位が安定化されると、最内周の充填領域２３ｂ及びそれに接続された補助拡散領域３４からも空乏層が広がる。
【０１４０】
その空乏層は、外側に隣接する充填領域２３ｂ及びそれに接続された補助拡散領域３４に到達すると、その充填領域２３ｂ及びそれに接続された補助拡散領域３４からも空乏層が広がり始める。
【０１４１】
従って、ベース領域３３と成長層１２との間のｐｎ接合の逆バイアスが大きくなるに伴い、空乏層は、内側に位置する充填領域２３ｂ及び補助拡散領域３４から外側に位置する充填領域２３ｂ及び補助拡散領域３４に向けて広がり、その結果、成長層１２内部の電界強度が緩和されるようになっている。
【０１４２】
ここで、各埋込領域２３ｂの四辺は略直角に交わっており、埋込領域２３ｂの四隅には丸みは付されていないが、埋込領域２３ｂの、少なくとも外周の四隅部分には丸みを有する補助拡散領域３４が配置されている。
【０１４３】
充填領域２３ｂの表面の四隅部分が直接成長層１２とｐｎ接合を形成している場合に比べ、電界強度が大幅に小さくなっている。
【０１４４】
なお、各活性溝２２ａやガード溝２２ｂの底面や側面には、成長層１２やベース領域３３や低抵抗領域１５の｛１ ０ ０｝面が露出されており、埋込領域２４や充填領域２３ｂがその面から成長する。従って、埋込領域２４や充填領域２３ｂには欠陥が無く、耐圧が向上するようになっている。
【０１４５】
なお、以上は第一導電型をｎ型、第二導電型をｐ型として説明したが、上記実施例や後述する各実施例において、第一導電型をｐ型、第二導電型をｎ型としても良い。
【０１４６】
また、上記実施形態の半導体装置１はＭＯＳＦＥＴであったが、本発明の半導体装置はこれに限られるものではなく、例えば、ｐｎ接合型のＩＧＢＴ(Insulated gate bipolar transistor)やショットキー接合型のＩＧＢＴも含まれる。
【０１４７】
図３７(ａ)、(ｂ)の符号２は、ショットキーバリア型のＩＧＢＴの場合の本発明の半導体装置を示している。
【０１４８】
この半導体装置２では、 研磨工程等によって単結晶基板１１が除去された後、成長層１２の表面にショットキー電極膜７２が形成されている。ショットキー電極膜７２の成長層１２と接触する部分はクロム等で構成されており、成長層１２とショットキー電極膜７２との間にはショットキー接合が形成されている。
【０１４９】
このショットキー接合の極性は、半導体装置２が導通する際に順バイアスされる極性であり、ショットキー接合が順バイアスされることにより、ショットキー電極膜７２から成長層１２内に少数キャリアが注入され、導通抵抗が低減されるようになっている。
【０１５０】
単結晶基板１１が低濃度であり、クロム等の金属とショットキー接合を形成できる場合、単結晶基板１１表面にショットキー電極膜を形成してもよい。
【０１５１】
次に、図３８(ａ)、(ｂ)の符号３は、本発明の半導体装置のうちのｐｎ接合型のＩＧＢＴを示している。
【０１５２】
この半導体装置３は、単結晶基板１１に替え、成長層１２とは反対の導電型の第二導電型であるコレクタ層１１’が用いられていること以外は、上記実施例と同じ構造である。
【０１５３】
このコレクタ層１１’は成長層１２との間でｐｎ接合を形成しており、半導体装置３が導通するときに、そのｐｎ接合が順バイアスされ、コレクタ層１１’から成長層１２内に少数キャリアが注入されるようになっている。
【０１５４】
図３８(ａ)、(ｂ)の符号７３はコレクタ層１１’とオーミック接合を形成するコレクタ電極膜である。
【０１５５】
以上の半導体装置１、２、３は、補助拡散層３４がリング形状であったが、図３９に示すように、充填領域２３ｂの四隅の各頂点Ｐ毎に、それぞれ独立した外周側補助拡散層４７を設け、充填領域２３ｂの四辺表面の四隅近傍位置を除く部分は成長層１２と接触させても良い。
【０１５６】
なお、上記各例では、ガード溝２２ｂの四辺は直角に交わっていたが、本発明はそれに限定されるものではなく、ガード溝２２ｂの四隅に丸みが付されていてもよい。また、多角形形状にされていてもよい。
【０１５７】
【発明の効果】
高耐圧で低導通抵抗の半導体装置を得られる。
【図面の簡単な説明】
【図１】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１)
【図２】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２)
【図３】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(３) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(３)
【図４】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(４) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(４)
【図５】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(５) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(５)
【図６】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(６) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(６)
【図７】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(７) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(７)
【図８】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(８) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(８)
【図９】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(９) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(９)
【図１０】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１０) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１０)
【図１１】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１１) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１１)
【図１２】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１２) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１２)
【図１３】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１３) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１３)
【図１４】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１４) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１４)
【図１５】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１５) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１５)
【図１６】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１６) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１６)
【図１７】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１７) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１７)
【図１８】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１８) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１８)
【図１９】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１９) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１９)
【図２０】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２０) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２０)
【図２１】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２１) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２１)
【図２２】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２２) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２２)
【図２３】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２３) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２３)
【図２４】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２４) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２４)
【図２５】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２５) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２５)
【図２６】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２６) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２６)
【図２７】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２７) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２７)
【図２８】本発明の半導体装置の一例のＭＯＳＦＥＴ拡散構造を示す平面図
【図２９】その角部分の拡大図
【図３０】本発明の半導体装置の製造工程を説明するための平面図(１)
【図３１】本発明の半導体装置の製造工程を説明するための平面図(２)
【図３２】本発明の半導体装置の製造工程を説明するための平面図(３)
【図３３】本発明の半導体装置の製造工程を説明するための平面図(４)
【図３４】本発明の半導体装置の製造工程を説明するための平面図(５)
【図３５】本発明の半導体装置の製造工程を説明するための平面図(６)
【図３６】本発明の半導体装置の製造工程を説明するための平面図(７)
【図３７】(ａ)、(ｂ)：本発明がショットキー接合型のＩＧＢＴである場合の構造を説明するための断面図
【図３８】(ａ)、(ｂ)：本発明がｐｎ接合型のＩＧＢＴである場合の構造を説明するための断面図
【図３９】補助拡散領域の他の例
【図４０】(ａ)：従来技術のＭＯＳＦＥＴの拡散構造を説明するための平面図 (ｂ)：その四隅部分の拡大図
【図４１】(ａ)：従来技術のＭＯＳＦＥＴの活性領域の断面図 (ｂ)：そのＭＯＳＦＥＴの耐圧領域の断面図
【符号の説明】
１、２、３……半導体装置
１０……処理基板
１１……単結晶基板
１１’……コレクタ層
１２……成長層
１３……低抵抗領域
２２ａ……活性溝
２２ｂ……ガード溝
２３ｂ……充填領域
２４……埋込領域
３３……ベース領域
３４……補助拡散領域
３５……ガードリング
３９……ソース領域
５１……ゲート絶縁膜
５４……ゲート電極プラグ
６１……ソース電極膜
７１……ドレイン電極膜
７２……ショットキー電極膜
７３……コレクタ電極膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device in which a semiconductor filler is disposed in a groove.
[0002]
[Prior art]
FIG. 40 (a) is a plan view for explaining the diffusion structure of the MOSFET 101 of the prior art, and FIG. 40 (b) is an enlarged view of a portion surrounded by an alternate long and short dash line.
[0003]
This MOSFET 101 has a growth layer 112 made of an epitaxial layer of the first conductivity type, and a first layer formed by impurity diffusion at a substantially central position of a rectangular region of the growth layer 112 in which one MOSFET 101 is formed. A two-conductivity type base region 133 is disposed.
[0004]
A plurality of elongated active grooves 122a are arranged in parallel to each other so as to divide the base region 133. A source region 139 of the first conductivity type is formed by impurity diffusion in one or both sides of each active groove 122a in the base region 133. Two source regions 139 are opposed to each other between the active trenches 122a, and a second conductivity type ohmic region 138 is formed at a high concentration by impurity diffusion at a position between the two source regions 139. Has been.
[0005]
A plurality of rectangular ring-shaped guard grooves 122b are concentrically arranged around the active groove 122a and the base region 133, and the active groove 122a and the base region 133 are concentric with each guard groove 122b. Is surrounded by
[0006]
41 (a) and 41 (b) are a sectional view taken along line II and a sectional view taken along line II-II in FIG. 40 (a).
[0007]
A buried region 123a made of a second conductivity type semiconductor single crystal is disposed on the bottom surface of the active groove 122a. The height of the buried region 123a is lower than the depth of the active trench 122a, and a gate insulating film 151 is formed on the surface of the buried region 123a and the side surface above the buried region 123a of the active trench 122a. . A polysilicon thin film is grown in a region surrounded by the gate insulating film 151, and a gate electrode plug 158 is formed by the polysilicon thin film.
[0008]
The gate insulating film 151 is not formed on the inner periphery of the guard groove 122b, and is in direct contact with the growth layer 112 exposed on the bottom and side surfaces of the guard groove 122b, and is a filling region made of a semiconductor single crystal of the second conductivity type. 123b is arranged.
[0009]
An insulating film 157 is disposed on the gate electrode plug 158 and the filling region 123b. The insulating film 157 is patterned, and openings are formed in portions above the source region 139 and the ohmic region 138. The surfaces of the source region 139 and the ohmic region 138 are exposed at the bottoms of the openings.
[0010]
A source electrode 161 made of a metal thin film is formed on the surface of the exposed region and the surface of the insulating film 157.
[0011]
The growth layer 112 is disposed on one surface of a single crystal substrate 111 of high-concentration first conductivity type silicon, and a drain electrode 171 made of a metal thin film is formed on the other surface of the single crystal substrate 111. .
[0012]
The base region 133 is in contact with the gate insulating film 151 at a position below the source region 139 and is in contact with the gate electrode plug 158 through the gate insulating film 151 at that portion.
[0013]
When a voltage equal to or higher than the threshold voltage is applied to the gate electrode plug 158, a first conductivity type inversion layer is formed in a portion of the base region 133 in contact with the gate insulating film 151, and the source region 139 and the growth layer 112 are formed. They are connected by the inversion layer and become conductive.
[0014]
Therefore, when a voltage is applied between the drain electrode 171 and the source electrode 161, a current flows through the inversion layer.
Since this current flows through the growth layer 112 having a high resistance value, the loss during conduction is large.
[0015]
In particular, since the buried region 123a is located under the gate electrode plug 158 and no current flows in the buried region 123a, the conduction resistance is increased as compared with the case where the buried region 123a is not provided. .
[0016]
In the conductive state, a voltage having a polarity that reversely biases the pn junction between the base region 133 and the growth layer 112 is applied between the drain electrode 171 and the source electrode 161. Since the pn junction between the region 123a and the growth layer 112 is also reverse-biased, there is a problem in that the resistance value increases due to the depletion layer extending from the buried region 123a even in the conductive state.
[0017]
Next, when the gate electrode plug 158 becomes a voltage equal to or lower than the threshold voltage, the inversion layer disappears and no current flows.
[0018]
In this state, the pn junction between the base region 133 and the growth layer 112 is reverse-biased, and a depletion layer extends both inside the base region 133 and inside the growth layer 112.
[0019]
In general, a ring-shaped semiconductor region having the same conductivity type as the base region and concentrically surrounding the base region is called a guard ring. In this MOSFET 101, the filling region 123b functions as a guard ring, and the inside of the growth layer 112 When the depletion layer extending in the horizontal direction reaches the filling region 123b, the depletion layer further extends outward from the filling region 123b, and the depletion layer reaches the concentric filling region 123b and spreads. The spread of the depletion layer becomes larger than the case where the filling region 123b does not exist, and the electric field strength inside the growth layer 112 is relaxed.
[0020]
Here, in this specification, {1 0 0} is the following plane orientation,
[0021]
[Expression 1]

[0022]
In other words, the substrate 111 has a surface orientation of {1 0 0}, and the surface orientation of the surface of the growth layer 112 grown on the surface of the substrate 111 and the bottom surface of the guard groove 122b is used. Is also {1 0 0}.
[0023]
The substrate 111 is formed with a mark that indicates the {1 0 0} direction of the surface of the substrate 111 by a notch (orientation flat) or the like.
[0024]
When the resist film having the pattern of the guard groove 122b is formed in order to excavate the guard groove 122b by an etching method, the direction in which the pattern of the guard groove 122b extends and the mark of the substrate 111 are aligned, and the guard groove 122b Is formed so as to extend in the {1 0 0} direction.
[0025]
The side surfaces of the guard groove 122b are formed perpendicular to the surface of the substrate 111, and the side surfaces are parallel to each other or orthogonal to each other. Therefore, the {1 0 0} plane is exposed on the inner peripheral side surface of the guard groove 122b actually formed by etching.
[0026]
Since the same {1 0 0} surface as the surface is exposed at the bottom surface, the {1 0 0} surface is exposed at all of the bottom surface and the side surface inside the guard groove 122b.
[0027]
As a result, the silicon single crystal constituting the filling region 123b grows uniformly, and the inside of the guard groove 122b is completely filled with the silicon single crystal constituting the filling region 123b.
[0028]
In this case, when the four sides of the guard groove 122b are connected at a right angle, a portion bent at a right angle is generated on the surface of the pn junction formed between the filling region 123b and the growth layer 112, and the breakdown voltage is lowered. .
[0029]
In order to prevent the breakdown voltage from decreasing, it is conceivable that the four corners of the guard groove 122b are bent with a constant radius of curvature so that the four sides of the filling region 123b do not intersect at right angles.
[0030]
However, when rounds are formed at the four corners of the guard groove 122b in this way, as shown in FIG. 40B, the side surface S of the portion of the guard groove 122b that extends linearly in the lateral direction of the drawing. ₁ And the side surface S of the portion extending linearly in the vertical direction ₂ Even if the plane orientation is {1 0 0}, the side S ₁ , S ₂ In the bent part connecting the two, the plane orientation does not become {100}. For example, the side S of the middle part _Three The plane orientation is {1 1 0}.
[0031]
Therefore, there is a problem in that the growth rate of the silicon single crystal constituting the filling region 123b is different between the linear part of the four sides of the guard groove 122b and the bent part, and the guard groove 122b cannot be filled uniformly. . And since it cannot fill uniformly and a void exists in the inside of the filling area | region 123b, withstand pressure | voltage will fall in that part and it will become inferior goods.
[0032]
[Problems to be solved by the invention]
The present invention was created in order to solve the disadvantages of the prior art described above, and an object thereof is to provide a semiconductor device having a low conduction resistance and a high breakdown voltage.
[0033]
[Means for Solving the Problems]
In order to solve the above-mentioned problems, a first aspect of the present invention provides a processing substrate having a first conductivity type growth layer, an active trench formed in the processing substrate, and a gate insulation disposed on a side surface of the active trench. A film, a gate electrode plug disposed in the active trench in contact with the gate insulating film, the gate insulating film in the processing substrate, and a bottom portion at a position shallower than a bottom surface of the active trench. A second conductivity type base region disposed in contact with the gate insulating film in the base region; and a first conductivity type source region separated from the growth layer by the base region. When a voltage equal to or higher than a threshold voltage is applied to the gate electrode plug, an inversion layer is formed in the base region in contact with the gate insulating film, and the source region and the growth layer are formed by the inversion layer. Electric A semiconductor device which is connected, below the bottom of the base region, the low-resistance region of the first conductivity type high concentration than the concentration of the grown layer In contact with the base region Arranged, A buried region of the second conductivity type is disposed at the bottom of the active trench in a state insulated from the gate electrode plug, and a pn junction is formed between the buried region and the growth layer, The processing substrate is disposed on a surface opposite to the surface on which the active trench is formed, and is in contact with the first conductivity type ohmic layer having a higher concentration than the growth layer, and the ohmic layer and the gate insulating film. And a drain electrode film forming an ohmic junction with the ohmic layer It is a semiconductor device.
According to a second aspect of the present invention, the bottom of the low resistance region is disposed at a position shallower than the upper portion of the buried region. Claim 1 It is a semiconductor device of description.
According to a third aspect of the present invention, there is provided a plurality of second conductivity type guard rings formed concentrically on the processing substrate and electrically separated from each other. Or claim 2 4. The semiconductor device according to claim 1, wherein the active groove and the base region are surrounded by the innermost guard ring, and the inner region of the innermost guard ring is more than the base region. The first conductivity type portion located in the shallow portion is a semiconductor device having a concentration lower than that of the low resistance region below the bottom surface of the base region.
[0034]
The present invention is configured as described above, and the current flowing through the inversion layer flows through the low resistance region, so that the conduction resistance is small.
[0035]
In addition, a buried region of the second conductivity type is disposed in a portion deeper than the low resistance region directly below the gate electrode plug, and the breakdown voltage is improved by a depletion layer extending from the buried region. . The buried region may be electrically connected to the base region, or may be electrically insulated from the base region and placed at a floating potential.
[0036]
DETAILED DESCRIPTION OF THE INVENTION
Examples of the present invention will be described.
In the present embodiment and each embodiment described later, either the p-type or the n-type is the first conductivity type, and the other is the second conductivity type. Therefore, if the first conductivity type is n-type, the second conductivity type is p-type. Conversely, if the first conductivity type is p-type, the second conductivity type is n-type. Both are included.
[0037]
Reference numeral 1 in FIG. 28 is a plan view for explaining the diffusion structure of the semiconductor device according to one embodiment of the present invention, which is located in the center and is an active region in which a base region 33 and a source region 39 to be described later are arranged. And a breakdown voltage region surrounding the active region and surrounding the active region.
[0038]
A plurality of (in this case, four) ring-shaped guard rings 35 are arranged concentrically in the pressure resistant region, and the active region is concentrically surrounded by the guard ring 35.
[0039]
27A is a cross-sectional view of the active region along the line XX in FIG. 28, and FIG. 27B is a cross-sectional view of the breakdown voltage region along the line YY in FIG. is there.
[0040]
Referring to FIGS. 28, 27A, and 27B, the semiconductor device 1 includes a single crystal substrate 11 and a growth layer 12 in contact with the single crystal substrate 11.
[0041]
The single crystal substrate 11 is composed of a first conductivity type silicon single crystal, and the growth layer 12 is composed of a first conductivity type silicon epitaxial layer grown on the surface of the single crystal substrate 11 by an epitaxial method. Yes.
[0042]
A second conductivity type base region 33 is formed in the vicinity of the surface inside the portion of the growth layer 12 located in the active region.
[0043]
Reference numeral 10 denotes a processing substrate to be processed, and includes an insulating film and a metal film formed on the surface in addition to diffusion layers such as the growth layer 12 and the base region 33.
Below the bottom surface of the base region 33, the first conductivity type low resistance region 15 is disposed.
[0044]
In the active region, a plurality of elongated active grooves 22a are arranged in parallel at equal intervals so as to divide the base region 33 and the low-resistance region 15. An ohmic region 38 having the same conductivity type as that of the base region 33 is disposed at a substantially central position between the active grooves 22 a and in the vicinity of the surface inside the base region 33. The surface of the ohmic region 38 contains a higher concentration of impurities of the second conductivity type than the surface of the base region 33.
[0045]
A source region 39 of the first conductivity type is disposed on one side or both sides of each active groove 22a.
[0046]
A plurality of square ring-shaped guard grooves 22b are formed in a portion of the growth layer 12 located in the pressure-resistant region. The lower part of the guard groove 22b is located in the growth layer 12, and the upper part is located in the insulating film 42 on the surface of the growth layer 12.
[0047]
A second conductivity type semiconductor single crystal (here, a silicon single crystal) is grown inside the active groove 22a and the guard groove 22b, and a buried region 24 and a filling region 23b made of the semiconductor single crystal are respectively formed. Has been placed.
[0048]
A portion above the buried region 24 inside the active trench 22 a is a gate trench 82, and a gate insulating film 51 is disposed on the side and bottom surfaces of the gate trench 82. Inside the gate trench 82, the gate electrode plug 54 is disposed in a state surrounded by the gate insulating film 51.
[0049]
The filling region 23b is filled up to the inside of the insulating film 42 formed on the surface of the processing substrate 10. Therefore, the upper end portion of the filling region 23b is higher than the portion formed in the growth layer 12 of the guard groove 22b. positioned. A second conductivity type auxiliary diffusion region 34 is formed at a position in contact with the filling region 23 b on the surface of the growth layer 12.
[0050]
The auxiliary diffusion region 34 has a ring shape and is arranged on both the inner periphery and the outer periphery of each filling region 23b.
[0051]
The depth of the auxiliary diffusion region 34 is shallower than the depth of the filling region 23b. Therefore, in the surface portion of the growth layer 12, the growth layer 12 does not form a pn junction with the filling region 23b. 34 and a pn junction are formed.
[0052]
The growth layer 12 is located between the adjacent auxiliary diffusion regions 34. Therefore, the filling regions 23b are not connected to each other in the auxiliary diffusion region 34 and are electrically separated from each other. Further, the innermost filling region 23 b and the base region 33 are not connected by the auxiliary diffusion region 34, and the innermost filling region 23 b is electrically separated from the base region 33. Therefore, each filling region 23 b is placed at a floating potential with respect to the base region 33.
[0053]
Such a guard groove 22b and filling region 23b and auxiliary diffusion region 34 constitute a guard ring 35.
[0054]
Each guard groove 22b is arranged concentrically and surrounds the active region concentrically. Therefore, the periphery of the active groove 22 a and the base region 33 is concentrically surrounded by the guard ring 35.
[0055]
When the substrate 11 and the growth layer 12 are made of silicon single crystal, the surface orientations of the surfaces of the substrate 11 and the growth layer 12 are {1 0 0}.
[0056]
The planar shape of each guard groove 22b is a square or rectangular square ring shape, and the direction of the guard groove 22b is aligned with the surface orientation of the growth layer 12, and the inside of each guard groove 22b excluding the insulating layer 42 portion. The {1 0 0} plane of the semiconductor single crystal is exposed on both the four side surfaces on the circumferential side and the four side surfaces on the outer circumferential side. Further, the bottom surface of the guard groove 22b is parallel to the surface of the growth layer 12, and therefore the {1 0 0} plane is exposed also on the bottom surface of the guard groove 22b.
[0057]
On the other hand, the active groove 22a has an elongated rectangular shape, and the four sides of the active groove 22a are arranged so as to face either the direction parallel to or perpendicular to the four sides of the guard groove 22b.
[0058]
The bottom surface of the active groove 22a is also parallel to the surface of the growth layer 12, so that the {1 0 0} plane is exposed also on the four side surfaces and the bottom surface inside the active groove 22a.
[0059]
Accordingly, since the surface orientation of the surface exposed inside the active groove 22a and the surface orientation of the surface exposed inside the guard groove 22b are all equal, a single crystal of silicon grows uniformly inside the active groove 22a and the guard groove 22b. In addition, no voids are generated in the filling region 23b and the embedded region 24.
[0060]
FIG. 29 is an enlarged view of the four corner portions A of the semiconductor device 1.
The four corner portions of the filling region 23b are perpendicular to each other, but the auxiliary diffusion regions 34 located at the four corner portions are bent with a curvature having a radius of 0.3 μm or more.
[0061]
In the surface portion of the growth layer 12, the portion bent at a right angle of the filling region 23 b does not form a pn junction directly with the growth layer 12, and the auxiliary diffusion region 34 having a roundness forms a pn junction. .
[0062]
A manufacturing process of the semiconductor device 1 will be described.
1 (a) and 1 (b), reference numeral 10 indicates a processing substrate processed in the manufacturing process. The processing substrate 10 includes a substrate 11 made of a first conductivity type silicon single crystal and a first conductivity type growth layer 12 formed on the substrate 11 by epitaxial growth of silicon.
[0063]
The processing substrate 10 is a wafer having a diameter of several inches to several tens of inches, and is divided so that a large number of semiconductor devices 1 are formed in one wafer.
[0064]
First, a first insulating film made of a silicon oxide film is formed by thermal oxidation, and the first insulating film is patterned. As shown in FIG. A window opening 77 is formed in a portion located in the center of each region of the insulating film 40. The surface of the growth layer 12 is exposed at the bottom of the window opening 77.
[0065]
In the peripheral region of the window opening 77, as shown in FIG. 2B, the window opening is not formed, and the surface of the growth layer 12 is covered with the first insulating film 40.
[0066]
FIG. 30 is a plan view of the processing substrate 10, and reference numeral 19 in FIG. 30 indicates the outer periphery of the divided area. FIG. 2 (a) is the same as FIG. ₁ -A ₁ FIG. 2B is a cross-sectional view taken along line B in FIG. ₁ -B ₁ Corresponds to a line section view.
[0067]
Next, when the first insulating film 40 is used as a mask and the surface of the processing substrate 10 is irradiated with impurities of the first conductivity type, the growth layer 12 located on the bottom surface of the window opening 77 as shown in FIG. A first conductivity type impurity is implanted into the surface, and a first conductivity type high concentration layer 30 is formed on the inner surface of the growth layer 12 at that portion. As shown in FIG. 3B, the high concentration layer is not formed in the peripheral region.
[0068]
When the thermal oxidation treatment is performed in this state, the high concentration layer 30 is diffused, and as shown in FIG. 4A, the first conductivity type low resistance region 13 is formed. At this time, a silicon oxide film grows on the surface of the growth layer 12, and a second insulating film is formed. Reference numeral 41 in FIGS. 4A and 4B denotes an insulating film composed of a first insulating film and a second insulating film.
[0069]
The low resistance region 13 has a higher concentration on the surface side, and the lower the concentration, the lower the concentration. If the position where the impurity concentration of the first conductivity type is reduced to twice the concentration of the growth layer 12 is defined as the bottom of the low resistance region 13, the bottom of the low resistance region 13 is higher than the upper portion of a buried region 24 described later. The low resistance region 13 and the buried region 24 are not in contact with each other.
[0070]
Next, the insulating film 41 is patterned, and a rectangular window opening 78a is formed at the center position of the region divided by the outer periphery 19 as shown in FIG. 5A. The rectangular window opening 78a is concentric. As shown in FIG. 5 (b), a plurality of ring window openings 78b are formed at positions surrounded by.
[0071]
FIG. 31 is a plan view of this state, and FIG. ₂ -A ₂ FIG. 5 (b) is a sectional view taken along line B in FIG. ₂ -B ₂ Corresponds to a line section view.
[0072]
The size of the rectangular window opening 78 a is larger than that of the low resistance region 13. The bottom surface of the rectangular window opening 78 a has a surface of the low resistance region 13 and a growth layer located around the low resistance region 13. 12 surfaces are exposed. The surface of the growth layer 12 is exposed at the bottom of the ring window opening 78b.
[0073]
In this state, when the surface of the processing substrate 10 is irradiated with impurities of the second conductivity type, the surface of the low resistance region 13 exposed on the bottom surface of the rectangular window opening 78a and the surrounding growth layer 12, the ring window opening, and the like. Impurities of the second conductivity type are implanted into the surface of the growth layer 12 exposed on the bottom surface of the portion 78b, and as shown in FIGS. 6 (a) and 6 (b), the inner surface of the low resistance region 13 in that portion High concentration layers 31 a and 31 b of the second conductivity type are formed on the inner surface of the growth layer 12. The planar shapes of the high-concentration layers 31a and 31b reflect the shapes of the rectangular window opening 78a and the ring window opening 78b, which are rectangular and ring-shaped, respectively. The four corners of the ring window opening 78b are rounded. Therefore, the four corners of the high concentration layer 31b reflecting the shape of the ring window opening 78b are also rounded.
[0074]
Next, when the high concentration layers 31a and 31b are diffused by thermal oxidation, as shown in FIGS. 7A and 7B, a base region 33 having a substantially rectangular planar shape is formed inside the processing substrate 10. And ring-shaped auxiliary diffusion regions 34 having rounded corners are formed. Further, an insulating film made of a silicon oxide film is formed on the surface of the processing substrate 10. Reference numeral 42 in FIGS. 7A and 7B denotes an insulating film integrated with the insulating film 41 before the thermal oxidation treatment. The surface of the processing substrate 10 is covered with this insulating film 42.
[0075]
The planar shape of the base region 33 located on the bottom surface of the insulating film 42 is larger than that of the low resistance region 13. Therefore, the surface of the low resistance region 13 is replaced with the base diffusion region 33 and buried below the bottom surface of the base region 33. It will be in the state. Reference numeral 15 in FIG. 7A indicates a low resistance region in that state.
[0076]
FIG. 32 is a cross-sectional view taken along the line S-S in the state of FIGS. 7A and 7B of the processing substrate 10 in this state. The concentration of the surface of the growth layer 12 located around the base region 33 is the same as that before the low resistance region 13 is formed. FIG. 7 (a) is the same as FIG. _Three -A _Three FIG. 7B is a sectional view taken along line B in FIG. _Three -B _Three Corresponds to a line section view.
[0077]
Next, the insulating film 42 is patterned to form a plurality of active groove window openings 79a arranged in parallel to each other at positions on the base region 33, as shown in FIGS. In addition, a guard groove window opening 79 b is formed at the center position in the width direction on each auxiliary diffusion region 34. One guard groove window opening 79b is arranged on each auxiliary diffusion region 34, and the shape of the guard groove window opening 79b is a ring shape reflecting the shape of the auxiliary diffusion region 34. The four corners are not rounded, and the two sides intersect at a substantially right angle.
[0078]
The active groove window opening 79 a is longer than the width of the base region 33 and is disposed across the base region 33. Therefore, the surface of the growth layer 12 is exposed at the bottom surfaces of both ends of the active groove window opening 79a, and the base region 33 is exposed at portions other than both ends.
[0079]
Since the width of the guard groove window opening 79b is narrower than the width of the auxiliary diffusion region 34, the surface of the auxiliary diffusion region 34 is exposed on the bottom surface of the guard groove window opening 79b.
[0080]
Using the insulating film 42 patterned in this state as a mask, the growth layer 12, the base region 33, and the auxiliary diffusion region 34 are etched, and as shown in FIGS. When the processing substrate 10 exposed under the bottom surface of 79a and under the bottom surface of the guard groove window opening 79b is excavated in the depth direction, the active groove window opening 79a and the guard groove window opening 79b are respectively included in the upper portion. Active grooves 22a and guard grooves 22b are formed.
[0081]
The planar shape of the active groove 22a and the planar shape of the guard groove 22b reflect the planar shape of the active groove window opening 79a and the guard groove window opening 79b, and the active groove 22a is an elongated rectangle. 22b is a square ring shape. At the four corners of the guard groove 22b, the two sides intersect at a substantially right angle.
[0082]
The cross-sectional shape of the active groove 22a and the guard groove 22b is an elongated rectangular shape in which the depth direction of the processing substrate 10 is longer than the width.
[0083]
The depths of the active groove 22 a and the guard groove 22 b are deeper than the base region 33, the auxiliary diffusion region 34, and the low resistance region 15 and shallower than the substrate 11.
[0084]
Since the bottom surfaces of the grooves 22a and 22b are at the same position, and the bottom surface of the low resistance region 15 is deeper than the base region 33 and the auxiliary diffusion region 34, the bottom surfaces of the grooves 22a and 22b are the same as the substrate 11 and the low resistance region. It is located at a depth between 15.
[0085]
Therefore, the base region 33 and the low resistance region 15 are divided into a plurality parallel to each other, the base region 33 and the low resistance region 15 are exposed at the upper part of the inner side surface of the active groove 22a, and the growth layer 12 is exposed at the lower part. To do.
[0086]
On the other hand, each auxiliary diffusion region 34 is divided into two parts: a part in contact with the inner periphery of the guard groove 22b and a part in contact with the outer periphery. The auxiliary diffusion region 34 is exposed on the upper side and a growth layer on the lower side. 12 is exposed.
[0087]
The four sides of the active groove window opening 79a and the four sides of the guard groove window opening 79b are arranged so as to extend in the {1 0 0} direction of the growth layer 12 and have a rectangular cross section. , 22b have {1 0 0} planes exposed on the bottom and side surfaces.
[0088]
FIG. 33 shows a cross-sectional view taken along the line TT in FIGS. 9A and 9B. The widths of the grooves 22a and 22b are equal to each other, the adjacent active grooves 22a are equally spaced, and the four sides of the adjacent guard grooves 22b are also equally spaced. The interval and the interval between the guard grooves 22b are also equal to each other. Further, the distance between the innermost guard groove 22b and the active groove 22a whose long side faces the innermost groove 22b is also made equal to the distance between the active grooves 22a and the distance between the guard grooves 22b. Yes.
[0089]
Both ends of the active groove 22a are not in contact with the innermost guard groove 22b or the auxiliary diffusion region 34 in contact with the inner periphery of the guard groove 22b.
[0090]
FIG. 9 (a) is the same as FIG. _Four -A _Four FIG. 9B is a sectional view taken along line B in FIG. _Four -B _Four Corresponds to a line section view.
[0091]
Next, when a second conductivity type semiconductor single crystal is grown on the bottom and side surfaces of each groove 22a, 22b by epitaxial growth, the inside of each groove 22a, 22b is filled with the semiconductor single crystal. Here, a silicon single crystal is used as the semiconductor single crystal.
[0092]
Reference numerals 23a and 23b in FIGS. 10A and 10B indicate filled regions made of a semiconductor single crystal grown in the active groove 22a and the guard groove 22b, respectively.
[0093]
34 is a cross-sectional view taken along the line U-U of FIGS. 10 (a) and 10 (b). Conversely, FIGS. _Five -A _Five Line and B _Five -B _Five Corresponds to a longitudinal section view of the line.
[0094]
In a state immediately after the filling regions 23a and 23b are formed, the upper ends of the filling regions 23a and 23b are raised on the surface of the insulating layer 42 used as a mask.
[0095]
When the raised portion is removed by etching, the heights of the filling regions 23a and 23b coincide with the height of the insulating film 42 as shown in FIGS. 11A and 11B, and the holes formed in the insulating layer 42 are formed. A guard ring 35 is configured by the guard groove 22b including the filling region 23b and the auxiliary diffusion region 34 in contact therewith.
[0096]
Next, as shown in FIGS. 12A and 12B, a protective film 43 made of an insulating film such as a silicon oxide film is formed on the surface of the processing substrate 10 on the insulating film 42 side. In this state, the surfaces of the filling regions 23 a and 23 b are covered with the protective film 43.
[0097]
Next, the protective film 43 is patterned to form a window opening 81 as shown in FIG. 13A, and the upper end of the filling region 23a formed inside the active groove 22a is exposed. The surface of the filling region 23b formed inside the guard groove 22b is covered with a protective film 43 as shown in FIG.
[0098]
In this state, when the semiconductor single crystal is etched, the protective film 43 serves as a mask, and the filling region 23a in the active groove 22a is etched. Here, if the entire filling region 23a is not etched and only the upper portion is removed by etching as shown in FIG. 14A, a buried region 24 formed from the lower portion of the filling region 23a is formed.
[0099]
As described above, the upper end portion of the buried region 24 exists at a position lower than the bottom surface of the low resistance region 15.
[0100]
Further, by removing the upper portion of the filling region 23a in the active trench 22a, a gate trench 82 is formed in a portion above the buried region 24.
[0101]
When the buried region 24 is formed by etching, the insulating film 43 is also etched together. The etching rate of the insulating film 43 is slower than the etching rate of the filling region 23a, but since the insulating film 43 is thinner than the etching part of the filling region 23a, the insulating film 43 is entirely etched when the buried region 24 is formed. The protective film 42 is exposed on the surface of the processing substrate 10.
[0102]
Since the insulating film 43 is removed, the surface of the buried region 23b inside the guard groove 22b is exposed as shown in FIG.
[0103]
When forming the window opening 81 in FIG. 13A, the filling region 23a is buried by etching without filling the entire length of the filling region 23a and partially protecting it with the protective film 43. When the region 24 is formed, the filling region 23a partially remains, so that each buried region 24 is connected to the remaining part of the filling region 23a.
[0104]
Since the upper portion of the remaining filling region 23a is in contact with the base region 33, the buried region 24 is electrically connected to the base region 33 through the filling region 23a.
[0105]
On the other hand, when the upper end portion of the filling region 23a is exposed over the entire length and etched, the filling region 23a does not remain. In this case, the formed buried region 24 is electrically separated from the base region 33.
[0106]
Here, the filling region 23 a is not left, and the buried region 24 is electrically separated from the base region 33.
[0107]
FIG. 35 is a cross-sectional view taken along the line VV in FIGS. 14A and 14B, and is a plan view showing a state in the active groove 22a and a state in the guard groove 22b. On the other hand, FIGS. 14A and 14B are the same as FIG. ₆ -A ₆ Line and B ₆ -B ₆ Corresponds to a longitudinal section view of the line.
[0108]
Next, a resist film is disposed on the breakdown voltage region, the surface of the protective film 42 located between the guard grooves 22b is covered with the resist film, and the surface of the protective film 42 located on the base region 33 in the active region is exposed. When the protective film 42 is etched in this state, the surface of the base region 33 is exposed as shown in FIG. FIG. 5B shows the state of the withstand voltage region after the resist film is removed.
[0109]
In this state, the growth layer 12, the low resistance region 15, and the base region 33 are exposed in this order on the side surface of the gate groove 82 from below, and the upper end portion of the buried region 24 is exposed on the bottom surface. When the thermal oxidation process is performed, as shown in FIG. 16A, the gate insulating film 51 made of a silicon oxide film is formed on the side surface and the bottom surface inside the gate groove 82.
[0110]
When the gate insulating film 51 is formed inside the gate trench 82, the gate insulating film 51 is also formed on the surface of the base region 33, and also on the surface of the filling region 23b as shown in FIG. A gate insulating film 51 is formed.
[0111]
In addition, in each process figure to this FIG. 16 (a) and FIG. 27 (a) mentioned later, the code | symbol 22a which shows an active groove | channel is abbreviate | omitted.
[0112]
Here, since the thickness of the gate insulating film 51 is thin, a space surrounded by the gate insulating film 51 is formed inside the gate groove 82. When polysilicon is deposited by the CVD method in this state, FIG. As shown in (a) and (b), a conductive thin film 53 made of a polysilicon thin film is formed on the surface of the processing substrate 10. The inside of the gate groove 82 is filled with the conductive thin film 53.
[0113]
Next, a patterned resist film is disposed on the surface of the conductive thin film 53, and the portion not covered with the resist film is etched by the film thickness. As shown in FIGS. 10, the exposed portion of the conductive thin film 53 located on the surface is removed, and the surface of the gate insulating film 51 on the base region 33 is exposed. At this time, the inside of the gate groove 82 is not etched, and the gate electrode plug 54 is formed by the conductive thin film 53 remaining in the gate groove 82.
[0114]
18A and 18B are cross-sectional views taken along the line WW in FIG. 36 (the gate insulating film is omitted). FIG. 18 (a) shows an A in FIG. ₇ -A ₇ FIG. 18 (b) is a sectional view taken along line B in FIG. ₇ -B ₇ Corresponds to a line section view.
[0115]
It should be noted that a part of the base region 33 on the surface of the processing substrate 10 is not in contact with each other, a position where a gate pad to be described later is formed, and a gate wiring connecting the region where the gate pad is disposed and each gate electrode plug 54 is disposed. A resist film is disposed at the position where the conductive thin film 53 is left.
[0116]
Next, as shown in FIGS. 19A and 19B, the gate insulating film 51 is etched to expose the surface of the base region 33, and then the thermal oxidation treatment is performed on the surface of the base region 33. An oxide film is formed. At this time, an oxide film is also formed on the surface of the filling region 23b. Reference numeral 55 in FIGS. 20A and 20B denotes a buffer film made of the oxide film.
[0117]
Next, a resist film is formed on the surface of the buffer film 55, and the resist film is patterned to form a window opening at a central position between the gate groove 82 and the gate groove 82.
[0118]
In FIGS. 21A and 21B, reference numeral 44 denotes a patterned resist film, and reference numeral 83 denotes a window opening formed in the resist film. The width of the window opening 83 is narrower than the width of the base region 33 located between the adjacent gate grooves 82, and is positioned at the center between the adjacent gate grooves 82 along the longitudinal direction of the gate groove 82. Therefore, both sides of each gate groove 82 in the longitudinal direction are covered with the resist film 44.
[0119]
In this state, the buffer film 55 located on the base region 33 is partially exposed on the bottom surface of the window opening 83. When the surface of the processing substrate 10 is irradiated with the second conductivity type impurity, the impurity is The second conductive type high-concentration impurity region 36 as shown in FIG. 21A passes through the buffer film 55 on the bottom surface of the window opening 83 and is injected into a position below the bottom surface of the window opening 83 inside the base region 33. Is formed.
[0120]
The portions other than the window opening 83 located between the adjacent gate trenches 82 are covered with the resist film 44, and in the breakdown voltage region where the guard trench 22b is located, as shown in FIG. Impurities are not implanted.
[0121]
Next, after removing the resist film 44, a new resist film is formed on the buffer film 55, and the resist film is patterned to a position between the second conductivity type high concentration impurity region 36 and the gate groove 82. A window opening is formed.
[0122]
Reference numerals 45 and 84 in FIG. 22A indicate a new resist film and a window opening, respectively. The buffer film 55 is exposed on the bottom surface of the window opening 84.
[0123]
In this state, when the surface of the processing substrate 10 is irradiated with the first conductivity type impurity, the first conductivity type impurity is buffered on the bottom surface of the window opening 84 as in the case of the second conductivity type high concentration impurity region 36. The first conductive type high-concentration impurity region 37 is formed through the film 55 and implanted into a position below the bottom surface of the window opening 84 inside the base region 33.
[0124]
The breakdown voltage region where the guard groove 22b is located is covered with a resist film 45, and as shown in FIG. 22 (b), the first conductivity type impurity is not implanted.
[0125]
Next, after removing the resist film 45, an insulating film such as a silicon oxide film is deposited on the processing substrate 10 by the CVD method, and as shown in FIGS. 23 (a) and 23 (b), an interlayer insulating film 57 is obtained. Is formed. This interlayer insulating film 57 includes a buffer film 55.
[0126]
When heat treatment is performed in this state, the impurities contained in the high-concentration regions 36 and 37 of the first and second conductivity types are diffused, and as shown in FIG. 24A, at the center position between the adjacent gate trenches 82. A second conductivity type ohmic region 38 is formed, and a first conductivity type source region 39 is formed between the ohmic region 38 and the gate groove 82 and in contact with the gate insulating film 51. The ohmic region 38 and the source region 39 are shallower than the base region 33. On the breakdown voltage region side, there is no change as shown in FIG.
[0127]
Next, the interlayer insulating film 57 is patterned, and as shown in FIG. 25A, the ohmic region 38 and the source region 39 are covered with the interlayer insulating film 57 covering the portion on the gate electrode plug 54 in the gate groove 82. To expose all or part of The withstand voltage region side is covered with an interlayer insulating film 57 as shown in FIG.
[0128]
Next, after forming a metal thin film made of aluminum or the like, the metal thin film is patterned to form a source electrode film. Reference numeral 61 in FIGS. 26A and 26B denotes a source electrode film.
[0129]
The source electrode film 61 is insulated from the gate electrode plug 54 and is in contact with the ohmic region 38 and the source region 39. The impurity concentration on the surfaces of the ohmic region 38 and the source region 39 is high, and the source electrode film 61 is ohmically connected to the ohmic region 38 and the source region 39. The source electrode film 61 is electrically connected to the base region 33 through the ohmic region 38.
[0130]
Further, when the source electrode film 61 is formed by patterning the metal thin film, a gate electrode film separated from the source electrode film 61 is formed separately from the source electrode film 61 by patterning the metal thin film. This gate electrode film is connected to each gate electrode plug 54, and a voltage is applied to each gate electrode plug 54 by applying a voltage to the gate electrode film.
[0131]
Next, after forming a protective film patterned on the surface of the processing substrate 10 if necessary, the surface of the single crystal substrate 11 exposed on the back surface of the processing substrate 10 as shown in FIGS. Then, a drain electrode film 71 made of a metal thin film made of nickel alloy or the like is formed. The drain electrode film 71 and the single crystal substrate 11 are ohmically connected.
As described above, an example semiconductor device 1 of the present invention is obtained.
[0132]
A plurality of semiconductor devices 1 are formed on one substrate 10 to be processed. After the substrate 10 is cut in a dicing process that is a subsequent process of the drain electrode 71 and the plurality of semiconductor devices 1 are separated, The drain electrode 71 is fixed on the lead frame with solder metal or the like, the gate pad that is a part of the gate electrode film and the source pad that is a part of the source electrode film 61 are connected to the lead frame by wire bonding or the like, The semiconductor device 1 is molded. Finally, the lead frame is cut, and the lead connected to the drain electrode 71, the lead connected to the gate pad, and the lead connected to the source pad are separated, whereby the resin-sealed semiconductor device 1 is obtained. can get.
[0133]
When the resin-encapsulated semiconductor device 1 has its leads connected to an electric circuit and is used, the source electrode 61 is connected to the ground potential, and a positive voltage is applied to the drain electrode 71. When a voltage equal to or higher than the threshold voltage is applied to the plug 54, the base region 33 located between the source electrode 61 and the growth layer 12 and in contact with the gate insulating film 51 is inverted to the first conductivity type, The source region 39 and the growth layer 12 are connected to each other by the inversion layer formed thereby, passes through the single crystal substrate 11, the low-resistance region 15, the growth layer 12, the inversion layer, and the source region 39, and from the drain electrode 71 A current flows through the electrode 61.
[0134]
In the semiconductor device 1 of the present invention, since the current flows through the low resistance region, the conduction resistance is small.
[0135]
The state in which the current flows is a state in which the semiconductor device 1 is conductive. When the potential of the gate electrode plug 54 becomes lower than the threshold voltage from that state, the inversion layer disappears, the semiconductor device 1 switches to the cutoff state, and the current flows. Disappear.
[0136]
In both cases where the semiconductor device 1 is in the conductive state and the cut-off state, the pn junction between the base region 33 and the growth layer 12 is reverse-biased and depleted from the pn junction toward the base region 33 and the growth layer 12. Layers spread.
[0137]
In the semiconductor device 1 of the present invention, both the case where the buried region 24 is electrically connected to the base region 33 and has the same potential as the base region 33 and the case where the embedded region 24 is not connected to the base region 33 and is placed at a floating potential. Is included.
[0138]
When the buried region 24 has the same potential as the base region 33, a depletion layer also extends from the pn junction between the buried region 24 and the growth layer 12, and when the buried region 24 has a floating potential, the base region When the depletion layer extending downward from 33 reaches the buried region 24, the potential of the buried region 24 becomes stable, and the depletion layer also spreads from the buried region 24.
[0139]
In the breakdown voltage region, the filling region 23b and the auxiliary diffusion region 34 are placed at a floating potential, and the depletion layer that spreads laterally from the base region 33 side first reaches the innermost auxiliary diffusion region 34, As a result, when the potential of the innermost filling region 23b is stabilized, a depletion layer also spreads from the innermost filling region 23b and the auxiliary diffusion region 34 connected thereto.
[0140]
When the depletion layer reaches the filling region 23b adjacent to the outside and the auxiliary diffusion region 34 connected thereto, the depletion layer begins to spread from the filling region 23b and the auxiliary diffusion region 34 connected thereto.
[0141]
Therefore, as the reverse bias of the pn junction between the base region 33 and the growth layer 12 becomes larger, the depletion layer becomes the filling region 23b located on the inner side and the filling region 23b located on the outer side from the auxiliary diffusion region 34 and the auxiliary region It spreads toward the diffusion region 34, and as a result, the electric field strength inside the growth layer 12 is relaxed.
[0142]
Here, the four sides of each buried region 23b intersect at substantially right angles, and the four corners of the buried region 23b are not rounded, but at least the outer corners of the buried region 23b are rounded. An auxiliary diffusion region 34 is disposed.
[0143]
Compared with the case where the four corners of the surface of the filling region 23b directly form a pn junction with the growth layer 12, the electric field strength is greatly reduced.
[0144]
Note that the {1 0 0} plane of the growth layer 12, the base region 33, and the low resistance region 15 is exposed on the bottom and side surfaces of each active groove 22a and guard groove 22b, and the buried region 24 and the filling region 23b. Grows from that side. Therefore, the buried region 24 and the filling region 23b are free from defects and the breakdown voltage is improved.
[0145]
In the above description, the first conductivity type is n-type, and the second conductivity type is p-type. However, in the above-described examples and each example described later, the first conductivity type is p-type and the second conductivity type is n-type. It is also good.
[0146]
Further, although the semiconductor device 1 of the above embodiment is a MOSFET, the semiconductor device of the present invention is not limited to this. For example, a pn junction type IGBT (Insulated gate bipolar transistor) or a Schottky junction type IGBT is used. Is also included.
[0147]
Reference numeral 2 in FIGS. 37A and 37B denotes a semiconductor device of the present invention in the case of a Schottky barrier type IGBT.
[0148]
In the semiconductor device 2, the Schottky electrode film 72 is formed on the surface of the growth layer 12 after the single crystal substrate 11 is removed by a polishing process or the like. A portion of the Schottky electrode film 72 that contacts the growth layer 12 is made of chromium or the like, and a Schottky junction is formed between the growth layer 12 and the Schottky electrode film 72.
[0149]
The Schottky junction has a polarity that is forward-biased when the semiconductor device 2 is conductive. Minority carriers are injected from the Schottky electrode film 72 into the growth layer 12 by forward-biasing the Schottky junction. Thus, the conduction resistance is reduced.
[0150]
When the single crystal substrate 11 has a low concentration and can form a Schottky junction with a metal such as chromium, a Schottky electrode film may be formed on the surface of the single crystal substrate 11.
[0151]
Next, reference numeral 3 in FIGS. 38A and 38B denotes a pn junction type IGBT in the semiconductor device of the present invention.
[0152]
The semiconductor device 3 has the same structure as that of the above embodiment except that the single crystal substrate 11 is replaced with a collector layer 11 ′ having the second conductivity type opposite to the growth layer 12. .
[0153]
The collector layer 11 ′ forms a pn junction with the growth layer 12. When the semiconductor device 3 is conductive, the pn junction is forward-biased, and minority carriers are transferred from the collector layer 11 ′ into the growth layer 12. Is to be injected.
[0154]
Reference numeral 73 in FIGS. 38A and 38B denotes a collector electrode film that forms an ohmic junction with the collector layer 11 ′.
[0155]
In the semiconductor devices 1, 2, and 3 described above, the auxiliary diffusion layer 34 has a ring shape. However, as shown in FIG. 39, the outer peripheral side auxiliary diffusion layer is independent for each vertex P of the four corners of the filling region 23b. 47 may be provided, and portions other than the positions near the four corners of the surface of the four sides of the filling region 23b may be brought into contact with the growth layer 12.
[0156]
In each of the above examples, the four sides of the guard groove 22b intersect at right angles, but the present invention is not limited thereto, and the four corners of the guard groove 22b may be rounded. Moreover, it may be a polygonal shape.
[0157]
【The invention's effect】
A semiconductor device having a high breakdown voltage and a low conduction resistance can be obtained.
[Brief description of the drawings]
1A is an active region portion of a semiconductor device manufacturing process diagram of the present invention (1), and FIG. 1B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram of the present invention. FIG.
2A is an active region portion of a semiconductor device manufacturing process diagram of the present invention (2), and FIG. 2B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram of the present invention. FIG.
3A is an active region portion of a semiconductor device manufacturing process diagram according to the present invention (3), and FIG. 3B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram according to the present invention; FIG.
4A is an active region portion of a semiconductor device manufacturing process diagram of the present invention (4), and FIG. 4B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram of the present invention. FIG.
5A is an active region portion of a semiconductor device manufacturing process diagram according to the present invention; FIG. 5B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram according to the present invention; FIG.
6A is an active region portion of a semiconductor device manufacturing process diagram of the present invention (6); FIG. 6B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram of the present invention; FIG.
7A is an active region portion of a semiconductor device manufacturing process diagram according to the present invention; FIG. 7B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram of the present invention; FIG.
8A is an active region portion of a semiconductor device manufacturing process diagram according to the present invention. FIG. 8B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram according to the present invention. FIG.
9A is an active region portion of a manufacturing process diagram of a semiconductor device of the present invention. FIG. 9B is a breakdown voltage region portion of a manufacturing process diagram of a semiconductor device of the present invention. FIG.
10A is an active region portion of a manufacturing process diagram of a semiconductor device of the present invention. FIG. 10B is a breakdown voltage region portion of a manufacturing process diagram of a semiconductor device of the present invention.
11A is an active region portion of a semiconductor device manufacturing process diagram of the present invention. FIG. 11B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram of the present invention. FIG.
12A is an active region portion of a semiconductor device manufacturing process diagram according to the present invention. FIG. 12B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram according to the present invention.
13A is an active region portion of a semiconductor device manufacturing process diagram according to the present invention. FIG. 13B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram of the present invention. FIG.
14A is an active region portion of a manufacturing process diagram of a semiconductor device of the present invention. FIG. 14B is a breakdown voltage region portion of a manufacturing process diagram of a semiconductor device of the present invention.
15A is an active region portion of a semiconductor device manufacturing process diagram according to the present invention; FIG. 15B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram according to the present invention;
16A is an active region portion of a semiconductor device manufacturing process diagram according to the present invention. FIG. 16B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram of the present invention. FIG.
17A is an active region portion of a semiconductor device manufacturing process diagram of the present invention. FIG. 17B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram of the present invention. FIG.
18A is an active region portion of a semiconductor device manufacturing process diagram of the present invention. FIG. 18B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram of the present invention. FIG.
19A is an active region portion of a manufacturing process diagram of a semiconductor device of the present invention. FIG. 19B is a breakdown voltage region portion of a manufacturing process diagram of a semiconductor device of the present invention. FIG.
20A is an active region portion (20) of a manufacturing process diagram of a semiconductor device of the present invention; FIG. 20B is a breakdown voltage region portion of a manufacturing process diagram of a semiconductor device of the present invention; FIG.
21A is an active region portion of a semiconductor device manufacturing process diagram of the present invention. FIG. 21B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram of the present invention. FIG.
22A is an active region portion of a manufacturing process diagram of a semiconductor device of the present invention. FIG. 22B is a breakdown voltage region portion of a manufacturing process diagram of a semiconductor device of the present invention.
23A is an active region portion of a semiconductor device manufacturing process diagram of the present invention. FIG. 23B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram of the present invention. FIG.
24A is an active region portion in a manufacturing process diagram of a semiconductor device of the present invention. FIG. 24B is a breakdown voltage region portion in a manufacturing process diagram of a semiconductor device of the present invention. FIG.
25A is an active region portion in a manufacturing process diagram of a semiconductor device of the present invention. FIG. 25B is a breakdown voltage region portion in a manufacturing process diagram of a semiconductor device of the present invention. FIG.
26A is an active region portion of a manufacturing process diagram of a semiconductor device of the present invention, and FIG. 26B is a breakdown voltage region portion of a manufacturing process diagram of a semiconductor device of the present invention. FIG.
27A is an active region portion of a semiconductor device manufacturing process diagram of the present invention (27), and FIG. 27B is a breakdown voltage region portion of a semiconductor device manufacturing process diagram of the present invention. FIG.
FIG. 28 is a plan view showing a MOSFET diffusion structure as an example of the semiconductor device of the present invention;
FIG. 29 is an enlarged view of the corner portion.
30 is a plan view for explaining a manufacturing process of a semiconductor device of the present invention (1); FIG.
FIG. 31 is a plan view (2) for explaining the manufacturing steps of the semiconductor device of the present invention;
FIG. 32 is a plan view (3) for explaining the manufacturing steps of the semiconductor device of the present invention;
FIG. 33 is a plan view for explaining a manufacturing process of a semiconductor device of the present invention (4);
FIG. 34 is a plan view (5) for explaining the manufacturing steps of the semiconductor device of the present invention;
FIG. 35 is a plan view for explaining a manufacturing process of a semiconductor device of the present invention (6);
FIG. 36 is a plan view (7) for explaining the manufacturing steps of the semiconductor device of the present invention;
FIGS. 37A and 37B are cross-sectional views for explaining a structure when the present invention is a Schottky junction type IGBT.
FIGS. 38A and 38B are cross-sectional views for explaining the structure when the present invention is a pn junction type IGBT.
FIG. 39 shows another example of the auxiliary diffusion region.
40A is a plan view for explaining the diffusion structure of a MOSFET according to the prior art. FIG. 40B is an enlarged view of its four corners.
41A is a cross-sectional view of an active region of a conventional MOSFET. FIG. 41B is a cross-sectional view of a withstand voltage region of the MOSFET.
[Explanation of symbols]
1, 2, 3, ... Semiconductor device
10 …… Processed substrate
11 ... Single crystal substrate
11 '…… Collector layer
12 ... Growth layer
13 …… Low resistance region
22a …… Activity groove
22b …… Guard groove
23b …… Filling area
24 …… Embedded area
33 …… Base area
34 …… Auxiliary diffusion area
35 …… Guard ring
39 …… Source area
51 …… Gate insulation film
54 …… Gate electrode plug
61 …… Source electrode film
71 …… Drain electrode film
72 …… Schottky electrode film
73 …… Collector electrode film

Claims (3)

A processing substrate having a growth layer of the first conductivity type;
Active grooves formed in the processing substrate;
A gate insulating film disposed on a side surface of the active trench;
A gate electrode plug disposed in the active trench in contact with the gate insulating film;
A base region of a second conductivity type that is in contact with the gate insulating film inside the processing substrate and has a bottom disposed at a position shallower than a bottom surface of the active trench;
A source region of a first conductivity type disposed at a position in contact with the gate insulating film in the base region and separated from the growth layer by the base region;
When a voltage equal to or higher than the threshold voltage is applied to the gate electrode plug, an inversion layer is formed in the base region in contact with the gate insulating film, and the source region and the growth layer are electrically connected by the inversion layer. A semiconductor device connected to
Below the bottom of the base region, a low resistance region of the first conductivity type having a concentration higher than the concentration of the growth layer is disposed in contact with the base region ,
A buried region of the second conductivity type is disposed at the bottom of the active trench in a state insulated from the gate electrode plug, and a pn junction is formed between the buried region and the growth layer,
An ohmic layer having a first conductivity type higher in concentration than the growth layer, disposed on a surface opposite to the surface on which the active groove is formed of the processing substrate;
A semiconductor device having a drain electrode film in contact with the ohmic layer and the gate insulating film and forming an ohmic junction with the ohmic layer . The semiconductor device according to claim 1 , wherein a bottom portion of the low resistance region is disposed at a position shallower than an upper portion of the buried region. 3. The semiconductor device according to claim 1, comprising a plurality of second conductivity type guard rings formed concentrically on the processing substrate and electrically separated from each other.
The active groove and the base region are surrounded by the innermost guard ring, and a first conductivity type portion located in a shallower part of the inner region of the innermost guard ring than the base region is: A semiconductor device having a concentration lower than that of the low resistance region below the bottom surface of the base region.

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