JP4119412B2 - 集積回路装置及びその試験方法 - Google Patents

Description

この発明は、集積回路装置及びその試験方法に関するものであり、例えば不揮発性の半導体記憶装置の１つであるＴＣ並列ユニット直列接続型強誘電体メモリ及びその試験方法に関するものである。

近年、不揮発性の半導体記憶装置の１つである強誘電体メモリとして、ＴＣ並列ユニット直列接続型強誘電体メモリが注目されている。ＴＣ並列ユニット直列接続型強誘電体メモリは、セルトランジスタ（Ｔ）のソースとドレインとの間に強誘電体キャパシタ（Ｃ）の下部電極と上部電極とをそれぞれ接続し、これをユニットセル（メモリセル）とし、このユニットセルが複数直列に接続された構成をもつ。

ＴＣ並列ユニット直列接続型強誘電体メモリにおいては、以下のような疲労試験が行われている。図２２に、ＴＣ並列ユニット直列接続型強誘電体メモリにおける疲労試験の概要を示す。このＴＣ並列ユニット直列接続型強誘電体メモリは、８個のユニットセルを直列接続したユニットブロック（メモリセルブロック）を備えている。

ここでは、強誘電体キャパシタＣ１の疲労試験として、強誘電体キャパシタＣ１の両端に交互にストレス電圧を印加する場合を示している。各信号の状態は、このユニットブロックを選択するブロック選択信号ＢＳが“ハイレベル（以下、Ｈと記す）”、ワード線ＷＬ０、ＷＬ２〜ＷＬ７に供給される電圧が“Ｈ”、ワード線ＷＬ１に供給される電圧が“ローレベル（以下、Ｌと記す）”の状態で、ビット線ＢＬとプレート線ＰＬとの間にそれぞれストレス電圧を印加している。すなわち、ビット線ＢＬに“Ｈ”または“Ｌ”の電圧を供給し、プレート線ＰＬにはビット線と異なる“Ｌ”または“Ｈ”の電圧を供給する。

ワード線ＷＬ０、ＷＬ２〜ＷＬ７の電圧が“Ｈ”であるため、セルトランジスタＴ０、Ｔ２〜Ｔ７がオンして、強誘電体キャパシタＣ０、Ｃ２〜Ｃ７の両端は短絡している。このため、強誘電体キャパシタＣ０、Ｃ２〜Ｃ７の各々の両端は、同電位でありストレス電圧がかかっていない。試験対象となる強誘電体キャパシタＣ１は、ワード線ＷＬの電圧が“Ｌ”であり、セルトランジスタＴ１がオフしている。このため、強誘電体キャパシタＣ１の一方のノードｂにはビット線ＢＬの電圧が印加され、他方のノードｃにはプレート線ＰＬの電圧が印加された状態となる。この状態で、ビット線ＢＬの電圧とプレート線ＰＬの電圧を、交互に“Ｈ”と“Ｌ”に切り換える。これにより、試験対象となる強誘電体キャパシタＣ１の両端に印加される高電圧と低電圧の方向が入れ替わり、疲労試験が実行される（例えば、特許文献１参照）。

前述した従来の試験方法では、アクティブサイクル中はアドレスがラッチされ、試験対象のユニットセルが固定されているため、比較的寄生容量の大きなビット線ＢＬやプレート線ＰＬの電圧を変化させる必要がある。例えば、記憶容量が３２ＭビットのＴＣ並列ユニット直列接続型強誘電体メモリでは、ユニットセルが直列に接続された構成を持たない強誘電体メモリに比べて、プレート線ＰＬの容量が大きく削減されている。しかし、それでもプレート線ＰＬは数１００ｆＦ程度の容量をもつ。さらに、ビット線ＢＬも２００〜３００ｆＦ程度の容量をもっている。このような比較的寄生容量の大きいプレート線ＰＬ及びビット線ＢＬの充放電には時間がかかるため、加速試験で高電圧を与える試験では電圧を設定する時間が長くなり、試験時間が非常に長くなってしまう。例えば、図２２に示した試験方法を用いた疲労試験では、プレート線ＰＬとビット線ＢＬの充放電、及び強誘電体キャパシタの分極反転に、約６００〜７００ｆＦの電荷が必要となる。プレート線ＰＬ及びビット線ＢＬにおける１回の電圧変化の時間を約１μｓとして、１０の１０乗回のストレス電圧を印加する疲労試験を行った場合、１つのサンプルの疲労試験に要する時間は約２４時間となる。
特開２００２−３１３１００号公報

この発明は、ＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルが含む強誘電体キャパシタにストレス電圧を与える試験において、試験時間を短縮することができるＴＣ並列ユニット直列接続型強誘電体メモリを有する集積回路装置及びその試験方法を提供する。

この発明の一実施形態によれば、ワード線がゲートに接続されたセルトランジスタと、前記セルトランジスタのソースとドレインとの間に一端と他端の電極がそれぞれ接続された強誘電体キャパシタとを有するメモリセルを備え、前記メモリセルが複数個直列に接続されたメモリセルブロックと、前記メモリセルブロック内の複数個のメモリセルが含む前記セルトランジスタに接続された複数のワード線を、アクティブサイクル期間中にアドレス信号に基づいて順次選択するワード線選択回路と、前記ワード線選択回路により前記セルトランジスタに接続された複数の前記ワード線が順次選択されている期間、前記メモリセルブロック内の複数個直列に接続された前記メモリセルが含む前記セルトランジスタが形成する電流通路の一端と他端との間に一定電圧を印加する駆動回路とを具備し、前記ワード線選択回路は、前記ワード線を選択する際、前記アドレス信号に基づいて選択されるワード線と直前に選択されていたワード線とを一定期間重複して選択することを特徴とする集積回路装置が提供される。

この発明の他の実施形態によれば、ワード線がゲートに接続されたセルトランジスタと、前記セルトランジスタのソースとドレインとの間に一端と他端の電極がそれぞれ接続された強誘電体キャパシタとを有するメモリセルを備え、前記メモリセルが複数個直列に接続されたメモリセルブロックを備えた集積回路装置の試験方法において、前記メモリセルブロック内の第１メモリセルが含む第１セルトランジスタをオフ状態にすると共に、前記第１メモリセル以外のメモリセルが含むセルトランジスタをオン状態にするステップと、前記第１セルトランジスタに隣接する第２セルトランジスタをオフ状態にし、前記第１セルトランジスタと前記第２セルトランジスタとを一定期間重複してオフ状態するステップと、前記第１セルトランジスタと前記第２セルトランジスタとを一定期間重複してオフ状態にした後、前記第１セルトランジスタをオン状態にするステップと、前記第１セルトランジスタをオフ状態にしてから、前記第１セルトランジスタをオン状態にするまでの期間、前記メモリセルブロック内の複数個直列に接続された前記メモリセルが含む前記セルトランジスタが形成する電流通路の一端と他端との間に一定電圧を印加するステップとを具備することを特徴とする集積回路装置の試験方法が提供される。

この発明によれば、ＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルが含む強誘電体キャパシタにストレス電圧を与える試験において、試験時間を短縮することができるＴＣ並列ユニット直列接続型強誘電体メモリを有する集積回路装置及びその試験方法を提供できる。

以下、図面を参照してこの発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施の形態］
まず、この発明の第１の実施形態の集積回路装置が有する強誘電体メモリについて説明する。

図１は、第１の実施形態の集積回路装置が有する強誘電体メモリの構成を示すブロック図である。この強誘電体メモリは、図１に示すように、制御回路１１、テスト回路１２、第１ロウアドレスバッファ回路１３、第２ロウアドレスバッファ回路１４、ワード線選択回路１５、デコーダ及び駆動回路１６、カラムアドレスバッファ回路１７、カラム選択回路及びセンスアンプ１８、及びメモリセルアレイ１９から構成されている。

メモリセルアレイ１９は、以下のような構成を有している。セルトランジスタのソースに強誘電体キャパシタの一端の電極が接続され、前記セルトランジスタのドレインに前記強誘電体キャパシタの他端の電極が接続されてユニットセル（メモリセル）が形成される。ユニットセルは、セルトランジスタのソースまたはドレインにて複数個直列に接続されてユニットブロック（メモリセルブロック）が形成されている。ここでは、ユニットセルが８個直列に接続されてユニットブロックが形成されているものとする。さらに、このユニットブロックが複数配置されてメモリセルアレイ１９を形成している。

制御回路１１は、テスト回路１２、第１ロウアドレスバッファ回路１３、第２ロウアドレスバッファ回路１４、カラムアドレスバッファ回路１７、デコーダ及び駆動回路１６、カラム選択回路及びセンスアンプ１８の各々の動作を制御する。例えば、制御回路１１は、外部から入力される、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、及びライトイネーブル信号／ＷＥなどの信号に応じて、この強誘電体メモリを特定のテストモードに設定するためのテストエントリー信号ＴＥＮＴをテスト回路１２へ出力する。ここでは、特定のテストモードとして、メモリセルが含む強誘電体キャパシタにストレス電圧を与える疲労試験の動作モードに設定するものとする。

テスト回路１２は、制御回路１１からテストエントリー信号ＴＥＮＴを受け取り、このテストエントリー信号ＴＥＮＴに従って、疲労試験の実行を指示するためのストレステスト信号ＳＴＥＳＴを、制御回路１１、第２ロウアドレスバッファ回路１４、ワード線選択回路１５、デコーダ及び駆動回路１６、及びカラム選択回路及びセンスアンプ１８へ出力する。

制御回路１１は、ストレステスト信号ＳＴＥＳＴを受け取り、疲労試験時に、プレート線ＰＬの電圧を設定するテスト信号ＴＷＥをデコーダ及び駆動回路１６へ出力し、またビット線ＢＬの電圧を設定するテスト信号ＴＯＥをカラム選択回路及びセンスアンプ１８へ出力する。制御回路１１は、またアドレス信号のラッチを初期化するラッチ初期化信号ＲＩＮＴ、アドレス信号のラッチ状態を制御するアドレスラッチ信号ＲＡＴ、このアドレスラッチ信号ＲＡＴの反転信号であるアドレスラッチ信号ＢＲＡＴを、第１ロウアドレスバッファ回路１３、第２ロウアドレスバッファ回路１４、及びカラムアドレスバッファ回路１７へ出力する。

第１ロウアドレスバッファ回路１３には、外部から入力されるロウアドレス信号ＲＡｄｄ（Ａ０、Ａ１、…、Ａ９）のうちのＡ３−Ａ９と、前述したようにラッチ初期化信号ＲＩＮＴ、アドレスラッチ信号ＲＡＴ、ＢＲＡＴが入力される。ロウアドレス信号ＲＡｄｄ（Ａ３−Ａ９）は、メモリセルアレイ１９内の特定のユニットブロックを指定する。第１ロウアドレスバッファ回路１３は、ロウアドレス信号ＲＡｄｄ（Ａ３−Ａ９）をラッチした後、ロウアドレス信号ＡＲｉ、ＢＡＲｉ（ｉ=３、４、…、９）をデコーダ及び駆動回路１６へ出力する。

第２ロウアドレスバッファ回路１４は、ロウアドレス信号ＲＡｄｄをラッチしないノンラッチ機能を持つ。第２ロウアドレスバッファ回路１４には、ロウアドレス信号ＲＡｄｄ（Ａ０−Ａ２）が入力される。ロウアドレス信号ＲＡｄｄ（Ａ０−Ａ２）は、ユニットブロック内の特定のワード線を指定する。第２ロウアドレスバッファ回路１４は、ストレステスト信号ＳＴＥＳＴにより疲労試験の実行が指示されたとき、ロウアドレス信号ＲＡｄｄをラッチせずに、ロウアドレス信号ＲＡｄｄに対応したロウアドレス信号ＡＲｉ、ＢＡＲｉ（ｉ=０、１、２）をワード線選択回路１５へ出力する。

ワード線選択回路１５は、ロウアドレス信号ＡＲｉ、ＢＡＲｉ（ｉ=０、１、２）に応じてワード線を選択し、ワード線を選択するワード線駆動信号ＷＬＤｉ（ｉ=０、１、…、７）を、デコーダ及び駆動回路１６へ出力する。さらに、ワード線選択回路１５は、ストレステスト時、選択するワード線を切り換えるときに、ワード線を非選択状態（“Ｈ”状態）にするときのタイミングを、通常動作時に比べて一定時間遅くなるように設定する。すなわち、ワード線選択回路１５は、疲労試験時と通常動作時におけるワード線の駆動タイミングを変えて、疲労試験時におけるワード線の切り換え時に全てのセルトランジスタがオン状態にならないように、一定期間、複数のワード線を同時に選択状態（“Ｌ”状態）に設定する。

デコーダ及び駆動回路１６は、ワード線駆動信号ＷＬＤｉ（ｉ=０、１、…、７）に基づいてワード線ＷＬ０〜ＷＬ７を駆動する。デコーダ及び駆動回路１６は、また、第１ロウアドレスバッファ回路１３からロウアドレス信号ＡＲｉ、ＢＡＲｉ（ｉ=３、４、…、９）を受け取り、これらロウアドレス信号ＡＲｉ、ＢＡＲｉをデコードしてブロック選択線ＢＳ、プレート線ＰＬを駆動する。

また、カラムアドレスバッファ回路１７には、外部よりカラムアドレス信号ＣＡｄｄ（Ａ１０、…）が入力され、また制御回路１１からはラッチ初期化信号ＲＩＮＴ、アドレスラッチ信号ＲＡＴ、ＢＲＡＴが入力される。これらの入力により、カラムアドレスバッファ回路１７は、カラムアドレス信号ＣＡｄｄをラッチした後、カラムアドレス信号ＡＣｋと、このカラムアドレス信号ＡＣｋの反転信号であるカラムアドレス信号ＢＡＣｋをカラム選択回路及びセンスアンプ１８へ出力する。カラム選択回路及びセンスアンプ１８は、カラムアドレス信号ＡＣｋ、ＢＡＣｋ、ストレステスト信号ＳＴＥＳＴ、テスト信号ＴＯＥ、及びビット線入力電圧ＶＢＬに基づいてビット線ＢＬを駆動する。

以下に、制御回路１１、第１ロウアドレスバッファ回路１３、第２ロウアドレスバッファ回路１４、ワード線選択回路１５、デコーダ及び駆動回路１６の回路構成の一例について説明する。

図２（ａ）、図２（ｂ）、図２（ｃ）は、制御回路１１の構成を示す回路図である。この制御回路１１は、図２（ａ）に示すチップイネーブル信号バッファ部、図２（ｂ）に示すアウトプットイネーブル信号バッファ部、及び図２（ｃ）に示すライトイネーブル信号バッファ部を含む。

チップイネーブル信号バッファ部では、図２（ａ）に示すように、外部からチップイネーブル信号／ＣＥが入力され、ラッチ初期化信号ＲＩＮＴ、及びアドレスラッチ信号ＲＡＴ、ＢＲＡＴが出力される。アウトプットイネーブル信号バッファ部では、図２（ｂ）に示すように、外部入力のアウトプットイネーブル信号／ＯＥ、さらに前記ラッチ初期化信号ＲＩＮＴ、ストレステスト信号ＳＴＥＳＴが入力され、内部信号ＯＥ、テスト信号ＴＯＥが出力される。ライトイネーブル信号バッファ部では、図２（ｃ）に示すように、外部からライトイネーブル信号／ＷＥ、ラッチ初期化信号ＲＩＮＴ、ストレステスト信号ＳＴＥＳＴが入力され、内部信号ＷＥ、テスト信号ＴＷＥが出力される。

図３は、第１ロウアドレスバッファ回路１３及びカラムアドレスバッファ回路１７の構成を示す回路図である。

第１ロウアドレスバッファ回路１３には、前述したように、ロウアドレス信号ＲＡｄｄ（Ａ３−Ａ９）と、ラッチ初期化信号ＲＩＮＴ、アドレスラッチ信号ＲＡＴ、ＢＲＡＴが入力される。第１ロウアドレスバッファ回路１３は、ロウアドレス信号ＲＡｄｄ（Ａ３−Ａ９）に基づいてロウアドレス信号ＡＲｉ、ＢＡＲｉ（ｉ=３、４、…、９）を出力する。

カラムアドレスバッファ回路１７には、カラムアドレス信号ＣＡｄｄ（Ａ１０、…）と、ラッチ初期化信号ＲＩＮＴ、アドレスラッチ信号ＲＡＴ、ＢＲＡＴが入力される。カラムアドレスバッファ回路１７は、カラムアドレス信号ＣＡｄｄ（Ａ１０、…）に基づいてユニットブロックのビット線の選択を指示するカラムアドレス信号ＡＣｋ、ＢＡＣｋを出力する。

第１ロウアドレスバッファ回路１３及びカラムアドレスバッファ回路１７は、ラッチ初期化信号ＲＩＮＴが“Ｈ”のときに活性化され、アドレスラッチ信号ＲＡＴが“Ｌ”で、アドレスラッチ信号ＢＲＡＴが“Ｈ”のとき、ロウアドレス信号ＲＡｄｄ（またはカラムアドレス信号ＣＡｄｄ）をラッチしない非ラッチ状態となる。これにより、ロウアドレス信号ＲＡｄｄ（またはカラムアドレス信号ＣＡｄｄ）に応じたロウアドレス信号ＡＲｉ、ＢＡＲｉ（またはカラムアドレス信号ＡＣｋ、ＢＡＣｋ）が出力される。また、アドレスラッチ信号ＲＡＴが“Ｈ”で、アドレスラッチ信号ＢＲＡＴが“Ｌ”のとき、ロウアドレス信号ＲＡｄｄ（またはカラムアドレス信号ＣＡｄｄ）をラッチするラッチ状態となり、アドレスラッチ信号ＲＡＴが“Ｌ”から“Ｈ”になったときの状態がラッチされる。

図４は、第２ロウアドレスバッファ回路１４の構成を示す回路図である。この第２ロウアドレスバッファ回路１４は、図３に示した第１ロウアドレスバッファ回路（ノーマルバッファ部１４Ａ）に、ノンラッチバッファ部１４Ｂと、切り換え部１４Ｃを追加した構成を有している。ノーマルバッファ部１４Ａは、図３に示した第１ロウアドレスバッファ回路１３の構成と同様である。ノンラッチバッファ部１４Ｂは、ストレステスト信号ＳＴＥＳＴが“Ｈ”のときに活性化され、ロウアドレス信号ＲＡｄｄに応じたロウアドレス信号ＡＲｉ、ＢＡＲｉ（ｉ=０、１、２）を出力する。切り換え部１４Ｃは、ノーマルバッファ部１４Ａの出力とノンラッチバッファ部１４Ｂの出力とを切り換える働きをしている。通常動作時、すなわちストレステスト信号ＳＴＥＳＴが“Ｌ”のとき、ノーマルバッファ部１４Ａの出力をロウアドレス信号ＡＲｉ、ＢＡＲｉ（ｉ=０、１、２）として出力し、疲労試験時、すなわちストレステスト信号ＳＴＥＳＴが“Ｈ”のとき、ノンラッチバッファ部１４Ｂに出力をロウアドレス信号ＡＲｉ、ＢＡＲｉとして出力する。なお、前述したように、第２ロウアドレスバッファ回路１４には８本のワード線を選択するロウアドレス信号Ａ０−Ａ２が入力され、第１ロウアドレスバッファ回路１３にはロウアドレス信号Ａ３−Ａ９が入力されている。

第２ロウアドレスバッファ回路１４では、通常動作時に、ストレステスト信号ＳＴＥＳＴが“Ｌ”となり、アドレスラッチ信号ＲＡＴ、ＢＲＡＴによりラッチされたロウアドレス信号ＡＲｉ、ＢＡＲｉ（ｉ=０、１、２）が出力される。疲労試験時には、ストレステスト信号ＳＴＥＳＴが“Ｈ”となり、アドレスラッチ信号ＲＡＴ、ＢＲＡＴの状態にかかわらず、ロウアドレス信号ＲＡｄｄに対応したアドレス信号ＡＲｉ、ＢＡＲｉが出力される。

図５は、ワード線選択回路１５の構成を示す回路図である。図５に示すワード線選択回路１５には、ロウアドレス信号ＡＲｉ、ＢＡＲｉ（ｉ=０、１、２）として、Ａ０／ＢＡ０、Ａ１／ＢＡ１、Ａ２／ＢＡ２が入力される。ワード線選択回路１５は、ロウアドレス信号に基づいてワード線を選択するワード線駆動信号ＷＬＤｉを、デコーダ及び駆動回路１６へ出力する。さらに、ワード線選択回路１５は、ストレステスト信号ＳＴＥＳＴが“Ｈ”のとき、すなわち疲労試験時に、ワード線駆動信号ＷＬＤｉを遅延させる遅延回路１５Ａを備えている。これにより、ワード線選択回路１５では、通常の読み出しや書き込み動作時におけるワード線の選択タイミングと比べて、選択状態にあったワード線が“Ｌ”から“Ｈ”へ立ち上がるタイミングが一定時間遅くなるように設定されている。

また、図６（ａ）〜図６（ｄ）にデコーダ及び駆動回路１６の回路構成を示す。デコーダ及び駆動回路１６には、ロウアドレス信号ＡＲｉ、ＢＡＲｉ（ｉ=３、４、…、９）、ワード線駆動信号ＷＬＤｉ（ｉ=０、１、…、７）、ストレステスト信号ＳＴＥＳＴ、テスト信号ＴＷＥ、ブロック選択駆動信号ＢＳＤＲＶ、プレート線駆動信号ＰＬＤＲＶが入力される。これにより、デコーダ及び駆動回路１６は、ブロック選択線ＢＳ、ワード線ＷＬ、及びプレート線ＰＬに駆動信号を出力する。

次に、図７を参照して第１の実施形態における強誘電体メモリの動作の概要を説明する。図７は、第１の実施形態の強誘電体メモリの動作の概要を示す図である。この図７は、ＴＣ並列ユニット直列接続型強誘電体メモリにおける１つのユニットブロックとストレス電圧の印加状態を示している。

セルトランジスタＴ０のソース及びドレインに、強誘電体キャパシタＣ０の一端及び他端の電極がそれぞれ接続され、ユニットセルが形成されている。同様に、セルトランジスタＴ１〜Ｔ７のソース及びドレインに、強誘電体キャパシタＣ１〜Ｃ７の一端及び他端の電極がそれぞれ接続され、ユニットセルがそれぞれ形成されている。これらユニットセルがソースまたはドレインにて８個直列に接続されて、ユニットブロックが形成されている。さらに、セルトランジスタＴ０〜Ｔ７のゲートには、ワード線ＷＬ０〜ＷＬ７がそれぞれ接続されている。

セルトランジスタＴ０及び強誘電体キャパシタＣ０からなるユニットセルは、ブロック選択トランジスタＴｂを介してビット線ＢＬに接続されている。ブロック選択トランジスタＴｂのゲートには、ブロック選択信号ＢＳが入力される。ブロック選択トランジスタＴｂは、ブロック選択線ＢＳによりこのユニットブロックを選択あるいは非選択の状態に設定する。さらに、セルトランジスタＴ７及び強誘電体キャパシタＣ７からなるユニットセルは、プレート線ＰＬに接続されている。

まず、ブロック選択線ＢＳを“Ｈ”として、ブロック選択トランジスタＴｂをオン状態にし、ユニットブロックを選択する。また、試験対象のユニットセルに接続されたワード線ＷＬ０を“Ｌ”として、セルトランジスタＴ０をオフ状態（選択状態）にする。さらに、残りのワード線ＷＬ１〜ＷＬ７を“Ｈ”として、セルトランジスタＴ１〜Ｔ７をオン状態（非選択状態）にする。この状態で、プレート線ＰＬとビット線ＢＬとの間にストレス電圧を印加する。すなわち、ビット線ＢＬを高電圧（例えば“Ｈ”）とし、プレート線ＰＬを低電圧（例えば“Ｌ”）とする。

前述したように、ワード線ＷＬ０が“Ｌ”になると、セルトランジスタＴ０がオフとなり、強誘電体キャパシタＣ０の両端は開放される。ここで、ビット線ＢＬに“Ｈ”を印加し、プレート線ＰＬに“Ｌ”を印加した状態では、強誘電体キャパシタＣ０の両端には“Ｈ”（ＢＬ側）と“Ｌ”（ＰＬ側）によるストレス電圧が印加される。このとき、ワード線ＷＬ１〜ＷＬ７で選択される強誘電体キャパシタＣ１〜Ｃ７の両端は、セルトランジスタＴ１〜Ｔ７がオンしているため、短絡している。したがって、強誘電体キャパシタＣ１〜Ｃ７の両端の電圧は、プレート線ＰＬの電圧“Ｌ”と同電位となり、強誘電体キャパシタＣ１〜Ｃ７にはストレス電圧がかからない。

次に、ワード線ＷＬ１を“Ｌ” として、セルトランジスタＴ１をオフ状態（選択状態）にする。その後、ワード線ＷＬ０を“Ｈ”として、セルトランジスタＴ０をオン状態（非選択状態）にする。これにより、試験対象のユニットセルを、ワード線ＷＬ１が接続されたユニットセルに変更する。すなわち、ストレス電圧が印加されるキャパシタをキャパシタＣ０からＣ１に変更する。これにより、いままでストレス電圧が掛かっていた強誘電体キャパシタＣ０の両端は、セルトランジスタＴ０がオンすることによって“Ｈ”（ビット線ＢＬの電位と同電位）となる。以上により、強誘電体キャパシタＣ０へのストレス電圧の印加が終了する。

また、試験対象である強誘電体キャパシタＣ１では、強誘電体キャパシタＣ０側のノードｂが“Ｌ”から“Ｈ”となるが、ノードｃは“Ｌ”のままであるため、強誘電体キャパシタＣ１にストレス電圧が印加される。強誘電体キャパシタＣ２からＣ７の状態は変化せず、ストレス電圧が掛からない状態を保っている。

このように、１つのアクティブサイクル中において、“Ｌ”とするワード線をＷＬ０、ＷＬ１、ＷＬ２、…、ＷＬ７と順次切り換えることにより、ストレス電圧を印加する強誘電体キャパシタをＣ０、Ｃ１、Ｃ２、…、Ｃ７と順次切り換える。すなわち、ストレス電圧を印加するユニットセルを順次切り換える。

このようなワード線の切り換えによる強誘電体キャパシタの分極反転は、プレート線ＰＬやビット線ＢＬの充放電に比べて、１／４程度の電荷を充放電することで行えるため、疲労試験における充放電時間を大きく短縮できる。これにより、疲労試験に要する時間を短縮することができる。

なお、第１の実施形態では、チップイネーブル信号／ＣＥ＝“Ｌ”のアクティブサイクル中に、ロウアドレス信号をラッチしないバッファ回路を設けているため、外部から入力するロウアドレス信号によりワード線ＷＬ０〜ＷＬ７を任意に選択できる。これを用いて、ワード線をＷＬ０、ＷＬ１、ＷＬ２、…、ＷＬ７と順次切り換える。さらに、疲労試験時には、ワード線の駆動タイミングを通常動作時と異なる駆動タイミングに変えて、ワード線の切り換え時に全てのセルトランジスタがオン状態にならないように設定している。

図８に、前記第１の実施形態の強誘電体メモリの通常動作時におけるユニットセルの選択状態の概念図を示す。この例では、ロウデコーダＲＤＣ０〜ＲＤＣ１２７の１２８個のうち、ロウデコーダＲＤＣ１が選択されている。さらに、ロウデコーダＲＤＣ１における８本のワード線ＷＬ０〜ＷＬ７のうち、ワード線ＷＬ０が選択されている。カラムデコーダでは、センスアンプＳＡ０〜ＳＡ６３の６４個のうち、センスアンプＳＡ１に接続されていたビット線対ＢＬ、／ＢＬが選択されている。図８中の太線が選択されているワード線ＷＬ０とビット線対ＢＬ、／ＢＬを示し、斜線を入れたブロックが、選択されているロウデコーダＲＤＣ１、センスアンプＳＡ１、及びユニットセルを示している。

図９に、前記第１の実施形態の強誘電体メモリの疲労試験時におけるユニットセルの選択状態の概念図を示す。疲労試験時には、ロウデコーダＲＤＣ０〜ＲＤＣ１２７の１２８個すべてのロウデコーダと、すべてのビット線対ＢＬ、／ＢＬが選択され、さらにロウデコーダＲＤＣ０〜ＲＤＣ１２７の各々内の８本のワード線を、ワード線ＷＬ０からＷＬ７まで一本づつ順番に選択する。この図９では、すべてのワード線ＷＬ０を選択している状態を示す。但し、疲労試験時はセンスアンプＳＡ０〜ＳＡ６３は非活性状態となる。

次に、前記第１の実施形態の強誘電体メモリの疲労試験について詳細に説明する。

図１０は、第１の実施形態の強誘電体メモリの疲労試験における動作波形を示すタイミングチャートである。従来はチップイネーブル信号／ＣＥが“Ｌ”であるアクティブサイクル時に選択ワード線が固定されていたのに対して、第１の実施形態では、ユニットブロックにおける８本のワード線の電圧は外部から入力されるロウアドレス信号で選択できる。強誘電体キャパシタへのストレス電圧となるビット線ＢＬ及びプレート線ＰＬへの電圧印加タイミングは、外部から入力されるアウトプットイネーブル信号／ＯＥ及びライトイネーブル信号／ＷＥの駆動タイミングで制御している。

図１０に示す第１サイクルでは、ビット線ＢＬが“Ｈ”、プレート線ＰＬが“Ｌ”になるように、それぞれアウトプットイネーブル信号／ＯＥを“Ｈ”、ライトイネーブル信号／ＷＥを“Ｌ”に設定する。８本のワード線ＷＬ０〜ＷＬ７の選択（“Ｌ”）または非選択（“Ｈ”）は、例えばＡ０、Ａ１、Ａ２の３ビットのアドレスで制御される。チップイネーブル信号／ＣＥが“Ｌ”のアクティブ時に、ワード線ＷＬ０〜ＷＬ７のうち、１つのワード線が選択される、すなわち、アクティブ時に、ワード線ＷＬ０〜ＷＬ７のうちの１つのワード線が“Ｌ”となる。これにより、“Ｌ”となったワード線に接続されたユニットセルが試験対象となる。

ワード線の選択は、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬ６、ＷＬ７の順か、ＷＬ７、ＷＬ６、ＷＬ５、ＷＬ４、…、ＷＬ１、ＷＬ０の順のように、直列接続されたユニットセルに対して、必ず端から順番に選択していく必要がある。例えば、ワード線をＷＬ０、ＷＬ１、ＷＬ２、…のように順番に選択することによって、図７に示したようにビット線ＢＬの電圧“Ｈ”が、ノードａ、ノードｂ、ノードｃ、…の順で順番に伝わり、強誘電体キャパシタに対して、Ｃ０、Ｃ１、Ｃ２、…の順で順番にストレス電圧が印加できる。

第２サイクルでは、ビット線ＢＬが“Ｌ”、プレート線ＰＬが“Ｈ”になるように、アウトプットイネーブル信号／ＯＥを“Ｌ”、ライトイネーブル信号／ＷＥを“Ｈ”に設定する。第３サイクルでは、ビット線ＢＬが“Ｈ”、プレート線ＰＬが“Ｌ”になるように、アウトプットイネーブル信号／ＯＥを“Ｈ”、ライトイネーブル信号／ＷＥを“Ｌ”に設定する。このように、アクティブサイクルごとに、ビット線ＢＬとプレート線ＰＬの電圧が順次交互に、“Ｈ”と“Ｌ”が繰り返されるように設定していく。それぞれのアクティブサイクルにおいて、ワード線ＷＬ０〜ＷＬ７を順番に切り換えて選択するのは、第１サイクルと同様である。

ワード線選択回路１５におけるワード線の選択タイミングは、通常の読み出し動作時や書き込み動作時の選択タイミングと比べて、選択状態にあったワード線が“Ｌ”から“Ｈ”へ立ち上がるタイミングを少し遅らせている。このため、ワード線の切り換えタイミングは、次に選択されたワード線ＷＬが“Ｌ”になった後でも、１つ前に選択されていたワード線ＷＬが、一定期間“Ｌ”の状態に保たれる。すなわち、選択されるワード線と１つ前に選択されたワード線を一時的に重複して選択状態（“Ｌ”）に設定する。

なお、通常の動作では、ワード線のアドレスを切り換えたとき、選択されていたワード線が非選択状態となるタイミングと、非選択のワード線が選択状態となるタイミングがほぼ同時に起こる。この実施形態では、このような状態が起きると、セルトランジスタのしきい値電圧を少し低めに設定しておいた場合、非選択状態（“Ｈ”）になろうとするワード線が少し高い電圧になったとき、このワード線に接続しているセルトランジスタはオン状態となり、一方、選択状態（“Ｌ”）になろうとするワード線が少し低い電圧になったとき、このワード線に接続しているセルトランジスタもまだオン状態であり、これにより２つのセルトランジスタがオン状態となる可能性がある。この場合、試験対象外のセルトランジスタは非選択状態でオン状態になっているので、８つのセルトランジスタが全てオン状態となる。

このように、全てのセルトランジスタがオン状態になると、ビット線ＢＬとプレート線ＰＬがショートすることになり、リーク電流が流れ、電圧変動を起こしてしまう。これにより、無駄な電流消費が生じるだけでなく、ビット線ＢＬやプレート線ＰＬの高電圧設定に時間が掛かり、試験効率がますます悪くなってしまう。そこで、８つのセルトランジスタのうち、１つのセルトランジスタは必ずオフ状態にするため、一時的に２つのセルトランジスタがオフ状態になるように、ワード線の駆動タイミングを設定している。

さらに、第１の実施形態では、ユニットブロックの８つのメモリセルにストレス電圧を印加した後、全てのワード線ＷＬ０〜ＷＬ７を“Ｈ”とし、ビット線ＢＬを“Ｌ”とし、さらにプレート線ＰＬを“Ｌ”にしている。これは、それぞれのワード線で選択されるメモリセルへのストレス電圧印加時間を均等にするためであると同時に、ビット線ＢＬとプレート線ＰＬを“Ｌ”にすることにより、“Ｈ”レベルのビット線ＢＬまたはプレート線ＰＬを急速に放電する効果もある。これにより、さらに疲労試験に要する時間を短縮することができる。

次に、前記第１の実施形態の強誘電体メモリのダイナミックインプリント試験について説明する。

図１１及び図１２は、第１の実施形態の強誘電体メモリのダイナミックインプリント試験における動作波形を示すタイミングチャートである。

この試験は、ストレス電圧が印加される強誘電体キャパシタの分極を反転させずに、同じ電界のストレス電圧を繰り返し与える試験である。図１１では、試験対象のユニットセルのビット線ＢＬ側に高電圧（例えば“Ｈ”）を、プレート線ＰＬ側に低電圧（例えば“Ｌ”）を印加する場合の動作波形を示している。この動作では、ビット線ＢＬに“Ｈ”を印加するため、アウトプットイネーブル信号／ＯＥで電圧印加タイミングを制御している。第１サイクル中に、プレート線ＰＬは“Ｌ”に、ビット線ＢＬは“Ｈ”に設定され、ユニットブロック分の８個のユニットセルに対して順次１個づつストレス電圧を印加する。

第１サイクルで、８個のユニットセル（強誘電体キャパシタ）に対してストレス電圧の印加が終了すると、一度、ビット線ＢＬの電圧を“Ｌ”に落とすと共に、全てのワード線の電圧を“Ｈ”にする。続いて、第２サイクルにおけるストレス電圧の印加を、第１サイクルと同様に行う。同様に、第３サイクル、第４サイクル、第５サイクル、…と繰り返す。

このダイナミックインプリント試験の場合も、ワード線をＷＬ０、ＷＬ１、…、ＷＬ７の順番か、その逆のＷＬ７、ＷＬ６、…、ＷＬ０の順番に選択していくことにより、全てのユニットセルに順番に、ダイナミックインプリント時におけるストレス電圧を印加することができる。

図１２は、試験対象のユニットセルのビット線ＢＬ側に低電圧を、プレート線ＰＬ側に高電圧を印加する場合の動作波形を示している。この動作では、プレート線ＰＬに“Ｈ”を印加するため、ライトイネーブル信号／ＷＥで電圧印加タイミングを制御している。その他の動作は、図１１にて示した動作と同様である。

以上説明したように第１の実施の形態では、１つのアクティブサイクル中にプレート線とビット線への印加電圧を固定しておき、メモリセルを１つずつ順次選択して、選択したメモリセルへストレス電圧を印加している。これは、１つのアクティブサイクル中にメモリセルの選択を固定しておき、プレート線とビット線への印加電圧を交互に変える試験方法に比べて、プレート線及びビット線の充放電時間を削減できるため、試験時間を短縮することができる。また、ストレス電圧を印加するメモリセル（試験対象セル）の切り換え時には、２つのワード線を一時的に重複して選択することにより、すなわち２つのワード線を重複して“Ｌ”に設定することにより、プレート線ＰＬとビット線ＢＬとの間が短絡するのを防止している。また、１ユニットブロック分のユニットセルに対するストレス電圧の印加が終了した後、ビット線ＢＬとプレート線ＰＬを共に“Ｌ”にすると共にし、全てのワード線を“Ｈ”（非選択状態）にして初期化している。これにより、それぞれのワード線で選択されるユニットセルへのストレス電圧印加時間を均等にできる。

［第２の実施の形態］
次に、この発明の第２の実施形態の集積回路装置が有する強誘電体メモリについて説明する。この第２の実施形態でも前記第１の実施形態と同様に、充放電に比較的時間のかかるビット線ＢＬ及びプレート線ＰＬの駆動回数を少なくし、充放電に時間がかからず駆動時間の短いワード線を順番に切り換えて試験対象セル（強誘電体キャパシタ）にストレス電圧を印加することにより、疲労試験に要する時間の短縮を図っている。

図１３は、第２の実施形態の集積回路装置が有する強誘電体メモリの構成を示すブロック図である。第２の実施形態における前記第１の実施形態と異なる部分は、ワード線選択回路２１にテスト信号ＴＯＥ及びテスト信号ＴＷＥが入力され、これらテスト信号ＴＯＥ及びＴＷＥでワード線駆動信号ＷＬＤｉの出力が制御されていることである。図１４に、第２の実施形態におけるワード線選択回路２１の回路図を示す。ワード線選択回路２１は、ストレステスト信号ＳＴＥＳＴが“Ｈ”のとき、すなわち疲労試験時に、テスト信号ＴＯＥ及びテスト信号ＴＷＥによりワード線駆動信号ＷＬＤｉの出力を制御するテストワード線制御回路１５Ｂを備えている。ビット線ＢＬとプレート線ＰＬへの電圧印加タイミングを、アウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥの駆動タイミングで行うのは第１の実施形態と同様であり、その他の構成は前記第１の実施形態と同様である。

図１５は、第２の実施形態の強誘電体メモリの疲労試験における動作波形を示すタイミングチャートである。図１０に示した第１の実施形態の動作と異なるところは、疲労試験中にチップイネーブル信号／ＣＥは“Ｌ”に固定したままで、アウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥ、及び１ユニットブロック分のアドレスの遷移で試験を行うことができる点である。試験対象セルへのストレス電圧の印加は、第１の実施形態と同様に行うことができる
図１５と図７を参照して第２の実施形態の動作の概要を説明する。チップイネーブル／ＣＥが“Ｌ”のアクティブ状態において、先頭アドレスを設定してから、アウトプットイネーブル信号／ＯＥを“Ｈ”にしてビット線ＢＬに高電圧（例えば“Ｈ”）を印加する。また、ライトイネーブル信号／ＷＥは“Ｌ”のままで、プレート線ＰＬには低電圧（例えば“Ｌ”（＝接地電位））が印加される。ここで、ブロック選択線ＢＳが“Ｈ”、ワード線ＷＬ０が“Ｌ”の選択状態となり、ワード線ＷＬ０がゲートであるセルトランジスタＴ０に並列接続されている強誘電体キャパシタＣ０にストレス電圧が印加される。このとき、ワード線ＷＬ１〜ＷＬ７は“Ｈ”の非選択状態であり、セルトランジスタＴ１〜Ｔ７はオンしているため、残りの強誘電体キャパシタＣ１〜Ｃ７にはストレス電圧が掛からない。

次に、ロウアドレス信号を切り換えて、ワード線の選択をワード線ＷＬ０からワード線ＷＬ１に切り換えると、ワード線ＷＬ１はすぐに“Ｈ”から“Ｌ”に切り換わり、その後、一定時間後にワード線ＷＬ０が“Ｌ”から“Ｈ”に切り換わる。これにより、ストレス電圧の掛かる強誘電体キャパシタがＣ０からＣ１に変更される。さらに、ロウアドレス信号を順次切り換えることにより、ワード線の選択をＷＬ２、ＷＬ３、…、ＷＬ７の順番で切り換えて、ストレス電圧が印加される試験対象の強誘電体キャパシタをＣ２、Ｃ３、…、Ｃ７の順番で切り換える。１ユニットブロック分の強誘電体キャパシタを切り換えた時点で、全てのワード線ＷＬ０〜ＷＬ７を“Ｈ”（非選択状態）にすると共に、アウトプットイネーブル信号／ＯＥを“Ｌ”に戻す。全てのワード線ＷＬ０〜ＷＬ７を“Ｈ”にすることにより全てのセルトランジスタＴ０〜Ｔ７がオンし、またアウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥを共に“Ｌ”にすることによりビット線ＢＬとプレート線ＰＬが“Ｌ”となる。これにより、ビット線ＢＬとプレート線ＰＬとがユニットブロックを介してショートされる。以上により、１サイクル目が終了する。

次に、２サイクル目は、また先頭アドレスを設定後、今度はライトイネーブル信号／ＷＥを“Ｈ”にしてプレート線ＰＬに高電圧（例えば“Ｈ”）を印加する。また、アウトプットイネーブル信号／ＯＥは“Ｌ”のままで、ビット線ＢＬには低電圧（例えば“Ｌ”（＝接地電位））が印加される。

１サイクル目と同様、１ユニットブロック分のロウアドレス信号を遷移し、ストレス電圧を印加する強誘電体キャパシタを切り換える。１ユニットブロック分の切り換えが終了したら、一旦、ライトイネーブル信号／ＷＥとアウトプットイネーブル信号／ＯＥを共に“Ｌ”にすると共にし、全てのワード線を“Ｈ”（非選択状態）にして初期化する。以上の動作によって、第１の実施形態と同様に、それぞれのワード線で選択される試験対象セルへのストレス電圧印加時間を均等にできる。これにより、疲労試験に要する試験時間を短縮することができる。その後、同様に順次以降のサイクルに進んでいく。

次に、前記第２の実施の形態の強誘電体メモリのダイナミックインプリント試験について説明する。

図１６及び図１７は、第２の実施の形態の強誘電体メモリのダイナミックインプリント試験における動作波形を示すタイミングチャートである。

図１６は、試験対象のユニットセルのビット線ＢＬ側に高電圧（例えば“Ｈ”）を、プレート線ＰＬ側に低電圧（例えば“Ｌ”）を印加する場合の動作波形を示す。図１７は、試験対象のユニットセルのビット線ＢＬ側に低電圧を、プレート線ＰＬ側に高電圧を印加する場合の動作波形を示している。

これら２つのダイナミックインプリント試験は、疲労試験中にチップイネーブル信号／ＣＥは“Ｌ”に固定したままで、アウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥの制御、及び１ユニットブロック分のアドレス遷移により試験を行うことができる。試験対象のユニットセルへのストレス電圧の印加は、図１１及び図１２に示した第１の実施形態と同様に行うことができる。

以上説明したように第２の実施形態では、前記第１の実施形態と同様に、１つのアクティブサイクル中にプレート線とビット線への印加電圧を固定しておき、メモリセルを１つずつ順次選択してメモリセルへストレス電圧を印加している。これは、１つのアクティブサイクル中にメモリセルの選択を固定しておき、プレート線とビット線への印加電圧を交互に変える試験方法に比べて、プレート線及びビット線の充放電時間を削減できるため、試験時間を短縮することができる。また、ストレス電圧を印加するメモリセル（試験対象セル）の切り換え時には、２つのワード線を一時的に重複して選択することにより、すなわち２つのワード線を重複して“Ｌ”に設定することにより、プレート線ＰＬとビット線ＢＬとの間が短絡するのを防止している。また、１ユニットブロック分のユニットセルに対するストレス電圧の印加が終了した後、ビット線ＢＬとプレート線ＰＬを共に“Ｌ”にすると共にし、全てのワード線を“Ｈ”（非選択状態）にして初期化している。これにより、それぞれのワード線で選択されるユニットセルへのストレス電圧印加時間を均等にできる。

さらに、第２の実施形態では、チップイネーブル信号／ＣＥは“Ｌ”に固定したままで、アウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥの制御、及び１ユニットブロック分のアドレス遷移により試験を行うことができるため、外部入力信号の制御を簡素化することができる。

［第３の実施の形態］
次に、この発明の第３の実施形態の集積回路装置が有する強誘電体メモリについて説明する。この第３の実施形態でも前記実施形態と同様に、充放電に比較的時間のかかるビット線ＢＬ及びプレート線ＰＬの駆動回数を少なくし、充放電に時間がかからず駆動時間の短いワード線を順番に切り換えて試験対象セル（強誘電体キャパシタ）にストレス電圧を印加することにより、疲労試験に要する時間の短縮を図っている。

図１８は、第３の実施形態の集積回路装置が有する強誘電体メモリの構成を示すブロック図である。

第３の実施形態において、前記第１の実施形態と異なる部分を以下に述べる。第１の実施形態では、ロウアドレス信号Ａ０〜Ａ２が入力される第２ロウアドレスバッファ回路はノンラッチ機能付きのアドレスバッファであったが、この第３の実施形態における第２ロウアドレスバッファ回路３４では、図１９に示すように通常のアドレスバッファ回路が用いられ、アドレスラッチ信号ＲＴＡ、ＢＲＡＴが、アドレスラッチ信号ＲＡＴ２、ＢＲＡＴ２に置き換えられている。さらに、制御回路３１では、図２（ａ）に示したチップイネーブル信号／ＣＥを受け取るチップイネーブルバッファを変更し、図２０に示すように、ストレステスト信号ＳＴＥＳＴで制御されるアドレスラッチ信号ＲＡＴ２、ＢＲＡＴ２の出力回路を追加している。このように構成された第２ロウアドレスバッファ回路３４及び制御回路３１を用いることにより、ストレステスト信号ＳＴＥＳＴが“Ｈ”のとき、すなわち疲労試験時に、ロウアドレス信号ＲＡｄｄがラッチされないようにする。

ビット線ＢＬとプレート線ＰＬへの電圧印加タイミングを、アウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥの駆動タイミングで行うのは第１の実施形態と同様であり、その他の構成及び効果は前記第１の実施形態と同様である。

［第４の実施の形態］
次に、この発明の第４の実施形態の集積回路装置が有する強誘電体メモリについて説明する。この第４の実施形態でも前記実施形態と同様に、充放電に時間がかからず駆動時間の短いワード線を順番に切り換えて試験対象セル（強誘電体キャパシタ）にストレス電圧を印加することにより、疲労試験に要する時間の短縮を図っている。

図２１は、第４の実施形態の集積回路装置が有する強誘電体メモリの構成を示すブロック図である。

第４の実施形態において、前記第２の実施形態と異なる部分を以下に述べる。第２の実施形態では、ロウアドレス信号Ａ０〜Ａ２が入力される第２ロウアドレスバッファ回路はノンラッチ機能付きのアドレスバッファであったが、前記第３の実施形態と同様に、この第４の実施形態における第２ロウアドレスバッファ回路３４では、図１９に示したように通常のアドレスバッファ回路が用いられ、アドレスラッチ信号ＲＴＡ、ＢＲＡＴが、アドレスラッチ信号ＲＡＴ２、ＢＲＡＴ２に置き換えられている。制御回路３１では、図２（ａ）に示したチップイネーブル信号／ＣＥを受け取るチップイネーブルバッファを変更し、図２０に示したように、ストレステスト信号ＳＴＥＳＴで制御されるアドレスラッチ信号ＲＡＴ２、ＢＲＡＴ２の出力回路を追加している。さらに、ワード線選択回路２１は、前記第２の実施形態と同様に、図１４に示した回路に変更する。

このように構成された第２ロウアドレスバッファ回路３４及び制御回路３１を用いることにより、ストレステスト信号ＳＴＥＳＴが“Ｈ”のとき、すなわち疲労試験時に、ロウアドレス信号ＲＡｄｄがラッチされないようにする。さらに、第４の実施形態では、ワード線選択回路２１を用いることにより、チップイネーブル信号／ＣＥは“Ｌ”に固定したままで、アウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥの制御、及び１ユニットブロック分のアドレス遷移により試験を行うことができるため、外部入力信号の制御を簡素化することができる。

ビット線ＢＬとプレート線ＰＬへの電圧印加タイミングを、アウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥの駆動タイミングで行うのは第１の実施形態と同様であり、その他の構成及び効果は前記第１の実施形態と同様である。

以下に、この発明の実施形態の効果について記しておく。ＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルが含む強誘電体キャパシタにストレス電圧を与える試験において、従来は試験対象セルを固定し、プレート線もしくはビット線の電位を変化させて強誘電体キャパシタにストレス電圧を与えていた。しかし、このような試験方法では、比較的容量が大きいプレート線もしくはビット線を充放電するため、電圧変更の時間を長めに設定する必要があった。この発明の実施形態では、比較的容量の小さいワード線を順番に切り換え、比較的容量の大きいプレート線もしくはビット線の電圧変化回数を減らすことによって、電圧変更の時間設定を従来の試験方法に比べて短く設定することが可能となる。この結果、本発明の実施形態の試験方法を用いることによって、従来の試験方法に比べて試験時間を１／３程度に短縮することができる。さらに、メモリセルの微細化による強誘電体メモリの大容量化に伴い、メモリセルサイズが縮小し大容量化されることによって、ビット線容量及びプレート線容量が増加する。この場合、本発明の実施形態の試験方法を用いることによる試験時間の短縮効果は大きくなり、従来の試験方法を用いた場合に比べて１／４〜１／５の時間短縮が見込まれる。

また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

この発明の第１の実施形態の集積回路装置が有する強誘電体メモリの構成を示すブロック図である。 第１の実施形態の強誘電体メモリにおける制御回路の構成を示す回路図である。 第１の実施形態の強誘電体メモリにおける第１ロウアドレスバッファ回路及びカラムアドレスバッファ回路の構成を示す回路図である。 第１の実施形態の強誘電体メモリにおける第２ロウアドレスバッファ回路の構成を示す回路図である。 第１の実施形態の強誘電体メモリにおけるワード線選択回路の構成を示す回路図である。 第１の実施形態の強誘電体メモリにおけるデコーダ及び駆動回路の構成を示す回路図である。 第１の実施形態の強誘電体メモリの動作の概要を示す図である。 第１の実施形態の強誘電体メモリの通常動作時におけるユニットセルの選択状態を示す概念図である。 第１の実施形態の強誘電体メモリの疲労試験時におけるユニットセルの選択状態を示す概念図である。 第１の実施形態の強誘電体メモリの疲労試験における動作波形を示すタイミングチャートである。 第１の実施形態の強誘電体メモリのダイナミックインプリント試験における動作波形を示すタイミングチャートである。 第１の実施形態の強誘電体メモリの他のダイナミックインプリント試験における動作波形を示すタイミングチャートである。 この発明の第２の実施形態の集積回路装置が有する強誘電体メモリの構成を示すブロック図である。 第２の実施形態の強誘電体メモリにおけるワード線選択回路の構成を示す回路図である。 第２の実施形態の強誘電体メモリの疲労試験における動作波形を示すタイミングチャートである。 第２の実施形態の強誘電体メモリのダイナミックインプリント試験における動作波形を示すタイミングチャートである。 第２の実施形態の強誘電体メモリの他のダイナミックインプリント試験における動作波形を示すタイミングチャートである。 この発明の第３の実施形態の集積回路装置が有する強誘電体メモリの構成を示すブロック図である。 第３の実施形態の強誘電体メモリにおける第２ロウアドレスバッファ回路の構成を示す回路図である。 第３の実施形態の強誘電体メモリにおける制御回路のチップイネーブルバッファ部の構成を示す回路図である。 この発明の第４の実施形態の集積回路装置が有する強誘電体メモリの構成を示すブロック図である。 従来のＴＣ並列ユニット直列接続型強誘電体メモリにおける疲労試験の概要を示す図である。

符号の説明

１１…制御回路、１２…テスト回路、１３…第１ロウアドレスバッファ回路、１４…第２ロウアドレスバッファ回路、１５…ワード線選択回路、１６…デコーダ及び駆動回路、１７…カラムアドレスバッファ回路、１８…カラム選択回路及びセンスアンプ、１９…メモリセルアレイ、Ｃ０〜Ｃ７…強誘電体キャパシタ、Ｔ０〜Ｔ７…セルトランジスタ、ＷＬ０〜ＷＬ７…ワード線。

Claims (4)

1. ワード線がゲートに接続されたセルトランジスタと、前記セルトランジスタのソースとドレインとの間に一端と他端の電極がそれぞれ接続された強誘電体キャパシタとを有するメモリセルを備え、前記メモリセルが複数個直列に接続されたメモリセルブロックと、
   前記メモリセルブロック内の複数個のメモリセルが含む前記セルトランジスタに接続された複数のワード線を、アクティブサイクル期間中にアドレス信号に基づいて順次選択するワード線選択回路と、
   前記ワード線選択回路により前記セルトランジスタに接続された複数の前記ワード線が順次選択されている期間、前記メモリセルブロック内の複数個直列に接続された前記メモリセルが含む前記セルトランジスタが形成する電流通路の一端と他端との間に一定電圧を印加する駆動回路とを具備し、
   前記ワード線選択回路は、前記ワード線を選択する際、前記アドレス信号に基づいて選択されるワード線と直前に選択されていたワード線とを一定期間重複して選択することを特徴とする集積回路装置。
2. ワード線がゲートに接続されたセルトランジスタと、前記セルトランジスタのソースとドレインとの間に一端と他端の電極がそれぞれ接続された強誘電体キャパシタとを有するメモリセルを備え、前記メモリセルが複数個直列接続されたメモリセルブロックと、
   前記メモリセルブロック内の前記セルトランジスタに接続されたワード線を指定するアドレス信号をラッチし、前記アドレス信号を出力する第１アドレスバッファ回路と、
   前記アドレス信号をラッチせず、前記アドレス信号を出力する第２アドレスバッファ回路と、
   前記第１アドレスバッファ回路及び前記第２アドレスバッファ回路から出力された前記アドレス信号を受け取り、書き込みあるいは読み出しを行う通常動作時には前記第１アドレスバッファ回路から出力された前記アドレス信号を出力し、前記メモリセルに対してテストを行うテストモード時には前記第２アドレスバッファ回路から出力された前記アドレス信号を出力する切り換え回路と、
   前記切り換え回路から出力された前記アドレス信号に基づいて前記セルトランジスタに接続された前記ワード線を選択するワード線選択回路と、
   前記第２アドレスバッファ回路から出力された前記アドレス信号に基づいて前記ワード線選択回路により前記ワード線が選択される期間、前記メモリセルブロック内の複数個直列に接続された前記メモリセルが含む前記セルトランジスタが形成する電流通路の一端と他端との間に一定電圧を印加する駆動回路とを具備し、
   前記ワード線選択回路は、前記ワード線を選択する際、前記アドレス信号に基づいて選択されるワード線と直前に選択されていたワード線とを一定期間重複して選択することを特徴とする集積回路装置。
3. 前記アクティブサイクル期間中、外部から入力される前記アドレス信号をラッチせず前記ワード線選択回路に出力するアドレスバッファ回路をさらに具備することを特徴とする請求項１に記載の集積回路装置。
4. ワード線がゲートに接続されたセルトランジスタと、前記セルトランジスタのソースとドレインとの間に一端と他端の電極がそれぞれ接続された強誘電体キャパシタとを有するメモリセルを備え、前記メモリセルが複数個直列に接続されたメモリセルブロックを備えた集積回路装置の試験方法において、
   前記メモリセルブロック内の第１メモリセルが含む第１セルトランジスタをオフ状態にすると共に、前記第１メモリセル以外のメモリセルが含むセルトランジスタをオン状態にするステップと、
   前記第１セルトランジスタに隣接する第２セルトランジスタをオフ状態にし、前記第１セルトランジスタと前記第２セルトランジスタとを一定期間重複してオフ状態するステップと、
   前記第１セルトランジスタと前記第２セルトランジスタとを一定期間重複してオフ状態にした後、前記第１セルトランジスタをオン状態にするステップと、
   前記第１セルトランジスタをオフ状態にしてから、前記第１セルトランジスタをオン状態にするまでの期間、前記メモリセルブロック内の複数個直列に接続された前記メモリセルが含む前記セルトランジスタが形成する電流通路の一端と他端との間に一定電圧を印加するステップと、
   を具備することを特徴とする集積回路装置の試験方法。

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