JP4111427B2 - 半導体素子のキャパシタ製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体素子のキャパシタ製造方法に関し、より詳しくは高誘電率のTaON誘電体膜を利用して高集積メモリ素子に適したキャパシタを製造できる半導体素子のキャパシタ製造方法に関するものである。
【0002】
【従来の技術】
一般に、微細化した半導体工程技術の発達でメモリ製品の高集積化が加速化するに伴い、単位セルの面積が大きく減少されることは勿論動作電圧の低電圧化がなされている。しかし、記憶素子の動作に必要な充電容量はセル面積の減少にも拘らず、ソフトエラー(soft error)の発生とリフレッシュ時間(refreshtime)の短縮を防ぐため、25fF/cell以上の十分な充電容量が求められている。従来は窒化膜/酸化膜(NO)構造でのように、窒化膜を誘電体に用いているDRAM用キャパシタの場合は有効表面積を増大させて充電容量を確保するために、下部電極を3次元構造に形成するか、又は下部電極の高さを高くした。
【0003】
しかし、下部電極を3次元構造に形成することは、工程上の困難さにより充電容量を確保するのに限界がある。さらに、下部電極の高さを高くすることは、高さが増加するに伴って発生するセル領域と周辺回路領域間の段差により、後続露光工程時に焦点深度(Depth of Focus)が確保されず配線工程以後の集積工程時に悪影響を及ぼすことになる。従って、従来のNO構造のキャパシタでは256M以上の次世代DRAM素子に必要な充電容量を確保するに限界がある。最近は、このようなNOキャパシタの限界を克服するために誘電定数値が4乃至5であるNO薄膜の代りに、誘電定数値が25乃至27であるTa2O5薄膜を誘電体膜に利用するTa2O5キャパシタの開発が行われている。
【0004】
しかし、Ta2O5薄膜は不安定な化学量論比を有するため、TaとOの組成比の差による置換形Ta原子が薄膜内に存在することになる。即ち、Ta2O5薄膜は物質自体の不安定な化学的組成比のため、薄膜内には酸素空孔(Oxygen vacancy)状態の置換形Ta原子が常に局部的に存在するしかない。特に、Ta2O5薄膜の酸素空孔の数は成分等の含量と結合程度に従って多少の差はあり得るが、完全に除去することはできない。結果的に、キャパシタの漏洩電流を防ぐためTa2O5薄膜の不安定な化学量論比を安定化させ、誘電体薄膜内に残存している置換形Ta原子を酸化させる別途の酸化工程が必要である。さらに、Ta2O5薄膜は上部電極及び下部電極に用いられるポリシリコン(オキシド系電極)又はTiN(金属系電極)との酸化反応性が大きいため、薄膜内に存在する酸素が界面に移動して低誘電酸化層を形成すると共に界面の均質性を大きく低下させる。
【0005】
なお、薄膜形成時にTa2O5薄膜の前駆体(precursor)であるTa(OC2H5)5の有機物と、O2又はN2Oガスの反応により不純物の炭素(C)原子と、C、CH4、C2H4等のような炭素化合物及び水分(H2O)が共に存在することになる。結局、Ta2O5薄膜内に不純物に存在する炭素原子(Carbon)イオンとラジカル(Radical)であるだけでなく酸素空孔によりキャパシタの漏洩電流が増加することになり、誘電特性が劣化する問題点を有する。
【0006】
一方、従来はこのような問題点を克服するため、N2O又はO2雰囲気下で電気炉又はRTPを利用して後続熱処理(酸化工程)を行う技術等が提案されたりした。しかし、N2O又はO2雰囲気下で後続熱処理時に下部電極との界面に低誘電率の酸化膜が形成されると共に、空乏層(depletion layer)が深くなる問題が発生することがある。
【0007】
ここで、このような後続熱処理時に発生する問題点を含んで電荷貯蔵電極用コンタクトプラグの形成、又はTaON誘電体膜形成時に発生し得る問題点等に対し、図1乃至3に示すように、従来技術に係る半導体素子のキャパシタ及びその製造方法を以下に説明する。従来技術に係る半導体素子のキャパシタ及びその製造方法は、図1に示されたように、半導体基板1上に層間絶縁膜3と障壁窒化膜5及び緩衝酸化膜7を順次蒸着する。このとき、層間絶縁膜3にはHDP、BPSG、又はSOG物質中何れか一つを用いて蒸着する。さらに、障壁窒化膜5にはプラズマ窒化膜を用いて蒸着し、緩衝酸化膜7にはPE−TEOSを用いて蒸着する。
【0008】
その次に、図面に示していないが、プラグコンタクトマスク用感光膜パターンを緩衝酸化膜7上に塗布し、これをマスクに緩衝酸化膜7と障壁窒化膜5及び層間絶縁膜3を順次除去して半導体基板1を露出させるコンタクトホール9を形成する。次いで、感光膜パターン(未図示)を除去し、コンタクト9を含む緩衝酸化膜7の上面にコンタクトホール9を埋め込むポリシリコン物質を蒸着し、これを全面エッチングにより選択的に除去してコンタクトプラグ11を形成する。
【0009】
その次に、図2に示したように、コンタクトプラグ11を含む全体構造の露出した上面にキャップ酸化膜13を蒸着する。次いで、図面には示していないが、キャップ酸化膜13上にストレージノードマスク用感光膜パターンを塗布し、これをマスクにキャップ酸化膜13を選択的に除去してコンタクトプラグ11の上面を露出させる。その次に、コンタクトプラグ13の上面を含むキャップ酸化膜13の露出した上面にドープドポリシリコン層15を蒸着する。
【0010】
次いで、図3に示したように、ドープドポリシリコン層15をキャップ酸化膜13が露出するまで全面エッチングにより選択的に除去して下部電極15aを形成する。次いで、下部電極15aを含む全体構造の上面にTaON又はTa2O5誘電体膜17を形成する。その次に、TaON又はTa2O5誘電体膜17をN2O又はO2雰囲気下で後続熱処理する。次いで、TaON又はTa2O5誘電体膜17上に上部電極19を形成してキャパシタの製造を完了する。
【0011】
【発明が解決しようとする課題】
しかしながら、上記のように従来のTaON(又はTa2O5)半導体素子のキャパシタの下部電極コンタクト用コンタクトプラグ11は、図1でのように、層間絶縁膜(図面に示していないが、ビットラインと下部電極の間に存在する酸化膜)と共に障壁窒化膜上での緩衝膜(buffer layer)に酸化膜を連続して蒸着した後、これらを選択的に除去してから除去された部分内に導電性物質を蒸着し、これをパターニングして形成する。このようにコンタクトプラグを形成する場合、図2でのように、コンタクトプラグ11が障壁窒化膜5上に約500乃至1500Åの厚さほど突出するため実際に下部電極が占める面積が減少する問題点があり、隣接したコンタクトプラグの間にブリッジ(bridge)が発生する頻度が多くなり、電気的不良を誘発する問題点がある。
【0012】
一方、TaON又はTa2O5誘電体膜をN2O又はO2雰囲気下で後続熱処理時に、下部電極との界面に低誘電率の酸化膜が形成されると共に空乏層(depletion layer)が深くなる問題点がある。結局、空乏率(depletion ratio)(△C)が7乃至17%程度になるため、キャパシタの効率が低下する問題点がある。このとき、空乏率(△C)=1−{{(C最大−C最小)/C最大}×100}に表わす。ここで、C最大は上部電極に“+”電圧が印加される時のキャパシタンス(Cs)であり、C最小は上部電極“−”電圧が印加される時のキャパシタンス(Cs)である。
【0013】
一方、従来のTaONキャパシタの製造方法においては、TaON薄膜蒸着後キャパシタの漏洩電流の原因になる薄膜内の炭素不純物と酸素空孔を除去するため、700乃至800℃の温度とN2O又はO2雰囲気下で熱処理する。しかし、このような熱処理過程でTaON薄膜内に20乃至30%程度に存在している窒素成分の中、一部は下部電極である下部のポリシリコン層の表面に移動して積み重なる(pile−up)ことになり、残りの一部は外部に拡散されて事実上誘電率の損失が発生するためより大きい充電容量値を得るに限界点がある。
【0014】
そこで、本発明は、上記従来の半導体素子のキャパシタ及びその製造方法における問題点に鑑みてなされたものであって、コンタクトプラグ形成時に単位工程数及び単位工程時間を短縮することができ、生産コストを節減させることができる半導体素子のキャパシタ製造方法を提供することを目的としている。更に、本発明は、隣接するコンタクトプラグ間のブリッジの発生を防いで半導体素子の電気的不良を改善できる半導体素子のキャパシタ製造方法を提供することを目的としている。更に、本発明は、下部電極側への空乏率を最小化させて高い充電容量値を得ることができる半導体素子のキャパシタ製造方法を提供することを目的としている。更に、本発明は、後続熱処理又はプラズマアニーリング処理を介してTaON誘電体膜の誘電率を増加させ、高集積素子に適したキャパシタを製造できる半導体素子のキャパシタ製造方法を提供することを目的としている。
【0015】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明による半導体素子のキャパシタ製造方法は、 半導体基板を提供する段階と、 前記半導体基板上に第1コンタクトホールを有する第1層間絶縁膜を形成する段階と、 前記第1コンタクトホール内にコンタクトプラグを形成する段階と、 前記コンタクトプラグを含む第1層間絶縁膜の上面にエッチング障壁層を形成する段階と、 前記エッチング障壁層上に第2層間絶縁膜を形成する段階と、 前記第2層間絶縁膜上にハードマスク用ポリシリコン層と反射防止層を順次形成する段階と、 前記反射防止膜、ハードマスク用ポリシリコン層、第2層間絶縁膜、及びエッチング障壁層を順次除去し、前記コンタクトプラグの上面を露出させる第2コンタクトホールを形成する段階と、 前記露出したコンタクトプラグの上面を含む前記反射防止膜上にドープドポリシリコン層を形成する段階と、 前記ドープドポリシリコン層上にHSG(Hemi−Spherical−Grain)層を形成する段階と、 前記HSG層上に550乃至660℃の温度と燐ガス雰囲気下で熱ドーピングを行う段階と、 前記熱ドーピング処理された全体構造の表面上に前記HSG層を埋め込む犠牲埋め込み層を形成する段階と、 前記犠牲埋め込み層とHSG層、ドープドポリシリコン層、反射防止膜、及びハードマスク用ポリシリコン層を選択的に除去し、前記第2層間絶縁膜の上面を露出させる段階と、 前記HSG層の露出した表面上に残っている犠牲埋め込み層を完全に除去する段階と、 前記HSG層を含む第2層間絶縁膜の露出した表面上にTaON誘電体膜を形成する段階と、 前記TaON誘電体膜を700乃至900℃の温度と、N 2 O又はO 2 雰囲気下で第1アニーリング処理する段階と、 前記TaON誘電体膜上に上部電極を形成する段階と、前記上部電極を形成した後、800乃至950℃の温度下で第2アニーリング処理する段階とを含んでなることを特徴とする。
【0016】
ここで好ましくは、請求項2に示すとおり、 前記上部電極は、TiNを用いて形成することを特徴とする。
請求項3に示すとおり、 前記上部電極は、TaON誘電体膜上にTiN層を形成したあと、前記TiN層上にドープドポリシリコン層を積層して形成することを特徴とする。
請求項4に示すとおり、 前記上部電極は、TaN、W、WN、WSi、Ru、RuO 2 、Ir、IrO 2 、Ptの金属系物質中のいずれか一つを用いて形成することを特徴とする。
請求項5に示すとおり、 前記上部電極は、前記金属系物質中いずれか一つを用いた層上にドープドポリシリコン層を積層して形成することを特徴とする。
請求項6に示すとおり、 前記第1層間絶縁膜には、HDP(High Dencity Plasma)、BPSG(borophosphoroussilicate glass)、又はSOG(Spin On Glass)の中いずれか一つを用い、かつ前記第2層間絶縁膜には、PE−TEOS、PSG、又はSi−H基(base)のソースを利用したUSG膜中の中いずれか一つを用いることを特徴とする。
請求項7に示すとおり、 前記コンタクトプラグを形成する段階は、前記コンタクトホールを含む第1層間絶縁膜上にドープドポリシリコン層を蒸着し、これをCMP(Chemical Mechanical Polishing)工程又は全面エッチング工程により選択的に除去する段階でなることを特徴とする。
請求項8に示すとおり、 前記コンタクトプラグ用ドープドポリシリコン層は、LP−CVD装備を用いて形成することを特徴とする。
【0017】
また好ましくは、請求項9に示すとおり、 前記エッチング障壁層は、LP−CVD、又はPECVD装備を用いて200乃至800Åの厚さに蒸着された窒化膜であることを特徴とする。
請求項10に示すとおり、 前記反射防止層は、SiONを含む無機物質又は有機物質を用い、膜の厚さは300乃至1000Åであることを特徴とする。
請求項11に示すとおり、 前記熱ドーピング処理する段階は、30乃至120分間電気炉で1乃至100Torr範囲内で圧力を一定に維持しながら行い、前記燐ガスは1乃至5%のPH 3 /N 2 又はPH 3 /Heを用い、流量は、50乃至2000sccmを用いることを特徴とする。
請求項12に示すとおり、 前記犠牲埋め込み層には0.5乃至1.5μmの厚さの感光膜を用いるか、或いは0.1乃至0.5μmの厚さのPSG(Phosphorous Silicate Glass)又はUSG(Undoped Silicate Glass)を含む酸化膜を用いることを特徴とする。
請求項13に示すとおり、 前記第2層間絶縁膜にはPE−TEOS(PlasmaEnhanced−TetraEthylOrthoSilicate)を用い、前記犠牲埋め込み層にはPSG膜又はUSG膜を用いることを特徴とする。
【0018】
また好ましくは、請求項14に示すとおり、 前記第1アニーリング処理後、NH 3 雰囲気下の700乃至900℃の温度下でRTP又は電気炉でアニーリング処理するか、又はNH 3 雰囲気下の400乃至500℃の温度下でプラズマアニーリング処理する段階をさらに含むことを特徴とする。
請求項15に示すとおり、 前記NH 3 雰囲気下でアニーリングを行った後、400乃至500℃のN 2 O又はO 2 雰囲気下で1乃至2分間プラズマによる酸化処理を行う段階をさらに含むことを特徴とする。
【0019】
【発明の実施の形態】
次に、本発明にかかる半導体素子のキャパシタ製造方法の実施の形態の具体例を、図面を参照しながら説明する。図4乃至図7は、本発明にかかる半導体素子のキャパシタ製造方法の実施例を説明するための工程断面図である。図8は、本発明に係る半導体素子のキャパシタ製造方法において、下部電極の形成後熱ドーピングを行った状態での温度に伴うP(燐)濃度の変化を示す図面である。
【0020】
本発明の実施例に係る半導体素子のキャパシタ製造方法は、図4に示したように、半導体基板21上に層間絶縁膜23を蒸着し、層間絶縁膜23上に、図面には示していないが、コンタクトプラグ用感光膜パターン(未図示)を塗布する。このとき、層間絶縁膜23にはHDP、BPSG、又はSOG物質等を用いて蒸着する。その次に、感光膜パターン(未図示)をマスクに層間絶縁膜23を順次除去し、半導体基板21の一部分を露出させるコンタクトホール25を形成する。
【0021】
次いで、感光膜パターン(未図示)を除去し、コンタクトホール25を含む層間絶縁膜23の露出した上面にコンタクトホール25を埋め込むドープドポリシリコン層を蒸着し、これをCMP工程又は全面エッチング工程により選択的に除去してコンタクトプラグ27を形成する。このとき、コンタクトプラグ用ドープドポリシリコン層はLP−CVD又はRTP装備を用いて形成し、2×1020原子/cc以上の燐(P)濃度を有する。その次に、コンタクトプラグ27を含む層間絶縁膜23の露出した上面に、後続工程で形成されるキャップ酸化膜のエッチング工程時のエッチング障壁に用いられる障壁窒化膜29を蒸着する。このとき、障壁窒化膜29はLP−CVD、PE CVD、又はRTP装備を用いて200乃至800Åの厚さに蒸着する。
【0022】
次いで、図5に示したように、障壁窒化膜29上にキャップ酸化膜31を形成し、キャップ酸化膜31上にハードマスク用ポリシリコン層(未図示)と反射防止層(未図示)を順次形成する。このとき、キャップ酸化膜31の物質には、PE−TEOS、PSG、又はSi−H基(base)のソースを利用したUSG膜中何れか一つを用いる。その次に、図面には示していないが、反射防止層(未図示)上に電荷電極マスク用感光膜パターン(未図示)を塗布し、感光膜パターン(未図示)をマスクに反射防止膜とハードマスク用ポリシリコン層を先ずエッチングする。次いで、キャップ酸化膜31と共にエッチング防止用障壁窒化膜29を選択的にエッチングし、コンタクトプラグ27と層間絶縁膜23の一部を露出させる。このとき、キャップ酸化膜31のエッチング時に、キャップ酸化膜31とエッチング防止用障壁窒化膜29は酸化膜と窒化膜のエッチング選択比を5〜20:1に維持する。
【0023】
さらに、反射防止層(未図示)は後続のマスク作業を容易にするため、SiONのような無機(inorganic)物質又は有機(organic)物質を用いて300乃至1000Åの厚さに蒸着するか、又はコーティングにより形成する。次いで、感光膜パターン(未図示)を除去した後、露出したコンタクトプラグ27の上面を含む反射防止膜(未図示)上に下部電極用ドープドポリシリコン層33を蒸着する。その次に、ドープドポリシリコン層33の表面上にドーピングされていないポリシリコンを蒸着した状態で、約550乃至650℃の温度で凸凹した形状のMPS(Meta−Stable−Silicon;準安定性シリコン)、又はHSG(Hemi−Spherical−Grain)35を形成する。
【0024】
次いで、MPS層35を形成した後、燐(P)ガス雰囲気、例えば1乃至5%のPH3/N2又は50sccm乃至2000sccm流量のPH3/Heの下で熱ドーピング(thermal doping)を行う。このとき、熱ドーピングは約550℃乃至650℃、好ましくは575乃至625℃、さらに好ましくは595乃至605℃の低温条件の下で30乃至120分間電気炉で1乃至100Torr範囲の圧力を一定に維持した状態で行う。このような熱ドーピング処理を550乃至750℃の温度で行った結果、図8に示したように、600℃に近い温度で最高の燐(P)ドーピング濃度値を得ることができることが分る。
【0025】
このような結果に対し、より具体的に説明すれば次の通りである。PH3ガスは570乃至580℃で分解されるが、Pドーピング工程温度が700℃の温度以上のとき、下部電極内のシリコン(Si)は殆ど全て結晶化するが、650℃の温度以下では非晶質シリコン(a−Si)状態で存在することになる。さらに、下部電極のシリコン表面のスティッキング係数(stickingcoefficient)は650℃以下の温度で一層大きい。何故ならば、下部電極のシリコン内には非晶質シリコンが占める比率が高いため、表面付近のダングリングボンド(dangling bonds)が多く存在するためである。従って、600℃付近で最高のPドーピング値が得られることが分る。
【0026】
その次に、全体構造の露出した表面上にMPS層35の内部を埋め込む犠牲埋め込み層36を形成する。このとき、犠牲埋め込み層36には、感光膜を0.5μm乃至1.5μm程度の厚さにコーティングして用いるか、或いはPSG又はUSGのような酸化膜を0.1μm乃至0.5μm程度の厚さに蒸着するか、或いはSOGを用いることもできる。一方、キャップ酸化膜31の物質としてPE−TEOSを用いる場合、MPS層35の内部を埋め込む物質には感光膜の代りに、湿式エッチング速度が相対的に3倍以上速いPSG膜又はUSG膜を蒸着するのが好ましい。
【0027】
次いで、図6に示したように、犠牲埋め込み層36とMPS層35、ドープドポリシリコン層33、反射防止膜(未図示)、及びハードマスク用ポリシリコン層(未図示)をCMP工程を介して選択的に除去し、キャップ酸化膜31の上面を露出させる。このとき、犠牲埋め込み層36とMPS層35、ドープドポリシリコン層33、反射防止膜(未図示)、及びハードマスク用ポリシリコン層(未図示)の除去工程時に、CMP工程の代りにハードマスク用ポリシリコン層(未図示)を含む下部電極用ポリシリコンを5%乃至10%程度の過度エッチングのターゲットにする全面エッチバック工程を用いることもできる。その次に、MPS層35の露出した表面上に残っている犠牲埋め込み層36を完全に除去し、MPS層35とドープドポリシリコン層33でなる凹構造の電荷貯蔵電極を形成する。このとき、犠牲埋め込み層36に酸化膜を用いる場合、犠牲埋め込み層は湿式エッチングにより除去する。
【0028】
一方、下部電極の他の実施例として、凹(concave)構造の代りに簡単なスタック構造(simple stacked structure)、又はシリンダー構造を基本にする二重及び三重構造のような多様な3次元構造に形成することもできる。なお、下部電極のさらに他の実施例として、凹構造の代りに円筒形構造のストレージノードを形成した後、ストレージノードの表面にMPS層を形成して下部電極に用いることもできる。
【0029】
次いで、図7に示したように、MPS層35を含むキャップ酸化膜31の露出した表面上にTaON誘電体膜37を蒸着する。その次に、炭素不純物と酸素空孔を除去するため、TaON誘電体膜37を700乃至900℃の温度とN2O又はO2雰囲気下で後続アニーリング処理する。次いで、TaON誘電体膜37の誘電率を増加させるため、再びNH3雰囲気下でTaON誘電体膜37を700乃至900℃温度のRTP又は電気炉でアニーリング処理するか、又は400乃至500℃の低温でプラズマアニーリング処理し、窒素をTaON誘電体膜37内に注入或いは窒化処理することもできる。その次に、NH3雰囲気下でアニーリング処理する場合、この過程で不均一になったTaON誘電体膜の表面を400乃至500℃の低温とN2O又はO2雰囲気下で1乃至2分程度プラズマ酸化処理することにより、キャパシタの漏洩電流の発生を減少させることもできる。
【0030】
次いで、TaON誘電体膜37上にTiCl4ガスを利用したCVD法によりTiN層39を200乃至500Å厚さに蒸着し、これを選択的にパターニングして上部電極を形成する。さらに、上部電極の他の実施例として、TiN層39上に後続熱工程時に発生し得る応力(stress)と熱衝撃に対する緩衝層に、500乃至1500Å厚さのドープドポリシリコン層(未図示)を積層して上部電極に用いることもできる。一方、上部電極の他の実施例として、TiN層39の代りにドープドポリシリコンを用いるか、又はTaN、W、WN、WSi、Ru、RuO2、Ir、IrO2、Ptの金属系物質中何れか一つを用いて上部電極を形成することもできる。
【0031】
一方、前述の図5での熱ドーピング処理後、TaON誘電体膜を蒸着し、800℃以下の温度で熱処理を進める過程下で、下部電極を構成するポリシリコンの燐ドーパントが表面側に移動するか、又は、局所的に凝集する等の失活(deactivation)現象が発生する。従って、このような失活現象を防いで下部電極の燐ドーパントを活性化させ、図5で前述した燐不純物を利用した熱ドーピング効果を最大化させるための方法として、上部電極を形成した後、800乃至950℃の温度範囲内でRTP又は電気炉を利用してアニーリングを行うこともできる。このとき、RTPを利用したアニーリング処理は約10乃至60秒間行い、電気炉を利用したアニーリング処理は5乃至30分間N2雰囲気下で行う。よって、このような追加アニーリング工程を介して下部電極側への空乏層をさらに減少させることができる。
【0032】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【0033】
【発明の効果】
以上説明したように、本発明に係る半導体素子のキャパシタ製造方法においては次のような効果がある。本発明に係る半導体素子のキャパシタ製造方法においては、下部電極用コンタクト形成時に層間絶縁膜(例えば、ビットラインと下部電極の間に存在する酸化膜)と障壁窒化膜上に緩衝膜として酸化膜を連続して蒸着した後コンタクトエッチングを行っていた従来の方法とは別に、層間絶縁膜を形成したあと直ちにコンタクトホールを形成し、次いでコンタクトプラグ用ポリシリコンを蒸着し、これを全面エッチバックしてコンタクトプラグを形成するため、従来の方法よりはプラグ形成時の単位工程数を減少させることができて生産コストを節減できる。
【0034】
さらに、本発明に係る半導体素子のキャパシタ製造方法においては、従来の方法とは別に、下部電極(凸凹した構造のMPS層を備えたポリシリコン層)を550乃至650℃の低温で燐熱ドーピングを行い、下部電極内の燐不純物濃度を高めて下部電極側への空乏率(depletion ratio)を最小化させることにより、キャパシタンス(C最小)、即ち上部電極に“−”電圧が印加されるときのCsが増加されて空乏率(△C)が約2%水準に減少される。従って、本発明は同じ下部電極の面積を有する従来のTaON(又はTa2O5)誘電体膜を用いたキャパシタよりも、10%以上増加した充電容量値を得ることができる。
【0035】
さらに、本発明においては、従来の方法とは別に、TaON誘電体膜を形成した後NH3雰囲気の昇圧又は減圧条件の下でRTP又は電気炉で、アニーリング処理のような後続熱処理又はプラズマアニーリング処理を追加に行うことにより、TaON誘電体膜の誘電率を増加させることができる。
【0036】
また、本発明における凹構造を有するTaONキャパシタは、同じ下部電極の面積を有する従来のNO又はTaON(又はTa2O5)誘電体膜を用いたキャパシタより大きい充電容量値を得ることができるため、メモリセルのリフレッシュ(refresh)時間も増加させることができるので、0.16μm以下の微細回路線幅を有する製品群のメモリセルに適用が可能である。
【図面の簡単な説明】
【図1】従来技術に係る半導体素子のキャパシタ及びその製造方法を説明するための工程断面図である。
【図2】従来技術に係る半導体素子のキャパシタ及びその製造方法を説明するための工程断面図である。
【図3】従来技術に係る半導体素子のキャパシタ及びその製造方法を説明するための工程断面図である。
【図4】本発明の実施例による半導体素子のキャパシタ製造方法を説明するための工程断面図である。
【図5】本発明の実施例による半導体素子のキャパシタ製造方法を説明するための工程断面図である。
【図6】本発明の実施例による半導体素子のキャパシタ製造方法を説明するための工程断面図である。
【図7】本発明の実施例による半導体素子のキャパシタ製造方法を説明するための工程断面図である。
【図8】本発明に係る半導体素子のキャパシタ製造方法において、下部電極形成後熱ドーピングを行った状態での温度に伴うP濃度変化を示すグラフである。
【符号の説明】
21 半導体基板
23 層間絶縁膜
25 コンタクトホール
27 コンタクトプラグ
29 障壁窒化膜
31 キャップ酸化膜
33 ドープドポリシリコン層
33a ドープドポリシリコン層パターン
35 MPS(又はHSG)
37 TaON誘電体膜
39 上部電極
Claims (15)
- 半導体基板を提供する段階と、
前記半導体基板上に第1コンタクトホールを有する第1層間絶縁膜を形成する段階と、
前記第1コンタクトホール内にコンタクトプラグを形成する段階と、
前記コンタクトプラグを含む第1層間絶縁膜の上面にエッチング障壁層を形成する段階と、
前記エッチング障壁層上に第2層間絶縁膜を形成する段階と、
前記第2層間絶縁膜上にハードマスク用ポリシリコン層と反射防止層を順次形成する段階と、
前記反射防止膜、ハードマスク用ポリシリコン層、第2層間絶縁膜、及びエッチング障壁層を順次除去し、前記コンタクトプラグの上面を露出させる第2コンタクトホールを形成する段階と、
前記露出したコンタクトプラグの上面を含む前記反射防止膜上にドープドポリシリコン層を形成する段階と、
前記ドープドポリシリコン層上にHSG(Hemi−Spherical−Grain)層を形成する段階と、
前記HSG層上に550乃至660℃の温度と燐ガス雰囲気下で熱ドーピングを行う段階と、
前記熱ドーピング処理された全体構造の表面上に前記HSG層を埋め込む犠牲埋め込み層を形成する段階と、
前記犠牲埋め込み層とHSG層、ドープドポリシリコン層、反射防止膜、及びハードマスク用ポリシリコン層を選択的に除去し、前記第2層間絶縁膜の上面を露出させる段階と、
前記HSG層の露出した表面上に残っている犠牲埋め込み層を完全に除去する段階と、
前記HSG層を含む第2層間絶縁膜の露出した表面上にTaON誘電体膜を形成する段階と、
前記TaON誘電体膜を700乃至900℃の温度と、N2O又はO2雰囲気下で第1アニーリング処理する段階と、
前記TaON誘電体膜上に上部電極を形成する段階と、前記上部電極を形成した後、800乃至950℃の温度下で第2アニーリング処理する段階とを含んでなることを特徴とする半導体素子のキャパシタ製造方法。 - 前記上部電極は、TiNを用いて形成することを特徴とする請求項1に記載の半導体素子のキャパシタ製造方法。
- 前記上部電極は、TaON誘電体膜上にTiN層を形成したあと、前記TiN層上にドープドポリシリコン層を積層して形成することを特徴とする請求項1に記載の半導体素子のキャパシタ製造方法。
- 前記上部電極は、TaN、W、WN、WSi、Ru、RuO2、Ir、IrO2、Ptの金属系物質中のいずれか一つを用いて形成することを特徴とする請求項1に記載の半導体素子のキャパシタ製造方法。
- 前記上部電極は、前記金属系物質中いずれか一つを用いた層上にドープドポリシリコン層を積層して形成することを特徴とする請求項4に記載の半導体素子のキャパシタ製造方法。
- 前記第1層間絶縁膜には、HDP(High Dencity Plasma)、BPSG(borophosphoroussilicate glass)、又はSOG(Spin On Glass)の中いずれか一つを用い、かつ前記第2層間絶縁膜には、PE−TEOS、PSG、又はSi−H基(base)のソースを利用したUSG膜中の中いずれか一つを用いることを特徴とする請求項1に記載の半導体素子のキャパシタ製造方法。
- 前記コンタクトプラグを形成する段階は、前記コンタクトホールを含む第1層間絶縁膜上にドープドポリシリコン層を蒸着し、これをCMP(Chemical Mechanical Polishing)工程又は全面エッチング工程により選択的に除去する段階でなることを特徴とする請求項1に記載の半導体素子のキャパシタ製造方法。
- 前記コンタクトプラグ用ドープドポリシリコン層は、LP−CVD装備を用いて形成することを特徴とする請求項7に記載の半導体素子のキャパシタ製造方法。
- 前記エッチング障壁層は、LP−CVD、又はPECVD装備を用いて200乃至800Åの厚さに蒸着された窒化膜であることを特徴とする請求項1に記載の半導体素子のキャパシタ製造方法。
- 前記反射防止層は、SiONを含む無機物質又は有機物質を用い、膜の厚さは300乃至1000Åであることを特徴とする請求項1に記載の半導体素子のキャパシタ製造方法。
- 前記熱ドーピング処理する段階は、30乃至120分間電気炉で1乃至100Torr範囲内で圧力を一定に維持しながら行い、前記燐ガスは1乃至5%のPH3/N2又はPH3/Heを用い、流量は、50乃至2000sccmを用いることを特徴とする請求項1に記載の半導体素子のキャパシタ製造方法。
- 前記犠牲埋め込み層には0.5乃至1.5μmの厚さの感光膜を用いるか、或いは0.1乃至0.5μmの厚さのPSG(Phosphorous Silicate Glass)又はUSG(Undoped Silicate Glass)を含む酸化膜を用いることを特徴とする請求項1に記載の半導体素子のキャパシタ製造方法。
- 前記第2層間絶縁膜にはPE−TEOS(PlasmaEnhanced−TetraEthylOrthoSilicate)を用い、前記犠牲埋め込み層にはPSG膜又はUSG膜を用いることを特徴とする請求項1に記載の半導体素子のキャパシタ製造方法。
- 前記第1アニーリング処理後、NH3雰囲気下の700乃至900℃の温度下でRTP又は電気炉でアニーリング処理するか、又はNH3雰囲気下の400乃至500℃の温度下でプラズマアニーリング処理する段階をさらに含むことを特徴とする請求項1に記載の半導体素子のキャパシタ製造方法。
- 前記NH3雰囲気下でアニーリングを行った後、400乃至500℃のN2O又はO2雰囲気下で1乃至2分間プラズマによる酸化処理を行う段階をさらに含むことを特徴とする、請求項14に記載の半導体素子のキャパシタ製造方法。
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