JP4108774B2

JP4108774B2 - ピーク検出回路

Info

Publication number: JP4108774B2
Application number: JP09730796A
Authority: JP
Inventors: 正幸宇野
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 1996-03-28
Filing date: 1996-03-28
Publication date: 2008-06-25
Anticipated expiration: 2016-03-28
Also published as: JPH09266410A

Description

【０００１】
【発明の属する技術分野】
この発明は、ピーク検出回路に関し、特に複数のフォトダイオードで構成されたラインセンサ等における積分中の画素の最大値又は最小値を検出するピーク検出回路に関する。
【０００２】
【従来の技術】
一般に、カメラのオートフォーカス等で用いられる１次元のラインセンサでは、被写体の明るさに応じて積分時間を制御するための積分モニタ出力が必要となる。そのため、ラインセンサのフォトダイオードアレイ近傍にモニタ用のフォトダイオードを設ける等の提案がなされているが、より精度を向上させるために、フォトダイオードアレイの各フォトダイオードの積分状態を検出し、各積分値の最大値あるいは最小値を出力する回路構成が、特開昭５９−６６７７号、特開昭６４−８５４８０号、特開平１−２２２５８３号等に開示されている。それらは、いずれも画素数に応じたフォロア構成のトランジスタを設け、その出力を共通にして、その出力よりピーク値を検出する構成をとっている。
【０００３】
図３は、その一例として前記特開昭６４−８５４８０号に開示されているピーク検出回路を示す回路構成図である。図３において、100 はセンサアレイで、各画素毎に、ゲートが画素に接続されソースが共通にバイアス回路として動作する抵抗負荷３又は４に接続されドレインが電源又はグランドに接続されたｎＭＯＳトランジスタ１−１，１−２，・・・と、ｐＭＯＳトランジスタ２−１，２−２，・・・が設けられている。図示は一部省略されているが、全ての画素に対して同様のトランジスタが設けられている。このセンサは積分されるに従って電位が下がる構造になっており、ｎＭＯＳトランジスタ１−１，１−２，・・・の共通出力からは、積分量の一番少ない画素に対応する最小値（電圧は最大）が、バッファ13を介してＶ_min信号として出力され、またｐＭＯＳトランジスタ２−１，２−２，・・・の共通出力からは、積分量の一番大きな画素に対応する最大値（電圧は最小）が、バッファ14を介してＶ_max信号として出力されるようになっている。そして、このＶ_min信号及びＶ_max信号により、積分の最小値及び最大値の情報が得られ、この情報に基づき積分制御を行うことが可能となる。
【０００４】
また、同様のピーク検出回路で、特開平１−２２２５８３号に開示されている他の回路構成を図４に示す。この構成例は、画素毎に増幅素子を有するフォトトランジスタアレイをセンサ部として備えており、各フォトトランジスタ101-１，101-２，・・・101-ｎの出力には、差動増幅器とフォロア構成のトランジスタで構成されるピーク検出回路セル11−１、11−２，・・・11−ｎ，12−１、12−２，・・・12−ｎが接続されている。そして各ピーク検出回路セルにおいては、センサ部の入力端子が差動増幅器の非反転入力端子に接続され、差動増幅器の出力端子はエミッタフォロア構成のトランジスタのベースに接続され、該トランジスタのコレクタはグランド又は電源に接続され、また該トランジスタのエミッタは差動増幅器の非反転入力端子に接続されると共に、他のセルと共通に負荷抵抗３又は４に接続され、その共通出力端はバッファ13，14を介してＶ_min，Ｖ_max信号出力端子に接続されている。このように構成されているピーク検出回路においては、各フォトトランジスタ101-１，101-２，・・・101-ｎは積分すると電位が上昇するので、Ｖ_min信号出力端子からは積分の最小値（最小電圧）が、Ｖ_max信号出力端子からは積分の最大値（最大電圧）が出力されるようになっている。
【０００５】
【発明が解決しようとする課題】
ところで、図３に示したピーク検出回路においては、積分中のセンサの信号電圧の最大値をｖ_smax，最小値をｖ_sminとすると、Ｖ_min，Ｖ_max信号は次式（１），（２）のように表される。
Ｖ_min＝ｋ₁ｖ_smin−Ｖ_gsn ・・・・・・・・・・・・・・・（１）
Ｖ_max＝ｋ₂ｖ_smax＋Ｖ_gsp ・・・・・・・・・・・・・・・（２）
ここで、ｋ₁，ｋ₂はｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの基板効果によるゲインの低下分で、プロセスにより異なるが通常 0.6〜0.9 程度の値をとる。またＶ_gsn，Ｖ_gspは、それぞれｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのゲート・ソース間電圧で、この値は基板効果によりソースの共通信号線の電圧によって変化するため定数ではない。
【０００６】
上記（１），（２）式からわかるように、積分中のセンサの信号の最大値及び最小値を知るには、この基板効果の影響を受けたオフセット分及びゲイン低下分を補正しなければならない。この基板効果の影響を低減するには、ＭＯＳトランジスタのバックゲートをソースと共通とするという手段があるが、通常のＭＯＳプロセスでは、ｎＭＯＳトランジスタ又はｐＭＯＳトランジスタのバックゲートのいずれかは、半導体基板の基板電圧として固定されるため、Ｖ_min信号又はＶ_max信号のいずれか一方にしか適用できない。
【０００７】
これに対して、図４に示した構成例では、図示されているフォロア回路を構成するバイポーラトランジスタをＭＯＳトランジスタに置き換えることにより、基板効果は除去可能である。また差動増幅器により、非反転入力端子への最大又は最小電圧が、エミッタ及び差動増幅器の反転入力端子が共通に接続された出力信号線に現れるため、ゲイン及びオフセット分の補正は不要である。しかし、図４に示した構成例では、各画素毎に差動増幅器を２つずつ設けなければならないため、チップ面積の増大や消費電力の増大を引き起こすという問題点がある。
【０００８】
本発明は、従来のピーク検出回路における上記問題点を解消するためになされたもので、フォロア構成のトランジスタからなる多入力のピーク検出回路において、フォロア構成のトランジスタのオフセット成分及び基板効果等によるゲイン低下分の補正を行えるようにし、特に各入力部には入力用のフォロアトランジスタ以外の余分な素子を設けずに、入力数が増大しても消費電力の増大を引き起こさないようにしたピーク検出回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記問題点を解決するため、本発明は、入力信号線毎にそれぞれの制御端子が共通に接続されたそれぞれ第１導電型及び第２導電型の第１及び第２のトランジスタを備え、前記制御端子と、第１の電源端子に接続された第１の端子と、第１の信号出力線に接続された第２の端子とからなる前記第１のトランジスタを複数個接続したフォロア構成の第１のトランジスタフォロア群と、前記制御端子と、第２の電源端子に接続された第１の端子と、第２の信号出力線に接続された第２の端子とからなる前記第２のトランジスタを複数個接続したフォロア構成の第２のトランジスタフォロア群と、前記第１の出力信号線と前記第２の電源端子との間に接続された第１の負荷素子と、前記第２の出力信号線と前記第１の電源端子との間に接続された第２の負荷素子とからなり、前記入力信号の最大値及び最小値を検出するピーク検出回路において、前記第１の出力信号線が非反転入力端子に接続された第１の差動増幅器と、制御端子、第１の端子及び第２の端子がそれぞれ前記第１の差動増幅器の出力端子、第１の電源端子及び前記第１の差動増幅器の反転入力端子に接続された前記第１のトランジスタと同一種類の第３のトランジスタと、前記第３のトランジスタの第２の端子と第２の電源端子との間に接続された第３の負荷素子と、前記第２の出力信号線が非反転入力端子に接続された第２の差動増幅器と、制御端子、第１の端子及び第２の端子がそれぞれ前記第２の差動増幅器の出力端子、第２の電源端子及び前記第２の差動増幅器の反転入力端子に接続された前記第２のトランジスタと同一種類の第４のトランジスタと、前記第４のトランジスタの第２の端子と第１の電源端子との間に接続された第４の負荷素子とを備えて構成するものである。
【００１０】
このように構成することにより、フォロア構成のトランジスタの共通信号出力部では存在するオフセット及びゲイン低下が、差動増幅器の帰還系である差動増幅器の出力端子及び反転入力端子間に設けられたフォロア回路により補正される。また、各入力に対応したフォロア構成のトランジスタを設けるのみで構成され、他に素子は不要なため、入力を増加しても入力用のフォロア構成のトランジスタ１個の増加ですみ、また消費電流は殆ど増加させることなく対応することができる。
【００１１】
【発明の実施の形態】
次に、実施の形態について説明する。図１は、本発明に係るピーク検出回路の実施の形態を示す回路構成図で、図３に示した従来例と同一又は対応する構成要素には同一符号を付して示している。センサアレイ100 の各画素の出力は、ｎＭＯＳトランジスタ１−１〜１−ｎのゲート及びｐＭＯＳトランジスタ２−１〜２−ｎのゲートに接続され、それらのｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのドレインは、電源Ｖ_DD又はグランドに接続され、ソースは共通に信号線に接続され、各ソース信号線には抵抗負荷３又は４が接続されており、以上の構成は図３に示した従来例と同じである。なお、上記フォロア構成のｎＭＯＳトランジスタ１−１〜１−ｎ及びｐＭＯＳトランジスタ２−１〜２−ｎは、それぞれバックゲートとなるウェルを共通にして形成されている。
【００１２】
上記共通の各ソース信号線は、差動増幅器５，６の非反転入力端子に接続され、差動増幅器５，６の出力端子と反転入力端子間には、ゲートが差動増幅器５，６の出力端子に接続され、ドレインが電源Ｖ_DD又はグランドに接続され、ソースが抵抗負荷９又は10に接続されると共に反転入力端子に接続されるソースフォロア構成のトランジスタ７，８が設けられている。
【００１３】
次に、このように構成されたピーク検出回路の動作について説明する。共通ソース信号線の信号電圧をＶ_min側及びＶ_max側で、それぞれＶ_i1(+)，Ｖ_i2(+)とすると、前記（１）及び（２）式から、次式（１′），（２′）で表される。
Ｖ_i1(+)＝ｋ₁ｖ_smin−Ｖ_gsn ・・・・・・・・・・・・・（１′）
Ｖ_i2(+)＝ｋ₂ｖ_smax＋Ｖ_gsp ・・・・・・・・・・・・・（２′）
また、ソースフォロア構成のトランジスタ７，８への入力電圧、すなわちＶ_min，Ｖ_maxは、このソースフォロア構成のトランジスタ７，８出力電圧、すなわち差動増幅器５，６の反転入力端子の電圧をＶ_i1(-)，Ｖ_i2(-)とすると、次式（３），（４）で表される。
Ｖ_i1(-)＝ｋ₁Ｖ_min−Ｖ_gsn′ ・・・・・・・・・・・・・（３）
Ｖ_i2(-)＝ｋ₂Ｖ_max＋Ｖ_gsp′ ・・・・・・・・・・・・・（４）
ここで、ｋ₁，ｋ₂はソースフォロア構成のトランジスタ７，８の基板効果によるゲイン低下分で、Ｖ_gsn′，Ｖ_gsp′はソースフォロア構成のトランジスタ７，８のゲート・ソース間電圧である。なお、ｋ₁，ｋ₂はプロセスによって決まる値で、上記（１′），（２′）式のｋ₁，ｋ₂とは、同一基板上に形成されている場合は同じ値である。
【００１４】
差動増幅器５，６のゲインが大きく、オフセット電圧が零とすると、仮想接地により、Ｖ_i1(+)＝Ｖ_i1(-)，Ｖ_i2(+)＝Ｖ_i2(-)が成立するので、次式（５），（６）が成立する。
Ｖ_min＝ｖ_smin−（Ｖ_gsn−Ｖ_gsn′）／ｋ₁ ・・・・・・（５）
Ｖ_max＝ｖ_smax＋（Ｖ_gsp−Ｖ_gsp′）／ｋ₂ ・・・・・・（６）
【００１５】
上記（５）式よりわかるように、ｎＭＯＳトランジスタ１−１〜１−ｎのゲート・ソース間電圧Ｖ_gsnとｎＭＯＳトランジスタ７のゲート・ソース間電圧Ｖ_gsn′が等しくなるように、負荷抵抗３，９を決めることにより、Ｖ_min＝ｖ_sminとなり、Ｖ_min信号出力端子からセンサ画素中の最小積分出力（最大電圧）が現れる。これは、画素で積分中の電圧に対して、オフセットの付加やゲインの低下のない電圧値が得られることを示している。
【００１６】
また、（６）式よりわかるように、ｐＭＯＳトランジスタ２−１〜２−ｎのゲート・ソース間電圧Ｖ_gspと、ｐＭＯＳトランジスタ８のゲート・ソース間電圧Ｖ_gsp′とが等しくなるように、負荷抵抗４，10を決めることにより、Ｖ_max＝ｖ_smaxとなり、Ｖ_max信号出力端子からオフセットの付加やゲインの低下の影響を受けない最大積分出力（最小電圧）が得られる。したがって、図３に示した従来例に比較すると、Ｖ_min及びＶ_max信号出力において、ソースフォロア構成のトランジスタによるゲート・ソース間のオフセット電圧や基板効果によるゲイン低下が改善され、差動増幅器の帰還系に設けられたソースフォロア構成のトランジスタにより差動増幅器の出力において、ゲインがほぼ１になるように補正されていることがわかる。
【００１７】
次に、図１に示した実施の形態を、図４に示した従来例のようなバイポーラトランジスタを含むプロセスに適用する場合について説明する。この場合は、図１におけるｎＭＯＳトランジスタ１−１〜１−ｎをｎｐｎトランジスタに、ｐＭＯＳトランジスタ２−１〜２−ｎをｐｎｐトランジスタに置き換えて、ピーク検出回路を構成すればよい。このように図１に示した実施の形態におけるＭＯＳトランジスタをバイポーラトランジスタで置き換えて構成したピーク検出回路を、図４に示した従来例と比較すると、図４に示した従来例においては、各画素毎に２個ずつ設けられていた差動増幅器が、本発明においては画素数の増加にかかわらず、２個の差動増幅器のみで対応できるため、チップ面積の増大や消費電流の増大を引き起こさないことがわかる。
【００１８】
なお、図１に示した実施の形態においては、ピーク検出回路の複数の入力部を複数の光センサ出力に対応させているが、このピーク検出回路の対象は光センサアレイに限られるわけではなく、複数のアナログ出力を並列的に処理する信号系に、本発明に係るピーク検出回路の入力部を対応させ、並列アナログ出力のピーク値を検出する手段として用いることも可能である。
【００１９】
また、図１に示した実施の形態においては、抵抗負荷３，４，９，10として受動素子を用いているものを示したが、これらの抵抗負荷はカレントミラー構成によるトランジスタからなる電流源で構成してもよい。かかるカレントミラー電流源構成を、図１に示した実施の形態のＶ_min出力部に適用した場合の構成を図２に示す。なお図２において、ｎＭＯＳトランジスタ１−１〜１−ｎは図示を省略している。図２において、21〜23はカレントミラーを構成するｎＭＯＳトランジスタで、24は電流源である。ｎＭＯＳトランジスタ21，22は、それぞれ図１に示した実施の形態における抵抗負荷３，９に対応するもので、定電流源として機能している。
【００２０】
次に、図１に示した実施の形態における抵抗負荷３，９の抵抗値、及び図２に示した電流源構成におけるｎＭＯＳトランジスタ21，22のトランジスタサイズについて説明する。前記式（５）に示したようにＭＯＳトランジスタのオフセット電圧の影響を除去するには、ｎＭＯＳトランジスタ１−１〜１−ｎのゲート・ソース間電圧Ｖ_gsnとｎＭＯＳトランジスタ７のゲート・ソース間電圧Ｖ_gsn′を一致させる必要があり、そのためには、単位トランジスタサイズ当たりに流れる電流を一致させる必要がある。したがって、ｎＭＯＳトランジスタ１−１〜１−ｎ及びｎＭＯＳトランジスタ７のトランジスタサイズが同一ならば、抵抗負荷３，９あるいはｎＭＯＳトランジスタ21，22で発生する電流の比をｎ：１とする必要がある。このためには、抵抗負荷９は抵抗負荷３のｎ倍の抵抗値、トランジスタ21はトランジスタ22のｎ倍のトランジスタサイズとしなければならない。
【００２１】
しかしながら、画素数ｎが非常に大きくなると、比を正確にとることが困難となる。その場合は、トランジスタ７のトランジスタサイズを、トランジスタ１−１〜１−ｎの各画素毎のトランジスタサイズを１としたときに対して、ｍ（１以上の整数）とすればよい。このとき、抵抗負荷９は抵抗負荷３のｎ／ｍ倍、トランジスタ21はトランジスタ22のｎ／ｍ倍とすればよいため、画素数に対応して適当な比のｍを選択することにより、比精度がより正確に出て、オフセット電圧を精度よく除去することができる。
【００２２】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、フォロア構成のトランジスタによるピーク検出部において付加されたオフセット電圧分及びゲイン低下分を精度よく補正することができ、またピーク検出部の各入力部毎に、フォロア構成のトランジスタ以外の余分な素子を設けなくてもよいので、入力端子数が増加してもチップ面積の増大や消費電流の増大を招くことがない。
【図面の簡単な説明】
【図１】本発明に係るピーク検出回路の実施の形態を示す回路構成図である。
【図２】図１に示した実施の形態の変形例を一部省略して示す回路構成図である。
【図３】従来のピーク検出回路の構成例を示す回路構成図である。
【図４】従来のピーク検出回路の他の構成例を示す回路構成図である。
【符号の説明】
１−１〜１−ｎｎＭＯＳトランジスタ
２−１〜２−ｎｐＭＯＳトランジスタ
３，４抵抗負荷
５，６差動増幅器
７ｎＭＯＳトランジスタ
８ｐＭＯＳトランジスタ
９，10 抵抗負荷
21，22，23 ｎＭＯＳトランジスタ
24 電流源
100 センサアレイ

Claims

入力信号線毎にそれぞれの制御端子が共通に接続されたそれぞれ第１導電型及び第２導電型の第１及び第２のトランジスタを備え、
前記制御端子と、第１の電源端子に接続された第１の端子と、第１の信号出力線に接続された第２の端子とからなる前記第１のトランジスタを複数個接続したフォロア構成の第１のトランジスタフォロア群と、
前記制御端子と、第２の電源端子に接続された第１の端子と、第２の信号出力線に接続された第２の端子とからなる前記第２のトランジスタを複数個接続したフォロア構成の第２のトランジスタフォロア群と、
前記第１の出力信号線と前記第２の電源端子との間に接続された第１の負荷素子と、
前記第２の出力信号線と前記第１の電源端子との間に接続された第２の負荷素子とからなり、
前記入力信号の最大値及び最小値を検出するピーク検出回路において、
前記第１の出力信号線が非反転入力端子に接続された第１の差動増幅器と、
制御端子、第１の端子及び第２の端子がそれぞれ前記第１の差動増幅器の出力端子、第１の電源端子及び前記第１の差動増幅器の反転入力端子に接続された前記第１のトランジスタと同一種類の第３のトランジスタと、
前記第３のトランジスタの第２の端子と第２の電源端子との間に接続された第３の負荷素子と、
前記第２の出力信号線が非反転入力端子に接続された第２の差動増幅器と、
制御端子、第１の端子及び第２の端子がそれぞれ前記第２の差動増幅器の出力端子、第２の電源端子及び前記第２の差動増幅器の反転入力端子に接続された前記第２のトランジスタと同一種類の第４のトランジスタと、
前記第４のトランジスタの第２の端子と第１の電源端子との間に接続された第４の負荷素子と、
を備えていることを特徴とするピーク検出回路。
前記第１と第３及び第２と第４のトランジスタはそれぞれｎＭＯＳトランジスタ及びｐＭＯＳトランジスタであり、前記第１及び第２のトランジスタフォロア群のウエルはそれぞれ共通に形成され、
前記第１乃至第４の負荷素子は抵抗素子であり、第１及び第２のトランジスタフォロア群のゲート・ソース間電圧がそれぞれ第３及び第４のトランジスタのゲート・ソース間電圧と等しくなるように、それぞれ前記第１と第３及び第２と第４の抵抗素子の抵抗値を設定するように構成することを特徴とする請求項１記載のピーク検出回路。
前記第１と第３及び第２と第４のトランジスタはそれぞれｎＭＯＳトランジスタ及びｐＭＯＳトランジスタであり、前記第１及び第２のトランジスタフォロア群のウエルはそれぞれ共通に形成され、
前記第１乃至第４の負荷素子は電流源であり、第１及び第２のトランジスタフォロア群のゲート・ソース間電圧がそれぞれ第３及び第４のトランジスタのゲート・ソース間電圧と等しくなるように、それぞれ前記第１と第３及び第２と第４の電流源の電流値を設定するように構成することを特徴とする請求項１記載のピーク検出回路。
前記入力信号は、センサアレイの画素出力であることを特徴とする請求項１〜３のいずれか１項に記載のピーク検出回路。
前記入力信号は、アナログ並列処理回路のアナログ出力であることを特徴とする請求項１〜３のいずれか１項に記載のピーク検出回路。