JP4102055B2

JP4102055B2 - Data transfer method

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Publication number: JP4102055B2
Application number: JP2001337759A
Authority: JP
Inventors: 元佐々木
Original assignee: MegaChips Corp
Current assignee: MegaChips Corp
Priority date: 2001-11-02
Filing date: 2001-11-02
Publication date: 2008-06-18
Anticipated expiration: 2021-11-02
Also published as: JP2003143616A

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル・カメラなどの画像処理装置において、カラー画像データを点順次形式から面順次形式に変換して転送するデータ転送方法に関する。
【０００２】
【従来の技術】
図７は、一般的なデジタル・カメラ１００の概略構成を示すブロック図である。このデジタル・カメラ１００において、被写体からの入射光Ｌｍは、光学系１０１を透過した後に、ＣＣＤ撮像素子１０２で検出され光電変換によりアナログ信号に変換される。このＣＣＤ撮像素子１０２はＣＣＤ駆動回路１０２Ｄで駆動される。
【０００３】
アナログ信号処理部１０３は、ＣＣＤ撮像素子１０２から出力されたアナログ信号に対して、ＣＤＳ（Correlated Double Sampling；相関二重サンプリング）処理やＡＧＣ（Automatic Gain Control；自動利得制御）処理などを順次施して得た信号をＡ／Ｄ変換器１０４に出力し、Ａ／Ｄ変換器１０４は、入力信号をデジタル画像信号（原画像データ；Raw Image Data）にＡ／Ｄ変換して画像処理回路１０７に出力する。次いで、画像処理回路１０７は、入力する原画像データに対して、画素補間，輪郭強調，色空間変換などのデジタル画像処理を施す。そして、ＣＰＵ１０８は、画像処理回路１０７から出力される処理データを一旦、主メモリ（ＳＤＲＡＭ）１０９のバッファ領域１１０に転送して記憶させる。その後、その処理データは、ＣＰＵ１０８の制御により、バッファ領域１１０から読み出され、圧縮符号化された後にカード・インターフェース１１１を介してＩＣメモリに書き出されたり、ソフトウェア処理を施されたり、或いは、ディスプレイ信号処理部１１２に出力されたりする。
【０００４】
尚、タイミング・ジェネレータ１０５は、ＣＣＤ駆動回路１０２Ｄ，アナログ信号処理部１０３，Ａ／Ｄ変換器１０４および画像処理回路１０７の動作タイミングを規律するクロック信号を供給している。
【０００５】
またデジタル・カメラ１００は、撮像した画像データを電子的に表示する２種類の表示装置１１５，１１７を備えている。一つは、デジタル・カメラの筐体の背面部などに設けられる比較的大画面のＬＣＤ（液晶ディスプレイ）１１５、もう一つは、デジタル・カメラの接眼部に設けられる電子ビューファインダー（以下、ＥＶＦと略す。）１１７である。ユーザーは、デジタル・カメラ１００に備わる切替ボタン（図示せず）を操作して何れか一方の表示装置を適宜選択し、被写体画像をファインダー表示させつつ、適正露出やシャッター速度、焦点距離などの調整を行い、フレーミングを調整し、シャッターチャンスを決定するのである。
【０００６】
ＥＶＦ１１７には、ＲＧＢ信号の各色成分をフレーム単位で順次表示する面順次ディスプレイが使用される。このため、色空間変換・色成分選択回路１１４は、Ｒ（赤色），Ｇ（緑色），Ｂ（青色），Ｒ（赤色），Ｇ（緑色），Ｂ（青色），…のように配列する点順次データを、Ｒ成分のみのＲプレーン，Ｇ成分のみのＧプレーンおよびＢ成分のみのＢプレーンに変換してＥＶＦ１１７に供給する。
【０００７】
上記ファインダー表示を行う場合、被写体画像は連続的に撮像され、画像処理回路１０７からは画像データが順次出力されてＳＤＲＡＭ１０９のバッファ領域１１０に転送され格納される。また、バッファ領域１１０に格納されている画像データは読み出されて、ディスプレイ信号処理部１１２に順次転送される。そして、テレビ用エンコーダ１１３は転送された画像データをエンコードしてＬＣＤ１１５に連続的に出力したり、或いは、色空間変換・色成分選択回路１１４は、転送された画像データを面順次形式の映像信号に変換してＥＶＦ１１７に連続的に出力する。尚、図７には、処理データは、便宜上、ディスプレイ信号処理部１１２に直接転送されるように図示されているが、実際には、データ・バス１２０を介してディスプレイ信号処理部１１２に転送される。また、テレビ用エンコーダ１１３の出力信号をケーブル１１６を介して外部のテレビモニターに出力することも可能である。
【０００８】
また、前記画像処理回路１０７と主メモリ１０９間のデータ転送と、主メモリ１０９とディスプレイ信号処理部１１２間のデータ転送とは、ＣＰＵ１０８の処理負荷を低減させるために、ＤＭＡ（ダイレクト・メモリ・アクセス）コントローラ１１９を用いて行われれる。
【０００９】
【発明が解決しようとする課題】
上記ＥＶＦ１１７でファインダー表示を行う場合は、従来の方法として、（１）画像処理回路１０７からＹＵＶ４：２：２形式の画像データ（ＹＵＶデータ）を出力し、このＹＵＶデータをバッファ領域１１０を介してディスプレイ信号処理部１１２に転送し、色空間変換・色成分選択回路１１４でＹＵＶデータを面順次のＲＧＢデータに変換してＥＶＦ１１７に出力する方法、或いは、（２）画像処理回路１０７から点順次のＲＧＢデータを出力し、このＲＧＢデータをバッファ領域１１０に転送して面順次形式で格納し、その後、バッファ領域１１０から面順次データを読み出してＥＶＦ１１７に転送する方法、の何れかを採用することが多かった。しかしながら、前記（１），（２）の方法は、以下に説明する問題点を有している。
【００１０】
前記（１）の場合の問題点について図８を参照しつつ以下に詳説する。図８に示すように、画像処理回路１０７は、Ａ／Ｄ変換器１０４から出力された信号を１６ビットのＹＵＶ４：２：２形式の画像データに変換して出力する。尚、ＹＵＶ信号は、輝度信号を示すＹ成分と色差信号を示すＵ成分，Ｖ成分とで構成されており、ＹＵＶｘ：ｙ：ｚ形式（ｘ，ｙ，ｚ：自然数）とは、Ｙ成分，Ｕ成分およびＶ成分の標本化周波数の比率がｘ：ｙ：ｚであることを意味する。よって、１画素当たり、８ビット（＝１バイト）のＹ成分に対してＵＶ成分は計８ビット（＝１バイト）となる。
【００１１】
このように画像処理回路１０７が出力した２バイト／画素の画像データは、ＤＭＡコントローラ１１９の制御により、データ・バス１２０を介して主メモリ（ＳＤＲＡＭ）１０９に転送される。ＤＭＡコントローラ１１９がそのデータ転送に割り当てるＤＭＡチャンネル数は１つである。例えば、画像データの転送速度が１３．５Ｍ画素／秒の場合、２バイト／画素×１３．５Ｍ画素／秒＝２７Ｍバイト／秒のレートでデータ転送が実行される。
【００１２】
主メモリ１０９は、第１バッファ領域１１０Ａと第２バッファ領域１１０Ｂとを有し、各バッファ領域１１０Ａ，１１０Ｂはそれぞれ１フレームのＹＵＶデータを格納できる。書き込み制御手段１０９Ｗが一方のバッファ領域に１フレーム分の転送データを書き込む期間に、読出し制御手段１０９Ｒは他方のバッファ領域に記憶されている画像データを読み出して色空間変換・色成分選択回路１１４へ高いフレームレートで出力する。色空間変換・色成分選択回路１１４は、主メモリ１０９から入力するＹＵＶデータをＲＧＢ４：４：４形式の信号に変換し且つ面順次形式に変換して、Ｒプレーン，Ｇプレーン，ＢプレーンをＥＶＦ１１７に順次出力する。
【００１３】
また、主メモリ１０９からディスプレイ信号処理部１１２へのデータ転送は、ＤＭＡコントローラ１１９によりＤＭＡチャンネルを１個使用して実行される。例えば、３６Ｍ画素／秒で転送する場合は、その転送レートは、２バイト／画素×３６Ｍ画素／秒＝７２Ｍバイト／秒にもなる。このように、ＥＶＦ１１７が要求する表示レートが大きいと、ＹＵＶ４：２：２形式データをＲＧＢ面順次データに変換しなければならないため、主メモリ１０９とディスプレイ信号処理部１１２間のデータ転送量が極端に大きくなる。図示した例では、主メモリ１０９に入出力するデータの転送レートは、２７Ｍバイト／秒と７２Ｍバイト／秒の合計９９Ｍバイト／秒にもなってしまう。従って、バス帯域が不足し、ＣＰＵ１０８でのソフトウェア処理速度の低下や、他の画像処理の実行中においてＤＭＡ転送の中断などが生じるという問題点がある。
【００１４】
次に、前記（２）の場合の問題点について図９を参照しつつ以下に詳説する。図９に示す画像処理回路１０７は、Ａ／Ｄ変換器１０４から出力された信号をＲＧＢ４：４：４形式の点順次データに変換して出力する。具体的には、Ｒ，Ｇ，Ｂ，Ｒ，Ｇ，Ｂ，…のように、各色成分が画素単位で順次出力される。画像処理回路１０７が出力する点順次データは、３つのＤＭＡチャンネルを使用して主メモリ１０９にＤＭＡ転送され、書き込み制御手段１０９Ｗの制御によりＲプレーン，Ｇプレーン，Ｂプレーンの順に面順次形式でバッファ領域１１０Ｂ₁，１１０Ｂ₂に交互に格納される。一方のバッファ領域に面順次データが記憶される期間に、読出し制御手段１０９Ｒの制御により他方のバッファ領域に記憶済みの面順次データが読み出されてディスプレイ信号処理部１１２のタイミング・コントローラ１１４ａにＤＭＡ転送される。このタイミング・コントローラ１１４ａは、色空間変換・色成分選択回路１１４の一機能であり、転送された面順次データをフレームレート変換してＥＶＦ１１７に出力する。
【００１５】
画像処理回路１０７と主メモリ１０９間のデータ転送に使用するＤＭＡチャンネルはＲ，Ｇ，Ｂの各色毎に使用されるため、合計３個のＤＭＡチャンネルが必要である。１個のＤＭＡチャンネルを用いたＤＭＡ転送も可能ではあるが、バッファ領域１１０Ｂ₁，１１０Ｂ₂には、Ｒプレーン，Ｇプレーン，Ｂプレーンが互いに異なるアドレス領域のメモリセルに記憶されるため、ＤＭＡチャンネルは飛び飛びのアドレス情報を生成しなければならず、非常に効率が悪い。
【００１６】
一方、主メモリ１０９とディスプレイ信号処理部１１２間のデータ転送は、１個のＤＭＡチャンネルを用いて１バイト／画素のレートで行われる。従って、上記（１）の場合と比べると、データ読出し時に必要なデータ・バスの帯域を半減できる。
【００１７】
例えば、画像処理回路１０７と主メモリ１０９間におけるＤＭＡチャンネル１個当たりのデータ転送速度が１３．５Ｍ画素／秒の場合、３個のＤＭＡチャンネルによる転送レートは、１バイト／画素×１３．５Ｍ画素／秒×３＝４０．５Ｍバイト／秒である。一方、主メモリ１０９とディスプレイ信号処理部１１２間の転送レートは、１バイト／画素×３６Ｍ画素／秒＝３６Ｍバイト／秒で済む。
【００１８】
しかしながら、主メモリ１０９に面順次データを格納するために３個のＤＭＡチャンネルを同時に動作させているため、上記（１）の場合と比べると、データ書き込み時には３バイト／画素分のバス帯域が必要となる。このとき、ＤＭＡチャンネル間の切り換え動作によりオーバーヘッドが発生し、ファインダー動作時には、上記（１）の場合と同程度か、場合によっては、より多くのバス帯域を消費する。これにより、ＣＰＵ１０８でのソフトウェア処理速度の低下や、他の画像処理の実行中においてＤＭＡ転送の中断などが生じるという問題点がある。
【００１９】
また、ＤＭＡコントローラ１１９は、ＤＭＡチャンネル１個につき、各種のアドレスを保存するレジスタや制御回路をもつ必要があるため、ＤＭＡチャンネル数が多いと、回路規模が大きくなり、動作速度の低下が起きるという問題点がある。また、複数のＤＭＡチャンネルの同時動作により消費電力が増加し、デジタル・カメラの連続使用時間が短くなるという問題点もある。
【００２０】
以上、上記した問題点などに鑑みて本発明が目的とするところは、（１）主メモリ１０９に画像データを転送し書き込む際のオーバーヘッドを低く抑えて点順次−面順次変換を効率良く実行し得るデータ転送方法と、（２）画像処理回路１０７と主メモリ１０９間のＤＭＡ転送に必要なＤＭＡチャンネル数を少なくしても、バスの使用効率を向上し得るデータ転送方法とを提供する点にある。
【００２１】
【課題を解決するための手段】
上記課題を解決するため、請求項１に係る発明は、複数種の色成分が画素単位で配列される点順次形式の画像データを、前記色成分がフィールド単位もしくはフレーム単位で配列される面順次形式の画像データに変換して転送するデータ転送方法であって、（ａ）前記点順次形式の画像データを、同種の前記色成分の集積体であり、該色成分のビット長よりも長いクラスタに変換し、前記クラスタを前記複数種の色の順に、一時記憶用のメモリに転送する工程と、（ｂ）前記工程（ａ）で転送された前記クラスタを前記メモリの連続したアドレス領域に書き込む工程と、（ｃ）前記メモリの連続したアドレス領域に格納された前記フィールド単位もしくは前記フレーム単位のクラスタを、該クラスタの色成分配列が前記面順次形式になるように、同種の色成分のクラスタごとに連続して読み出して転送する工程と、を備えることを特徴とするものである。
【００２３】
請求項２に係る発明は、請求項１記載のデータ転送方法であって、前記工程（ａ）は、ＤＭＡ（ダイレクト・メモリ・アクセス）方式を用いて前記画像データを前記メモリに転送する工程である。
【００２４】
請求項３に係る発明は、請求項１または２に記載のデータ転送方法であって、前記メモリは、１回のアドレス指定で所定のビットよりなるバースト長のデータをまとめて連続的に転送するバースト・モードに対応したＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）からなり、前記工程（ａ）は、前記バースト・モードを用いて、前記バースト長の整数倍を一単位として構成される前記クラスタを転送する工程である。
【００２５】
請求項４に係る発明は、請求項１〜３の何れか１項に記載のデータ転送方法であって、前記工程（ｃ）は、前記ＤＭＡ方式により、前記クラスタを面順次形式で読み出して転送する工程である。
【００２６】
【発明の実施の形態】
図１は、本発明の実施の形態に係るデジタル・カメラ１の全体構成を示す概略ブロック図である。最初に、図１に示すデジタル・カメラについて説明した後、本実施の形態に係るデータ転送機構について詳説する。但し、図１と図７において、同一符号を付された双方のブロックの機能は同じであるため、当該ブロックに関する詳細な説明は省略する。
【００２７】
このデジタル・カメラ１は、ＡＦ（オート・フォーカス；自動合焦）制御機能や自動露出制御機能などを有する光学系１０１、この光学機構１０１の透過光を受光するＣＣＤ撮像素子１０２、このＣＣＤ撮像素子１０２から出力されるアナログ画像信号を処理するアナログ信号処理部１０３、このアナログ信号処理部１０３から出力されたアナログ信号をＡ／Ｄ変換してデジタル画像データ（原画像データ；Raw Image Data）を出力するＡ／Ｄ変換器１０４、そして、原画像データに対してデジタル画像処理を行う主処理部１０を備えている。
【００２８】
前記ＣＣＤ撮像素子１０２は、ＣＣＤ駆動回路１０２Ｄから駆動信号の供給を受けて動作し、光電効果で発生したキャリア（電子またはホール）を蓄積する電荷蓄積部と、蓄積されたキャリアに電界を印加して転送する電荷転送部とを備えたものである。このＣＣＤ撮像素子１０２の感光部上には、入射した光を画素単位で着色する色フィルタ・アレイが設けられている。尚、ＣＣＤ撮像素子３の代わりに、電荷転送部をもたないＣＭＯＳ撮像素子を採用してもよい。
【００２９】
前記アナログ信号処理部１０３はＣＤＳ回路とＡＧＣ回路を内蔵している。ＣＣＤ撮像素子１０２は、通常黒レベルの基準レベルをもつ基準信号と、その基準信号を含む画像信号とを時分割で交互に出力するため、ＣＤＳ回路は、画像信号に含まれるノイズ成分を除去するために、その基準信号と画像信号とをサンプリングし、両信号の差分信号を取り出して出力する。そして、ＡＧＣ回路は、ＣＤＳ回路から入力する差分信号の信号レベルを適正化した信号を出力する。
【００３０】
前記主処理部１０は、画像処理回路１０７とバッファ回路１１とを備えた集積回路である。画像処理回路１０７は、入力信号に対してシェーディング補正処理、画素補間処理、ガンマ補正処理、色空間変換処理、輪郭強調処理および解像度変換処理などの種々のデジタル画像処理をリアルタイムに実行する機能を有している。この画像処理回路１０７が出力した画像データは、バッファ回路１１でバッファリングされた後に、データ・バス１２０を介してＣＰＵ（中央演算処理部）１０８または主メモリ１０９に転送され様々な処理を施される。ＣＰＵ１０８は、主メモリ１０９を作業領域として利用し、種々のソフトウェア処理を実行できる。
【００３１】
このようなデジタル・カメラ１は、筐体の背面部に配設されるＬＣＤ１１５と、接眼部に配設されるＥＶＦ１１７とを備えている。ＬＣＤ１１５で被写体画像をファインダー表示する場合、画像処理回路１０７は、ＣＰＵ１０８の制御により、ＹＵＶ４：２：２形式の点順次のＹＵＶデータを出力する。このＹＵＶデータは、データ・バス１２０を介して一旦、主メモリ１０９のバッファ領域１１０に格納された後、読み出され、テレビ用エンコーダ１１３に転送される。このテレビ用エンコーダ１１３は転送されたＹＵＶデータをエンコードしてＬＣＤ１１５に出力する。
【００３２】
一方、面順次駆動のＥＶＦ１１７で被写体画像をファインダー表示する場合に、画像処理回路１０７は、ＣＰＵ１０８の制御により、各色８ビットのＲＧＢ４：４：４形式のＲＧＢデータを出力する。画像処理回路１０７が出力したＲＧＢデータは、バッファ回路１１で後述するクラスタ形式でバッファリングされる。そして、バッファ回路１１が出力したクラスタ形式のデータ（以下、単に「クラスタ」と呼ぶ。）は、ＤＭＡコントローラ１１９の制御により、データ・バス１２０を介して主メモリ（ＳＤＲＡＭ）１０９にＤＭＡ転送され、バッファ領域１３に一時的に記憶される。
【００３３】
次に、バッファ領域１３に記憶されたクラスタは、ディスプレイ信号処理部１１２にＤＭＡ転送される際に、バッファ領域１３から面順次形式で読み出される。従って、ディスプレイ信号処理部１１２のタイミング・コントローラ１２は、順次転送されるＲプレーン，Ｇプレーン，Ｂプレーンの面順次データを、フレームレートを変換してＥＶＦ１１７に供給する。
【００３４】
以上の構成を有するデジタル・カメラ１に搭載されたデータ転送機構について以下に詳説する。
【００３５】
図２は、本実施の形態に係るデータ転送機構の概略構成を示すブロック図である。同図に示すように、画像処理回路１０７は、各々が８ビット長のＲ成分，Ｇ成分およびＢ成分を画素単位でパラレルにバッファ回路１１に出力する。
【００３６】
バッファ回路１１は、画像処理回路１０７から入力するＲ成分，Ｇ成分およびＢ成分をクラスタ単位で集積するバッファ・メモリ２０Ａ，２０Ｂ，２１Ａ，２１Ｂ，２２Ａ，２２Ｂを備えている。第１の組のバッファ・メモリ２０Ａ，２０ＢはＲ成分のクラスタ集積用のメモリ、第２の組のバッファ・メモリ２１Ａ，２１ＢはＧ成分のクラスタ集積用のメモリ、第３の組のバッファ・メモリ２２Ａ，２２ＢはＢ成分のクラスタ集積用のメモリである。本実施の形態では、各々のバッファ・メモリは少なくとも４バイト（＝３２ビット＝１ワード）長の色成分を集積する記憶領域を有しており、この１ワードの色成分が１個のクラスタを構成する。尚、後に詳述するようにクラスタの大きさは１ワードに限られない。
【００３７】
また、入力スイッチ２３は、画像処理回路１０７から入力したＲ成分をバッファ・メモリ２０Ａ，２０Ｂの何れか一方に入力させるように制御する。バッファ・メモリ２０Ａ，２０Ｂの一方に１クラスタ分のＲ成分を集積している間に、出力スイッチ２６は、その他方から格納済みのクラスタを読み出して出力させるように制御する。同様に、入力スイッチ２４はＧ成分をバッファ・メモリ２１Ａ，２１Ｂの一方に入力させるように制御し、出力スイッチ２７は、その一方にクラスタを集積している間、その他方からクラスタを読み出して出力させるように制御する。また、入力スイッチ２５はＢ成分をバッファ・メモリ２２Ａ，２２Ｂの一方に入力させるように制御し、出力スイッチ２８は、その一方にクラスタを集積している間、その他方からクラスタを読み出して出力させるように制御するものである。
【００３８】
そして、色成分選択スイッチ２９は、出力スイッチ２６，２７，２８の何れかを選択し、Ｒ，Ｇ，Ｂ，Ｒ，Ｇ，Ｂ，…の色の順で各色のクラスタをデータ・バス１２０に出力させるように制御する。このようにバッファ回路１１からは、Ｒ成分のクラスタ，Ｇ成分のクラスタおよびＢ成分のクラスタが順次出力される。
【００３９】
ＤＭＡコントローラ１１９は、ＤＭＡチャンネルを１個使用して、バッファ回路１１から出力されたクラスタを主メモリ１０９にＤＭＡ転送する。主メモリ１０９は、ＤＭＡ転送で入力するクラスタをフレーム単位またはフィールド単位でバッファ領域１３Ａ，１３Ｂに交互に記憶する。またバッファ領域１３Ａ，１３Ｂの一方に１フレーム分または１フィールド分のクラスタが格納されている期間中、その他方からは、１フレーム分または１フィールド分のクラスタが読み出され出力される。このように、２つのバッファ領域１３Ａ，１３Ｂから交互に１フレーム分または１フィールド分のクラスタを読み出すことで、面順次駆動のＥＶＦ１１７の表示画像に「色ズレ」が発生することを確実に防止できる。色ズレとは、被写体が動いている場合にその被写体が各色プレーン毎に異なる位置に表示される現象である。
【００４０】
次に、図３に、主メモリ１０９のバッファ領域１３Ａまたは１３Ｂに格納されるクラスタの配置を示す。図３中、Ｒ成分のクラスタは「ＲＣ」，Ｇ成分のクラスタは「ＧＣ」，Ｂ成分のクラスタは「ＢＣ」で示されている。主メモリ１０９の書き込み制御手段１０９Ｗは、ＤＭＡコントローラ１１９から指定されたアドレス情報に従って、ＲＣ，ＧＣ，ＢＣ，ＲＣ，ＧＣ，ＢＣ，ＲＣ，ＧＣ，ＢＣ，…のように、クラスタを、連続したアドレス領域の記憶素子に書き込むように制御する。
【００４１】
以上のように、１個のＤＭＡチャンネルを使用して連続したアドレス領域にクラスタが書き込まれており、複数のＤＭＡチャンネル間の切り換え動作や、飛び飛びの不連続なアドレス領域にクラスタを書き込む動作がなされないことから、クラスタの書き込み時に発生するオーバーヘッドを抑制することが可能となる。
【００４２】
一般に、ＤＲＡＭの場合、選択した一のワード線における列アドレスは任意に指定できる。よって、当該ＤＲＡＭが３２ビット幅のデータ・バスに対応しているのであれば、クラスタのサイズを４バイト（＝１ワード）の整数倍に設定することで、クラスタの書き込み時と読出し時とで、アクセスするクラスタの切り換わり時に発生するオーバーヘッドを最小に抑えることができ、データ・バスの使用効率の向上が可能となる。従って、クラスタのサイズは、ＤＲＡＭのデータ・バスのビット幅の整数倍に設定するのが好ましい。
【００４３】
また、主メモリ（ＳＤＲＡＭ）１０９は、１回のアドレス指定で所定のビット長のデータをまとめて連続的に転送する動作モード（以下、バースト・モードと呼ぶ。）に対応している。このバースト・モード時に連続的にメモリ・セルにアクセスできるビット長（以下、バースト長と呼ぶ。）として、１ワード，２ワード，４ワード，８ワード，１ページ全ビットの何れかをプログラマブルに選択できる。また、このバースト・モードでは、ＳＤＲＡＭ１０９に先頭アドレスを与えるだけで、ＳＤＲＡＭ１０９の内部カウンタが自動的にアドレスのインクリメントを実行する。このため、バースト転送中のアドレス指定を省略できるため、データ転送速度の向上が可能である。また、１ページをバースト長とするバースト・モードでは、バースト停止コマンド（Burst Terminate Command）を与える迄、バースト転送が繰り返し実行される。
【００４４】
このように、バースト・モードを選択してクラスタ転送を行う場合は、１個のクラスタのサイズをバースト長の整数倍に調整することが好ましい。これにより、クラスタの書き込み時に発生するオーバーヘッドを抑制でき、クラスタをバッファ領域１３Ａ，１３Ｂに高速に書き込むことが可能となる。
【００４５】
また、上記主メモリ１０９は、供給される外部クロックの立上り時のタイミングで動作するシングル・データ・レート（ＳＤＲ）のＳＤＲＡＭでもよいし、或いは、外部クロックの立上り時および立下がり時の双方のタイミングで動作するダブル・データ・レート（ＤＤＲ）のＳＤＲＡＭでもよい。
【００４６】
次に、バッファ領域１３Ａ，１３Ｂからクラスタを読出す方法について説明する。図４〜図５は、クラスタの読出し方法を説明するための図である。ＤＭＡコントローラ１１９は、ＤＭＡチャンネルを１個使用して、バッファ領域１３Ａ，１３Ｂから、Ｒプレーン，Ｇプレーン，Ｂプレーンの循環で面順次データを順次読み出し、データ・バス１２０を介してディスプレイ信号処理部１１２にＤＭＡ転送する。Ｒプレーンを読出すとき、図４に示すように、読出し制御手段１０９Ｒは、ＤＭＡコントローラ１１９から指示されたアドレス情報に従って、破線３１で示すＧ成分とＢ成分のクラスタ（ＧＣ，ＢＣ）を飛び越して、実線３０で示すＲ成分のクラスタ（ＲＣ）のみを読出すように制御する。同様に、Ｇプレーンを読出すときは、図５に示すように、読出し制御手段１０９Ｒは前記アドレス情報に従って、破線３１で示すＲ成分とＢ成分のクラスタ（ＲＣ，ＢＣ）を飛び越して、実線３０で示すＧ成分のクラスタ（ＧＣ）のみを読出すように制御する。また、Ｂプレーンを読出すときは、図６に示すように、読出し制御手段１０９Ｒは前記アドレス情報に従って、破線３１で示すＲ成分とＧ成分のクラスタ（ＲＣ，ＧＣ）を飛び越して、実線３０で示すＢ成分のクラスタ（ＢＣ）のみを読出すように制御するのである。
【００４７】
このようにバッファ領域１３Ａ，１３Ｂから同一色のクラスタを連続的に読出すために、ＤＭＡチャンネルは、飛び飛びの不連続なアドレスを生成する必要がある。本実施の形態では、クラスタのサイズを１ワードの整数倍に設定できるため、ＳＤＲＡＭ１０９から効率良くクラスタを読出すことができ、クラスタ読出し時のオーバヘッドを低く抑えることが可能である。
【００４８】
また、バッファ領域１３Ａ，１３Ｂからクラスタを面順次形式で読出す際、転送レートを上げる観点からは、上記したバースト・モードを選択するのが好ましい。
【００４９】
以上のデータ転送機構によれば、主メモリ１０９へのクラスタの書き込みと、主メモリ１０９からの面順次データの読出しとを２つのＤＭＡチャンネルを同時に動作させて行っている。かかる場合でも、全体のバス帯域の使用効率を高くしてデータ転送を高速で行うことが可能である。
【００５０】
尚、上述した通り、本実施の形態では、主メモリ１０９としてＳＤＲＡＭを採用しているが、ＳＲＡＭのようにランダムアクセス可能なメモリを採用する場合でも、点順次データをクラスタに変換することは効果的である。例えば、データ・バスのビット幅が１ワードの場合、主メモリに転送する画像データを点順次形式から１ワード単位のクラスタに変換することで、バスの使用効率を大幅に向上させることが可能となる。
【００５１】
【発明の効果】
以上の如く、本発明の請求項１に係るデータ転送方法によれば、上記点順次形式の画像データは、点順次形式でも面順次形式でも無いクラスタ形式でメモリに転送され書き込まれる。よって、各クラスタのサイズを、画像データをメモリに書き込む際に発生するオーバーヘッドが最小に抑制されるように設定することで、画像データの点順次−面順次変換を効率良く行うことが可能となる。
【００５２】
また、上記メモリには、複数種の色のクラスタが当該複数種の色の順に転送され、連続したアドレス領域に書き込まれる。従って、そのメモリに対して飛び飛びのアドレスを連続的に生成せずに済むことから、前記オーバーヘッドを更に抑制でき、点順次−面順次変換を効率良く行うことができる。
【００５３】
請求項２によれば、クラスタは、連続したアドレス領域の記憶素子に書き込まれるから、たとえ１個のＤＭＡチャンネルのみを用いても、データ転送のスループットを向上させ、バスの使用効率を向上させることが可能になる。また、ＤＭＡチャンネル数を減らせる分、回路規模を縮小でき、消費電力を低減できる。
【００５４】
請求項３によれば、ＤＲＡＭのバースト・モードを使用し、クラスタのサイズをバースト長の整数倍に設定することで、前記オーバーヘッドを抑制しつつ、データ転送のスループットの更なる向上が可能となる。
【００５５】
請求項４によれば、前記メモリから、高いスループットで面順次データを転送することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るデジタル・カメラ１の全体構成を示す概略ブロック図である。
【図２】実施の形態に係るデータ転送機構の概略構成を示すブロック図である。
【図３】主メモリに格納されるクラスタの配置を示す概略図である。
【図４】Ｒ成分のクラスタの読出し方法を説明するための図である。
【図５】Ｇ成分のクラスタの読出し方法を説明するための図である。
【図６】Ｂ成分のクラスタの読出し方法を説明するための図である。
【図７】一般的なデジタル・カメラの概略構成を示すブロック図である。
【図８】点順次データを面順次データに変換してＥＶＦに転送する第１の方法を説明するための概略ブロック図である。
【図９】点順次データを面順次データに変換してＥＶＦに転送する第２の方法を説明するための概略ブロック図である。
【符号の説明】
１デジタル・カメラ
１０，１０６主処理部
１１バッファ回路
１２タイミング・コントローラ
１３Ａ，１３Ｂバッファ領域
２０，２１，２２バッファ・メモリ
１０７画像処理回路
１０９主メモリ
１０９Ｗ書き込み制御手段
１０９Ｒ読出し制御手段
１１２ディスプレイ信号処理部
１１４ａタイミング・コントローラ
１１７ＥＶＦ
１１９ＤＭＡコントローラ
１２０データ・バス[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data transfer method in which color image data is converted from a dot sequential format to a frame sequential format and transferred in an image processing apparatus such as a digital camera.
[0002]
[Prior art]
FIG. 7 is a block diagram showing a schematic configuration of a general digital camera 100. In the digital camera 100, incident light Lm from a subject passes through the optical system 101, is detected by the CCD image sensor 102, and is converted into an analog signal by photoelectric conversion. The CCD image sensor 102 is driven by a CCD drive circuit 102D.
[0003]
The analog signal processing unit 103 sequentially performs CDS (Correlated Double Sampling) processing, AGC (Automatic Gain Control) processing, and the like on the analog signal output from the CCD image sensor 102. The obtained signal is output to the A / D converter 104, and the A / D converter 104 A / D converts the input signal into a digital image signal (raw image data) and outputs it to the image processing circuit 107. To do. Next, the image processing circuit 107 performs digital image processing such as pixel interpolation, contour enhancement, and color space conversion on the input original image data. Then, the CPU 108 temporarily transfers the processing data output from the image processing circuit 107 to the buffer area 110 of the main memory (SDRAM) 109 for storage. Thereafter, the processing data is read from the buffer area 110 under the control of the CPU 108, and after being compressed and encoded, it is written to the IC memory via the card interface 111, subjected to software processing, or Or output to the display signal processing unit 112.
[0004]
The timing generator 105 supplies a clock signal that regulates the operation timing of the CCD drive circuit 102D, the analog signal processing unit 103, the A / D converter 104, and the image processing circuit 107.
[0005]
The digital camera 100 also includes two types of display devices 115 and 117 that electronically display captured image data. One is a relatively large LCD (Liquid Crystal Display) 115 provided on the back surface of the digital camera housing, and the other is an electronic viewfinder (hereinafter referred to as an electronic viewfinder) provided on the eyepiece of the digital camera. It is abbreviated as EVF.) 117. The user operates a switching button (not shown) provided in the digital camera 100 to select one of the display devices as appropriate, and adjusts the appropriate exposure, shutter speed, focal length, etc. while displaying the subject image in the viewfinder. To adjust the framing and determine the photo opportunity.
[0006]
The EVF 117 uses a field sequential display that sequentially displays each color component of the RGB signal in units of frames. Therefore, the color space conversion / color component selection circuit 114 is arranged as R (red), G (green), B (blue), R (red), G (green), B (blue),. The dot sequential data is converted into an R plane having only an R component, a G plane having only a G component, and a B plane having only a B component, and supplied to the EVF 117.
[0007]
When performing the finder display, the subject image is continuously captured, and image data is sequentially output from the image processing circuit 107 and transferred to and stored in the buffer area 110 of the SDRAM 109. In addition, the image data stored in the buffer area 110 is read and sequentially transferred to the display signal processing unit 112. The TV encoder 113 encodes the transferred image data and continuously outputs it to the LCD 115, or the color space conversion / color component selection circuit 114 converts the transferred image data into a video signal in a frame sequential format. And continuously output to the EVF 117. In FIG. 7, the processing data is illustrated as being directly transferred to the display signal processing unit 112 for convenience, but actually, the processing data is transferred to the display signal processing unit 112 via the data bus 120. The Further, the output signal of the television encoder 113 can be output to an external television monitor via the cable 116.
[0008]
The data transfer between the image processing circuit 107 and the main memory 109 and the data transfer between the main memory 109 and the display signal processing unit 112 are performed by DMA (Direct Memory Access) in order to reduce the processing load on the CPU 108. ) Using the controller 119.
[0009]
[Problems to be solved by the invention]
When performing viewfinder display with the EVF 117, as a conventional method, (1) image data in the YUV 4: 2: 2 format (YUV data) is output from the image processing circuit 107, and this YUV data is output via the buffer area 110. A method of transferring to the display signal processing unit 112, converting the YUV data into the field sequential RGB data by the color space conversion / color component selection circuit 114, and outputting it to the EVF 117, or (2) dot sequential from the image processing circuit 107 Any one of the methods of outputting RGB data, transferring the RGB data to the buffer area 110 and storing it in the field sequential format, and then reading the field sequential data from the buffer area 110 and transferring it to the EVF 117 may be adopted. There were many. However, the methods (1) and (2) have the following problems.
[0010]
The problem in the case (1) will be described in detail below with reference to FIG. As shown in FIG. 8, the image processing circuit 107 converts the signal output from the A / D converter 104 into 16-bit YUV 4: 2: 2 format image data and outputs the image data. The YUV signal is composed of a Y component indicating a luminance signal, a U component indicating a color difference signal, and a V component. YUVx: y: z format (x, y, z: natural number) is a Y component, It means that the sampling frequency ratio of the U component and the V component is x: y: z. Therefore, the UV component is 8 bits (= 1 byte) in total with respect to the Y component of 8 bits (= 1 byte) per pixel.
[0011]
The 2-byte / pixel image data output from the image processing circuit 107 is transferred to the main memory (SDRAM) 109 via the data bus 120 under the control of the DMA controller 119. The DMA controller 119 assigns one DMA channel to the data transfer. For example, when the transfer rate of image data is 13.5 Mpixels / second, data transfer is executed at a rate of 2 bytes / pixel × 13.5 Mpixels / second = 27 Mbytes / second.
[0012]
The main memory 109 has a first buffer area 110A and a second buffer area 110B, and each of the buffer areas 110A and 110B can store one frame of YUV data. During a period in which the write control unit 109W writes transfer data for one frame in one buffer area, the read control unit 109R reads the image data stored in the other buffer area and supplies the image data to the color space conversion / color component selection circuit 114. Output at a high frame rate. The color space conversion / color component selection circuit 114 converts the YUV data input from the main memory 109 into an RGB 4: 4: 4 format signal and converts it into a frame sequential format, and converts the R plane, G plane, and B plane to EVF 117. Are output sequentially.
[0013]
Data transfer from the main memory 109 to the display signal processing unit 112 is executed by the DMA controller 119 using one DMA channel. For example, when transferring at 36 Mpixel / second, the transfer rate is 2 bytes / pixel × 36 Mpixel / second = 72 Mbyte / second. As described above, when the display rate required by the EVF 117 is large, the YUV 4: 2: 2 format data must be converted into RGB plane sequential data. Therefore, the data transfer amount between the main memory 109 and the display signal processing unit 112 is extremely large. Become bigger. In the illustrated example, the transfer rate of data input / output to / from the main memory 109 is 99 Mbytes / second, which is 27 Mbytes / second and 72 Mbytes / second. Therefore, there is a problem that the bus bandwidth is insufficient, the software processing speed is reduced in the CPU 108, and the DMA transfer is interrupted during the execution of other image processing.
[0014]
Next, the problem in the case (2) will be described in detail below with reference to FIG. The image processing circuit 107 shown in FIG. 9 converts the signal output from the A / D converter 104 into RGB 4: 4: 4 format dot sequential data and outputs the converted data. Specifically, each color component is sequentially output in units of pixels such as R, G, B, R, G, B,. The dot sequential data output from the image processing circuit 107 is DMA-transferred to the main memory 109 using three DMA channels, and is buffered in the surface sequential format in the order of R plane, G plane, and B plane under the control of the write control means 109W. Area 110B ₁ 110B ₂ Alternately stored. During the period in which the frame sequential data is stored in one buffer area, the frame sequential data stored in the other buffer area is read out by the control of the read control means 109R and the DMA is sent to the timing controller 114a of the display signal processing unit 112. Transferred. This timing controller 114a is a function of the color space conversion / color component selection circuit 114, converts the frame-sequential data transferred to a frame rate and outputs it to the EVF 117.
[0015]
Since the DMA channel used for data transfer between the image processing circuit 107 and the main memory 109 is used for each of R, G, and B colors, a total of three DMA channels are required. Although DMA transfer using one DMA channel is possible, the buffer area 110B ₁ 110B ₂ In this case, since the R plane, G plane, and B plane are stored in memory cells in different address areas, the DMA channel must generate skipped address information, which is very inefficient.
[0016]
On the other hand, data transfer between the main memory 109 and the display signal processing unit 112 is performed at a rate of 1 byte / pixel using one DMA channel. Therefore, compared to the case of (1), the data bus bandwidth required for data reading can be halved.
[0017]
For example, when the data transfer rate per DMA channel between the image processing circuit 107 and the main memory 109 is 13.5 M pixels / second, the transfer rate of the three DMA channels is 1 byte / pixel × 13.5 M pixels. /Sec×3=40.5 Mbytes / sec. On the other hand, the transfer rate between the main memory 109 and the display signal processing unit 112 is 1 byte / pixel × 36 M pixels / second = 36 M bytes / second.
[0018]
However, since three DMA channels are simultaneously operated in order to store frame sequential data in the main memory 109, a bus band of 3 bytes / pixel is required for data writing as compared with the case (1). It becomes. At this time, an overhead is generated by the switching operation between the DMA channels, and at the time of the finder operation, it is the same level as in the case (1), or depending on the case, more bus bandwidth is consumed. As a result, there are problems such as a decrease in software processing speed in the CPU 108 and interruption of DMA transfer during execution of other image processing.
[0019]
Further, since the DMA controller 119 needs to have a register and a control circuit for storing various addresses for each DMA channel, if the number of DMA channels is large, the circuit scale increases and the operation speed decreases. There is a problem. In addition, the simultaneous operation of a plurality of DMA channels increases the power consumption and shortens the continuous use time of the digital camera.
[0020]
As described above, in view of the above-described problems, the present invention aims at (1) efficiently performing dot-sequential-frame sequential conversion with low overhead when transferring and writing image data to the main memory 109. And (2) a data transfer method capable of improving bus use efficiency even if the number of DMA channels required for DMA transfer between the image processing circuit 107 and the main memory 109 is reduced. is there.
[0021]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, the invention according to claim 1 is directed to point-sequential format image data in which a plurality of types of color components are arranged in units of pixels, and frame sequential in which the color components are arranged in fields or frames. A data transfer method for converting image data into a format and transferring the image data, wherein (a) the dot-sequential format image data is an accumulation of the same kind of color components, and is a cluster longer than the bit length of the color components Converted to , The clusters in the order of the plurality of colors, (B) transferring the cluster transferred in the step (a) to the memory for temporary storage; Consecutive address areas And (c) the memory Consecutive address areas Stored in The field unit or the frame unit The cluster so that the color component array of the cluster is in the frame sequential format , Continuously for each cluster of similar color components And a step of reading and transferring.
[0023]
Claim 2 The invention according to claim 1 In the data transfer method described above, the step (a) is a step of transferring the image data to the memory using a DMA (direct memory access) method.
[0024]
Claim 3 The invention according to claim 1 or 2 The data transfer method according to claim 1, wherein the memory is a DRAM (Dynamic Random Access) corresponding to a burst mode in which burst length data consisting of a predetermined number of bits is continuously transferred in a single address designation. The step (a) is a step of transferring the cluster configured using an integral multiple of the burst length as a unit using the burst mode.
[0025]
Claim 4 The invention according to claim 1 to claim 1 3 The data transfer method according to any one of the above, wherein the step (c) is a step of reading and transferring the clusters in a field sequential format by the DMA method.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a schematic block diagram showing the overall configuration of a digital camera 1 according to an embodiment of the present invention. First, the digital camera shown in FIG. 1 will be described, and then the data transfer mechanism according to the present embodiment will be described in detail. However, in FIG. 1 and FIG. 7, since the function of both the blocks with the same reference numerals is the same, detailed description regarding the blocks is omitted.
[0027]
The digital camera 1 includes an optical system 101 having an AF (auto focus) control function, an automatic exposure control function, and the like, a CCD image sensor 102 that receives light transmitted through the optical mechanism 101, and the CCD image sensor. An analog signal processing unit 103 that processes an analog image signal output from 102, and A / D-converts the analog signal output from the analog signal processing unit 103 to output digital image data (raw image data). And an A / D converter 104 that performs digital image processing on the original image data.
[0028]
The CCD image sensor 102 operates by receiving a drive signal from the CCD drive circuit 102D, and applies an electric field to the accumulated carriers and a charge accumulation unit that accumulates carriers (electrons or holes) generated by the photoelectric effect. And a charge transfer unit for transferring the data. On the photosensitive portion of the CCD image sensor 102, a color filter array for coloring incident light in units of pixels is provided. Instead of the CCD image pickup device 3, a CMOS image pickup device having no charge transfer unit may be adopted.
[0029]
The analog signal processing unit 103 includes a CDS circuit and an AGC circuit. Since the CCD image pickup element 102 alternately outputs a reference signal having a reference level of a normal black level and an image signal including the reference signal in a time division manner, the CDS circuit removes a noise component included in the image signal. Therefore, the reference signal and the image signal are sampled, and a difference signal between the two signals is extracted and output. Then, the AGC circuit outputs a signal in which the signal level of the differential signal input from the CDS circuit is optimized.
[0030]
The main processing unit 10 is an integrated circuit including an image processing circuit 107 and a buffer circuit 11. The image processing circuit 107 has a function of executing various digital image processing such as shading correction processing, pixel interpolation processing, gamma correction processing, color space conversion processing, edge enhancement processing, and resolution conversion processing on an input signal in real time. is doing. The image data output from the image processing circuit 107 is buffered by the buffer circuit 11 and then transferred to the CPU (central processing unit) 108 or the main memory 109 via the data bus 120 and subjected to various processes. The The CPU 108 can execute various software processes by using the main memory 109 as a work area.
[0031]
Such a digital camera 1 includes an LCD 115 disposed on the back surface of the housing and an EVF 117 disposed on the eyepiece. When the subject image is displayed in the finder on the LCD 115, the image processing circuit 107 outputs YUV 4: 2: 2 format dot sequential YUV data under the control of the CPU. The YUV data is temporarily stored in the buffer area 110 of the main memory 109 via the data bus 120, read out, and transferred to the television encoder 113. The television encoder 113 encodes the transferred YUV data and outputs it to the LCD 115.
[0032]
On the other hand, when the subject image is displayed in a finder display by the EVF 117 driven by frame sequential driving, the image processing circuit 107 outputs RGB data of 8-bit RGB 4: 4: 4 format for each color under the control of the CPU 108. The RGB data output from the image processing circuit 107 is buffered in the cluster format described later by the buffer circuit 11. The cluster-format data (hereinafter simply referred to as “cluster”) output from the buffer circuit 11 is DMA-transferred to the main memory (SDRAM) 109 via the data bus 120 under the control of the DMA controller 119, and It is temporarily stored in the buffer area 13.
[0033]
Next, the clusters stored in the buffer area 13 are read out from the buffer area 13 in a frame sequential format when DMA-transferred to the display signal processing unit 112. Accordingly, the timing controller 12 of the display signal processing unit 112 converts the frame sequential data of the R plane, the G plane, and the B plane, which are sequentially transferred, to the EVF 117 after converting the frame rate.
[0034]
The data transfer mechanism mounted on the digital camera 1 having the above configuration will be described in detail below.
[0035]
FIG. 2 is a block diagram showing a schematic configuration of the data transfer mechanism according to the present embodiment. As shown in the figure, the image processing circuit 107 outputs an 8-bit long R component, G component, and B component to the buffer circuit 11 in parallel in units of pixels.
[0036]
The buffer circuit 11 includes buffer memories 20A, 20B, 21A, 21B, 22A, and 22B that accumulate R components, G components, and B components input from the image processing circuit 107 in units of clusters. The first set of buffer memories 20A and 20B are R component cluster integration memories, the second set of buffer memories 21A and 21B are G component cluster integration memories, and the third set of buffer memories. 22A and 22B are B component cluster integration memories. In the present embodiment, each buffer memory has a storage area for accumulating color components having a length of at least 4 bytes (= 32 bits = 1 word). Constitute. As described later in detail, the size of the cluster is not limited to one word.
[0037]
The input switch 23 controls the R component input from the image processing circuit 107 to be input to one of the buffer memories 20A and 20B. While the R component for one cluster is accumulated in one of the buffer memories 20A and 20B, the output switch 26 controls to read and output the stored cluster from the other side. Similarly, the input switch 24 controls the G component to be input to one of the buffer memories 21A and 21B, and the output switch 27 reads and outputs the cluster from the other side while the cluster is integrated in one of the buffers. To control. The input switch 25 controls the B component to be input to one of the buffer memories 22A and 22B, and the output switch 28 reads and outputs the cluster from the other side while the cluster is integrated on one of them. Is to control.
[0038]
Then, the color component selection switch 29 selects any one of the output switches 26, 27, and 28, and the cluster of each color in the order of the colors of R, G, B, R, G, B,. Control to output. In this manner, the buffer circuit 11 sequentially outputs an R component cluster, a G component cluster, and a B component cluster.
[0039]
The DMA controller 119 DMA-transfers the cluster output from the buffer circuit 11 to the main memory 109 using one DMA channel. The main memory 109 alternately stores clusters input by DMA transfer in the buffer areas 13A and 13B in units of frames or fields. Further, during a period in which one frame or one field of cluster is stored in one of the buffer areas 13A and 13B, one frame or one field of cluster is read and output from the other side. In this way, by alternately reading out one frame or one field of clusters from the two buffer areas 13A and 13B, it is possible to reliably prevent “color shift” from occurring in the display image of the field sequential drive EVF 117. . Color misregistration is a phenomenon in which a subject is displayed at a different position for each color plane when the subject is moving.
[0040]
Next, FIG. 3 shows the arrangement of clusters stored in the buffer area 13A or 13B of the main memory 109. In FIG. 3, the R component cluster is indicated by “RC”, the G component cluster is indicated by “GC”, and the B component cluster is indicated by “BC”. The write control means 109W of the main memory 109, according to the address information specified by the DMA controller 119, addresses the clusters as continuous addresses such as RC, GC, BC, RC, GC, BC, RC, GC, BC,. Control is performed so as to write to the memory element in the region.
[0041]
As described above, a cluster is written in a continuous address area using one DMA channel, and there is no switching operation between a plurality of DMA channels or an operation of writing a cluster in a discontinuous address area. Since this is not done, it is possible to suppress the overhead that occurs during cluster writing.
[0042]
In general, in the case of a DRAM, a column address in a selected word line can be arbitrarily designated. Therefore, if the DRAM is compatible with a 32-bit data bus, the cluster size is set to an integer multiple of 4 bytes (= 1 word) so that the cluster can be written and read. The overhead generated when the access cluster is switched can be minimized, and the use efficiency of the data bus can be improved. Therefore, the size of the cluster is preferably set to an integral multiple of the bit width of the DRAM data bus.
[0043]
Further, the main memory (SDRAM) 109 corresponds to an operation mode (hereinafter referred to as a burst mode) in which data of a predetermined bit length is collectively transferred continuously by one address designation. Programmably select one word, two words, four words, eight words, or all bits on one page as the bit length (hereinafter referred to as burst length) that allows continuous access to memory cells in this burst mode it can. In this burst mode, the internal counter of the SDRAM 109 automatically increments the address simply by giving the SDRAM 109 a start address. For this reason, address designation during burst transfer can be omitted, and the data transfer rate can be improved. In the burst mode in which one page is a burst length, burst transfer is repeatedly executed until a burst stop command is given.
[0044]
As described above, when performing the cluster transfer by selecting the burst mode, it is preferable to adjust the size of one cluster to an integral multiple of the burst length. As a result, it is possible to suppress the overhead that occurs when writing the cluster, and to write the cluster to the buffer areas 13A and 13B at high speed.
[0045]
The main memory 109 may be a single data rate (SDR) SDRAM that operates at the timing of rising of the supplied external clock, or the timing of both rising and falling of the external clock. A double data rate (DDR) SDRAM may be used.
[0046]
Next, a method for reading a cluster from the buffer areas 13A and 13B will be described. 4 to 5 are diagrams for explaining a cluster reading method. The DMA controller 119 uses one DMA channel to sequentially read out the frame sequential data from the buffer areas 13A and 13B through circulation of the R plane, G plane, and B plane, and displays the signal processing unit via the data bus 120. DMA transfer to 112. When reading the R plane, as shown in FIG. 4, the read control means 109R jumps over the G component and B component clusters (GC, BC) indicated by the broken line 31 according to the address information instructed from the DMA controller 119. Control is performed so that only the cluster (RC) of the R component indicated by the solid line 30 is read out. Similarly, when reading the G plane, as shown in FIG. 5, the read control means 109R jumps over the R component and B component clusters (RC, BC) indicated by the broken line 31 according to the address information, and the solid line 30 Control is performed so as to read only the cluster (GC) of the G component indicated by. When reading the B plane, as shown in FIG. 6, the read control means 109R jumps over the R component and G component clusters (RC, GC) indicated by the broken line 31 in accordance with the address information, as shown by the solid line 30. Control is performed so as to read only the cluster (BC) of the B component shown.
[0047]
Thus, in order to continuously read out clusters of the same color from the buffer areas 13A and 13B, it is necessary for the DMA channel to generate jumping and discontinuous addresses. In this embodiment, since the size of the cluster can be set to an integer multiple of one word, the cluster can be efficiently read from the SDRAM 109, and the overhead at the time of reading the cluster can be kept low.
[0048]
In addition, when the clusters are read from the buffer areas 13A and 13B in the field sequential format, it is preferable to select the burst mode described above from the viewpoint of increasing the transfer rate.
[0049]
According to the above data transfer mechanism, writing of clusters to the main memory 109 and reading of frame sequential data from the main memory 109 are performed by operating two DMA channels simultaneously. Even in such a case, it is possible to increase the use efficiency of the entire bus band and perform data transfer at high speed.
[0050]
As described above, in this embodiment, SDRAM is adopted as the main memory 109. However, even when a random accessible memory such as SRAM is adopted, it is effective to convert dot sequential data into clusters. Is. For example, when the bit width of the data bus is 1 word, it is possible to greatly improve the bus usage efficiency by converting the image data to be transferred to the main memory from a dot sequential format to a cluster of 1 word unit. Become.
[0051]
【The invention's effect】
As described above, according to the data transfer method of the first aspect of the present invention, the image data in the dot sequential format is transferred and written to the memory in a cluster format that is neither a dot sequential format nor a frame sequential format. Therefore, by setting the size of each cluster so that the overhead generated when image data is written to the memory is minimized, it is possible to efficiently perform dot-sequential-frame sequential conversion of the image data. .
[0052]
Also In the memory, clusters of a plurality of types of colors are transferred in the order of the plurality of types of colors and are written in a continuous address area. Therefore, since it is not necessary to continuously generate jump addresses for the memory, the overhead can be further suppressed, and dot-sequential-frame sequential conversion can be performed efficiently.
[0053]
Claim 2 According to the above, since the clusters are written in the storage elements in the continuous address area, even if only one DMA channel is used, it is possible to improve the data transfer throughput and improve the bus use efficiency. Become. In addition, since the number of DMA channels can be reduced, the circuit scale can be reduced and the power consumption can be reduced.
[0054]
Claim 3 Therefore, by using the burst mode of DRAM and setting the cluster size to an integral multiple of the burst length, it is possible to further improve the data transfer throughput while suppressing the overhead.
[0055]
Claim 4 Accordingly, it is possible to transfer frame sequential data from the memory with high throughput.
[Brief description of the drawings]
FIG. 1 is a schematic block diagram showing an overall configuration of a digital camera 1 according to an embodiment of the present invention.
FIG. 2 is a block diagram showing a schematic configuration of a data transfer mechanism according to the embodiment.
FIG. 3 is a schematic diagram showing an arrangement of clusters stored in a main memory.
FIG. 4 is a diagram for explaining a method of reading an R component cluster;
FIG. 5 is a diagram for explaining a method of reading a cluster of G components.
FIG. 6 is a diagram for explaining a method of reading a B component cluster;
FIG. 7 is a block diagram showing a schematic configuration of a general digital camera.
FIG. 8 is a schematic block diagram for explaining a first method of converting point sequential data into plane sequential data and transferring it to EVF.
FIG. 9 is a schematic block diagram for explaining a second method of converting point sequential data into frame sequential data and transferring it to EVF.
[Explanation of symbols]
1 Digital camera
10,106 Main processing part
11 Buffer circuit
12 Timing controller
13A, 13B Buffer area
20, 21, 22 Buffer memory
107 Image processing circuit
109 Main memory
109W Write control means
109R Read control means
112 Display signal processing unit
114a Timing controller
117 EVF
119 DMA controller
120 data bus

Claims

A data transfer method for converting dot-sequential image data in which a plurality of types of color components are arranged in units of pixels into frame-sequential image data in which the color components are arranged in units of fields or frames. And
(A) The dot-sequential image data is an accumulation of the same kind of color components, converted into clusters longer than the bit length of the color components, and the clusters are temporarily stored in the order of the plurality of colors. Transferring to the memory for use,
(B) writing the clusters transferred in the step (a) in a continuous address area of the memory;
(C) The field unit or the frame unit cluster stored in the continuous address area of the memory is continuous for each cluster of the same type of color component so that the color component array of the cluster is in the frame sequential format. a step of transfers reads it,
A data transfer method comprising:

The data transfer method according to claim 1,
The data transfer method, wherein the step (a) is a step of transferring the image data to the memory using a DMA (direct memory access) method.

The data transfer method according to claim 1 or 2 ,
The memory comprises a DRAM (Dynamic Random Access Memory) corresponding to a burst mode in which burst length data consisting of a predetermined number of bits is addressed at one time and transferred continuously.
The method (a) is a data transfer method, wherein the cluster is configured by using the burst mode and transferring the cluster configured with an integral multiple of the burst length as a unit .

The data transfer method according to any one of claims 1 to 3,
The data transfer method, wherein the step (c) is a step of reading and transferring the clusters in a frame sequential format by the DMA method.