JP4186083B2

JP4186083B2 - クロック同期回路

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Publication number: JP4186083B2
Application number: JP2006271764A
Authority: JP
Inventors: 貴宏足立
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2006-10-03
Filing date: 2006-10-03
Publication date: 2008-11-26
Anticipated expiration: 2026-10-03
Also published as: US20080080650A1; JP2008092338A; EP1909427A3; CN101159532B; EP1909427A2; US7920664B2; CN101159532A

Description

本発明は、ディジタル無線通信システムにおける受信処理に用いるクロック同期回路に関する。

ディジタル無線通信システムでは、受信信号のサンプリングタイミングを判定するための情報を受信信号自体から検出するためにクロック同期回路が用いられる。従来のクロック同期回路は、アナログ・ディジタル混在の回路によって構成されることが一般的である。例えば、サンプリングタイミングの誤差検出および平均化をディジタル回路で行い、その結果をディジタル・アナログ変換（D/A）を経て電圧制御発振器（VCO）に供給することにより、サンプリングタイミングを適正化するという構成である。かかる構成を持つシステムは、例えば、後述の特許文献１及び２に記載されている。
特開２０００−３４９７４５号公報特開２０００−０４９８８２号公報

しかしながら、従来のクロック同期回路には、前述したような電圧制御発振器やディジタル・アナログ変換器といったアナログ素子を必要とするため、製品コストを抑え難いという問題がある。また、アナログ素子を具備することで、周囲温度の変化等に起因する素子特性の変化によりキャプチャ範囲が変動するおそれもある。

本発明は、上記課題に鑑みてなされたものであり、その目的は、復調回路のクロック同期回路をディジタル回路のみにより構成する技術を提供することにある。

本発明に係るクロック同期回路は、無線通信の受信信号をサンプリングするためのサンプリングクロックを局部発振器の出力から生成するクロック生成回路と、サンプリングクロックのサンプリングタイミングと理想のサンプリングタイミングとの位相誤差を求める位相誤差検出回路と、サンプリングクロックの周波数と前記理想のサンプリングタイミングの周波数との周波数誤差ならびに前記位相誤差を補正するための補正量をサンプリングクロックのサンプリングタイミングごとに求め、求めた補正量により補間されたサンプリングタイミングにおけるサンプリング値を出力するタイミング補正回路とを備える。

本発明によれば、無線通信の受信信号を処理するためのクロック同期回路に、電圧制御発振器やD/A等のアナログ素子は不要となる。これにより、大幅なコスト削減が期待できる。また、ディジタル回路のみで構成したことにより、経時変化や温度変化等に左右されない安定したクロック同期を実現することができる。

図１に、本発明の実施形態の構成を示す。本実施形態は、ディジタル無線通信システムのベースバンドサンプリング準同期検波方式の復調回路に、本発明に係るクロック同期回路（101）を適用した例である。

クロック同期回路101は、受信信号をサンプリングするためのサンプリングクロック信号を生成するクロック生成器6と、サンプリングクロックに関する後述の位相誤差情報を生成する位相誤差検出回路20と、クロック生成器6からのサンプリングクロック及び位相誤差検出回路20からの位相誤差情報に基づき補正したサンプリングクロックによるサンプリング値を出力するタイミング補正回路7とを備える。これらの回路（6,7,20）は、全てディジタル回路により構成される。

位相誤差検出回路20は、サンプリングクロックの位相誤差を検出するクロックPD（Phase Detector）9と、検出された位相誤差を平均化することにより位相誤差情報を生成してタイミング補正回路7へ供給するループフィルタであるクロックLPF8とを備える。

図１より、入力された受信信号は、局部発振器2の出力が供給される直交復調器1によりベースバンド信号に変換される。そして、LPF3a及びLPF3bによって帯域制限処理が施された後、A/D4a及びA/D4bにてサンプリングされる。サンプリングされたデータは、波形整形フィルタ5を経て、クロック同期回路101のタイミング補正回路7へ入力される。

クロック生成器6は、局部発振器2の出力を利用してサンプリングクロックを生成する。生成されたサンプリングクロックは、A/D（4a,4b）及び波形整形フィルタ5、並びに、タイミング補正回路7及びクロックPD9に供給される。局部発振器2の周波数としては、一般的な復調回路に適用される数１０〜数１００ＭＨｚ程度でよい。本実施形態では、その局部発振器2の出力を利用して、クロック生成器6が数ＭＨｚ〜数１０ＭＨｚのサンプリングクロックを生成することを想定しているが、これらの数値は例示であり、本発明の適用範囲を限定するものではない。

図２に、クロック生成器6の詳細な構成を示す。カウンタ11は、局部発振器2の発振周波数fcの入力クロックでカウントアップを行う。このとき、カウンタ11は、周波数設定部10から供給される所定のカウント値に達するごとに値をクリアしながらカウントを繰り返す。比較器12は、周波数設定部10から供給される閾値とカウンタ11のカウンタ値とを比較する。そして、カウンタ値が閾値以上であれば「１」、閾値未満であれば「０」の二値情報の信号を出力する。このようにして、クロック生成器6は、受信信号のシンボルレートの２倍以上かつ実現可能な最小の周波数のサンプリングクロックを生成する。

また、クロック生成器6は、サンプリングクロックを分周器13により１／２分周することにより、サンプリングクロックの半分の周波数、すなわち、ほぼシンボルレートに等しい周波数のクロックを生成する。このクロックは、クロックLPF8に供給される。

図３に、タイミング補正回路7の詳細な構成を示す。制御部16は、サンプリングタイミングの位相誤差に関しクロックLPF8から供給される位相誤差情報、及び、本来適用すべきサンプリングレートとクロック生成器6による実際のサンプリングレートとの差から、必要な補正量を求める。タップ係数ROM15には、想定される種々の補正量に予め関連付けられたタップ係数が格納されており、制御部16は、算出した補正量に対応するタップ係数を選択しFIRフィルタ14へ供給する。

FIRフィルタ14は、供給されたタップ係数を用いて、位相誤差及び周波数誤差が補正されたサンプリングタイミングにおけるサンプリング値を求め、それを出力する。また、この補正によりFIRフィルタ14から同じシンボルが連続して出力されることを防ぐために、制御部16は、後述のイネーブル信号を出力する。

クロックPD9は、タイミング補正回路7から出力されるデータからサンプリングタイミングの位相誤差を検出し、それをクロックLPF8へ供給する。クロックLPF8は、クロックPD9から供給される誤差信号を平均化することにより得られる位相誤差情報をタイミング補正回路7へ供給する。

なお、上記の直交復調器1、波形整形フィルタ5、クロックLPF8及びクロックPD9は、当業者にとって良く知られているものであり、その詳細な説明は省略する。

次に、本実施形態の動作について説明する。直交復調器1に入力された受信信号は、Ich/Qchのベースバンド信号に変換された後、LPF3aおよびLPF3bにより不要な高周波成分が除去されたうえで、A/D4a及びA/D4bによりディジタル信号に変換される。A/D4a及びA/D4bから出力されたディジタル信号は、波形整形フィルタ5に入力される。この間、クロック生成器6は、復調用の局部発振器2の出力をカウンタ11の動作クロックとして取り込み、前述したように、シンボルレートの２倍以上かつ実現可能な最小周波数のサンプリングクロックと、それを１／２分周したクロックとを生成する。

クロック生成器6では、次のようにしてサンプリングクロックを生成する。受信信号のシンボルレートfsym、及び、局部発振器2の発振周波数fcは既知であるから、サンプリングクロックを生成するためのカウンタ11の周期Ｎは次の式（１）により求められる。

N=int[fc/(2×fsym)] ・・・（１）
ここで、int[a]は、a以下の最大の整数を表すものとする。また、比較器12の閾値Ｍは、上記式（１）により得られる周期Ｎを用いた次の式（２）により求められる。

M=int[N/2] ・・・（２）
クロック生成器6において、カウンタ11は、周期Ｎに基づく「０」から「Ｎ−１」のカウントを繰り返す。その間、比較器12はカウント値が閾値Ｍ未満であれば「０」を出力し、閾値Ｍ以上であれば「１」を出力することにより、本来のサンプリング周波数以上で、かつ実現可能な最小の周波数のクロックを生成する。ここで、本来のサンプリング周波数とは、現行の無線通信において規定されているサンプリング周波数を指し、既知の値である。

また、クロック生成器6は、分周器13によりサンプリングクロックを分周することにより、サンプリングクロックの１／２の周波数のクロックを生成する。なお、周期Ｎが奇数であった場合、サンプリングクロックのデューティは５０％にならないが、一般には、立ち上がりエッジもしくは立ち下がりエッジのどちらか一方のみ使用するため、周期Ｎが奇数であっても差し支えない。

このように、クロック生成器6によるサンプリングクロックの生成には局部発振器2の出力を利用するが、局部発振器2の発振周波数は、前述したように、最大でもサンプリングクロックの数１０倍程度である。仮に、発振周波数が、例えばサンプリングクロックの１００倍以上であれば、受信信号を高精度にサンプリングできる理想的なサンプリングクロックを実現し易いが、現実的な発振周波数は比較的低いものである。そのため、クロック生成器6のサンプリングクロックに基づくサンプリングタイミングは、理想的なサンプリングタイミングに対し誤差が生じる。よって、この誤差をタイミング補正回路7により補正する。

図４を参照して、タイミング補正回路7の動作について説明する。図４において、上段（ａ）の系列ｘｎは、クロック生成器6が出力した実際のサンプリングクロックに基づくサンプリング値を表す。下段（ｂ）の系列ｙｎは、本来のサンプリング値、すなわち前述の理想的なサンプリングタイミングでのサンプリング値を表す。また、それぞれのサンプリングタイミングにおける時刻ｔが「Ｔｓ」を用いて表現されている。実際のサンプリング系列（ａ）におけるサンプリング周期はＴｓである。

図４に示す系列（ａ）及び（ｂ）は、実際のサンプリング周波数と本来のサンプリング周波数との比が「４：５」である場合の系列である。実際のサンプリング周波数および本来のサンプリング周波数は既知である。タイミング補正回路7の制御部16は、それら既知の値から予め「４：５」のような比率を求める。

今、実際のサンプリングタイミングが本来のサンプリングタイミングと合致する、ある時点を「ｔ＝０」とすると、実際のサンプリングタイミングの次のタイミングは、図４（ａ）に示すように、「ｔ＝Ｔｓ」であり、その次のタイミングは「ｔ＝２Ｔｓ」である。一方、本来のサンプリングタイミング「ｔ＝０」の次のタイミングは、図４（ｂ）に示すように、実際の「ｔ＝Ｔｓ」に対し「ｔ＝Ｔｓ＋ε」と表される。さらに、その次のタイミングは、実際の「ｔ＝２Ｔｓ」に対し「ｔ＝２Ｔｓ＋２ε」と表される。

さらにまた、実際のサンプリングタイミング「ｔ＝４Ｔｓ」に対し、本来のサンプリングタイミングは「ｔ＝４Ｔｓ＋４ε」となる。「ｔ＝４Ｔｓ＋４ε」は、実際のサンプリングタイミングの「ｔ＝５Ｔｓ」と一致する。これは、本事例の周波数誤差が「４：５」であることに基づく。このときの誤差「４ε」は、実際のサンプリング間隔「Ｔｓ」と等価である。

なお、図４に示す例は、実際のサンプリングタイミングと本来のサンプリングタイミングとの差が１クロックごとに正確にεずつ増加するという周波数誤差の様子を示したものであるが、実際は、局部発振器2の出力誤差などに起因して、サンプリングクロックには位相誤差も生じ得る。その位相誤差は、位相誤差検出回路20により検出され、前述の位相誤差情報としてタイミング補正回路7に供給される。

タイミング補正回路7の制御部16は、供給された位相誤差を周波数誤差に加味することにより、各サンプリングタイミングに必要な補正量を順次求める。この間、求めた補正量がタイミング周期以上となるとき、その補正量を用いて求めたサンプリング値を無効化する。無効化の制御については、後に説明する。そして、無効化が適用されたサンプリングタイミングの次のサンプリングタイミングでは無効化を解除すると共に、補正量を「０」にリセットする。

一方、タイミング補正回路7のタップ係数ROM15には、予め図５に示すようなタップ係数の系列が記憶されている。これらのタップ係数は、sinc関数又はその他のLPF特性から得られるインパルス応答の「０」から「Ｔｓ」までの値を補正量に関連付けたものである。補正量は、前述したように、制御部16が、サンプリングクロックの周波数誤差および位相誤差を加味して求める値である。

タイミング補正回路7のFIRフィルタ14には、１クロックごとに、A/D（4a,4b）及び波形整形フィルタ5を経たサンプリング値ｘｎ(ｎ＝０,１,２,・・・)が入力される。処理対象のサンプリング値ｘｎがFIRフィルタ14に供給されるとき、制御部16が、そのｘｎについて求めた補正量に対応するタップ係数ｈｍ（ｍ：タップ位置）をタップ係数ROM15から読み出し、FIRフィルタ14へ供給する。

FIRフィルタ14は、与えられたタップ係数の系列と、処理対象のｘｎを中心としたサンプリング値の系列との畳み込み演算を実行し、その結果であるｙｎを出力する。このｙｎは、実際のサンプリングタイミング群に対する補間処理により得られたサンプリングタイミングでのサンプリング値であり、実質的には、制御部16にて求めた補正量を加味したサンプリング値である。

上記のFIRフィルタ14の処理に関し、より具体的に説明する。なお、ここでは説明の簡素化のため、補正量が周波数誤差に等しいとの仮定のもとに、図４の事例を用いて説明する。すなわち、クロックLPF8からは、位相誤差が無いことを示す位相誤差情報が供給されているものとする。

図４より、例えば「ｔ＝０」では、実際のサンプリングタイミングと本来のサンプリングタイミングとが一致することから、サンプリング値「ｘ_０」に対する補正量は「０」である。このとき、制御部16は、図５の（１）に示す補正量「０」に対応するタップ係数の系列ｈｍ（０）を選択する。そして、FIRフィルタ14が、同図（１）に示すように、選択されたタップ係数の系列ｈｍ（０）と、サンプリング値「ｘ_０」を中心とした系列との畳み込み演算により、「ｔ＝０」における補正後のサンプリング値「ｙ_０」を求める。

また、図４より、次のタイミング「ｔ＝Ｔｓ」では誤差は「ε」である。この場合、FIRフィルタ14には、図５の（２）に示すように、補正量εに対応するタップ係数の系列ｈｍ（ε）が供給される。その結果、処理対象のサンプリング値「ｘ_１」に対し、「ｔ＝Ｔｓ＋ε」のサンプリング値「ｙ_１」が求められる。

以降のタイミングにおいても、図５の（３）〜（７）に示すように、１クロック（Ｔｓ）ごとに入力されるサンプリング値ｘｎを中心とした系列と、その補正量に応じたタップ係数の系列との畳み込み演算を順次実行する。これにより、本来のサンプリングタイミングでのサンプリング値ｙｎが順次求められる。

ここで、図４より、「ｔ＝４Ｔｓ」にて補正量「４ε」（＝Ｔｓ）を加味した出力「ｙ_４」と、その次の「ｔ＝５Ｔｓ」における補正量「０」の出力「ｙ_４」とは、等価なタイミングにおける２つの値を表す。しかしながら、これらの値が出力されることは、同一のサンプリングタイミングでの２つのサンプリング値が連続して出力されることを意味し、結果、不適正な復調データが後段に供給されることになる。

そのため、制御部16は、前者の「ｔ＝４Ｔｓ」の場合のように、補正量がサンプリング周期（Ｔｓ）以上となるとき、その補正量を加味して求めたサンプリング値を後段の回路にて無効にするためのイネーブル信号を出力する。すなわち、出力値が無効であることを表すイネーブル信号により、「ｔ＝４Ｔｓ」での出力「ｙ_４」が無効化される。

さらに、次のタイミング「ｔ＝５Ｔｓ」において、制御部16は、出力値の無効化を解除するために、出力値が有効であることを表すイネーブル信号を出力する。このとき、補正量を「０」にリセットする。その結果、補正量「０」を加味して出力された「ｙ_４」が後段の回路にて有効に処理される。このような制御により、等価なサンプリングタイミングでのサンプリング値が復調データ中に重複することを防止することができる。

上記処理により、補正されたサンプリング値がタイミング補正回路7から出力されると、それが後段の回路およびクロックPD9に供給される。タイミング補正回路7より後段の回路では、前述した無効化のイネーブル信号を受けたとき、入力されたデータを無効化して現在の状態を保持する。これにより、後段の回路においても、実質的にシンボルレートのデータが適正に供給される。

クロックPD9では、タイミング補正回路7からの出力に残されているサンプリングタイミングの位相誤差を検出し、クロックLPF8へ供給する。位相誤差を検出する方法としては、例えば、従来知られたゼロクロス法と呼ばれる方法を用いることができる。その詳細は、前述の特許文献１などに開示されている。クロックLPF8は、クロックPD9から供給された位相誤差を平均化し、それを位相誤差情報としてタイミング補正回路7へ供給する。

以上の動作を繰り返すことにより、タイミング補正回路7は、クロック生成器6が生成するサンプリングクロックによりサンプリングされたデータに対し、理想的なサンプリングタイミングにおける値を補間し、それを後段の回路へ出力する。後段の回路では、キャリア同期および波形等化等の処理を経て、復調データを出力する。

本実施形態によれば、従来、アナログ・ディジタル混在回路で実現していたクロック同期回路を、ディジタル回路のみで実現することができる。これにより、電圧制御発振器やD/A等のアナログ素子が不要となることから、大幅なコスト削減が期待できる。また、ディジタル回路のみで構成したことにより、経時変化や温度変化等に左右されない安定したクロック同期を実現することができる。

図６に、本発明の他の実施形態の構成を示す。本実施形態のクロック同期回路102では、クロックLPF8にて生成する位相誤差情報が、タイミング補正回路7およびクロック生成器6´に対し並列的に供給される。

図７に、本実施形態のクロック生成器6´の構成を示す。クロック生成器6´は、図２の構成に加え、カウンタ11の出力にクロックLPF8からの位相誤差情報を加算する加算器17を備える。このように、カウンタ11及び比較器12間にて位相誤差を加算する構成を加えることにより、位相誤差の変化に応じてクロック周波数を変化させることができる。

また、上記のように位相誤差を加算することに替えて、周波数設定部10で設定する閾値Mやカウンタ周期Nを適応的に変化させることにより、クロック周波数を可変としてもよい。

なお、上記各実施形態におけるクロックLPF8は、シンボルレート、すなわちクロック生成器6が１／２分周により生成したクロックで動作するものとしているが、サンプリングクロックで動作させるものであってもよい。上記実施形態のようにシンボルレートで動作させる構成によれば、回路規模や消費電力を抑制することができる。また、他方のサンプリングクロックで動作させる構成によれば、クロックLPF8の周波数特性の設定幅をより広く確保することができる。

また、上記の各実施形態は、本発明に係るクロック同期回路をベースバンドサンプリング方式の復調器に適用した形態であるが、適用対象は、IFサンプリング方式の復調器であってもよい。

本発明の実施形態の構成を示すブロック図である。実施形態におけるクロック生成器のブロック図である。実施形態におけるタイミング補正回路のブロック図である。実施形態におけるサンプリングタイミングの誤差に関する説明図である。実施形態におけるタイミング補正回路の処理に関する説明図である。本発明の他の実施形態の構成を示すブロック図である。他の実施形態におけるクロック生成器のブロック図である。

符号の説明

101,102 クロック同期回路
1 直交復調器
2 局部発振器
3a,3b LPF
4a,4b A/D
5 波形整形フィルタ
6 クロック生成器
7 タイミング補正回路
8 クロックLPF
9 クロックPD
20 位相誤差検出回路
10：周波数設定部、11：カウンタ、12：比較器、13：分周器、17：加算器
14：FIRフィルタ、15：タップ係数ROM、16：制御部

Claims

無線通信の受信信号をサンプリングするためのサンプリングクロックを局部発振器の出力から生成するクロック生成回路と、
サンプリングクロックのサンプリングタイミングと理想のサンプリングタイミングとの位相誤差を求める位相誤差検出回路と、
サンプリングクロックの周波数と前記理想のサンプリングタイミングの周波数との周波数誤差ならびに前記位相誤差を補正するための補正量をサンプリングクロックのサンプリングタイミングごとに求め、求めた補正量により補間されたサンプリングタイミングにおけるサンプリング値を出力するタイミング補正回路とを備えることを特徴とするクロック同期回路。
前記タイミング補正回路は、前記補正量に対し予め関連付けられたタップ係数を保持する記憶素子と、前記補正量を求め該補正量に対応するタップ係数を選択する制御回路と、選択されたタップ係数とサンプリングクロックの当該サンプリングタイミングにおけるサンプリング値との畳み込み演算により前記補間されたサンプリングタイミングにおけるサンプリング値を求めるフィルタ回路とを有することを特徴とする請求項１記載のクロック同期回路。
前記制御回路は、求めた補正量がサンプリングクロックの周期以上となるとき、その補正量により補間されたサンプリングタイミングにおけるサンプリング値を無効化するためのイネーブル信号を出力することを特徴とする請求項２記載のクロック同期回路。
前記クロック生成回路は、受信信号のシンボルレートおよび前記局部発振器の発振周波数に基づく周期で前記局部発振器からの出力を計数するカウンタ回路と、前記周期に関連付けられた閾値と前記カウンタ回路の計数値とを比較し該比較の結果を表す二値情報をサンプリングクロックとして出力する比較回路とを有することを特徴とする請求項１乃至３のいずれか１項に記載のクロック同期回路。
前記クロック生成回路は、さらに、前記比較回路からのサンプリングクロックを１／２分周する分周回路を有することを特徴とする請求項４記載のクロック同期回路。
前記クロック生成回路は、さらに、前記カウンタ回路からの出力と前記位相誤差検出回路が求めた位相誤差とを加算し該加算の結果を前記比較回路へ入力する加算回路を備えることを特徴とする請求項４又は５記載のクロック同期回路。
無線通信の受信信号をサンプリングするためのサンプリングクロックのサンプリングタイミングと理想のサンプリングタイミングとの位相誤差、および、サンプリングクロックの周波数と前記理想のサンプリングタイミングの周波数との周波数誤差を補正するための補正量をサンプリングクロックのサンプリングタイミングごとに求め、求めた補正量により補間されたサンプリングタイミングにおけるサンプリング値を出力する手段を備えることを特徴とするタイミング補正回路。
前記手段は、前記補正量に対し予め関連付けられたタップ係数を保持する記憶素子と、前記補正量を求め該補正量に対応するタップ係数を選択する制御回路と、選択されたタップ係数とサンプリングクロックの当該サンプリングタイミングにおけるサンプリング値との畳み込み演算により前記補間されたサンプリングタイミングにおけるサンプリング値を求めるフィルタ回路とを有することを特徴とする請求項７記載のタイミング補正回路。
前記制御回路は、求めた補正量がサンプリングクロックの周期以上となるとき、その補正量により補間されたサンプリングタイミングにおけるサンプリング値を無効化するためのイネーブル信号を出力することを特徴とする請求項８記載のタイミング補正回路。
無線通信の受信信号をサンプリングするためのサンプリングクロックを局部発振器の出力から生成する手段を備えることを特徴とするクロック生成回路。
前記手段は、受信信号のシンボルレートおよび前記局部発振器の発振周波数に基づく周期で前記局部発振器からの出力を計数するカウンタ回路と、前記周期に関連付けられた閾値と前記カウンタ回路の計数値とを比較し該比較の結果を表す二値情報をサンプリングクロックとして出力する比較回路とを有することを特徴とする請求項１０記載のクロック生成回路。
前記手段は、さらに、前記比較回路からのサンプリングクロックを１／２分周する分周回路を有することを特徴とする請求項１１記載のクロック生成回路。
前記手段は、さらに、前記カウンタ回路からの出力と、無線通信の受信信号をサンプリングするためのサンプリングクロックのサンプリングタイミングと理想のサンプリングタイミングとの位相誤差とを加算し該加算の結果を前記比較回路へ入力する加算回路を備えることを特徴とする請求項１２記載のクロック生成回路。
請求項１乃至６のいずれか１項に記載のクロック同期回路と、受信信号をサンプリングクロックに基づきディジタル変換して前記クロック同期回路へ入力する回路とを備えることを特徴とする復調回路。