JP4185503B2 - Ｌｅｄバックレギュレータコントロールｉｃ - Google Patents

Description

関連出願の相互参照

[0001]本願は、参照により本明細書に組み入れられる２００４年４月８日に出願された米国仮特許出願第６０／５６０，８７４号に基づき優先権を主張する。

発明の背景

[0002]本発明は、バックレギュレータコントロールＩＣに関し、特に、正確な一定電流を、ＬＥＤのような負荷に供給するレギュレータに関する。

発明の概要

[0003]一定ＬＥＤ電流レギュレーションのための高速バックコントロールＩＣである。連続モードヒステリシス制御されるバックレギュレータは、正確なオンチップバンドギャップ電圧基準を使用して負荷電流を監視する。この型の電流レギュレーションは、設計者が大型の、場合によっては巨大な出力コンデンサを省くことを可能にさせる。ＩＣは、本質的に短絡条件から保護され、付加回路がオープン回路保護を提供する。外部ハイ側ブートストラップ回路は特に高周波数でバックスイッチング装置を駆動するのに役立つ。ロー側ドライバはまた、例えば、同期整流器設計で使用するため設けられる。すべての機能は、小型の８ピンＤＩＰ又はＳＯＩＣパッケージ内で実現される。

[0004]本発明は、インターナショナル・レクティファイア・コーポレーションから入手可能であるＩＲＳ２５４０ ＬＥＤバックレギュレータコントロールＩＣにおいて実施される。ＩＲＳ２５４０は、６００Ｖのハーフブリッジドライバ、マイクロパワースタートアップ（１５０μＡ）、１５．６ツェナー電圧のクランプオンＶｃｃ、５００ｋＨｚまでの発振周波数、オートリスタート、非ラッチ型シャットダウン、ＰＷＭ調光可能動作、及び、過熱防止を更に含む。

[0005]本発明のその他の特徴及び効果は、添付図面を参照して、本発明の実施形態の以下の説明から理解されよう。

発明の実施形態の詳細な説明

[0015]図１はＩＲＳ２５４０チップの典型的なアプリケーションを示す。ハイ側出力ＨＯ及びロー側出力ＬＯ（図２を参照）は、ハーフブリッジ配置内の一対のＭＯＳＦＥＴであるＭ１、Ｍ２を駆動する。

[0016]ブートストラップダイオードＤＢＯＯＴはＲＳ１を介して電源電圧ＶＢＵＳを受け取り、ピンＶＢを介してそれをハイ側ドライバ２５へ供給し、同時にブートストラップコンデンサＣＢＯＯＴを充電する。

[0017]インダクタＬ１はバック機能のためのエネルギー蓄積を行う（後述）。

[0018]またより詳しく後述するオープン回路保護回路７０は、抵抗器ＲＯＶ１及びＲＯＶ２、ツェナーダイオードＤＯＶ、ならびに、コンデンサＣＥＮを具備する。

[0019]説明するアプリケーションにおいて、回路は、１台又は複数台のＬＥＤを駆動する調整された出力電圧ＶＯＵＴ＋を供給する。

動作モード
[0020]ＩＲＳ２５４０は、標準的なバックコントローラＩＣを置き換える能力を備えるが、出力コンデンサを必要としない。開示された型の電流レギュレーションは、設計者が大型の、場合によっては巨大な従来の出力コンデンサを省くことを可能にさせる。この制御方法は、非常に伝統的な定常状態値のレギュレーションに対して、ヒステリシスに基づいている。

[0021]正常な動作条件中に、出力電流はＲＣＳの両端間の電圧として検知され、ＩＦＢピンへフィードバックされる。出力電流はＩＦＢピン電圧によって調整され、このＩＦＢピン電圧はこの回路内では１００ｍＶのヒステリシス範囲をもつ５００ｍＶのノミナル値を有する。このフィードバックは内部高精度バンドギャップ電圧基準５０と比較される。ヒステリシス制御に関して、出力電流リップル（ヒステリシス範囲）は予め決められ、内部的に設定される。ヒステリシスのレール・トゥ・レール制限は、雑音排除性を与えるため十分に大きくし、同時に、出力電流リップルを最小限に抑えるため十分に小さくするよう選択される。この非常に頑強な型の制御に加えて、オンボードｄｖ／ｄｔフィルタが更なる誤った変化を阻止するため組み込まれる。

[0022]電源電圧ＶＢＵＳが十分になると、所定の時間に亘ってＬＯ出力はハイに保たれ、ＨＯ出力はローに保たれる。これはブートストラップコンデンサＣＢＯＯＴの充電を始動し、スイッチングが始まると適切なハイ側動作のためのＶＢ／ＶＳフローティング電源を確定する。チップは次に電流を調整する必要に応じてＨＯ出力とＬＯ出力のトグル切り替えを開始する。動作周波数又はデューティサイクルはプリセットされない。両方のパラメータは一定の電流レギュレーションを達成するため連続的に変化可能である。Ｉｏｕｔ（＋）、Ｉｏｕｔ（−）及びＩｏｕｔ（ａｖｇ）の値は以下の通り計算できる。

[0023]おおよそ２００ｎｓの不感時間が「貫通（ｓｈｏｏｔ−ｔｈｒｏｕｇｈ）」条件を防止するため２個のデータ駆動信号の間に導入される。このチップはより高い周波数で動作するように設計されるので、スイッチング損失はこの不感時間によって削減される。ゲート遅延は正確な電流レギュレーションを維持するため最小限に抑えられるが、依然としてスイッチング損失を生じる。このチップはヒステリシスに基づくので、すべてのオンチップ遅延は電流レギュレーションの全体的な精度に影響を与え、最小限に保たれる。

ウォッチドッグタイマー
[0024]オープン回路条件中に、保護がなされていない間、ＨＯ出力は理論的には常にハイを維持する。このフィードバックの欠如は、ブートストラップコンデンサＣＢＯＯＴに問題をもたらす。ＨＯ出力が永久にハイを維持するならば、ブートストラップコンデンサＣＢＯＯＴに蓄積された電荷は零に達するまで徐々に漏れ、その結果、ハイ側ドライバ２５のためのフローティング電源ＶＢを削減する。ＣＢＯＯＴ上に十分な電荷を維持するため、ウォッチドッグタイマー６０（図２）が実施される。オープン回路の条件では、ＨＯ出力は３０μｓ後に強制的にローにされ、ＬＯ出力は強制的にハイにされる。図６を参照されたい。この出力のトグル切り替えは、ブートストラップ上で十分な電荷を維持し補充するため１μｓに亘って続く。

ブートストラップコンデンサ及びダイオード
[0025]ブートストラップコンデンサＣＢＯＯＴ及びダイオードＤＢＯＯＴを選択する規準を次に説明する。ブートストラップコンデンサの主要な限定要因はウォッチドッグタイマーを規定する３０μｓの時間である。ウォッチドッグタイマーの目的はブートストラップコンデンサ上に十分な電荷を維持することである。コンポーネント値が非常に小さいならば、電荷は３０μｓ未満で完全に無くなり、タイマーの目的を無意味にする。多くの状況では、この制約は１００ｎＦを下回らないキャップを示唆する。必要に応じてより大きい値が使用される。

[0026]ブートストラップダイオードＤＢＯＯＴは、優れた性能を維持するため、超高速リカバリーコンポーネントではないとしても、少なくとも高速リカバリーであるべきである。ブートダイオードのカソードはＣＯＭとおおよそハイ側電圧との間で切り替わるので、このダイオードの逆リカバリー時間が重要である。印加電圧が十分に低いならば、ショットキーダイオードは、本質的に逆リカバリー時間が不足するので、最適なダイオードである。ブートストラップコンポーネントに関する更なる情報については、ｗｗｗ．ｉｒｆ．ｃｏｍから入手可能であり、参照としてその内容が組み入れられた、Ｊｏｎａｔｈａｎ Ａｄａｍｓ著の“Ｂｏｏｔｓｔｒａｐ Ｃｏｍｐｏｎｅｎｔ Ｓｅｌｅｃｔｉｏｎ Ｆｏｒ Ｃｏｎｔｒｏｌ ＩＣｓ”， Ｄｅｓｉｇｎ Ｔｉｐ ＤＴ ９８−２を参照されたい。

イネーブルピン
[0027]イネーブルピンＥＮ（図１〜２を参照）は、調光とオープン回路保護の両方のための多機能制御素子としての役目を担う。イネーブルピンがローに保たれるとき、チップは動作環境への変更が無く完全に機能的な状態のままである。制御フィードバック及びレギュレーションを動作不能にするため、２Ｖ以上の電圧がイネーブルピンに加えられる。チップが動作不能状態であるならば、出力ＨＯはローのままであり、一方、出力ＬＯは、ブートストラップコンデンサ上の電荷を維持するだけでなく、ＶＳが浮遊することを阻止するためハイのままである。ＩＲＳ２５４０を動作不能にするためのこの２Ｖのスレッショルドは、あらゆる外部発生雑音、又は、アプリケーショングランド雑音に対する排除性を高めるために有利である。

調光モード
[0028]調光を実現するため、一定周波数及び選択されたデューティサイクルを備えた信号がイネーブルピンＥＮに供給される（図７を参照）。ＥＮピンはまたアニメーション効果を生成するため高速でＬＥＤのオンとオフを切り替えるためにも使用される。

[0029]平均負荷電流と調光信号のデューティサイクルとの間には直接的な線形関係がある。デューティサイクル比が５０％であるならば、最大設定光出力の５０％が実現される。同様に、比が３０％であるならば、最大設定光出力の７０％が実現される。調光信号の周波数は、フラッシング、又は、可能であれば「ストローブ光」効果を回避するように選択される。数ｋＨｚのオーダーの信号で間に合う。

[0030]実現可能な（光出力が０％に到達する）最小限の調光量は、完全に機能的な調整状態であるＨＯ出力の「オン」時間によって決まる。確実な調光を維持するため、イネーブル信号の「オフ」時間をＨＯの「オン」時間の少なくとも１０倍の時間に保つことが推奨される。例えば、アプリケーションが４００Ｖの入力電圧及び１００Ｖの出力電圧を用いて５００ｋＨｚで動いているならば、ＨＯの「オン」時間は５００ｎｓ（周期の４分の１、以下の計算式を参照）である。これはイネーブル信号の５μｓの最小「オフ」時間を設定する。

オープン回路保護モード
[0031]分圧器ＲＯＶ１、ＲＯＶ２、キャップＣＥＮ、及び、ツェナーダイオードＤＯＶを使用することにより、出力電圧は実質的に希望値でクランプ可能である。出力クランプ７０は、正側出力端子ＶＯＵＴ＋がハイ側入力電圧で浮遊することを阻止する。

[0032]オープン回路条件において、出力電圧は無限の時間に亘って保持できない。このため、スイッチングが出力電圧クランプ７０又はウォッチドッグタイマー６０に起因してＨＯ出力とＬＯ出力との間で行われる。この状態では、フィードバックピンＩＦＢを用いて電流を調整するのではなく、出力電圧がイネーブルピンＥＮによって調整される。変化及びスイッチングは、図９からわかるように、正側出力端子で観測可能であり、観測される。出力電圧とＩＦＢとの間の信号形状の差は、電圧クランプ７０を形成するため使用されるコンデンサＣＥＮによって生じる。スパイクの繰り返しはキャップサイズを増大することによって削減可能である。

[0033]２台の抵抗器ＲＯＶ１、ＲＯＶ２は、出力ＶＯＵＴ＋のための分圧器を形成し、この出力は次にツェナーダイオードＤＯＶのアノードに供給される。ダイオードは、そのノミナル電圧を超えるときに限り導通し、イネーブルピンに流入させる。分圧器ネットワークがツェナー定格よりも少なくとも２Ｖ大きい電圧を生成すると、チップは動作不能状態に入る。コンデンサＣＥＮは、正側出力端子で観測される変化／スイッチングをフィルタ処理し遅くするために役立つ。設計者は、以下の解析を用いてクランプ出力電圧を決定可能である。コンデンサの選定は設計者に一任される。

低電圧誤動作防止モード
[0034]図１及び２を参照すると、低電圧誤動作防止モード（ＵＶＬＯ）は、ＶｃｃがＩＣのターンオンスレッショルドに満たないときにＩＲＳ２５４０が置かれる状態として画成される。スタートアップ条件中に、チップ電源ＶＢＵＳが不十分であり、Ｖｃｃｕｖ＋未満であることがわかるならば、ＩＲＳ２５４０はＵＶＬＯモードに入る。本発明の一実施形態において、Ｖｃｃｕｖ＋は約１０．５乃至１２．５ボルトであり、好ましくは、約１１．５ボルトである。この状態はチップがコントロール信号によって動作不能にされたときと非常に類似している。低電圧誤動作防止回路２０は、ゲート２１、２２、２３を介して、ハイ側ドライバ２５及びロー側ドライバ２７を制御する。出力ＨＯはロー状態のままであり、一方、出力ＬＯは、ブートストラップコンデンサＣＢＯＯＴ（図１）上の電荷を維持するのに加えて、ＶＳのフローティングを阻止するためハイ状態に保たれる。ＶＢＵＳがＶｃｃｕｖ＋まで増加すると、チップは正常動作モードに入る。既に正常動作である場合、チップは電源電圧がＶｃｃｕｖ−へ降下するまでＵＶＬＯに入らない。開示された実施形態では、Ｖｃｃｕｖ−は約８．５乃至１０．５ボルトであり、好ましくは、約９．５ボルトである。

過熱モード
[0035]チップが１３０度を上回る周囲温度を検知するならば、過熱保護回路４０は、この場合もゲート２１、２２、２３を介して、チップをＵＶＬＯモードと同じ状態に置く。ＨＯ出力はロー状態のままであり、一方、ＬＯ出力は、ブートストラップコンデンサＣＢＯＯＴ上の電荷を維持するのに加えて、ＶＳの浮遊を阻止するためハイ状態に保たれる。正常動作は、検知された周囲温度が１３０度よりも降下し、ＶｃｃがＶｃｃｕｖ＋を通って再び上昇すると開始し、これにより、ＵＶＬＯモードを終了する。

[0036]本発明の実施形態が説明されているが、本発明はこのような実施形態に限定されず、当業者が想起するような変形及び変更にまで及ぶものである。

ＩＣの典型的なアプリケーションを示す回路図である。 ＩＣの機能ブロック図である。 ＩＣ内のピン配置を示す表である。 コントロール信号を示すグラフである。 （Ａ）及び（Ｂ）はエネルギーがインダクタＬ１に蓄積される電流パス及びインダクタＬ１から放出される電流パスを示す。 ウォッチドッグタイマーの動作を説明する図である。 調光信号を示すグラフである。 光出力とイネーブルピンＥＮにおけるデューティサイクルとを示すグラフである。 クランプありのオープン回路故障信号を示すグラフである。

符号の説明

２０…低電圧誤動作防止回路、２１，２２，２３…ゲート、２５…ハイ側ドライバ、２７…ロー側ドライバ、４０…過熱保護回路、５０…内部高精度バンドギャップ電圧基準、６０…ウォッチドッグタイマー、７０…オープン回路保護回路。

Claims (13)

1. 調整された電流を負荷に供給するバック電源回路であって、
   ハーフブリッジ配置内で直列接続された第１及び第２のスイッチング装置と、
   前記第１及び第２のスイッチング装置のためのそれぞれの第１及び第２のドライバと、
   一端が前記第１及び第２のスイッチング装置の間の接続点に接続され、他端が出力電圧を前記負荷へ供給するインダクタと、
   前記負荷に接続され、前記負荷内の出力電流を表すフィードバック電圧を供給するフィードバック回路と、
   論理回路を介して前記第１及び第２のドライバの両方に接続され、前記出力電圧を前記負荷に供給するように、したがって、前記負荷電流が上限と下限との間で維持されるように前記ドライバのヒステリシス制御を行うコンパレータと、
   を備え、
   前記出力電圧の前記上限を設定する前記フィードバック電圧が前記コンパレータへフィードバックされ、
   前記出力電圧の前記下限を設定する基準電圧回路が前記コンパレータに接続され、
   前記基準電圧回路がバンドギャップ電圧基準回路であり、
   該バック電源回路は、前記コンパレータのうちの１台に接続され、イネーブル信号を受け、前記出力電圧を選択された値に設定するため動作可能であるイネーブル回路を更に備え、
   前記イネーブル回路が前記イネーブル信号に応答し、前記出力電圧を選択された値でクランプする、
   回路。
2. 調整された電流を負荷に供給するバック電源回路であって、
   ハーフブリッジ配置内で直列接続された第１及び第２のスイッチング装置と、
   前記第１及び第２のスイッチング装置のためのそれぞれの第１及び第２のドライバと、
   一端が前記第１及び第２のスイッチング装置の間の接続点に接続され、他端が出力電圧を前記負荷へ供給するインダクタと、
   前記負荷に接続され、前記負荷内の出力電流を表すフィードバック電圧を供給するフィードバック回路と、
   論理回路を介して前記第１及び第２のドライバの両方に接続され、前記出力電圧を前記負荷に供給するように、したがって、前記負荷電流が上限と下限との間で維持されるように前記ドライバのヒステリシス制御を行うコンパレータと、
   を備え、
   前記出力電圧の前記上限を設定する前記フィードバック電圧が前記コンパレータへフィードバックされ、
   前記出力電圧の前記下限を設定する基準電圧回路が前記コンパレータに接続され、
   該バック電源回路は、前記コンパレータのうちの１台に接続され、イネーブル信号を受け、前記出力電圧を選択された値に設定するため動作可能であるイネーブル回路を更に備え、
   前記イネーブル回路が前記イネーブル信号に応答し、前記出力電圧を選択された値でクランプする、
   回路。
3. 調整された電流を負荷に供給するバック電源回路であって、
   ハーフブリッジ配置内で直列接続された第１及び第２のスイッチング装置と、
   前記第１及び第２のスイッチング装置のためのそれぞれの第１及び第２のドライバと、
   一端が前記第１及び第２のスイッチング装置の間の接続点に接続され、他端が出力電圧を前記負荷へ供給するインダクタと、
   前記負荷に接続され、前記負荷内の出力電流を表すフィードバック電圧を供給するフィードバック回路と、
   論理回路を介して前記第１及び第２のドライバの両方に接続され、前記出力電圧を前記負荷に供給するように、したがって、前記負荷電流が上限と下限との間で維持されるように前記ドライバのヒステリシス制御を行うコンパレータと、
   を備え、
   前記出力電圧の前記上限を設定する前記フィードバック電圧が前記コンパレータへフィードバックされ、
   前記出力電圧の前記下限を設定する基準電圧回路が前記コンパレータに接続され、
   該バック電源回路が、
   前記コンパレータのうちの１台に接続され、イネーブル信号を受け、前記出力電圧を選択された値に設定するため動作可能であるイネーブル回路と、
   前記出力電圧を受けて、前記出力電圧が所定の値を上回るときにクランピング信号を前記イネーブル回路に供給するオープン回路検出回路と、
   を更に備える、回路。
4. 調整された電流を負荷に供給するバック電源回路であって、
   ハーフブリッジ配置内で直列接続された第１及び第２のスイッチング装置と、
   前記第１及び第２のスイッチング装置のためのそれぞれの第１及び第２のドライバと、
   一端が前記第１及び第２のスイッチング装置の間の接続点に接続され、他端が出力電圧を前記負荷へ供給するインダクタと、
   前記負荷に接続され、前記負荷内の出力電流を表すフィードバック電圧を供給するフィードバック回路と、
   論理回路を介して前記第１及び第２のドライバの両方に接続され、前記出力電圧を前記負荷に供給するように、したがって、前記負荷電流が上限と下限との間で維持されるように前記ドライバのヒステリシス制御を行うコンパレータと、
   を備え、
   前記出力電圧の前記上限を設定する前記フィードバック電圧が前記コンパレータへフィードバックされ、
   前記出力電圧の前記下限を設定する基準電圧回路が前記コンパレータに接続され、
   該バック電源回路が、前記出力電圧に応答して、前記出力電圧が第１の所定の時間に亘って所定の値を上回るときに、第２の所定の時間に亘って前記第１及び第２のドライバへ信号を発するウォッチドッグタイマー回路を更に備える、
   回路。
5. 調整された電流を負荷に供給するバック電源回路であって、
   ハーフブリッジ配置内で直列接続された第１及び第２のスイッチング装置と、
   前記第１及び第２のスイッチング装置のためのそれぞれの第１及び第２のドライバと、
   一端が前記第１及び第２のスイッチング装置の間の接続点に接続され、他端が出力電圧を前記負荷へ供給するインダクタと、
   前記負荷に接続され、前記負荷内の出力電流を表すフィードバック電圧を供給するフィードバック回路と、
   論理回路を介して前記第１及び第２のドライバの両方に接続され、前記出力電圧を前記負荷に供給するように、したがって、前記負荷電流が上限と下限との間で維持されるように前記ドライバのヒステリシス制御を行うコンパレータと、
   を備え、
   前記出力電圧の前記上限を設定する前記フィードバック電圧が前記コンパレータへフィードバックされ、
   前記出力電圧の前記下限を設定する基準電圧回路が前記コンパレータに接続され、
   該バック電源回路が、前記コンパレータのうちの１台に接続され、イネーブル信号を受け、前記出力電圧を選択された値に設定するため動作可能であるイネーブル回路を更に備え、
   前記第１及び第２のドライバ、コンパレータ、論理回路並びに基準電圧回路が単一の半導体チップ上に設けられ、
   前記イネーブル回路が前記イネーブル信号に応答し、前記出力電圧を選択された値でクランプする、
   回路。
6. 前記負荷が少なくとも１台のＬＥＤを備える、請求項１〜５の何れか一項に記載の回路。
7. 前記コンパレータのうちの１台に接続され、イネーブル信号を受け、前記出力電圧を選択された値に設定するため動作可能であるイネーブル回路を更に備える、請求項４記載の回路。
8. 前記イネーブル回路が前記イネーブル信号に応答し、前記出力電圧のデューティサイクルを調整する、請求項３又は７に記載の回路。
9. 前記負荷が少なくとも１台のＬＥＤを備え、前記イネーブル回路が前記少なくとも１台のＬＥＤを調光するため動作可能である、請求項８記載の回路。
10. 前記負荷が少なくとも１台のＬＥＤを備え、前記イネーブル回路がアニメーション効果を生成するため前記少なくとも１台のＬＥＤの高速スイッチングのため動作可能である、請求項８記載の回路。
11. 前記イネーブル回路が前記イネーブル信号に応答し、前記出力電圧を選択された値でクランプする、請求項３又は７に記載の回路。
12. 前記オープン回路検出回路が分圧器と、前記イネーブル回路に接続されたツェナーダイオードとを備え、前記ツェナーダイオードが前記分圧器の選択された出力電圧に応じて導通し、これにより前記クランピング信号を供給する、請求項３記載の回路。
13. 前記イネーブル回路が前記チップの単一のピンに接続され、これにより出力デューティサイクルと出力クランピングの両方を１本のピンで制御する、請求項５記載の回路。
    

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