JP4152265B2 - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor device Download PDFInfo
- Publication number
- JP4152265B2 JP4152265B2 JP2003176374A JP2003176374A JP4152265B2 JP 4152265 B2 JP4152265 B2 JP 4152265B2 JP 2003176374 A JP2003176374 A JP 2003176374A JP 2003176374 A JP2003176374 A JP 2003176374A JP 4152265 B2 JP4152265 B2 JP 4152265B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- polycrystalline silicon
- source
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、ゲート電極として高融点金属のみを用いた、いわゆるMOS型の半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
従来、MOFETのゲート電極は、多結晶シリコンを用いることが一般的であった。しかし、近年の微細化による高性能化を推し進めるに当たり、多結晶シリコンゲートでは、以下のような問題が顕在化し始めた。
【0003】
まず、P型の多結晶シリコンの場合、不純物であるボロンがゲート絶縁膜を突き抜けて基板のチャンネル層にまで到達し、閾値電圧をばらつかせるという問題がある。
【0004】
次に、多結晶シリコンでは、不純物の導入に限界があり、必然的にゲート絶縁膜との界面に空乏層ができてしまう。これにより、微細化のためにゲート絶縁膜を薄膜化する際にはこの空乏層分を考慮し、あらかじめゲート絶縁膜を数Å薄くしなければならず、ゲート絶縁膜のトンネルリーク電流が増大してしまう。
【0005】
また、ゲート電極の微細化に伴い、多結晶シリコンを用いたゲート電極では、ゲート抵抗の増加が著しく、高性能化の障害となっていた。
【0006】
このような多結晶シリコンゲートを用いた場合の問題を解決するために、ゲート電極として高融点金属を用いた半導体装置がある。さらに、高融点金属を用いた場合の加工性や寸法の制御性を改善し、その後の熱処理工程によりゲート絶縁膜やゲート電極の劣化を防ぐために、ゲート電極として高融点金属のみを用いた半導体装置も考えられている(例えば、特許文献1参照)。
【0007】
【特許文献1】
特開2000−252462号公報(第3−4頁、第1図)
【0008】
【発明が解決しようとする課題】
しかし、ゲート電極として高融点金属のみを用いた従来の半導体装置において、ゲート電極の下に位置するソースドレイン領域とゲート電極の間の寄生容量が高くなり、性能が劣化するという問題があった。
【0009】
本発明は、上述のような課題を解決するためになされたもので、その目的は、ゲート電極として高融点金属のみを用いた半導体装置において、ゲート電極の下に位置するソースドレイン領域とゲート電極の間の寄生容量を低減し、高性能化を図ることができる半導体装置及びその製造方法を得るものである。
【0010】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に選択的に多結晶シリコン膜を形成する工程と、全面に絶縁膜を形成する工程と、前記絶縁膜で覆われた前記多結晶シリコン膜の側部にサイドウォールスペーサを形成する工程と、前記サイドウォールスペーサに覆われていない前記絶縁膜及び前記ゲート絶縁膜を除去する工程と、前記多結晶シリコン膜及び前記サイドウォールスペーサをマスクにしてイオン注入し、第1のソースドレイン領域を形成する工程と、前記サイドウォールスペーサを除去する工程と、前記サイドウォールスペーサを除去した後に、前記多結晶シリコン膜をマスクにしてイオン注入し、第2のソースドレイン領域を形成する工程と、前記第2のソースドレイン領域を形成した後に、前記多結晶シリコン膜の側部を覆う前記絶縁膜のみを除去する工程と、前記多結晶シリコン膜の側部を覆う前記絶縁膜のみを除去した後に、少なくとも前記多結晶シリコン膜の全てをシリサイド化するに十分な厚さの金属材料で全面を覆う工程と、前記金属材料で全面を覆った後に、熱処理により、前記多結晶シリコン膜を全て金属シリサイドに置換させ、前記第1のソースドレイン領域上に金属シリサイド膜を形成する工程とを有する。本発明のその他の特徴は以下に明らかにする。
【0011】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。図1〜10は本発明の半導体装置の製造法を示す工程断面図である。
【0012】
まず、図1に示すように、シリコンからなる半導体基板11に素子分離領域12a、12b、12cを形成する。そして、素子分離領域12aと12bの間にPウェル13を形成し、素子分離領域12bと12cの間にNウェル14を形成する。
【0013】
次に、Pウェル13及びNウェル14に閾値電圧調整用の不純物をそれぞれ導入した後、図2に示すように、半導体基板11上にゲート絶縁膜15を形成する。このゲート絶縁膜15は、例えば、酸化温度850℃の酸化雰囲気中で膜厚0.5〜2.0nmのシリコン酸化膜を形成した後、NOガス雰囲気中でこのシリコン酸化膜の表面を窒化することで形成される。あるいは、Al2O3、HfO2、ZrO2又はこれらの混合物を2.0〜5.0nmの膜厚で成膜してもよい。次に、ゲート絶縁膜15上に、SiH4又はSiD4を原材料としたLPCVD法で、多結晶シリコン膜16を100〜200nmの膜厚で成膜する。
【0014】
次に、パターニングしたフォトレジストをマスクにして、多結晶シリコン膜16を異方性エッチングすることで、図3に示すように、Pウェル13上とNウェル14上のゲート絶縁膜15上に、それぞれパターニングされた多結晶シリコン膜16a、16bを形成する。
【0015】
次に、図4に示すように、全面にシリコン酸化膜からなる絶縁膜18を形成する。この絶縁膜18は、TEOSとO3を原材料としたプラズマCVD法により成膜する。成膜温度は450〜550℃で、膜厚は1.0〜5.0nmとする。
【0016】
次に、LPCVD法により全面にシリコン窒化膜を成膜後、エッチバックすることにより、図5に示すように、絶縁膜18で覆われた多結晶シリコン膜16a、16bの側部に、ダミーのサイドウォールスペーサ19を形成する。そして、サイドウォールスペーサ19に覆われていない絶縁膜18及びゲート絶縁膜15を除去する。
【0017】
次に、図6に示すように、多結晶シリコン膜16a及びサイドウォールスペーサ19をマスクにN型イオンを注入して、Pウェル13に第1のソースドレイン領域20を形成する。また、同様にP型イオンを注入して、Nウェル14に第1のソースドレイン領域21を形成する。
【0018】
次に、図7に示すように、サイドウォールスペーサ19をホット燐酸処理により除去する。そして、多結晶シリコン膜16aをマスクにしてN型イオンを注入して、Pウェル13に第2のソースドレイン領域22を形成する。また、同様にP型イオンを注入して、Nウェル14に第2のソースドレイン領域23を形成する。ここで、第2のソースドレイン領域22,23は、第1のソースドレイン領域20,21よりも不純物濃度が低いLDD領域である。
【0019】
次に、図8に示すように、フッ酸により、多結晶シリコン膜16a、16bの側部を覆う絶縁膜18のみを除去する。この際に、多結晶シリコン膜16a、16bの側部を覆う絶縁膜18のフッ酸に対するエッチングレートが、それ以外の部分に成膜された絶縁膜18のものと比べて数倍大きいことを利用する。その後、熱処理により、Pウェル13、Nウェル14、第1のソースドレイン領域20,21、第2のソースドレイン領域22,23の不純物の活性化を行う。
【0020】
次に、図9に示すように、スパッタ法を用いて、全面に、金属材料として、TiN/Co又はTiN/Niの積層膜24を堆積する。ただし、Co又はNiの膜厚は5〜20nmとし、TiNの膜厚は10〜20nmとする。この積層膜24の膜厚は、少なくとも多結晶シリコン膜16a,16bの全てをシリサイド化するに十分な厚さにする。
【0021】
ここで、Coを用いた場合、シリコンと反応して形成される金属シリサイドはCoSi2である。この際、消費されるシリコンの膜厚は、堆積直後のCoの膜厚の約3.6倍である。ただし、Coは多結晶シリコン膜16a,16bの両側の側壁に堆積するため、消費されるシリコンは、堆積直後のCoの膜厚の約7.2倍となる。したがって、例えば、膜厚が72nmの多結晶シリコン膜16a,16bを全て金属シリサイドにするためには、Coの膜厚は10nm以上にする必要がある。
【0022】
一方、Niを用いた場合、シリコンと反応して形成される金属シリサイドは比抵抗の小さいNiSiである。この際、消費されるシリコンの膜厚は、堆積直後のNiの膜厚の約1.8倍である。ただし、Niは多結晶シリコン膜16a,16bの両側の側壁にNiが堆積するため、消費されるシリコンは、堆積直後のNiの膜厚の約3.6倍となる。したがって、例えば膜厚が36nmの多結晶シリコン膜16a,16bを全て金属シリサイドにするためには、Niの膜厚は10nm以上にする必要がある。
【0023】
そして、窒素雰囲気中、温度450〜550℃、30秒間の熱処理を行って、図10に示すように、多結晶シリコン膜16a,16bを全て金属シリサイドに置換させ、金属シリサイドのみからなるゲート電極25a,25bを形成する。また、同時に、第1のソースドレイン領域20,21上に金属シリサイド膜26a、26bを形成する。次に、アニール処理で反応せずに残った積層膜24は、硫酸に過酸化水素水を加えた液等で除去する。なお、Coを用いた場合は、さらに窒素雰囲気中で温度700〜800℃で30秒間アニール処理をし、低抵抗のCoSi2に転換させる。
【0024】
この後は、図示は省略するが、全面に絶縁膜を成膜し、CMP処理により平坦化を行い、ソース、ドレイン、ゲートに対してコンタクトを開口し、タングステンの埋め込みを行い、最後に配線を形成して、MOSFETは完成する。
【0025】
本発明の半導体装置は、図10に示すように、半導体基板11と、この半導体基板11の表面に形成されたチャンネル領域27a,27bと、半導体基板11の表面にチャンネル領域27a,27bを隔てて形成された第1のソースドレイン領域20,21と、チャンネル領域27a,27b及び第1のソースドレイン領域20,21の間に形成された第2のソースドレイン領域22,23と、チャンネル領域27a,27b及び第2のソースドレイン領域22,23の上に形成されたゲート絶縁膜15と、第2のソースドレイン領域22,23の上に形成された絶縁膜18と、ゲート絶縁膜15及び絶縁膜18の上に形成された金属シリサイドのみからなるゲート電極25a,25bと、第1のソースドレイン領域20,21の上に形成された金属シリサイド膜26a、26bを有する。このように、ゲート電極25a,25bと第2のソースドレイン領域22,23の間にゲート絶縁膜15だけでなく、絶縁膜18も形成されているため、寄生容量を低減し、高性能化を図ることができる。
【0026】
【発明の効果】
本発明は以上説明したように、ゲート電極として高融点金属のみを用いた半導体装置において、ゲート電極の下に位置するソースドレイン領域とゲート電極の間の寄生容量を低減し、高性能化を図ることができる。
【図面の簡単な説明】
【図1】 本発明の半導体装置の製造法を示す工程断面図(その1)である。
【図2】 本発明の半導体装置の製造法を示す工程断面図(その2)である。
【図3】 本発明の半導体装置の製造法を示す工程断面図(その3)である。
【図4】 本発明の半導体装置の製造法を示す工程断面図(その4)である。
【図5】 本発明の半導体装置の製造法を示す工程断面図(その5)である。
【図6】 本発明の半導体装置の製造法を示す工程断面図(その6)である。
【図7】 本発明の半導体装置の製造法を示す工程断面図(その7)である。
【図8】 本発明の半導体装置の製造法を示す工程断面図(その8)である。
【図9】 本発明の半導体装置の製造法を示す工程断面図(その9)である。
【図10】 本発明の半導体装置の製造法を示す工程断面図(その10)である。
【符号の説明】
11 半導体基板
15 ゲート絶縁膜
18 絶縁膜
20,21 第1のソースドレイン領域
22,23 第2のソースドレイン領域
25a,25b ゲート電極
26a、26b 金属シリサイド膜
27a,27b チャンネル領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a so-called MOS type semiconductor device using only a refractory metal as a gate electrode and a method for manufacturing the same.
[0002]
[Prior art]
Conventionally, polycrystalline silicon is generally used for the gate electrode of the MOFET. However, in pursuing higher performance due to recent miniaturization, the following problems have started to appear in polycrystalline silicon gates.
[0003]
First, in the case of P-type polycrystalline silicon, there is a problem that boron, which is an impurity, penetrates the gate insulating film and reaches the channel layer of the substrate, thereby varying the threshold voltage.
[0004]
Next, in polycrystalline silicon, there is a limit to the introduction of impurities, and a depletion layer is inevitably formed at the interface with the gate insulating film. As a result, when thinning the gate insulating film for miniaturization, this depletion layer must be taken into consideration, and the gate insulating film must be thinned several times in advance, increasing the tunnel leakage current of the gate insulating film. End up.
[0005]
Further, with the miniaturization of the gate electrode, in the gate electrode using polycrystalline silicon, the gate resistance is remarkably increased, which has been an obstacle to high performance.
[0006]
In order to solve the problem in the case where such a polycrystalline silicon gate is used, there is a semiconductor device using a refractory metal as a gate electrode. Furthermore, a semiconductor device using only a refractory metal as a gate electrode in order to improve processability and dimensional controllability when using a refractory metal and prevent deterioration of the gate insulating film and gate electrode by a subsequent heat treatment process. Is also considered (see, for example, Patent Document 1).
[0007]
[Patent Document 1]
JP 2000-252462 (page 3-4, FIG. 1)
[0008]
[Problems to be solved by the invention]
However, in a conventional semiconductor device using only a refractory metal as a gate electrode, there is a problem that the parasitic capacitance between the source / drain region located under the gate electrode and the gate electrode is increased, and the performance is deteriorated.
[0009]
The present invention has been made in order to solve the above-described problems, and an object of the present invention is to provide a source / drain region and a gate electrode located under the gate electrode in a semiconductor device using only a refractory metal as the gate electrode. A semiconductor device and a method for manufacturing the same can be obtained that can reduce the parasitic capacitance between the semiconductor devices and improve the performance.
[0010]
[Means for Solving the Problems]
The method for manufacturing a semiconductor device according to the present invention includes a step of forming a gate insulating film on a semiconductor substrate, a step of selectively forming a polycrystalline silicon film on the gate insulating film, and an insulating film formed on the entire surface. Forming a sidewall spacer on a side of the polycrystalline silicon film covered with the insulating film; removing the insulating film and the gate insulating film not covered with the sidewall spacer; Then, ion implantation using the polycrystalline silicon film and the sidewall spacer as a mask to form a first source / drain region, a step of removing the sidewall spacer, and after removing the sidewall spacer, Ion implantation using the polycrystalline silicon film as a mask to form a second source / drain region; and the second source / drain region. And removing only the insulating film covering the side portions of the polycrystalline silicon film, and removing only the insulating film covering the side portions of the polycrystalline silicon film. A step of covering the entire surface with a metal material having a thickness sufficient for silicidation of all of the silicon film, and after covering the entire surface with the metal material, the polycrystalline silicon film is entirely replaced with metal silicide by heat treatment, Forming a metal silicide film on the first source / drain region. Other features of the present invention will become apparent below.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. 1 to 10 are process sectional views showing a method for manufacturing a semiconductor device of the present invention.
[0012]
First, as shown in FIG. 1,
[0013]
Next, after introducing impurities for adjusting the threshold voltage into the P well 13 and the N well 14, respectively, a
[0014]
Next, the
[0015]
Next, as shown in FIG. 4, an
[0016]
Next, a silicon nitride film is formed on the entire surface by LPCVD and then etched back, so that
[0017]
Next, as shown in FIG. 6, N-type ions are implanted using the
[0018]
Next, as shown in FIG. 7, the
[0019]
Next, as shown in FIG. 8, only the insulating
[0020]
Next, as shown in FIG. 9, a TiN / Co or TiN / Ni laminated
[0021]
Here, when Co is used, the metal silicide formed by reacting with silicon is CoSi 2 . At this time, the film thickness of silicon consumed is about 3.6 times the film thickness of Co immediately after deposition. However, since Co is deposited on the sidewalls on both sides of the
[0022]
On the other hand, when Ni is used, the metal silicide formed by reacting with silicon is NiSi having a small specific resistance. At this time, the film thickness of silicon consumed is about 1.8 times the film thickness of Ni immediately after deposition. However, since Ni is deposited on the sidewalls on both sides of the
[0023]
Then, heat treatment is performed in a nitrogen atmosphere at a temperature of 450 to 550 ° C. for 30 seconds to replace all of the
[0024]
After this, although not shown, an insulating film is formed on the entire surface, planarized by CMP treatment, contacts are opened for the source, drain and gate, tungsten is buried, and finally wiring is formed. Once completed, the MOSFET is complete.
[0025]
As shown in FIG. 10, the semiconductor device of the present invention has a
[0026]
【The invention's effect】
As described above, according to the present invention, in a semiconductor device using only a refractory metal as a gate electrode, the parasitic capacitance between the source / drain region located under the gate electrode and the gate electrode is reduced, thereby achieving high performance. be able to.
[Brief description of the drawings]
FIG. 1 is a process cross-sectional view (No. 1) showing a method for manufacturing a semiconductor device of the present invention;
FIG. 2 is a process cross-sectional view (part 2) illustrating the method for manufacturing a semiconductor device of the present invention;
FIG. 3 is a process cross-sectional view (part 3) illustrating the method for manufacturing a semiconductor device of the present invention;
FIG. 4 is a process cross-sectional view (No. 4) showing the method for manufacturing a semiconductor device of the invention.
FIG. 5 is a process cross-sectional view (part 5) illustrating the method for manufacturing a semiconductor device of the invention;
FIG. 6 is a process cross-sectional view (No. 6) showing the method for manufacturing a semiconductor device of the invention.
7 is a process cross-sectional view (No. 7) showing the method for manufacturing a semiconductor device of the invention; FIG.
FIG. 8 is a process cross-sectional view (No. 8) showing the method for manufacturing a semiconductor device of the invention;
FIG. 9 is a process cross-sectional view (No. 9) showing the method for manufacturing a semiconductor device of the invention;
FIG. 10 is a process cross-sectional view (No. 10) showing the method for manufacturing a semiconductor device of the invention.
[Explanation of symbols]
Claims (3)
前記ゲート絶縁膜上に選択的に多結晶シリコン膜を形成する工程と、 Selectively forming a polycrystalline silicon film on the gate insulating film;
全面に絶縁膜を形成する工程と、 Forming an insulating film on the entire surface;
前記絶縁膜で覆われた前記多結晶シリコン膜の側部にサイドウォールスペーサを形成する工程と、 Forming a sidewall spacer on the side of the polycrystalline silicon film covered with the insulating film;
前記サイドウォールスペーサに覆われていない前記絶縁膜及び前記ゲート絶縁膜を除去する工程と、 Removing the insulating film and the gate insulating film not covered with the sidewall spacer;
前記多結晶シリコン膜及び前記サイドウォールスペーサをマスクにしてイオン注入し、第1のソースドレイン領域を形成する工程と、 Ion implantation using the polycrystalline silicon film and the sidewall spacer as a mask to form a first source / drain region;
前記サイドウォールスペーサを除去する工程と、 Removing the sidewall spacer;
前記サイドウォールスペーサを除去した後に、前記多結晶シリコン膜をマスクにしてイオン注入し、第2のソースドレイン領域を形成する工程と、 Removing the sidewall spacers and then implanting ions using the polycrystalline silicon film as a mask to form a second source / drain region;
前記第2のソースドレイン領域を形成した後に、前記多結晶シリコン膜の側部を覆う前記絶縁膜のみを除去する工程と、 Removing only the insulating film covering the side portion of the polycrystalline silicon film after forming the second source / drain region;
前記多結晶シリコン膜の側部を覆う前記絶縁膜のみを除去した後に、少なくとも前記多結晶シリコン膜の全てをシリサイド化するに十分な厚さの金属材料で全面を覆う工程と、 A step of covering the entire surface with a metal material having a thickness sufficient to silicidize at least all of the polycrystalline silicon film after removing only the insulating film covering the sides of the polycrystalline silicon film;
前記金属材料で全面を覆った後に、熱処理により、前記多結晶シリコン膜を全て金属シリサイドに置換させ、前記第1のソースドレイン領域上に金属シリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法。 And after the entire surface is covered with the metal material, the entire polysilicon film is replaced with metal silicide by heat treatment, and a metal silicide film is formed on the first source / drain region. A method for manufacturing a semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003176374A JP4152265B2 (en) | 2003-06-20 | 2003-06-20 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003176374A JP4152265B2 (en) | 2003-06-20 | 2003-06-20 | Manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005012075A JP2005012075A (en) | 2005-01-13 |
JP4152265B2 true JP4152265B2 (en) | 2008-09-17 |
Family
ID=34099270
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003176374A Expired - Fee Related JP4152265B2 (en) | 2003-06-20 | 2003-06-20 | Manufacturing method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4152265B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008537347A (en) * | 2005-04-21 | 2008-09-11 | フリースケール セミコンダクター インコーポレイテッド | Method for manufacturing a MOS device having a non-SiO2 gate dielectric |
JP2008288364A (en) | 2007-05-17 | 2008-11-27 | Sony Corp | Semiconductor device, and manufacturing method of semiconductor device |
US7790622B2 (en) | 2007-07-14 | 2010-09-07 | Samsung Electronics Co., Ltd. | Methods for removing gate sidewall spacers in CMOS semiconductor fabrication processes |
-
2003
- 2003-06-20 JP JP2003176374A patent/JP4152265B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005012075A (en) | 2005-01-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6806534B2 (en) | Damascene method for improved MOS transistor | |
US7795644B2 (en) | Integrated circuits with stress memory effect and fabrication methods thereof | |
JPH10173177A (en) | Manufacture of mis transistor | |
US20090181504A1 (en) | Method for manufacturing a cmos device having dual metal gate | |
JP2007335834A (en) | Semiconductor device and manufacturing method thereof | |
KR20040029119A (en) | Improved high k-dielectrics using nickel silicide | |
US7776695B2 (en) | Semiconductor device structure having low and high performance devices of same conductive type on same substrate | |
US5824588A (en) | Double spacer salicide MOS process and device | |
JPH1187703A (en) | Manufacture of semiconductor device | |
JPH11284179A (en) | Semiconductor device and manufacture thereof | |
JP2006128427A (en) | Semiconductor device and manufacturing method therefor | |
KR100722936B1 (en) | Metal oxide semiconductor field effect transistor and method for forming the same | |
JP2006005056A (en) | Semiconductor device and its manufacturing method | |
KR100481185B1 (en) | Method of fabricating a MOS transistor using a total gate silicidation process | |
JP4152265B2 (en) | Manufacturing method of semiconductor device | |
JP2005228761A (en) | Semiconductor device and its manufacturing method | |
JP2005294799A (en) | Semiconductor device and its manufacturing method | |
JP2008198762A (en) | Semiconductor device and manufacturing method thereof | |
JPH09121050A (en) | Mos semiconductor device and fabrication thereof | |
US7078347B2 (en) | Method for forming MOS transistors with improved sidewall structures | |
WO2007069299A1 (en) | Method of manufacturing semiconductor device | |
KR100685898B1 (en) | method for manufacturing of semiconductor device | |
KR100549001B1 (en) | fabrication method of a MOS transistor having a total silicide gate | |
JP3581253B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2005252192A (en) | Method for manufacturing complementary semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050420 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051212 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071122 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071127 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080122 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080701 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080701 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |