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JP4151136B2 - 基板および半導体装置とその製造方法 - Google Patents

基板および半導体装置とその製造方法 Download PDF

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JP4151136B2
JP4151136B2 JP35583798A JP35583798A JP4151136B2 JP 4151136 B2 JP4151136 B2 JP 4151136B2 JP 35583798 A JP35583798 A JP 35583798A JP 35583798 A JP35583798 A JP 35583798A JP 4151136 B2 JP4151136 B2 JP 4151136B2
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electrode
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Panasonic Corp
Matsushita Electric Industrial Co Ltd
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Description

【０００１】
【発明の属する技術分野】
本発明は、情報通信機器等に使用される基板および半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
近年、情報通信機器関連の発達と、高速信号処理、高周波化に対応して、半導体装置には、低コストで、小型・軽量・薄型化の要求が高まってきている。そして、半導体ＩＣ（ベアチップ）と同等レベルまで小型化された商品が、いろいろな形態で提案されている。以下、これらを半導体装置と総称して呼ぶ。
【０００３】
現在、一般的な半導体装置の構造としては、図８および図９に示されるように、基板１０１上に半導体ＩＣ１０５の電極部１０６と対向するように電極パッド１０３ａを設け、さらにその電極パッド１０３ａからマザー基板（図示せず）に電気的に接続するための配線パターン１０２を設けたものであった。そして、この半導体ＩＣ１０５の電極部１０６と基板１０１の電極パッド１０３ａとの接続を、半導体ＩＣ１０５の各電極部１０６上に形成された半田バンプ等の突起部１０３ｂを介して行い、これらの突起部１０３ｂは、図１０に示されるようなバンプ装置１１０を用いて各電極部１０６上に１つ１つ個別に形成していくものであった。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、突起部１０３ｂを各電極部１０６上に１つ１つ形成する必要があるため、必然的に突起部１０３ｂの形成時間が長くなるとともに、実装時間の短縮にも限界があり、生産の効率化による半導体装置のコストダウン化が図りにくいものであった。また、半導体ＩＣ１０５の電極部１０６と基板１０１の電極パッド１０３ａとの導通を確実に行うためには、各電極部１０６上に設けられた突起部１０３ｂの形状、特に高さ形状を常に一定に揃える必要があり、そのため従来のような個別に各電極部１０６上に突起部１０３ｂを形成する方法では、常に安定した形状の突起部１０３ｂを形成することが非常に困難であった。
【０００５】
本発明は、上記課題を解決するためのものであり、常に安定した形状の突起部を有する基板および半導体装置とその製造方法を実現することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために本発明は、基板に形成された配線パターン上に、かつ実装する電子部品の電極部と対向する位置に、突起部を配線パターンと同一の導電性材料で形成した構成を有している。
【０００７】
この構成により、配線パターン上に突起部が一体で形成されるため、その形状を簡単に常に一定に揃えることができるとともに、電極部と突起部との導通も確実に図ることができる。
【０００８】
【発明の実施の形態】
本発明は、その表面に電子部品を実装するための基板であって、前記基板の表面に設けられた配線パターンと、前記配線パターンの所望位置に設けられた突起部とを備え、前記突起部は前記基板に実装される電子部品に設けられた電極部と電気的に接続されるとともに、前記配線パターンと同一の導電性材料で構成され、かつ前記配線パターンと前記突起部とが一体に構成されていることを特徴とする基板であり、これにより、配線パターン側に突起部を設けることができるため、すなわち実装される電子部品の電極部の位置に合わせてその対応する位置の配線パターン上に突起部を形成することができるため、突起部を簡単にかつ常に安定した形状で形成することができる。また、配線パターンと同一の導電性材料で突起部を形成することができるため、突起部と配線パターンとの電気的な接続を確実に行うことができ、実装される電子部品の電極部と突起部との電気的な接続も確実に行うことができるという作用を有する。
【０００９】
また、配線パターンと突起部とが一体に構成されていることにより、非常に簡単に効率よく突起部を形成することができるとともに、突起部の形状を簡単に且つ常に安定した形状で形成することができるという作用を有する。
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。
【００１１】
（実施の形態１）
図１は本発明の実施の形態１における半導体とそれを実装する基板の構成を示す斜視図であり、図２は同実施の形態における半導体を基板に実装した際の断面図である。
【００１２】
図１において、５は半導体（ベアチップ）であり、その下面の周囲（ペリフェラル）に複数個の電極部６が形成されている。一般にこの電極部６はＡｌで形成された電極にＡｕメッキ処理が施されているが、電解メッキ、無電解メッキ等の処理がされているものもある。また、電極部６は半導体５の下面の周囲だけでなく内側にも形成されたものがある。
【００１３】
次に、１はセラミックあるいはガラエポ樹脂等からなる基板で、その上面にＡｇ，Ａｇ−Ｐｄ，Ｃｕ等の導電性材料からなる複数の配線パターン２が形成されている。そしてその一端にかつ半導体５の電極部６と対向する位置に突起部３が形成されており、半導体５を基板１に実装した際に、この突起部３と電極部６とが図２に示すようにＡｇ−ＰｄあるいはＡｇ等の導電ペースト８を介して電気的に接続されるように形成されている。
【００１４】
ここで、突起部３は配線パターン２と同一の材料で配線パターン２と一体に形成されており、また導電ペースト８は突起部３と電極部６との接続を安定するために、また熱応力を緩和するために設けられている。
【００１５】
一方、配線パターン２の他端には、スルーホール電極部４が形成されており、Ａｇ−ＰｄあるいはＡｇ等の導電ペーストが充填されている。これにより、基板１の表面側と裏面側との導通が図られ、図２に示されるような裏面側に設けられたＡｌ等からなる裏面電極部９ａ上にＰｂ，Ｓｎ，Ａｇ等からなる半田ボール９を設けることにより、マザー基板（図示せず）への実装を簡単に行うことができる。
【００１６】
なお、突起部３およびスルーホール電極部４は配線パターン２の両端にそれぞれ設けられているが、これに限定されるものではなく、それぞれ配線パターン２の途中に設けても良く、これにより、配線パターン２の設計自由度を大きくすることができる。また、実装される部品は半導体５に限らず、他のチップコンデンサやチップ抵抗器等のようなチップ部品を用いても良く、半導体基板（装置）に限らず、回路基板としても利用することができる。
【００１７】
次に、図２において、７は突起部３と電極部６の接続部を覆うように半導体５と基板１との間に封入されたエポキシ樹脂等からなる封止部材であり、これにより突起部３と電極部６との接続部を保護することができるとともに、１０は配線パターン２を覆うように設けられたガラスペーストあるいはエポキシ樹脂等からなる絶縁層であり、これにより配線パターン２を保護することができ、これらにより長期信頼性を確保することができる。
【００１８】
次に、本発明の実施の形態１における突起部の形成方法について図面を参照しながら説明する。
【００１９】
図３は本発明の実施の形態１における突起部の形成方法を示す工程図であり、それぞれ（ａ）はフィルムへの溝部形成工程、（ｂ）は溝部への導電性材料充填工程、（ｃ）は基板への導電性材料転写工程を示している。
【００２０】
図３（ａ）において、２０はポリイミド等の樹脂系のフィルムであり、エキシマレーザあるいはＯ2レーザ等のレーザ光２１をスキャン照射あるいは一括照射することによりフィルム２０の分子結合を切断して飛散させることにより、第１の溝部２２および第２の溝部２３を形成している。
【００２１】
ここで、第２の溝部２３は第１の溝部２２よりも深く溝部が形成されているが、その方法としては、第２の溝部２３へのレーザ光の照射回数を第１の溝部２２よりも多くする方法や、第２の溝部２３へのレーザ光の照射パワーを第１の溝部２２よりも強くする方法等がある。
【００２２】
次に、図３（ｂ）において、２４はＡｇ，Ａｇ−Ｐｄ，Ａｕ，Ｃｕ等の導電性材料であり、セラミックあるいはシリコンゴムからなるスキージ２５により、第１の溝部２２および第２の溝部２３へ充填される。
【００２３】
ここで、第２の溝部２３は、第１の溝部２２に比べ溝幅が狭くて深いため、導電性材料２４を完全に充填することが難しいが、その対策としては、充填を数回繰り返し行ったり、その際遠心力を利用して充填を行ったり、あるいは導電性材料２４に含まれるフィラの粒径を小さくするなどして、完全にかつ効率よく導電性材料２４が充填されるように工夫している。
【００２４】
次に、図３（ｃ）において、２６は接着層であり、この上面に上述で作成したフィルム２０を目視あるいは画像認識による位置合わせを行いながら貼り合わせ、フィルム２０をはがすことにより、第１の溝部２２および第２の溝部２３に埋め込まれた導電性材料２４が転写され、転写後、約８５０℃で焼成することにより、転写物が固められる。このとき、第１の溝部２２に埋め込まれていた部分が配線パターン２となり、第２の溝部２３に埋め込まれていた部分が突起部３となる。
【００２５】
ここで、第１の溝部２２および第２の溝部２３に埋め込まれた導電性材料２４をフィルム２０から形状を損なうことなく剥離させるために、接着層２６がフィルム２０の転写前に基板１全体に均一に塗布されており、これにより転写物のみを接着固定してフィルム２０のみをより剥離しやすくしている。なお、この接着層２６は、転写後の焼成により飛散してしまうものである。
【００２６】
また、基板１とフィルム２０との膨張係数の違いを利用して剥離しやすくする方法もあり、例えば基板１側を冷やすことにより収縮させても、その温度ではフィルム２０は収縮しないため、この差を利用してフィルム２０をより剥離しやすくすることができる。
【００２７】
以上のように、本実施の形態によれば、基板１の配線パターン２の形成と、半導体５の実装に使われる突起部３の形成とを同時に、しかも複数箇所を一括で形成することができるため、製造工程数を大幅に削減することができるとともに、突起部３の高さばらつきをフィルム２０の溝部の深さばらつきで抑えることができるため、半導体５と基板１との電気的な接続をより確実にすることができる。
【００２８】
なお、エキシマレーザによるフィルム溝加工の深さばらつきは、３μｍ以下であり、接続の際に全く問題のないレベルである。本実施の形態ではレーザによる溝加工を行ったが、溝加工の方法としては、エッチングや金型成形による方法でもよい。
【００２９】
（実施の形態２）
次に、突起部３と半導体５の電極部６の接続について、実施の形態１とは異なる方法について、図４を用いて説明する。
【００３０】
図４は、本発明の実施の形態２における半導体を基板に実装した際の部分断面図である。なお、実施の形態１と同様の構成については、同一の番号を付し、その説明を省略する。
【００３１】
図において、実施の形態１と同様の方法で配線パターン２と一体に形成された突起部３の表面には導電性樹脂、Ａｕ−Ａｌ、あるいはＡｕ−Ａｕからなる金属メッキ層３０が形成されており、同様に半導体５の電極部６の表面にも導電性樹脂、Ａｕ−Ａｌ、あるいはＡｕ−Ａｕからなる金属メッキ層３０が形成されており、これらはＡｇ−Ｐｄ等の導電ペースト３１を介して接合されている。
【００３２】
これにより、突起部３と電極部６の接合が金属結合となり、電気的な接続がより確実に行えるとともに、導電ペースト３１としてＡｇ−Ｐｄ等のような抵抗値の低い材料を選択することにより、より高周波化にも対応が可能となる。
【００３３】
また、突起部３と電極部６の他の接続方法として、図５に示すように、突起部３をＡｕペーストで形成するとともに、電極部６をＡｌで形成し、突起部３の接合部分に超音波を加えて局部加熱させ、接合部分を活性化させて電極部６と接合させる方法もある。
【００３４】
これにより、突起部３と電極部６の接合がＡｕ−Ａｌの共晶結合となり、電気的な接合がより確実に行えるとともに、半田等の接着層なしに接続が可能となる。
【００３５】
（実施の形態３）
次に、突起部３と半導体５の電極部６の接続について、実施の形態１、２とは異なる方法について、図６を用いて説明する。
【００３６】
図６は、本発明の実施の形態３における半導体を基板に実装する際の工程図である。なお、実施の形態１と同様の構成については、同一の番号を付し、その説明を省略する。
【００３７】
図６（ａ）に示されるように、実施の形態１と同様の方法で基板１上に一体に形成された配線パターン２および突起部３に、あるいはそれらが形成された基板全体にブラスト粉流３２を加えることにより、その表面を粗化することができるとともに清浄化することができ、図６（ｂ）に示されるように導電ペースト８との接触面積を増加させて密着強度を高めることができるとともに、封止部材７を加えた際のアンカー効果が得られる。
【００３８】
なお、本実施の形態では、ブラスト処理を施したが、エッチング処理を施しても同様の効果が得られるとともに、実施の形態２のような金属結合や共晶結合に応用しても同様の効果が得られる。
【００３９】
（実施の形態４）
次に、本発明の応用例について、図を用いて説明する。なお、実施の形態１と同様の構成については、同一の番号を付し、その説明を省略する。
【００４０】
図７は、本発明の実施の形態４における多層基板の構成を示す断面図である。図において、実施の形態１と同様の方法で基板１上に配線パターン２ａおよび突起部３ａを形成し、その上面に絶縁層２１ａを塗布、研磨、平坦化した後、絶縁層２１ａから露出した突起部３ａと電気的に接続するように配線パターン２ｂおよび突起部３ｂを形成し、その上面に絶縁層２１ｂを塗布、研磨平坦化させ、さらに絶縁層２１ｂから露出した突起部３ｂと電気的に接続するように配線パターン２ｃおよび突起部３ｃを形成して多層基板を形成している。この工程を繰り返すことにより、より多層化が可能となり、より実装密度を高めることができる。
【００４１】
なお、多層化する際に、その都度、研磨処理を行っているが、これにより、基板１のそりを補正（吸収）でき、各層間での導通不良を減少させることができる。
【００４２】
（実施の形態５）
次に、突起部３と半導体５の電極部６の接続について、実施の形態１、２、３とは異なる方法について、図１１を用いて説明する。
【００４３】
図１１は、本発明の実施の形態５における半導体を基板に実装した際の部分断面図である。なお、実施の形態１と同様の構成については、同一の番号を付し、その説明を省略する。
【００４４】
図において、実施の形態１と同様の方法で配線パターン２と一体に突起部３が形成され、一方、半導体５の電極部６にはその表面にＡｕメッキ層３０が形成され、Ｐｂ−Ｓｎ、あるいはＡｇ−Ｓｎ等の半田３３を介して接合されている。
【００４５】
これにより、突起部３と電極部６の接合が半田３３による金属結合となり、低抵抗な接続が確実に行え、高周波化にも対応が可能となる。
【００４６】
また、突起部３と電極部６の他の接続方法として、図１２に示すように、異方性導電樹脂３４を介して接合させる方法もある。
【００４７】
異方性導電樹脂３４を用いることにより、異方性導電粒子３４ａが突起部３と電極部６の間に介在して電気的な接続が可能となり、同時に半導体５と基板１の間の封止も行えるため、工程数が少なく、より確実な接合が行える。
【００４８】
さらに、突起部３と電極部６の他の接続方法として、突起部３をＡｕメッキ処理されているか、またはＡｕペーストで形成するとともに、電極部６をＡｕメッキ処理し、突起部３の接合部分に超音波を加えて局部加熱させ、接合部分を活性化させて電極部６と接合させる方法もある。
【００４９】
これにより、突起部３と電極部６がＡｕ−Ａｕ接合となり、より低抵抗な接合が確実に行えるとともに、半田等の接着層なしに接続が可能となる。
【００５０】
（実施の形態６）
次に、突起部３と半導体５の電極部６の接続について、実施の形態１、２、３、５とは異なる方法について、図１３を用いて説明する。
【００５１】
図１３は、本発明の実施の形態６における突起部をレベリングする際の工程図である。なお、実施の形態１と同様の構成については、同一の番号を付し、その説明を省略する。
【００５２】
図に示されるように、実施の形態１と同様の方法で基板１上に配線パターン（図示せず）と一体に形成された突起部３を、金属平板等の平坦な面３５で負荷を加え、レベリングすることにより、突起部３の高さばらつきを低減できるとともに、実装される半導体の電極部との隙間ばらつきが低減でき、より接続が確実なものとなる。
【００５３】
また、本実施の形態では、金属平板等の平坦な面を用いてレベリング処理を施したが、図１４のように、実装される半導体５の電極部６で負荷を加え、レベリングする方法もある。
【００５４】
この方法によれば、突起部３の高さばらつきが、実装される半導体５の電極部６の高さばらつきに倣うため、突起部３と実装される半導体５の電極部６の隙間ばらつきが最少限に抑えられ、より接続が確実なものとなる。特に、半導体５の電極部６に半田等の厚みばらつきの大きい膜を形成する場合には有効な方法となる。
【００５５】
（実施の形態７）
次に、突起部３と半導体５の電極部６の接続について、実施の形態１、２、３、５、６とは異なる方法について、図１５、１６を用いて説明する。
【００５６】
図１５は、本発明の実施の形態７における導電ペーストを塗布する際の工程図であり、図１６は、突起形状改善前における導電ペーストを塗布する際の工程図である。なお、実施の形態１と同様の構成については、同一の番号を付し、その説明を省略する。
【００５７】
図１６に示す通り、突起部３の形状が単純な円柱形の場合、導電ペースト８を突起部３先端の面で捕らえるため、塗布量にばらつきが生じ、突起部と半導体の電極部の接続が不確実になる。それに対して、図１５に示すような突起部３の形状が凸形状を成す場合、導電ペースト８を突起部３先端の点で捕らえるため、塗布量にばらつきが生じない。これにより、突起部３と半導体の電極部の接続が確実なものとなる。
【００５８】
【発明の効果】
以上の説明より明らかなように、本発明によれば、配線パターンと同一の導電性材料で突起部を形成することができるため、突起部と配線パターンとの電気的な接続を確実に行うことができ、実装される電子部品の電極部と突起部との電気的な接続も確実に行うことができる。
【００５９】
また基板に配線パターンを形成する際に、同時にしかも一括して突起部を形成することができるため、生産性を大幅に向上させることができるとともに、突起部の形状を揃えることができ、半導体の電極部との電気的な接続を確実に行うことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体とそれを実装する基板の構成を示す斜視図
【図２】 同実施の形態における半導体を基板に実装した際の断面図
【図３】 同実施の形態における突起部の形成方法を示す工程図
【図４】 本発明の実施の形態２における半導体を基板に実装した際の部分断面図
【図５】 同実施の形態における他の例を示す部分断面図
【図６】 本発明の実施の形態３における半導体を基板に実装する際の工程図
【図７】 本発明の実施の形態４における多層基板の構成を示す断面図
【図８】 従来の半導体装置の断面図
【図９】 同従来例の半導体とそれを実装する基板の構成を示す斜視図
【図１０】 同従来例における突起部の形成方法を示す断面図
【図１１】 本発明の実施の形態５における半導体を基板に実装した際の部分断面図
【図１２】 同実施の形態における半導体を基板に実装した際の部分断面図
【図１３】 本発明の実施の形態６における突起部をレベリングする際の工程図
【図１４】 同実施の形態における突起部をレベリングする際の工程図
【図１５】 本発明の実施の形態７における導電ペーストを塗布する際の工程図
【図１６】 突起形状改善前における導電ペーストを塗布する際の工程図
【符号の説明】
１ 基板
２ 配線パターン
３ 突起部
４ スルーホール電極部
５ 半導体（ベアチップ）
６ 電極部
７ 封止部材
８ 導電ペースト
９ 半田ボール
１０ 絶縁層
２０ フィルム
２１ レーザ光
２２ 第１の溝部
２３ 第２の溝部
２４ 導電性材料
２５ スキージ
２６ 接着層
３０ 金属メッキ層
３１ 導電ペースト
３２ ブラスト粉流

Claims (2)

  1. 基板表面に電子部品を実装する際に、前記基板表面に設けられた配線パターンの所望位置に設けられた突起部と、前記基板表面に実装される電子部品に設けられた電極部とが電気的に接続されるように構成された基板の製造方法であって、フィルムに所望の配線パターン形状の第１の溝部を形成するとともに、前記第１の溝部の所望位置に突起形状の第２の溝部を形成する工程と、前記第１及び第２の溝部に導電性材料を充填する工程と、前記フィルムに充填された導電性材料を接着層を介して基板に転写し焼成する工程とを備え、前記基板に実装される電子部品に設けられた電極部と電気的に接続される突起部を配線パターンと一体にかつ同時に形成することを特徴とする基板の製造方法。
  2. 基板表面に配線パターンを形成するとともに、前記配線パターンの所望位置に突起部を形成する工程と、前記突起部と前記基板表面に実装される半導体チップ部品に設けられた電極部とを電気的に接続する工程とを備え、前記配線パターンと前記突起部とを一体にかつ同時に形成する半導体装置の製造方法であって、フィルムに所望の配線パターン形状の第１の溝部を形成するとともに、前記第１の溝部の所望位置に突起形状の第２の溝部を形成する工程と、前記第１及び第２の溝部に導電性材料を充填する工程と、前記フィルムに充填された導電性材料が接着層を介して基板に転写し焼成する工程と、前記突起部と半導体チップ部品に設けられた電極とを電気的に接続する工程とを備え、前記配線パターンと前記突起部とを一体にかつ同時に形成することを特徴とする半導体装置の製造方法。
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