JP4150076B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 76
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000010410 layer Substances 0.000 claims description 172
- 239000000463 material Substances 0.000 claims description 58
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 43
- 239000011810 insulating material Substances 0.000 claims description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 36
- 229910052710 silicon Inorganic materials 0.000 claims description 35
- 239000010703 silicon Substances 0.000 claims description 35
- 238000000151 deposition Methods 0.000 claims description 25
- 230000008021 deposition Effects 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 19
- 239000013078 crystal Substances 0.000 claims description 16
- 239000011241 protective layer Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 14
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 4
- 235000012431 wafers Nutrition 0.000 description 41
- 238000012360 testing method Methods 0.000 description 16
- 239000004020 conductor Substances 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000005137 deposition process Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Images
Classifications
-
- H01L29/66287—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本発明は、
− 絶縁材料の第１層と、非単結晶シリコンの第１層と、絶縁材料の第２層とをこの順序でシリコンウェファの表面上に設け、
− 急峻な壁面を有する窓を絶縁材料の第２層と、非単結晶シリコンの第１層とを通してエッチング形成して、絶縁材料の第１層を露出させ、
− 窓の壁面に保護層を設け、
− 窓内と、この窓に隣接する非単結晶シリコンの第１層の縁部の下側とで第１絶縁層を選択的にエッチング除去して、非単結晶シリコンの第１層の縁部自体とシリコンウェファの表面との双方を前記窓内と前記縁部の下側とで露出させ、
− 半導体材料を選択的に堆積させて、エピタキシャル半導体領域をシリコンウェファの露出表面上に形成するとともにこのエピタキシャル半導体領域に接続された多結晶半導体材料の縁部を非単結晶シリコンの第１層の露出縁部上に形成し、
− 前記窓の壁面上の前記保護層上に絶縁用のスペーサ層を設け、
− 非単結晶シリコンの第２層を堆積し、
これによりエピタキシャル半導体領域を有する半導体装置を製造する方法に関するものである。
この場合、半導体装置はバイポーラトランジスタとし、エピタキシャル半導体領域がこのトランジスタのベースを構成するようにすることができる。この場合、トランジスタのエミッタは非単結晶シリコンの第２層からの拡散により形成される。ベースにはシリコンの第１非単結晶層を介して接点が形成され、エミッタはシリコンの第２非単結晶層を介して接点が形成される。半導体装置はＭＯＳトランジスタとすることもできる。この場合、ＭＯＳトランジスタはエピタキシャル半導体領域内に形成される。この場合、ゲート酸化物層は、非単結晶のシリコンの第２層を堆積する前にエピタキシャル領域上に形成される。ソース及びドレイン領域をエピタキシャル領域内に拡散する導体のパターンは、絶縁材料の第２層を堆積する前に非単結晶シリコンの第１層内に形成される。ソース及びドレインには非単結晶シリコンの第１層内に形成された導体を以って接点が形成される。この場合、非単結晶シリコンの第２層がＭＯＳトランジスタのゲート電極を構成する。
バイポーラトランジスタの製造及びＭＯＳトランジスタの製造の双方にとって特に重要なことは、選択堆積中に、窓の縁部上に設けられた保護層上に半導体材料を堆積してはならないということである。ここに半導体材料の層が堆積されると、場合によってエミッタからベースに或いはソースからドレインに短絡を生ぜしめてしまう。
欧州特許出願公開第ＥＰ−Ａ−０５３５３５０号明細書には、絶縁材料の第１層がシリコン酸化物を有し、絶縁材料の第２層がシリコン窒化物を有し、窓の壁面上に設けられる保護層がシリコン窒化物を有する、頭書に記載した種類の方法が開示されている。半導体材料としてはＳｉ1-xＧｅxが選択的に堆積され、ｘは０．２よりも大きく０．４よりも小さい。
実際には、反応室内で半導体材料の選択堆積中に１個又は複数個のシリコンウェファ上に混合ガスを流している間これらシリコンウェファを加熱する。堆積処理は、層をありのままの試験用のシリコンウェファ上に堆積することにより得られた試験データにより監視される。堆積中、この試験用のシリコンウェファの全表面上に半導体材料の層が被覆される。しかし、この方法を実行すると、反応室内に配置されたウェファの全表面上には堆積中に半導体材料が被覆されず、半導体材料はウェファ上に存在する窓内で露出されたシリコン上のみを被覆するも、窓の壁面上の保護層上や絶縁材料の第２層上を被覆しない。堆積処理は、比較的小さな窓内では、全表面上に半導体材料が被覆された試験用のウェファ上と完全に異なるように進行する。従って、試験用のウェファから得られた試験データは窓内の堆積を表わすものではない。更に、処理が比較的小さな窓内でいかに進行するかを直接測定することができない為、エピタキシャル半導体領域の形成中に選択堆積処理を監視することが極めて困難となる。
本発明の目的は特に、エピタキシャル半導体領域の形成中の選択堆積処理を簡単に監視しうるように、頭書に記載の方法を改善することにある。
この目的のために、本発明方法においては、半導体材料の選択堆積の前に、半導体装置のトランジスタ領域において絶縁材料の第２層上に頂部層を設け、この頂部層はその上に非単結晶半導体材料が半導体材料の選択堆積中に成長する材料を以って構成することを特徴とする。
本発明によれば、ウェファ上に存在する窓内で露出されたシリコンのみならず、反応室内に存在するウェファ上の絶縁材料の第２層上に設けられた頂部層にも半導体材料が被覆される。半導体材料が設けられないのは、保護層が被覆された窓の壁面のみである。このことは、ウェファが殆ど完全に半導体材料で被覆されるということを意味する。この場合、試験用のウェファから得られる試験データにより堆積を実際に監視しうるということを現に確かめた。単結晶層は試験用のウェファ上に迅速に且つ窓内で露出されたシリコン上と同じ厚さに堆積されるということも確かめた。更に、驚いたことに、頂部層上に堆積する材料は単結晶でなく非単結晶であるも、窓内の単結晶の成長の監視は可成り改善されるということを確かめた。
非単結晶シリコンの頂部層を絶縁材料の第２層上に設けるのが好ましい。次に、半導体材料の堆積中この頂部層上に非単結晶半導体材料の層を堆積する。次に、エピタキシャル半導体領域を形成した後で、絶縁用のスペーサ層を窓の壁面上に設けた後に、非単結晶シリコンの第２層を堆積する。バイポーラトランジスタの場合、この非単結晶シリコンの第２層にエミッタ領域に対する接続導体を形成し、ＭＯＳトランジスタの場合この非単結晶シリコンの第２層にゲート電極を形成する。この場合、接続導体又はゲート電極を形成するために非単結晶シリコンの頂部層と、この頂部層上に堆積された非単結晶半導体材料の層と、非単結晶シリコンの第２層とに同じパターンを簡単にエッチング形成しうる。このパターンは、半導体材料をシリコン又はＳｉ1-xＧｅx（０．１＜ｘ＜０．４）とした場合に、全く同一のプラズマでエッチング形成しうる。
頂部層が窓のエッチング形成前に絶縁材料の第２層上に既に設けられており、この窓をこの頂部層をも通してエッチング形成するようにすれば、この頂部層を絶縁材料の第２層上に簡単に形成しうる。
以下、本発明を図面を参照して実施例につき詳細に説明する。
図１〜６に示す、エピタキシャルベースを有するバイポーラトランジスタの製造は、ｎ+型埋込み層２とエピタキシャル形成されたｎ型層３とを有するシリコンウェファ１であって、ｎ型層３内に通常のようにして、例えばシリコンの局部酸化によりフィールド酸化物４を形成したものから開始する。２つの領域５及び６はフィールド酸化物４により囲まれている。トランジスタは領域５内に形成し、埋込み層２には領域６内で接点を形成する。領域５内のエピタキシャル層３はトランジスタのコレクタ領域を形成する。
このシリコンウェファ１の表面７上に絶縁材料の第１層８と、非単結晶シリコンの第１層９と、絶縁材料の第２層１０とをこの順序で設ける。この場合、絶縁材料の第１層８は約１５０ｎｍの厚さのシリコン酸化物層であり、非単結晶シリコンの第１層９は約３００ｎｍの厚さの多結晶シリコンのｐ+型層であり、絶縁材料の第２層１０は約１５０ｎｍの厚さのシリコン窒化物の層である。絶縁材料の第２層１０上には以下に更に説明するように多結晶シリコンの頂部層１１を設ける。
層１０及び１１を設ける前に、非単結晶シリコン層９をあるパターンにエッチングする。非単結晶シリコンの層９は領域５の上方に存在するも、領域６の上方には存在させない。頂部層１１上にはエッチングマスク１２を通常のようにして形成し、このエッチングマスクには、エピタキシャルベースを領域５内に形成する個所で窓１３をあけるとともに、埋込み層２に領域６内で接点を形成する個所で窓１４をあける。エッチングマスク１２はホトレジストマスクとすることができるも、例えばシリコン酸化物の硬質マスクとすることもできる。
領域５の個所では通常の異方性プラズマエッチング処理により、頂部層１１、絶縁材料の第２層１０及び非単結晶シリコンの第１層９を経て、急峻壁面１６を有する窓１５をエッチング形成する。領域６の個所では、頂部層１１、絶縁材料の第２層１０、絶縁材料の第１層８及びエピタキシャル層３を経て、同じく急峻な壁面１８を有する窓１７をエッチング形成する。次に、窓１５の壁面１６に保護層１９を設け、窓１７の壁面１８にも保護層２０を設ける。本例では、この目的のために、約５０ｎｍの厚さのシリコン窒化物の層を堆積し、次に、この層が壁面１６及び１８を除いて再び除去されるまでこの層に異方性プラズマエッチング処理を行なう。
これに続く通常の等方性エッチング処理で、窓１５内とこの窓に隣接する非単結晶シリコンの第１層９の縁部２１の下側とで絶縁材料の第１層８を選択的にエッチング除去し、これにより非単結晶シリコンの第１層９の縁部２１自体と、窓１５内及び縁部２１の下側にあるウェファの表面７とを露出させる。
次に、９２５℃の温度での純粋水素の雰囲気中で清浄処理を行なった後、２０リットルの水素と、２０ｃｃのジクロルシランと、７ｃｃの塩酸とを有する混合ガスを、約２０トルの圧力で２００℃に加熱したウェファ上に通すことにより、半導体材料を選択的に堆積する。このようにしてシリコンを選択的に堆積する。上述した混合ガスに０．２ｃｃのゲルマニウムを追加すると、ｘ＝０．１としたＳｉ1-xＧｅxが選択的に堆積される。窓１５内でウェファ１の露出表面７上にエピタキシャルベース領域２３を形成し、非単結晶シリコンの第１層の露出縁部２１の上に、エピタキシャルベース領域２３に接続された多結晶半導体材料の縁部２４を形成する。これと同時に多結晶シリコンの頂部層上には半導体材料の多結晶層２５が堆積する。窓１７内に堆積された半導体材料は除去する。半導体材料の堆積は選択的に進行する為、窓１５及び１７の保護層１９及び２０上には半導体材料が堆積されない。
窓１５及び１７の壁面１６及び１８上の保護層１９及び２０上に絶縁用スペーサ層２６及び２７を設ける。本例では、この目的のために、約１００ｎｍの厚さのシリコン酸化物層を堆積し、次にこの層にスペーサ層２６及び２７が残存するまで異方性プラズマエッチング処理を行なう。最後に非単結晶シリコンの第２層２８、本例ではｎ+型多結晶シリコンの層を堆積する。非単結晶シリコンの第１層９からの拡散によりベース接点領域２９を形成し、非単結晶シリコンの第２層２８からの拡散によりエミッタ領域３０を形成する。最後に、層２８、層２５及び層１１に導体３１及び３２をエッチング形成する。導体３１はエミッタ領域３０に接触し、導体３２は埋込み層に接触し、従ってトランジスタのコレクタ領域に対する接点を形成する。層９は領域２４及び２９を経てベース領域２３に対する接点を形成する。
図７〜９に示す、エピタキシャルゲート領域を有するＭＯＳトランジスタの製造は、フィールド酸化物４が通常のようにして、例えばシリコンの局部酸化により形成されたシリコンウェファ１を以って開始する。ＭＯＳトランジスタを形成する方形領域３５がこのフィールド酸化物４により囲まれている。図１〜６に対応する図７〜９の部分には図１〜６と同じ符号を付している。
この場合も、絶縁材料の第１層８と、非単結晶シリコンの第１層９と、絶縁材料の第２層１０とをこの順序でシリコンウェファ１の表面７上に設ける。この場合、絶縁材料の第１層８は約５０ｎｍの厚さのシリコン酸化物の層とし、非単結晶シリコンの第１層９は約１００ｎｍの厚さのｎ+型多結晶シリコンの層とし、絶縁材料の第２層１０は約５０ｎｍの厚さのシリコン窒化物の層とする。絶縁材料の第２層１０上には、以下に更に説明する多結晶シリコンの頂部層１１を設ける。
層１０及び１１を設ける前に非単結晶シリコンの層９をあるパターンにエッチングする。ＭＯＳトランジスタの場合、この層９に２つの導体細条３６及び３７をエッチング形成する。図面の平面に対し垂直な方向で、本例の領域３５は１．２μｍの幅を有し、各導体細条３６，３７は１μｍの幅を有する。他の層８，１０，１１はウェファ１の全表面７を被覆する。
領域３５の個所において、通常の異方性プラズマエッチング処理により頂部層１１、絶縁材料の第２層１０及び非単結晶シリコンの第１層９を経て、急峻な壁面３９を有する窓３８をエッチング形成する。次に、前の実施例におけるようにシリコン窒化物より成る約２００ｎｍの厚さの保護層４０を壁面３９に設ける。
これに続く通常の等方性エッチング処理で、窓３８内とこの窓に隣接する非単結晶シリコンの第１層９の縁部４１の下側とで絶縁材料の第１層８を選択的にエッチング除去し、これにより非単結晶シリコンの第１層９の縁部４１自体と、窓３８内及び縁部４１の下側にあるウェファの表面７とを露出させる。
次に、前の実施例におけるように、半導体材料を選択的に堆積する。これにより窓３８内でウェファ１の露出表面７上にエピタキシャルゲート４２を形成し、非単結晶シリコンの第１層９の露出縁部４１上に、エピタキシャルゲート領域４２に接続された多結晶半導体材料の縁部４３を形成する。多結晶シリコンの頂部層上には半導体材料の多結晶層４４が堆積する。保護層４０上には半導体材料が堆積されない。その理由は、半導体材料の堆積は選択的に進行する為である。
保護層４０上には前の実施例におけるように、シリコン酸化物より成る約２００ｎｍの厚さの絶縁用スペーサ層４５を設ける。次に、エピタキシャルゲート領域４２に通常のように酸化によってゲート酸化物層４６を設ける。最後に、非単結晶シリコンの第２層４７、本例の場合ｎ+型の多結晶シリコンの層を堆積する。非単結晶シリコンの第１層９からの拡散によりソース接続領域４８及びドレイン接続領域４９を形成する。最後に、層４７、層４４及び層１１にエッチングを行なってゲート電極５０を形成する。導体３６は領域４３を介するソース接続領域４８に対する接点を構成し、導体３７は領域４３を介するドレイン接続領域４９に対する接点を構成する。
上述した実施例では、半導体材料の選択堆積中に非単結晶半導体材料が上に成長される材料の層１１が、エピタキシャルベース領域２３及びエピタキシャルゲート領域４２を形成する半導体材料の選択堆積前に絶縁材料の第２層１０上に設けられている。
半導体材料の選択堆積中、反応室内で多数のシリコンウェファ上に混合ガスを流してこれらシリコンウェファを加熱する。この際、この反応室内には、ありのままの試験用のシリコンウェファをも配置する。この試験用のシリコンウェファの全表面に堆積中半導体材料の層が被覆される。このシリコンウェファ上への半導体材料の堆積中に測定されるデータを用いて堆積処理を監視することができる。
上述した実施例では、ウェファ上に存在する窓１５，１７，３８内で露出されたシリコンのみならず、反応室内に存在するウェファ上の絶縁材料の第２層１０上に設けた頂部層１１にも半導体材料が被覆される。半導体材料が堆積されないのは保護層１９，２０，４０が被覆された窓１５，１７，３８の壁面１６，１８，３９のみである。このことは、実際上ウェファが完全に半導体材料で被覆されるということを意味する。この場合、試験用のシリコンウェファから得られるデータによって堆積を満足に監視することができるということを実際に確かめた。試験用のシリコンウェファ上には単結晶層が迅速に且つ窓内で露出されたシリコン上と同じ厚さに堆積されるということを確かめた。
反応室内に配置した他のウェファに頂部層１１がないと、これらウェファの全表面には堆積中に半導体材料が被覆されず、ウェファ上に存在する窓１５，１７，３８内で露出されたシリコン上にのみ半導体材料が被覆される。しかし、堆積処理は比較的小さな窓内では、全表面に半導体材料が被覆された試験用のシリコンウェファに比べて完全に異なって進行する。従って、試験用のシリコンウェファから得られる試験データは前記の他のウェファ上の窓内の堆積を表すものではない。更に、比較的小さな窓内で処理がいかに進行するかを直接測定することができない為、エピタキシャル半導体領域の形成中に選択堆積処理を監視するのは極めて困難である。驚いたことに、頂部層１１上に堆積する材料は単結晶でなく非単結晶であるも、窓内の単結晶の成長の監視は可成り改善されるということを確かめた。
非単結晶シリコンの頂部層１１は絶縁材料の第２層１０上に設けるのが好ましい。この頂部層上には半導体材料の堆積中に非単結晶半導体材料の層２５，４４が堆積される。エピタキシャル半導体領域２３，４２の形成後で、絶縁用スペーサ層２６，４５を窓１５，１７，３８の壁面上に設けた後、非単結晶シリコンの第２層２８，４７が堆積される。この非単結晶シリコンの第２層において、バイポーラトランジスタの製造中エミッタ領域３０に対する接続導体３１が形成され、一方、ＭＯＳトランジスタの製造中ゲート電極５０が形成される。この場合、接続導体３１又はゲート電極５０を形成するために、非単結晶シリコンの頂部層１１内と、この頂部層上に堆積された非単結晶半導体材料の層２５，４４内と、非単結晶シリコンの第２層２８，４７内とに同じパターンを簡単にエッチング形成しうる。このパターンは、半導体材料をシリコン又はＳｉ1-xＧｅx（０．１＜ｘ＜０．４）とした場合には、塩素を含む全く同一のプラズマでエッチング形成しうる。
上述した実施例における頂部層１１は、この頂部層１１を窓１５，１７，３８のエッチング前に既に絶縁材料の第２層１０上に設けるとともに、窓１５，１７，３８もこの頂部層１１を介してエッチング形成する為に、絶縁材料の第２層１０上に簡単に形成しうる。
【図面の簡単な説明】
図１〜６は、本発明方法により製造したエピタキシャルベースを有するバイポーラトランジスタの幾つかの製造工程を線図的に断面図で示し、
図７〜９は、本発明方法により製造した、エピタキシャルチャネル領域を有するＭＯＳトランジスタの幾つかの製造工程を線図的に断面図で示す。
− 絶縁材料の第１層と、非単結晶シリコンの第１層と、絶縁材料の第２層とをこの順序でシリコンウェファの表面上に設け、
− 急峻な壁面を有する窓を絶縁材料の第２層と、非単結晶シリコンの第１層とを通してエッチング形成して、絶縁材料の第１層を露出させ、
− 窓の壁面に保護層を設け、
− 窓内と、この窓に隣接する非単結晶シリコンの第１層の縁部の下側とで第１絶縁層を選択的にエッチング除去して、非単結晶シリコンの第１層の縁部自体とシリコンウェファの表面との双方を前記窓内と前記縁部の下側とで露出させ、
− 半導体材料を選択的に堆積させて、エピタキシャル半導体領域をシリコンウェファの露出表面上に形成するとともにこのエピタキシャル半導体領域に接続された多結晶半導体材料の縁部を非単結晶シリコンの第１層の露出縁部上に形成し、
− 前記窓の壁面上の前記保護層上に絶縁用のスペーサ層を設け、
− 非単結晶シリコンの第２層を堆積し、
これによりエピタキシャル半導体領域を有する半導体装置を製造する方法に関するものである。
この場合、半導体装置はバイポーラトランジスタとし、エピタキシャル半導体領域がこのトランジスタのベースを構成するようにすることができる。この場合、トランジスタのエミッタは非単結晶シリコンの第２層からの拡散により形成される。ベースにはシリコンの第１非単結晶層を介して接点が形成され、エミッタはシリコンの第２非単結晶層を介して接点が形成される。半導体装置はＭＯＳトランジスタとすることもできる。この場合、ＭＯＳトランジスタはエピタキシャル半導体領域内に形成される。この場合、ゲート酸化物層は、非単結晶のシリコンの第２層を堆積する前にエピタキシャル領域上に形成される。ソース及びドレイン領域をエピタキシャル領域内に拡散する導体のパターンは、絶縁材料の第２層を堆積する前に非単結晶シリコンの第１層内に形成される。ソース及びドレインには非単結晶シリコンの第１層内に形成された導体を以って接点が形成される。この場合、非単結晶シリコンの第２層がＭＯＳトランジスタのゲート電極を構成する。
バイポーラトランジスタの製造及びＭＯＳトランジスタの製造の双方にとって特に重要なことは、選択堆積中に、窓の縁部上に設けられた保護層上に半導体材料を堆積してはならないということである。ここに半導体材料の層が堆積されると、場合によってエミッタからベースに或いはソースからドレインに短絡を生ぜしめてしまう。
欧州特許出願公開第ＥＰ−Ａ−０５３５３５０号明細書には、絶縁材料の第１層がシリコン酸化物を有し、絶縁材料の第２層がシリコン窒化物を有し、窓の壁面上に設けられる保護層がシリコン窒化物を有する、頭書に記載した種類の方法が開示されている。半導体材料としてはＳｉ1-xＧｅxが選択的に堆積され、ｘは０．２よりも大きく０．４よりも小さい。
実際には、反応室内で半導体材料の選択堆積中に１個又は複数個のシリコンウェファ上に混合ガスを流している間これらシリコンウェファを加熱する。堆積処理は、層をありのままの試験用のシリコンウェファ上に堆積することにより得られた試験データにより監視される。堆積中、この試験用のシリコンウェファの全表面上に半導体材料の層が被覆される。しかし、この方法を実行すると、反応室内に配置されたウェファの全表面上には堆積中に半導体材料が被覆されず、半導体材料はウェファ上に存在する窓内で露出されたシリコン上のみを被覆するも、窓の壁面上の保護層上や絶縁材料の第２層上を被覆しない。堆積処理は、比較的小さな窓内では、全表面上に半導体材料が被覆された試験用のウェファ上と完全に異なるように進行する。従って、試験用のウェファから得られた試験データは窓内の堆積を表わすものではない。更に、処理が比較的小さな窓内でいかに進行するかを直接測定することができない為、エピタキシャル半導体領域の形成中に選択堆積処理を監視することが極めて困難となる。
本発明の目的は特に、エピタキシャル半導体領域の形成中の選択堆積処理を簡単に監視しうるように、頭書に記載の方法を改善することにある。
この目的のために、本発明方法においては、半導体材料の選択堆積の前に、半導体装置のトランジスタ領域において絶縁材料の第２層上に頂部層を設け、この頂部層はその上に非単結晶半導体材料が半導体材料の選択堆積中に成長する材料を以って構成することを特徴とする。
本発明によれば、ウェファ上に存在する窓内で露出されたシリコンのみならず、反応室内に存在するウェファ上の絶縁材料の第２層上に設けられた頂部層にも半導体材料が被覆される。半導体材料が設けられないのは、保護層が被覆された窓の壁面のみである。このことは、ウェファが殆ど完全に半導体材料で被覆されるということを意味する。この場合、試験用のウェファから得られる試験データにより堆積を実際に監視しうるということを現に確かめた。単結晶層は試験用のウェファ上に迅速に且つ窓内で露出されたシリコン上と同じ厚さに堆積されるということも確かめた。更に、驚いたことに、頂部層上に堆積する材料は単結晶でなく非単結晶であるも、窓内の単結晶の成長の監視は可成り改善されるということを確かめた。
非単結晶シリコンの頂部層を絶縁材料の第２層上に設けるのが好ましい。次に、半導体材料の堆積中この頂部層上に非単結晶半導体材料の層を堆積する。次に、エピタキシャル半導体領域を形成した後で、絶縁用のスペーサ層を窓の壁面上に設けた後に、非単結晶シリコンの第２層を堆積する。バイポーラトランジスタの場合、この非単結晶シリコンの第２層にエミッタ領域に対する接続導体を形成し、ＭＯＳトランジスタの場合この非単結晶シリコンの第２層にゲート電極を形成する。この場合、接続導体又はゲート電極を形成するために非単結晶シリコンの頂部層と、この頂部層上に堆積された非単結晶半導体材料の層と、非単結晶シリコンの第２層とに同じパターンを簡単にエッチング形成しうる。このパターンは、半導体材料をシリコン又はＳｉ1-xＧｅx（０．１＜ｘ＜０．４）とした場合に、全く同一のプラズマでエッチング形成しうる。
頂部層が窓のエッチング形成前に絶縁材料の第２層上に既に設けられており、この窓をこの頂部層をも通してエッチング形成するようにすれば、この頂部層を絶縁材料の第２層上に簡単に形成しうる。
以下、本発明を図面を参照して実施例につき詳細に説明する。
図１〜６に示す、エピタキシャルベースを有するバイポーラトランジスタの製造は、ｎ+型埋込み層２とエピタキシャル形成されたｎ型層３とを有するシリコンウェファ１であって、ｎ型層３内に通常のようにして、例えばシリコンの局部酸化によりフィールド酸化物４を形成したものから開始する。２つの領域５及び６はフィールド酸化物４により囲まれている。トランジスタは領域５内に形成し、埋込み層２には領域６内で接点を形成する。領域５内のエピタキシャル層３はトランジスタのコレクタ領域を形成する。
このシリコンウェファ１の表面７上に絶縁材料の第１層８と、非単結晶シリコンの第１層９と、絶縁材料の第２層１０とをこの順序で設ける。この場合、絶縁材料の第１層８は約１５０ｎｍの厚さのシリコン酸化物層であり、非単結晶シリコンの第１層９は約３００ｎｍの厚さの多結晶シリコンのｐ+型層であり、絶縁材料の第２層１０は約１５０ｎｍの厚さのシリコン窒化物の層である。絶縁材料の第２層１０上には以下に更に説明するように多結晶シリコンの頂部層１１を設ける。
層１０及び１１を設ける前に、非単結晶シリコン層９をあるパターンにエッチングする。非単結晶シリコンの層９は領域５の上方に存在するも、領域６の上方には存在させない。頂部層１１上にはエッチングマスク１２を通常のようにして形成し、このエッチングマスクには、エピタキシャルベースを領域５内に形成する個所で窓１３をあけるとともに、埋込み層２に領域６内で接点を形成する個所で窓１４をあける。エッチングマスク１２はホトレジストマスクとすることができるも、例えばシリコン酸化物の硬質マスクとすることもできる。
領域５の個所では通常の異方性プラズマエッチング処理により、頂部層１１、絶縁材料の第２層１０及び非単結晶シリコンの第１層９を経て、急峻壁面１６を有する窓１５をエッチング形成する。領域６の個所では、頂部層１１、絶縁材料の第２層１０、絶縁材料の第１層８及びエピタキシャル層３を経て、同じく急峻な壁面１８を有する窓１７をエッチング形成する。次に、窓１５の壁面１６に保護層１９を設け、窓１７の壁面１８にも保護層２０を設ける。本例では、この目的のために、約５０ｎｍの厚さのシリコン窒化物の層を堆積し、次に、この層が壁面１６及び１８を除いて再び除去されるまでこの層に異方性プラズマエッチング処理を行なう。
これに続く通常の等方性エッチング処理で、窓１５内とこの窓に隣接する非単結晶シリコンの第１層９の縁部２１の下側とで絶縁材料の第１層８を選択的にエッチング除去し、これにより非単結晶シリコンの第１層９の縁部２１自体と、窓１５内及び縁部２１の下側にあるウェファの表面７とを露出させる。
次に、９２５℃の温度での純粋水素の雰囲気中で清浄処理を行なった後、２０リットルの水素と、２０ｃｃのジクロルシランと、７ｃｃの塩酸とを有する混合ガスを、約２０トルの圧力で２００℃に加熱したウェファ上に通すことにより、半導体材料を選択的に堆積する。このようにしてシリコンを選択的に堆積する。上述した混合ガスに０．２ｃｃのゲルマニウムを追加すると、ｘ＝０．１としたＳｉ1-xＧｅxが選択的に堆積される。窓１５内でウェファ１の露出表面７上にエピタキシャルベース領域２３を形成し、非単結晶シリコンの第１層の露出縁部２１の上に、エピタキシャルベース領域２３に接続された多結晶半導体材料の縁部２４を形成する。これと同時に多結晶シリコンの頂部層上には半導体材料の多結晶層２５が堆積する。窓１７内に堆積された半導体材料は除去する。半導体材料の堆積は選択的に進行する為、窓１５及び１７の保護層１９及び２０上には半導体材料が堆積されない。
窓１５及び１７の壁面１６及び１８上の保護層１９及び２０上に絶縁用スペーサ層２６及び２７を設ける。本例では、この目的のために、約１００ｎｍの厚さのシリコン酸化物層を堆積し、次にこの層にスペーサ層２６及び２７が残存するまで異方性プラズマエッチング処理を行なう。最後に非単結晶シリコンの第２層２８、本例ではｎ+型多結晶シリコンの層を堆積する。非単結晶シリコンの第１層９からの拡散によりベース接点領域２９を形成し、非単結晶シリコンの第２層２８からの拡散によりエミッタ領域３０を形成する。最後に、層２８、層２５及び層１１に導体３１及び３２をエッチング形成する。導体３１はエミッタ領域３０に接触し、導体３２は埋込み層に接触し、従ってトランジスタのコレクタ領域に対する接点を形成する。層９は領域２４及び２９を経てベース領域２３に対する接点を形成する。
図７〜９に示す、エピタキシャルゲート領域を有するＭＯＳトランジスタの製造は、フィールド酸化物４が通常のようにして、例えばシリコンの局部酸化により形成されたシリコンウェファ１を以って開始する。ＭＯＳトランジスタを形成する方形領域３５がこのフィールド酸化物４により囲まれている。図１〜６に対応する図７〜９の部分には図１〜６と同じ符号を付している。
この場合も、絶縁材料の第１層８と、非単結晶シリコンの第１層９と、絶縁材料の第２層１０とをこの順序でシリコンウェファ１の表面７上に設ける。この場合、絶縁材料の第１層８は約５０ｎｍの厚さのシリコン酸化物の層とし、非単結晶シリコンの第１層９は約１００ｎｍの厚さのｎ+型多結晶シリコンの層とし、絶縁材料の第２層１０は約５０ｎｍの厚さのシリコン窒化物の層とする。絶縁材料の第２層１０上には、以下に更に説明する多結晶シリコンの頂部層１１を設ける。
層１０及び１１を設ける前に非単結晶シリコンの層９をあるパターンにエッチングする。ＭＯＳトランジスタの場合、この層９に２つの導体細条３６及び３７をエッチング形成する。図面の平面に対し垂直な方向で、本例の領域３５は１．２μｍの幅を有し、各導体細条３６，３７は１μｍの幅を有する。他の層８，１０，１１はウェファ１の全表面７を被覆する。
領域３５の個所において、通常の異方性プラズマエッチング処理により頂部層１１、絶縁材料の第２層１０及び非単結晶シリコンの第１層９を経て、急峻な壁面３９を有する窓３８をエッチング形成する。次に、前の実施例におけるようにシリコン窒化物より成る約２００ｎｍの厚さの保護層４０を壁面３９に設ける。
これに続く通常の等方性エッチング処理で、窓３８内とこの窓に隣接する非単結晶シリコンの第１層９の縁部４１の下側とで絶縁材料の第１層８を選択的にエッチング除去し、これにより非単結晶シリコンの第１層９の縁部４１自体と、窓３８内及び縁部４１の下側にあるウェファの表面７とを露出させる。
次に、前の実施例におけるように、半導体材料を選択的に堆積する。これにより窓３８内でウェファ１の露出表面７上にエピタキシャルゲート４２を形成し、非単結晶シリコンの第１層９の露出縁部４１上に、エピタキシャルゲート領域４２に接続された多結晶半導体材料の縁部４３を形成する。多結晶シリコンの頂部層上には半導体材料の多結晶層４４が堆積する。保護層４０上には半導体材料が堆積されない。その理由は、半導体材料の堆積は選択的に進行する為である。
保護層４０上には前の実施例におけるように、シリコン酸化物より成る約２００ｎｍの厚さの絶縁用スペーサ層４５を設ける。次に、エピタキシャルゲート領域４２に通常のように酸化によってゲート酸化物層４６を設ける。最後に、非単結晶シリコンの第２層４７、本例の場合ｎ+型の多結晶シリコンの層を堆積する。非単結晶シリコンの第１層９からの拡散によりソース接続領域４８及びドレイン接続領域４９を形成する。最後に、層４７、層４４及び層１１にエッチングを行なってゲート電極５０を形成する。導体３６は領域４３を介するソース接続領域４８に対する接点を構成し、導体３７は領域４３を介するドレイン接続領域４９に対する接点を構成する。
上述した実施例では、半導体材料の選択堆積中に非単結晶半導体材料が上に成長される材料の層１１が、エピタキシャルベース領域２３及びエピタキシャルゲート領域４２を形成する半導体材料の選択堆積前に絶縁材料の第２層１０上に設けられている。
半導体材料の選択堆積中、反応室内で多数のシリコンウェファ上に混合ガスを流してこれらシリコンウェファを加熱する。この際、この反応室内には、ありのままの試験用のシリコンウェファをも配置する。この試験用のシリコンウェファの全表面に堆積中半導体材料の層が被覆される。このシリコンウェファ上への半導体材料の堆積中に測定されるデータを用いて堆積処理を監視することができる。
上述した実施例では、ウェファ上に存在する窓１５，１７，３８内で露出されたシリコンのみならず、反応室内に存在するウェファ上の絶縁材料の第２層１０上に設けた頂部層１１にも半導体材料が被覆される。半導体材料が堆積されないのは保護層１９，２０，４０が被覆された窓１５，１７，３８の壁面１６，１８，３９のみである。このことは、実際上ウェファが完全に半導体材料で被覆されるということを意味する。この場合、試験用のシリコンウェファから得られるデータによって堆積を満足に監視することができるということを実際に確かめた。試験用のシリコンウェファ上には単結晶層が迅速に且つ窓内で露出されたシリコン上と同じ厚さに堆積されるということを確かめた。
反応室内に配置した他のウェファに頂部層１１がないと、これらウェファの全表面には堆積中に半導体材料が被覆されず、ウェファ上に存在する窓１５，１７，３８内で露出されたシリコン上にのみ半導体材料が被覆される。しかし、堆積処理は比較的小さな窓内では、全表面に半導体材料が被覆された試験用のシリコンウェファに比べて完全に異なって進行する。従って、試験用のシリコンウェファから得られる試験データは前記の他のウェファ上の窓内の堆積を表すものではない。更に、比較的小さな窓内で処理がいかに進行するかを直接測定することができない為、エピタキシャル半導体領域の形成中に選択堆積処理を監視するのは極めて困難である。驚いたことに、頂部層１１上に堆積する材料は単結晶でなく非単結晶であるも、窓内の単結晶の成長の監視は可成り改善されるということを確かめた。
非単結晶シリコンの頂部層１１は絶縁材料の第２層１０上に設けるのが好ましい。この頂部層上には半導体材料の堆積中に非単結晶半導体材料の層２５，４４が堆積される。エピタキシャル半導体領域２３，４２の形成後で、絶縁用スペーサ層２６，４５を窓１５，１７，３８の壁面上に設けた後、非単結晶シリコンの第２層２８，４７が堆積される。この非単結晶シリコンの第２層において、バイポーラトランジスタの製造中エミッタ領域３０に対する接続導体３１が形成され、一方、ＭＯＳトランジスタの製造中ゲート電極５０が形成される。この場合、接続導体３１又はゲート電極５０を形成するために、非単結晶シリコンの頂部層１１内と、この頂部層上に堆積された非単結晶半導体材料の層２５，４４内と、非単結晶シリコンの第２層２８，４７内とに同じパターンを簡単にエッチング形成しうる。このパターンは、半導体材料をシリコン又はＳｉ1-xＧｅx（０．１＜ｘ＜０．４）とした場合には、塩素を含む全く同一のプラズマでエッチング形成しうる。
上述した実施例における頂部層１１は、この頂部層１１を窓１５，１７，３８のエッチング前に既に絶縁材料の第２層１０上に設けるとともに、窓１５，１７，３８もこの頂部層１１を介してエッチング形成する為に、絶縁材料の第２層１０上に簡単に形成しうる。
【図面の簡単な説明】
図１〜６は、本発明方法により製造したエピタキシャルベースを有するバイポーラトランジスタの幾つかの製造工程を線図的に断面図で示し、
図７〜９は、本発明方法により製造した、エピタキシャルチャネル領域を有するＭＯＳトランジスタの幾つかの製造工程を線図的に断面図で示す。
Claims (3)
- − 絶縁材料の第１層と、非単結晶シリコンの第１層と、絶縁材料の第２層とをこの順序でシリコンウェファの表面上に設け、
− 急峻な壁面を有する窓を絶縁材料の第２層と、非単結晶シリコンの第１層とを通してエッチング形成して、絶縁材料の第１層を露出させ、
− 窓の壁面に保護層を設け、
− 窓内と、この窓に隣接する非単結晶シリコンの第１層の縁部の下側とで第１絶縁層を選択的にエッチング除去して、非単結晶シリコンの第１層の縁部自体とシリコンウェファの表面との双方を前記窓内と前記縁部の下側とで露出させ、
− 半導体材料を選択的に堆積させて、エピタキシャル半導体領域をシリコンウェファの露出表面上に形成するとともにこのエピタキシャル半導体領域に接続された多結晶半導体材料の縁部を非単結晶シリコンの第１層の露出縁部上に形成し、
− 前記窓の壁面上の前記保護層上に絶縁用のスペーサ層を設け、
− 非単結晶シリコンの第２層を堆積し、
これによりエピタキシャル半導体領域を有する半導体装置を製造するに当たり、
半導体材料の選択堆積の前に、半導体装置のトランジスタ領域において絶縁材料の第２層上に頂部層を設け、この頂部層はその上に非単結晶半導体材料が半導体材料の選択堆積中に成長する材料を以って構成することを特徴とする半導体装置の製造方法。 - 請求の範囲１に記載の半導体装置の製造方法において、絶縁材料の第２層上に非単結晶シリコンの頂部層を設けることを特徴とする半導体装置の製造方法。
- 請求の範囲１又は２に記載の半導体装置の製造方法において、前記頂部層は窓のエッチング前に絶縁材料の第２層上に予め設け、窓はこの頂部層をも通してエッチング形成することを特徴とする半導体装置の製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL96200861.1 | 1996-03-29 | ||
| EP96200861 | 1996-03-29 | ||
| PCT/IB1997/000248 WO1997037377A1 (en) | 1996-03-29 | 1997-03-13 | Manufacture of a semiconductor device with an epitaxial semiconductor zone |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11506569A JPH11506569A (ja) | 1999-06-08 |
| JP4150076B2 true JP4150076B2 (ja) | 2008-09-17 |
Family
ID=8223831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53507797A Expired - Fee Related JP4150076B2 (ja) | 1996-03-29 | 1997-03-13 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6368946B1 (ja) |
| EP (1) | EP0834189B1 (ja) |
| JP (1) | JP4150076B2 (ja) |
| DE (1) | DE69729833T2 (ja) |
| WO (1) | WO1997037377A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10005442A1 (de) | 2000-02-08 | 2001-08-16 | Infineon Technologies Ag | Bipolartransistor |
| US6444591B1 (en) * | 2000-09-30 | 2002-09-03 | Newport Fab, Llc | Method for reducing contamination prior to epitaxial growth and related structure |
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| US6933518B2 (en) | 2001-09-24 | 2005-08-23 | Amberwave Systems Corporation | RF circuits including transistors having strained material layers |
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| DE10317098A1 (de) * | 2003-04-14 | 2004-07-22 | Infineon Technologies Ag | Verfahren zur Herstellung eines Bipolartransistors |
| KR100505113B1 (ko) * | 2003-04-23 | 2005-07-29 | 삼성전자주식회사 | 모스 트랜지스터 및 그 제조방법 |
| US7795605B2 (en) * | 2007-06-29 | 2010-09-14 | International Business Machines Corporation | Phase change material based temperature sensor |
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| JPS61164262A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 半導体装置 |
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| DE3825701A1 (de) * | 1987-07-29 | 1989-02-09 | Toshiba Kawasaki Kk | Verfahren zur herstellung eines bipolaren transistors |
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-
1997
- 1997-03-13 JP JP53507797A patent/JP4150076B2/ja not_active Expired - Fee Related
- 1997-03-13 EP EP97903566A patent/EP0834189B1/en not_active Expired - Lifetime
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- 1997-03-13 WO PCT/IB1997/000248 patent/WO1997037377A1/en active IP Right Grant
- 1997-03-24 US US08/822,747 patent/US6368946B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6368946B1 (en) | 2002-04-09 |
| WO1997037377A1 (en) | 1997-10-09 |
| DE69729833D1 (de) | 2004-08-19 |
| JPH11506569A (ja) | 1999-06-08 |
| EP0834189A1 (en) | 1998-04-08 |
| EP0834189B1 (en) | 2004-07-14 |
| DE69729833T2 (de) | 2005-07-07 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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