JP4148547B2

JP4148547B2 - Manufacturing method of semiconductor device

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Publication number: JP4148547B2
Application number: JP22974297A
Authority: JP
Inventors: 毅深田; ▲よし▼次阿部; 浩田中; 将和彼末
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1996-09-02
Filing date: 1997-08-26
Publication date: 2008-09-10
Anticipated expiration: 2017-08-26
Also published as: JPH10335305A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に係り、例えば、半導体圧力センサにおけるダイヤフラムを形成する際に使用されるものである。
【０００２】
【従来の技術】
従来、特開昭６２−６０２７０号公報に示されているように、シリコン基板に異方性エッチングによりダイヤフラムを形成した後、等方性エッチングによりダイヤフラムのエッジ部に面取りを施すことにより応力集中を回避できる。
【０００３】
【発明が解決しようとする課題】
ところが、面取りを施す部位、つまり、ダイヤフラムの周囲においてアール（曲率半径）にバラツキが生じたり、同一ウェハ内での各ダイヤフラム毎にアール（曲率半径）にバラツキが生じてしまう。つまり、等方性エッチング液として（ＨＮＯ₃＋ＨＦ＋Ｈ₂Ｏ）を用いた場合において、エッチング反応はエッチング液の供給が律速となることと発熱反応であることから、均一なる供給環境や均一なる温度分布を作ることができず、仮にバブリングやスターラ等による攪拌を行ったとしても未だ不十分でありアールがばらついてしまう。
【０００４】
そこで、この発明の目的は、エッチング面の角部を均一に面取りすることができる半導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１に記載の発明によれば、第１工程により、容器内に満たした異方性エッチング液に、ＰＮ接合を有する半導体基板を浸漬した状態で、ＰＮ接合を有する半導体基板の一方の面から異方性エッチング液を用いた電気化学エッチングが行われ、半導体基板の一部領域にＰＮ接合部を底面とする凹部上に酸化膜が形成される。そして、第２工程により、前記容器内の前記異方性エッチング液が容器から排出され、さらに、容器内に純水が供給されて前記半導体基板が水洗されるとともに前記純水を容器から排出後に、前記容器内に前記半導体基板を構成する半導体の酸化物のみを選択的にエッチングできるエッチング液が供給されて当該容器内において当該エッチング液に前記半導体基板を浸漬した状態で、前記半導体基板を構成する半導体の酸化物のみを選択的にエッチングできるエッチング液を用いた電気化学エッチングが行われ、凹部の底面のエッジ部が面取りされる。
【０００６】
つまり、第１工程での電気化学エッチングにより形成される凹部の底面において第２工程での通電により酸化膜（陽極酸化膜）が形成されるとともに酸化膜が溶解される。このエッチング反応はエッチング液の供給が律速となっておらず、又、発熱反応でもないことから、均一なる膜厚の酸化膜（陽極酸化膜）が形成されエッチング面の角部が均一に面取りされる。
【０００７】
ここで、請求項２に記載のように、半導体基板としてシリコン基板を用い、前記第２工程に用いるエッチング液としてフッ酸水溶液を用いると、実用上好ましいものとなる。
【０００８】
また、請求項３に記載のように、前記半導体基板の表面における、前記凹部の底面に対応する領域の少なくとも一部に電極を配置した状態で、前記第２工程での電気化学エッチングを行うようにすると、凹部の底面のエッジ部において電流が集中することが回避される。つまり、電気化学エッチングのための電極を素子形成領域の周辺部にのみ延設した場合には半導体基板の横方向（基板の面方向）に電流が流れ凹部の底面のエッジ部において電流が集中してしまうが、凹部の底面に対応する領域の少なくとも一部に電極を配置することにより半導体基板の縦方向（基板の厚さ方向）に電流が流れ凹部の底面のエッジ部での電流集中が起こりにくくすることができる。
【０００９】
このように電流集中が回避できるので、エッジ部の面取りをより均一化できることとなる。
【００１３】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明の第１の実施の形態を図面に従って説明する。
【００１４】
本実施の形態はピエゾ抵抗層を用いた半導体圧力センサに具体化したものである。
図１には、半導体基板としてのシリコンウェハ１にダイヤフラムを形成するための電気化学エッチング装置の概略図を示す。
【００１５】
まず、シリコンウェハ１について説明する。Ｐ型（１００）面方位のシリコン基板２にはその一面にＮ型エピタキシャル層３が形成されている。Ｎ型エピタキシャル層３にはＰ⁺型不純物拡散層４が形成され、このＰ⁺型不純物拡散層４が歪みを感知するためのピエゾ抵抗となる。又、Ｎ型エピタキシャル層３にはＮ⁺型不純物拡散層５が形成され、このＮ⁺型不純物拡散層５によりＮ型エピタキシャル層３にオーミックコンタクトがとられる。さらに、Ｎ型エピタキシャル層３の表面にはシリコン酸化膜６が形成されている。Ｐ⁺型不純物拡散層４およびＮ⁺型不純物拡散層５がアルミ電極７，８にてシリコン酸化膜６の表面側に電気的に引き出されている。
【００１６】
又、シリコン基板２におけるＮ型エピタキシャル層３の無い面において、ダイヤフラムを形成しない領域にマスク材９が形成されている。
このようなシリコンウェハ１が用意されている。そして、このシリコンウェハ１は白金電極１０を挟んだ状態にてセラミックス製支持基板１１に固定されている。シリコンウェハ１のエッチングを行わない面（Ｎ型エピタキシャル層３形成面）は樹脂ワックス１２にて保護されている。又、白金電極１０はアルミ電極８と接触している。即ち、白金電極１０はアルミ電極８およびＮ⁺型不純物拡散層５を介してＮ型エピタキシャル層３と電気的接触がとられ、電気化学ストップエッチングが行われるようになっている。
【００１７】
一方、容器１３の内部には３本のパイプＰ１，Ｐ２，Ｐ３によりＫＯＨ水溶液、純水、フッ酸水溶液が供給できるようになっている。つまり、バルブＶ１，Ｖ２，Ｖ３の操作によりＫＯＨ水溶液、純水、フッ酸水溶液が供給できる。又、容器１３には排出パイプＰ４が設けられ、バルブＶ４の操作により容器１３内の液を排出できるようになっている。
【００１８】
図１においては容器１３内には異方性エッチング液としてのＫＯＨ水溶液（３３ｗｔ％，８２℃）１４が満たされている。容器１３内のＫＯＨ水溶液１４には、前述したシリコンウェハ１が浸漬されるとともに、このシリコンウェハ１と対向するように白金電極板１５が配置されている。
【００１９】
そして、シリコンウェハ１の白金電極１０と白金電極板１５との間に、定電圧電源１６と電流計１７と押しボタンスイッチ（開閉接点）１８とが直列接続されている。そして、押しボタンスイッチ１８の接点の閉路により定電圧電源１６にてシリコンウェハ１と白金電極板１５とに電位差が加えられる。このとき、電流計１７によりシリコンウェハ１から白金電極板１５へ流れる電流が検出される。
【００２０】
このような装置を用いて以下の電気化学エッチングが行われる。
まず、ＫＯＨ水溶液１４を用いた電気化学エッチングを行う。即ち、同エッチングを行うべく、容器１３内にＫＯＨ水溶液１４を満たした状態において押しボタンスイッチ１８の接点を閉路する。これにより、定電圧電源１６にてシリコンウェハ１と白金電極板１５とに電位差が加えられ、通電が開始される。
【００２１】
以後、所定時間、押しボタンスイッチ１８の接点が閉路状態に保持される。このとき、ＫＯＨとシリコンとの化学反応によりＰ型シリコン基板２のエッチングが進行する。そして、シリコン基板２がエッチングされ、ＰＮ空乏層がＫＯＨ水溶液１４に接触すると電流が流れてシリコンが酸化される。このようにＰ型シリコン基板２の電気化学反応により陽極酸化が進行する。
【００２２】
このようにして図１の凹部２１が形成されるとともにその底面２１ａがダイヤフラム形成部となる。
その後、図１のバルブＶ４を開けＫＯＨ水溶液１４を容器１３から排出し、さらに、バルブＶ２を開け容器１３内に純水を供給してシリコンウェハ１を水洗する。そして、押しボタンスイッチ１８の接点を開けて通電を終了させる。
【００２３】
この状態では凹部２１の底面２１ａのエッジ部は尖った状態となっている。
引き続き、フッ酸水溶液を用いた電気化学エッチングを行う。まず、図１のバルブＶ４を開け純水を容器１３から排出し、さらに、バルブＶ３を開け容器１３内にフッ酸水溶液を供給する。このようにして、図１の電気化学エッチング装置における容器１３内にフッ酸水溶液２２を満たす。その結果、フッ酸水溶液２２に前述したシリコンウェハ１が浸漬されるとともに、このシリコンウェハ１と対向するように白金電極板１５が配置される。
【００２４】
そして、容器１３内にフッ酸水溶液２２を満たした状態において押しボタンスイッチ１８の接点を閉路する。これにより、定電圧電源１６にてシリコンウェハ１と白金電極板１５とに電位差が加えられ、通電が開始される。
【００２５】
以後、所定時間、押しボタンスイッチ１８の接点が閉路状態に保持され電気化学エッチングが行われる。このときの印加電圧はパッシベーション電圧（反応ストップ電位）よりも高い電圧、即ち、シリコンに陽極酸化膜が形成できる電圧とする。このシリコン酸化膜のみを選択的にエッチングできるフッ酸水溶液２２を用いた電気化学エッチングにより凹部２１の底面２１ａのエッジ部が均一に面取りされる。
【００２６】
これは、次に述べる現象（メカニズム）によるものと考えられる。
図２に示すように、シリコンウェハ１に対しＫＯＨ水溶液を用いた電気化学エッチングを行い、シリコンウェハ１の一部領域にＰＮ接合部を底面２１ａとする凹部２１が形成される。そして、ＫＯＨ水溶液を用いた電気化学エッチングが終了した時においては図３に示すように凹部２１の底面にはシリコン酸化膜２３が形成されている。ここで、シリコン酸化膜２３の上面レベル（上面位置）をＬ１とし、シリコン酸化膜２３の下面レベル（下面位置）をＬ２とする。
【００２７】
この状態からフッ酸水溶液２２にシリコンウェハ１を浸漬すると、図４に示すように、シリコン酸化膜２３が溶解し凹部２１の底面が露出する。そして、フッ酸水溶液２２の浸漬下で通電を行うと、図５に示すように、凹部２１の底面にシリコンの酸化膜（陽極酸化膜）２４が形成される。さらに、図６に示すように、シリコン酸化膜２４がフッ酸水溶液２２により溶解される。この陽極酸化と溶解とが繰り返される。
【００２８】
そして、所定時間での通電を終了すると、図７に示すように、凹部２１の底面２１ａのエッジ部が面取りされ角部が丸くなっている。このとき、シリコン酸化膜２４の形成量（厚さ）ｔに比例して面取り部における曲率半径Ｒも大きくなる。
【００２９】
よって、特開昭６２−６０２７０号公報のようにシリコン基板に異方性エッチングによりダイヤフラムを形成した後、等方性エッチング液として（ＨＮＯ₃＋ＨＦ＋Ｈ₂Ｏ）を用いてダイヤフラムのエッジ部に面取りを施すと、エッチング反応はエッチング液の供給が律速となることと発熱反応であることから、均一なる供給環境や均一なる温度分布を作ることができずダイヤフラムの周囲においてアール（曲率半径）にバラツキが生じたり、同一ウェハ内での各ダイヤフラム毎にアール（曲率半径）にバラツキが生じてしまう。これに対し本実施の形態では、フッ酸水溶液２２を用いた電気化学エッチングを行うことにより、反応はエッチング液の供給が律速とならず、かつ、発熱反応でもないので、通電により均一な膜厚の酸化膜の生成および溶解が行われ、エッチング面の角部を均一に面取りすることができる。
【００３０】
このように本実施の形態は、下記の特徴を有する。
（イ）ＰＮ接合を有するシリコンウェハ１の一方の面から異方性エッチング液を用いた電気化学エッチングを行い、シリコンウェハ１の一部領域にＰＮ接合部を底面とする凹部２１を形成し（第１工程）、シリコン酸化膜のみを選択的にエッチングできるフッ酸水溶液を用いた電気化学エッチングを行って凹部２１の底面２１ａのエッジ部を面取りした（第２工程）。この第２工程において、凹部２１の底面２１ａにおいて酸化膜（陽極酸化膜）２４が形成されるとともに酸化膜２４が溶解され、このエッチング反応はエッチング液の供給が律速となっておらず、又、発熱反応でもないことから、均一なる膜厚の酸化膜（陽極酸化膜）が形成されエッチング面の角部を均一に面取りすることができる。
【００３１】
本実施の形態においては、異方性エッチング液としてＫＯＨ水溶液を用いたが、水酸化テトラメチルアンモニウム水溶液（ＴＭＡＨ：（ＣＨ₃）₄ＮＯＨ）やエチレンジアミン等の他の異方性エッチング液を用いてもよい。
【００３２】
又、ＳｉＯ₂のみを選択的にエッチングするエッチング液は、上記実施の形態においてはフッ酸水溶液を用いたが、フッ酸水溶液の代わりに、（ＨＦ＋Ｈ₂Ｏ＋アルコール）の混合液を用いてもよい。この場合には水の濡れ性の向上が図られる。
【００３３】
さらに、上記実施の形態では容器１３にＫＯＨ水溶液を入れて電気化学エッチングを行った後に容器１３にフッ酸水溶液を入れ換えて電気化学エッチングを行ったが、ＫＯＨ水溶液を入れた容器とフッ酸水溶液を入れた容器とを用意し、ＫＯＨ水溶液を用いた電気化学エッチングを行った後にシリコンウェハ１を容器から取り出してフッ酸水溶液を入れた容器にセットし面取りのための電気化学エッチングを行ってもよい。
【００３４】
又、シリコンウェハ１は（１００）面のものを用いたが、これに限るものではなく、（１１０）面等であってもよい。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００３５】
本実施の形態は、梁構造を有する半導体加速度センサに具体化したものである。
図８には、半導体加速度センサの平面図を示す。図９には、図８でのＡ−Ａ断面図を示し、図１０には図８でのＢ−Ｂ断面図を示す。
【００３６】
四角板状の単結晶シリコン基板（シリコンチップ）３０は、Ｐ型シリコン基板３１と、その上面に形成されたＮ型エピタキシャル層３２とからなる。シリコン基板３０には、上下に貫通する貫通溝３３が形成され、その貫通溝３３の外側に四角環状の枠部（厚肉部）３４が形成されている。又、貫通溝３３の内側には、四角形状の重り部（厚肉部）３５が形成されている。重り部３５は長方形をなし、薄肉の梁部（薄肉部）３６，３７，３８，３９により枠部３４と重り部３５とが連結されている。
【００３７】
梁部３６，３７，３８，３９はＮ型エピタキシャル層３２からなり、梁部３６，３７，３８，３９の表層部には歪みゲージ４０，４１，４２，４３が形成されている。歪みゲージ４０，４１，４２，４３はＰ⁺型不純物拡散層（ピエゾ抵抗層）よりなり、梁部３６，３７，３８，３９に加わる歪みの大きさに応じて抵抗値が変化する。このように本センサは、シリコン基板３０の一部に、加速度検出用歪みゲージ４０，４１，４２，４３が配置された梁部３６，３７，３８，３９を有する。
【００３８】
そして、図９において、シリコン基板３０の表面に垂直な方向（Ｘにて示す）に加速度が加わると、この方向に重り部３５が変位し、梁部３６，３７，３８，３９に歪みが生じる。この歪み量に応じて歪みゲージ４０，４１，４２，４３の抵抗値が変化して図９中、Ｘ方向の加速度が検出される。
【００３９】
ここで、本実施の形態での半導体加速度センサは、第１の実施形態でのダイヤフラム式半導体圧力センサに比べ、敏感な梁部３６〜３９を有するものである。
次に、半導体加速度センサの製造方法を図１１を用いて説明する。
【００４０】
まず、図１１（ａ）に示すように、Ｐ型シリコンウェハ４４の上にＮ型エピタキシャル層４５を形成して半導体基板としてのシリコンウェハ４６とする。そして、シリコンウェハ４６の表面（上面）での酸化、ホトエッチ、イオン打ち込み、拡散等を行って、歪みゲージとなるＰ⁺型不純物拡散層４７と素子形成領域の周辺部のＮ⁺型不純物拡散層４８とを形成する。さらに、シリコンウェハ４６の表面における素子形成領域の周辺部にアルミ電極４９を延設するとともに貫通溝３３の形成領域にアルミ電極５０を形成する。アルミ電極４９，５０により不純物拡散層４７，４８がシリコンウェハ４６の表面側に引き出される。より詳しくは、図１２，１３，１４に示すように、素子形成領域における周辺部にアルミ電極４９ａ，４９ｂ，４９ｃ，４９ｄを延設するとともに、貫通溝３３の形成領域の上にも電気化学エッチング用のアルミ電極５０ａ，５０ｂ，５０ｃ，５０ｄを配置し、配線部４９ｅ，４９ｆ，４９ｇ，４９ｈにて連結する。
【００４１】
このように、アルミ電極５０（５０ａ，５０ｂ，５０ｃ，５０ｄ）が、シリコンウェハ４６の表面における、凹部の底面（図１１の符号５３ａで示す部位）となる領域に対応する領域の一部に配置される。
【００４２】
又、図１１（ａ）に示すように、シリコンウェハ４６の上面（表面）での所定領域を表面マスク材５１で覆うとともに、シリコンウェハ４６の下面（裏面）での所定領域を裏面マスク材５２で覆う。
【００４３】
次に、図１１（ｂ）に示すように、第１工程として、電気化学エッチングによる異方性エッチングを行う。詳しくは、図１５に示すように、このウェハ４６が前述のＫＯＨ水溶液１４に漬浸するとともにウェハ４６と対向するように白金電極板１５を配置する。異方性エッチングは、第１の実施の形態と同様に、ウェハ４６と白金電極１５に電位差を印加し通電させることにより行う。これにより凹部５３が形成される。
【００４４】
異方性エッチングの後、図１１（ｃ）に示すように、第２工程として、等方性エッチングを行う。
ウェハ４６に電圧印加を行うと、素子形成領域の周辺部に延びるアルミ電極４９から等方性エッチング液２２へ電流が流れる。このとき、貫通溝３３の形成領域にアルミ電極５０が無い場合においては、図１６に示すように、Ｐ型シリコンウェハ４４とＮ型エピタキシャル層４５との間の空乏層の存在により、電流はＮ型エピタキシャル層４５を横方向（エピタキシャル層４５の面方向）に流れ、凹部５３の底面５３ａのエッジ部から等方性エッチング液２２、さらに白金電極板１５へと流れる。その結果、アルミ電極５０が無い場合においては、長時間エッチングを行うと、凹部５３の底面５３ａのエッジ部が集中的にエッチングされて、微小な溝が形成される。この溝ができるとあまり強度は向上しない。
【００４５】
これに対し、本実施形態においては、図１７に示すように、凹部５３の底面５３ａに対応する領域にも電気化学エッチング用アルミ電極５０が配置されており、アルミ電極５０により、凹部５３の底面５３ａのエッジ部への電流集中が防止される。つまり、電流をエピタキシャル層４５の抵抗の小さい縦方向（エピタキシャル層４５の厚さ方向）に流すことにより凹部５３の底面５３ａでのエッジ部の電流集中を防ぎ、図１１（ｃ）に示すように、凹部５３の底面５３ａのエッジ部が均一に面取りされる。
【００４６】
また、本実施の形態においては、第２工程のエッチング液はフッ酸に加え、硝酸および酢酸の混合液を用いている。つまり、図１５に示すように、硝酸、酢酸の供給用のパイプＰ１１，Ｐ１２およびバルブＶ１１，Ｖ１２を用い、フッ硝酸酢酸水溶液中で凹部５３の底面５３ａのエッジ部を均一に面取りしている。具体的には、約１〜７％のフッ酸と約２〜１３％の硝酸を含む低濃度のフッ硝酸酢酸水溶液中で、光照射しながら約２〜１０ボルトの電圧を印加する。すると、シリコンとフッ酸および硝酸が化学反応して酸化膜２４（図５参照）が形成される。この反応と同時にフッ酸により酸化膜２４がエッチングされる。このエッチング反応によりエッジ部の面取りができる。ただし、このエッチング液はウェハ４６を漬浸しただけではエッチングされないほど濃度が低い。また、ＣＨ₃ＣＯＯＨの代わりにＨ₂Ｏを用いてもよい。そして、エッチング液、印加電圧及びエッチング時間を調整することにより所望の曲率半径Ｒを得ることができる。
【００４７】
この電気化学エッチングの後、図１１（ｄ）に示すように、裏面マスク材５２を除去し、さらに、アルミ電極５０をウェットまたはドライエッチングによって除去する。そして、図１１（ｅ）に示すように、貫通溝３３の形成部分のシリコンを選択的にドライエッチングして貫通溝３３を形成する。最後に、表面マスク材５１を除去する。
【００４８】
このように本実施の形態は、下記の特徴を有する。
（イ）シリコンウェハ（半導体基板）４６の表面における、凹部５３の底面５３ａに対応する領域の少なくとも一部にアルミ電極５０を配置した状態で、第２工程での電気化学エッチングを行ったので、凹部５３の底面５３ａのエッジ部において電流が集中することが回避される。つまり、電気化学エッチングのための電極（４９）をシリコンウェハ４６での素子形成領域の周辺部にのみ延設した場合にはシリコンウェハ４６の横方向に電流が流れ凹部５３の底面５３ａのエッジ部において電流が集中してしまうが、凹部５３の底面５３ａに対応する領域の少なくとも一部にアルミ電極５０を配置することによりシリコンウェハ４６の縦方向に電流が流れ凹部５３の底面５３ａでのエッジ部において電流集中が起こりにくくすることができる。その結果、エッジ部の面取りをより均一化できることとなる。
【００４９】
なお、素子形成領域の周辺部にアルミ電極４９を配置するのみならず素子形成領域の内部領域にアルミ電極５０を配置する手法は、前述した半導体加速度センサを製造する際に特に有効ではあるが、半導体圧力センサを製造する際に用いてもよい。特に、ダイヤフラムに大きな力が加わる圧力センサ、例えば、油圧センサ等において当該手法を用いることは有益である。また、低圧用の圧力センサにも用いることができることは言うまでもない。
（第３の実施の形態）
次に、第３の実施の形態を、第２の実施の形態との相違点を中心に説明する。
【００５０】
本実施形態は、第２の実施形態と同様、梁構造を有する半導体加速度センサに具体化したものである。図１８には、その半導体加速度センサの平面図を示す。図１９には、図１８でのＥ−Ｅ断面図を示し、図２０には図１８でのＦ−Ｆ断面図を示す。
【００５１】
本実施形態での半導体加速度センサの製造方法は、Ｐ型シリコン基板３１にも電圧を印加しつつＫＯＨ等の異方性エッチング液を用いて面取り用電気化学エッチングを行うものであり、図１８に示す如く電圧印加用拡散層６０，６１，６２，６３を具備している。その他の構成については図８〜図１０と同じであり、同一符号を付すことによりその説明は省略する。
【００５２】
図２１を用いて詳細に説明する。図２１（ａ）〜（ｅ）は図１８でのＧ−Ｇ断面での製造工程説明図である。
まず、図２１（ａ）に示すように、Ｐ型シリコンウェハ４４の上にＮ型エピタキシャル層４５を形成して半導体基板としてのシリコンウェハ４６とする。そして、シリコンウェハ４６の表面（上面）での酸化、ホトエッチ、イオン打ち込み、拡散等を行って、歪みゲージとなるＰ⁺型不純物拡散層４７と導通用Ｐ⁺型不純物拡散層６０を形成する。導通用Ｐ⁺型不純物拡散層６０は、図２２に示すように、帯状をなし、重り部形成領域Ｚ１と四角枠部形成領域Ｚ２とを連結するように延設されている。また、図２１（ａ）に示すように、シリコンウェハ４６の表面（上面）での酸化、ホトエッチ、イオン打ち込み、拡散等を行って、深いＰ⁺型不純物拡散層６１，６２，６３を形成する。Ｐ⁺型不純物拡散層６１，６２は、図２２に示すように、四角枠部形成領域Ｚ２に形成され、かつ、Ｐ⁺型不純物拡散層６２は導通用Ｐ⁺型不純物拡散層６０の一端部に形成されている。又、Ｐ⁺型不純物拡散層６３は重り部形成領域Ｚ１において導通用Ｐ⁺型不純物拡散層６０の他端部に形成されている。さらに、Ｐ⁺型不純物拡散層６１，６２，６３は図２１（ａ）に示すようにＰ型シリコンウェハ４４に達している。
【００５３】
その後、図２１（ａ）に示すように、Ｐ⁺型不純物拡散層６１の上にアルミ配線６４を配置する。又、シリコンウェハ４６の上面（表面）での所定領域を表面マスク材５１で覆うとともに、シリコンウェハ４６の下面（裏面）での所定領域を裏面マスク材５２で覆う。
【００５４】
次に、図２１（ｂ）に示すように、第１工程として、電気化学エッチングによる異方性エッチングを行う。詳しくは、図１５を用いて説明したように、ウェハ４６をＫＯＨ水溶液１４に漬浸するとともにウェハ４６と対向するように白金電極板１５を配置する。異方性エッチングは、第１の実施の形態と同様に、ウェハ４６と白金電極板１５に電位差を印加し通電させることにより行う。これにより凹部５３が形成される。
【００５５】
異方性エッチングの後、図２１（ｃ）に示すように、第２工程として、等方性エッチングを行う。詳しくは、図２３に示すように、このウェハ４６をセラミック板６５に止着するとともにウェハ４６での側面等をワックス６６にて覆い、これを異方性エッチング液６７に漬浸するとともにウェハ４６と対向するように白金電極板１５を配置する。また、Ｎ型エピタキシャル層４５と白金電極板１５との間に電源６８を接続するとともに、アルミ配線６４（Ｐ⁺型不純物拡散層６１）と白金電極板１５との間に電源６９を接続する。そして、電源６８にてＮ型エピタキシャル層４５に電圧を印加するとともに、電源６９にてＰ⁺型不純物拡散層６１〜Ｐ型シリコンウェハ４４〜Ｐ⁺型不純物拡散層６２〜導通用Ｐ⁺型不純物拡散層６０〜Ｐ⁺型不純物拡散層６３を通して重り部形成領域でのＰ型シリコンウェハ４４に電圧を印加する。つまり、重り部形成領域および四角枠部形成領域におけるＰ型シリコンウェハ４４に閾値電圧以上（反応ストップ電位以上）の電圧を印加する。即ち、凹部５３の内壁面の電位を反応ストップ電位以上にする。
【００５６】
具体例を例示すると、白金電極板１５に対し、Ｎ型エピタキシャル層４５に電圧印加する電源６８での電圧値を「２．０ボルト」、また、Ｐ型シリコンウェハ４４に電圧印加する電源６９での電圧値を、「２．０ボルト」とする。つまり、凹部５３の底面に約２ボルトを印加し、凹部５３の側面に約２．０ボルトを印加する。これらの電圧値は反応ストップ電位以上である。
【００５７】
このようにＮ型エピタキシャル層４５およびＰ型シリコンウェハ４４に電圧を印加すると、陽極酸化膜形成とエッチング反応が起こり、丸めエッチングができ、かつ、重り部形成領域にも電圧が印加されているので重り部形成領域のＰ型シリコンウェハ４４の表面がエッチングされず重り部３５の角落ちが防止される。つまり、異方性エッチング液でＮ型エピタキシャル層４５のみに電圧を印加した場合には、重り部の角部にエッチングレートの速い面方位が存在するため重り部が削られてしまい所望の形状を維持することが困難となる場合においても、Ｐ型シリコンウェハ４４にも電圧を印加することにより重り部が削られることなく所望の形状を維持することができる。
【００５８】
なお、図示しなかったが、図２３のＮ型エピタキシャル層４５もアルミ配線にて電源６８と電気的に接続される。
この電気化学エッチングの後、図２１（ｄ）に示すように、裏面マスク材５２を除去し、さらに、不要となったアルミ配線材をウェットまたはドライエッチングによって除去する。そして、図２１（ｅ）に示すように、貫通溝３３の形成部分のシリコンを選択的にドライエッチングして貫通溝３３を形成する。最後に、表面マスク材５１を除去する。
【００５９】
このように本実施形態は、下記の特徴を有する。
（イ）ＰＮ接合を有するシリコンウェハ（半導体基板）４６の一方の面から異方性エッチング液を用いた電気化学エッチングを行い、シリコンウェハ４６の一部領域にＰＮ接合部を底面とする凹部５３を形成する（第１工程）。そして、異方性エッチング液を用い、凹部５３の内壁面の電位を反応ストップ電位以上とした状態で電気化学エッチングを行って凹部５３の底面のエッジ部を面取りする（第２工程）。つまり、シリコンウェハ４６のＰ型領域４４とＮ型領域４５の両方に所定の電圧を印加することにより、凹部５３の内壁面の電位を反応ストップ電位以上にする。
【００６０】
このようにすると、第１，第２の実施形態において述べたように第２工程での通電により酸化膜（陽極酸化膜）が形成されるとともに酸化膜が溶解され、エッチング面の角部が均一に面取りされることに加え、エッジ部の面取りを行う際において第１工程のエッチングにて形成される重り部３５（Ｐ型シリコンウェハ４４）が削られることが防止できる。
【００６１】
本実施形態の応用例としては、前述した場合にはシリコンウェハ４６のＰ型シリコンウェハ４４とＮ型エピタキシャル層４５の両方に所定の電圧を印加することにより凹部５３の内壁面の電位を反応ストップ電位以上にしたが、第１工程においてシリコンウェハ４６のＮ型エピタキシャル層４５のみを印加し、第２工程において、第１工程では印加しなかったＰ型シリコンウェハ４４のみに所定の電圧を印加することにより、凹部５３の内壁面の電位を反応ストップ電位以上にしてもよい。つまり、第１工程においてシリコンウェハ４６のＰ型領域に電圧を印加し、第２工程において、第１工程では印加しなかったシリコンウェハ４４の領域のみに所定の電圧を印加することにより、凹部５３の内壁面の電位を反応ストップ電位以上にしてもよい。
【００６２】
具体例を例示すると、図２３の白金電極板１５に対し、Ｐ型シリコンウェハ４４に電圧印加する電源６９での電圧値を、「２．６ボルト」とし、Ｎ型エピタキシャル層４５には電圧を印加しない。このようにしても、凹部５３の底面に約２ボルトが印加され、凹部５３の側面に約２．６ボルトが印加され、これらの電圧値は反応ストップ電位以上である。
【図面の簡単な説明】
【図１】第１の実施の形態における電気化学エッチング装置の概略図。
【図２】フッ酸水溶液を用いた電気化学エッチング動作を説明するための断面図。
【図３】フッ酸水溶液を用いた電気化学エッチング動作を説明するための断面図。
【図４】フッ酸水溶液を用いた電気化学エッチング動作を説明するための断面図。
【図５】フッ酸水溶液を用いた電気化学エッチング動作を説明するための断面図。
【図６】フッ酸水溶液を用いた電気化学エッチング動作を説明するための断面図。
【図７】フッ酸水溶液を用いた電気化学エッチング動作を説明するための断面図。
【図８】第２の実施の形態における半導体加速度センサの平面図。
【図９】図８でのＡ−Ａ断面図。
【図１０】図８でのＢ−Ｂ断面図。
【図１１】製造工程を説明するための断面図。
【図１２】第２の実施の形態における製造工程を説明するための平面図。
【図１３】図１２でのＣ−Ｃ断面図。
【図１４】図１２でのＤ−Ｄ断面図。
【図１５】製造工程を説明するための説明図。
【図１６】製造工程を説明するための断面図。
【図１７】製造工程を説明するための断面図。
【図１８】第３の実施の形態における半導体加速度センサの平面図。
【図１９】図１８でのＥ−Ｅ断面図。
【図２０】図１８でのＦ−Ｆ断面図。
【図２１】第３の実施の形態における製造工程を説明するための断面図。
【図２２】製造工程を説明するための平面図。
【図２３】製造工程を説明するための断面図。
【符号の説明】
１…半導体基板としてのシリコンウェハ、２…Ｐ型シリコン基板、３…Ｎ型エピタキシャル層、１４…異方性エッチング液としてのＫＯＨ水溶液、２１…凹部、２１ａ…底面、２２…フッ酸水溶液、４４…Ｐ型シリコンウェハ、４５…Ｎ型エピタキシャル層、４６…半導体基板としてのシリコンウェハ、５３…凹部、５３ａ…底面。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device, and is used, for example, when forming a diaphragm in a semiconductor pressure sensor.
[0002]
[Prior art]
Conventionally, as shown in JP-A-62-60270, after a diaphragm is formed on a silicon substrate by anisotropic etching, stress is concentrated by chamfering the edge of the diaphragm by isotropic etching. Can be avoided.
[0003]
[Problems to be solved by the invention]
However, there is a variation in the radius (curvature radius) around the chamfered portion, that is, the periphery of the diaphragm, or a variation in the radius (curvature radius) for each diaphragm within the same wafer. That is, as an isotropic etchant (HNO _Three + HF + H ₂ In the case of using O), the etching reaction is rate-determining the supply of the etching solution and is an exothermic reaction, so a uniform supply environment and a uniform temperature distribution cannot be created. Even if it stirs, it is still inadequate and Earl scatters.
[0004]
SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device capable of uniformly chamfering the corners of an etched surface.
[0005]
[Means for Solving the Problems]
According to the first aspect of the present invention, the first surface of the semiconductor substrate having the PN junction is immersed in the anisotropic etching solution filled in the container in the first step. A recess having a PN junction as a bottom surface in a partial region of the semiconductor substrate is subjected to electrochemical etching using an anisotropic etchant. Oxide film on top Is formed. In the second step, the anisotropic etching solution in the container is discharged from the container, and further, pure water is supplied into the container to wash the semiconductor substrate, and the pure water is discharged from the container. An etching solution capable of selectively etching only the oxide of the semiconductor constituting the semiconductor substrate is supplied into the container, and the semiconductor substrate is configured in a state where the semiconductor substrate is immersed in the etching solution in the container. Electrochemical etching using an etchant that can selectively etch only the oxide of the semiconductor to be performed is performed, and the edge portion of the bottom surface of the recess is chamfered.
[0006]
That is, the oxide film (anodized film) is formed and the oxide film is dissolved by energization in the second process at the bottom surface of the recess formed by the electrochemical etching in the first process. In this etching reaction, the supply of the etching solution is not rate-limiting and it is not an exothermic reaction, so an oxide film (anodized film) with a uniform film thickness is formed, and the corners of the etched surface are uniformly chamfered. The
[0007]
Here, as described in claim 2, it is practically preferable to use a silicon substrate as the semiconductor substrate and an aqueous hydrofluoric acid solution as the etching solution used in the second step.
[0008]
According to a third aspect of the present invention, the electrochemical etching in the second step is performed in a state where an electrode is disposed on at least a part of a region corresponding to the bottom surface of the concave portion on the surface of the semiconductor substrate. In this case, it is possible to avoid current concentration at the edge portion of the bottom surface of the recess. In other words, when an electrode for electrochemical etching is extended only in the periphery of the element formation region, current flows in the lateral direction of the semiconductor substrate (the surface direction of the substrate), and the current concentrates at the edge of the bottom surface of the recess. However, by arranging the electrode in at least a part of the region corresponding to the bottom surface of the recess, current flows in the vertical direction of the semiconductor substrate (thickness direction of the substrate) and current concentration occurs at the edge portion of the bottom surface of the recess. Can be difficult.
[0009]
Since current concentration can be avoided in this way, the chamfering of the edge portion can be made more uniform.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
A first embodiment of the present invention will be described below with reference to the drawings.
[0014]
The present embodiment is embodied in a semiconductor pressure sensor using a piezoresistive layer.
FIG. 1 shows a schematic view of an electrochemical etching apparatus for forming a diaphragm on a silicon wafer 1 as a semiconductor substrate.
[0015]
First, the silicon wafer 1 will be described. An N-type epitaxial layer 3 is formed on one surface of a silicon substrate 2 having a P-type (100) plane orientation. The N type epitaxial layer 3 has P ⁺ A type impurity diffusion layer 4 is formed, and this P ⁺ The type impurity diffusion layer 4 becomes a piezoresistor for sensing strain. The N type epitaxial layer 3 has N ⁺ A type impurity diffusion layer 5 is formed, and this N ⁺ The ohmic contact is made to the N type epitaxial layer 3 by the type impurity diffusion layer 5. Further, a silicon oxide film 6 is formed on the surface of the N type epitaxial layer 3. P ⁺ Type impurity diffusion layer 4 and N ⁺ The type impurity diffusion layer 5 is electrically drawn to the surface side of the silicon oxide film 6 by the aluminum electrodes 7 and 8.
[0016]
A mask material 9 is formed in a region where no diaphragm is formed on the surface of the silicon substrate 2 where the N-type epitaxial layer 3 is not provided.
Such a silicon wafer 1 is prepared. The silicon wafer 1 is fixed to a ceramic support substrate 11 with a platinum electrode 10 interposed therebetween. The surface on which the silicon wafer 1 is not etched (the surface on which the N-type epitaxial layer 3 is formed) is protected with a resin wax 12. The platinum electrode 10 is in contact with the aluminum electrode 8. That is, the platinum electrode 10 is made of aluminum electrode 8 and N ⁺ Electrical contact is made with the N-type epitaxial layer 3 through the type impurity diffusion layer 5 to perform electrochemical stop etching.
[0017]
On the other hand, a KOH aqueous solution, pure water, and hydrofluoric acid aqueous solution can be supplied into the container 13 through three pipes P1, P2, and P3. That is, the KOH aqueous solution, pure water, and hydrofluoric acid aqueous solution can be supplied by operating the valves V1, V2, and V3. The container 13 is provided with a discharge pipe P4 so that the liquid in the container 13 can be discharged by operating the valve V4.
[0018]
In FIG. 1, the container 13 is filled with a KOH aqueous solution (33 wt%, 82 ° C.) 14 as an anisotropic etching solution. The silicon wafer 1 described above is immersed in the KOH aqueous solution 14 in the container 13, and a platinum electrode plate 15 is disposed so as to face the silicon wafer 1.
[0019]
A constant voltage power source 16, an ammeter 17, and a push button switch (open / close contact) 18 are connected in series between the platinum electrode 10 and the platinum electrode plate 15 of the silicon wafer 1. A potential difference is applied to the silicon wafer 1 and the platinum electrode plate 15 by the constant voltage power supply 16 by closing the contact of the push button switch 18. At this time, the current flowing from the silicon wafer 1 to the platinum electrode plate 15 is detected by the ammeter 17.
[0020]
The following electrochemical etching is performed using such an apparatus.
First, electrochemical etching using the KOH aqueous solution 14 is performed. That is, in order to perform the same etching, the contact of the push button switch 18 is closed while the container 13 is filled with the KOH aqueous solution 14. As a result, a potential difference is applied between the silicon wafer 1 and the platinum electrode plate 15 by the constant voltage power supply 16, and energization is started.
[0021]
Thereafter, the contact point of the push button switch 18 is kept closed for a predetermined time. At this time, etching of the P-type silicon substrate 2 proceeds by a chemical reaction between KOH and silicon. When the silicon substrate 2 is etched and the PN depletion layer comes into contact with the KOH aqueous solution 14, current flows and silicon is oxidized. Thus, anodization proceeds by the electrochemical reaction of the P-type silicon substrate 2.
[0022]
In this way, the concave portion 21 of FIG. 1 is formed, and the bottom surface 21a serves as a diaphragm forming portion.
Thereafter, the valve V4 in FIG. 1 is opened to discharge the KOH aqueous solution 14 from the container 13, and the valve V2 is opened to supply pure water into the container 13 to wash the silicon wafer 1 with water. Then, the contact of the push button switch 18 is opened to end energization.
[0023]
In this state, the edge portion of the bottom surface 21a of the recess 21 is pointed.
Subsequently, electrochemical etching using an aqueous hydrofluoric acid solution is performed. First, the valve V 4 in FIG. 1 is opened to discharge pure water from the container 13, and the valve V 3 is further opened to supply a hydrofluoric acid aqueous solution into the container 13. In this way, the hydrofluoric acid aqueous solution 22 is filled in the container 13 in the electrochemical etching apparatus of FIG. As a result, the silicon wafer 1 described above is immersed in the hydrofluoric acid aqueous solution 22, and the platinum electrode plate 15 is disposed so as to face the silicon wafer 1.
[0024]
Then, the contact of the push button switch 18 is closed while the container 13 is filled with the hydrofluoric acid aqueous solution 22. As a result, a potential difference is applied between the silicon wafer 1 and the platinum electrode plate 15 by the constant voltage power supply 16, and energization is started.
[0025]
Thereafter, the contact of the push button switch 18 is kept closed for a predetermined time, and electrochemical etching is performed. The applied voltage at this time is higher than the passivation voltage (reaction stop potential), that is, a voltage at which an anodic oxide film can be formed on silicon. The edge portion of the bottom surface 21a of the recess 21 is uniformly chamfered by electrochemical etching using a hydrofluoric acid aqueous solution 22 capable of selectively etching only the silicon oxide film.
[0026]
This is considered to be due to the phenomenon (mechanism) described below.
As shown in FIG. 2, electrochemical etching using a KOH aqueous solution is performed on the silicon wafer 1 to form a recess 21 having a PN junction portion as a bottom surface 21 a in a partial region of the silicon wafer 1. When the electrochemical etching using the KOH aqueous solution is completed, a silicon oxide film 23 is formed on the bottom surface of the recess 21 as shown in FIG. Here, the upper surface level (upper surface position) of the silicon oxide film 23 is L1, and the lower surface level (lower surface position) of the silicon oxide film 23 is L2.
[0027]
When the silicon wafer 1 is immersed in the hydrofluoric acid aqueous solution 22 from this state, the silicon oxide film 23 is dissolved and the bottom surface of the recess 21 is exposed as shown in FIG. When energization is performed under immersion in the hydrofluoric acid aqueous solution 22, a silicon oxide film (anodized film) 24 is formed on the bottom surface of the recess 21 as shown in FIG. Further, as shown in FIG. 6, the silicon oxide film 24 is dissolved by the hydrofluoric acid aqueous solution 22. This anodization and dissolution are repeated.
[0028]
When the energization for a predetermined time is finished, as shown in FIG. 7, the edge portion of the bottom surface 21a of the recess 21 is chamfered and the corner portion is rounded. At this time, the curvature radius R at the chamfered portion also increases in proportion to the amount (thickness) t of formation of the silicon oxide film 24.
[0029]
Therefore, after forming a diaphragm on a silicon substrate by anisotropic etching as in JP-A-62-60270, an isotropic etching solution (HNO _Three + HF + H ₂ If the edge of the diaphragm is chamfered using O), the etching reaction is rate-limiting and exothermic, so that a uniform supply environment and uniform temperature distribution cannot be created. The radius (curvature radius) varies around the diaphragm, or the radius (curvature radius) varies for each diaphragm in the same wafer. On the other hand, in this embodiment, by performing electrochemical etching using the hydrofluoric acid aqueous solution 22, the supply of the etching solution is not rate-limiting and the reaction is not an exothermic reaction. The oxide film is generated and dissolved, and the corners of the etched surface can be uniformly chamfered.
[0030]
Thus, the present embodiment has the following features.
(A) Electrochemical etching using an anisotropic etchant is performed from one surface of the silicon wafer 1 having a PN junction to form a recess 21 having a PN junction as a bottom surface in a partial region of the silicon wafer 1 ( (First step) The edge portion of the bottom surface 21a of the recess 21 was chamfered by electrochemical etching using a hydrofluoric acid aqueous solution capable of selectively etching only the silicon oxide film (second step). In this second step, an oxide film (anodized film) 24 is formed on the bottom surface 21a of the recess 21 and the oxide film 24 is dissolved, and the etching reaction is not rate-limiting for the etching reaction, Since it is not an exothermic reaction, an oxide film (anodized film) having a uniform film thickness is formed, and the corners of the etched surface can be uniformly chamfered.
[0031]
In this embodiment, an aqueous KOH solution is used as the anisotropic etching solution, but an aqueous tetramethylammonium hydroxide solution (TMAH: (CH _Three ) _Four Other anisotropic etching solutions such as NOH) and ethylenediamine may be used.
[0032]
SiO ₂ In the above embodiment, a hydrofluoric acid aqueous solution is used as an etchant that selectively etches only, but instead of the hydrofluoric acid aqueous solution, (HF + H ₂ A mixed solution of (O + alcohol) may be used. In this case, the wettability of water is improved.
[0033]
Furthermore, in the above embodiment, the KOH aqueous solution was put in the container 13 and the electrochemical etching was performed, and then the hydrofluoric acid aqueous solution was replaced in the container 13 to perform the electrochemical etching. The container containing the KOH aqueous solution and the hydrofluoric acid aqueous solution were A container containing the solution, and after performing electrochemical etching using a KOH aqueous solution, the silicon wafer 1 may be taken out of the container and set in a container containing a hydrofluoric acid aqueous solution to perform electrochemical etching for chamfering. .
[0034]
Further, the silicon wafer 1 having a (100) plane is used, but the silicon wafer 1 is not limited to this and may have a (110) plane.
(Second Embodiment)
Next, the second embodiment will be described focusing on the differences from the first embodiment.
[0035]
The present embodiment is embodied in a semiconductor acceleration sensor having a beam structure.
FIG. 8 shows a plan view of the semiconductor acceleration sensor. 9 shows a cross-sectional view taken along line AA in FIG. 8, and FIG. 10 shows a cross-sectional view taken along line BB in FIG.
[0036]
A square plate-like single crystal silicon substrate (silicon chip) 30 includes a P-type silicon substrate 31 and an N-type epitaxial layer 32 formed on the upper surface thereof. The silicon substrate 30 is formed with a through groove 33 penetrating vertically, and a square annular frame portion (thick portion) 34 is formed outside the through groove 33. In addition, a rectangular weight part (thick part) 35 is formed inside the through groove 33. The weight part 35 has a rectangular shape, and the frame part 34 and the weight part 35 are connected by thin beam parts (thin parts) 36, 37, 38, 39.
[0037]
The beam portions 36, 37, 38, 39 are made of an N-type epitaxial layer 32, and strain gauges 40, 41, 42, 43 are formed on the surface layer portions of the beam portions 36, 37, 38, 39. Strain gauges 40, 41, 42 and 43 are P ⁺ It consists of a type impurity diffusion layer (piezoresistive layer), and its resistance value changes according to the magnitude of strain applied to the beam portions 36, 37, 38, 39. As described above, this sensor has the beam portions 36, 37, 38, 39 in which the acceleration detection strain gauges 40, 41, 42, 43 are arranged on a part of the silicon substrate 30.
[0038]
In FIG. 9, when acceleration is applied in a direction perpendicular to the surface of the silicon substrate 30 (indicated by X), the weight portion 35 is displaced in this direction, and the beam portions 36, 37, 38, 39 are distorted. . The resistance values of the strain gauges 40, 41, 42, and 43 change according to the strain amount, and the acceleration in the X direction in FIG. 9 is detected.
[0039]
Here, the semiconductor acceleration sensor according to the present embodiment has sensitive beam portions 36 to 39 as compared with the diaphragm type semiconductor pressure sensor according to the first embodiment.
Next, a method for manufacturing the semiconductor acceleration sensor will be described with reference to FIG.
[0040]
First, as shown in FIG. 11A, an N-type epitaxial layer 45 is formed on a P-type silicon wafer 44 to form a silicon wafer 46 as a semiconductor substrate. Then, oxidation, photoetching, ion implantation, diffusion, and the like on the surface (upper surface) of the silicon wafer 46 are performed to form a strain gauge P. ⁺ Type impurity diffusion layer 47 and N at the periphery of the element formation region ⁺ A type impurity diffusion layer 48 is formed. Further, an aluminum electrode 49 is extended around the element formation region on the surface of the silicon wafer 46 and an aluminum electrode 50 is formed in the formation region of the through groove 33. The impurity diffusion layers 47 and 48 are drawn out to the surface side of the silicon wafer 46 by the aluminum electrodes 49 and 50. More specifically, as shown in FIGS. 12, 13, and 14, aluminum electrodes 49a, 49b, 49c, and 49d are extended to the periphery of the element formation region, and electrochemical etching is also performed on the formation region of the through groove 33. Aluminum electrodes 50a, 50b, 50c and 50d are arranged and connected by wiring portions 49e, 49f, 49g and 49h.
[0041]
As described above, the aluminum electrode 50 (50a, 50b, 50c, 50d) is arranged in a part of the region corresponding to the region that becomes the bottom surface of the recess (the portion indicated by reference numeral 53a in FIG. 11) on the surface of the silicon wafer 46. Is done.
[0042]
Further, as shown in FIG. 11A, a predetermined area on the upper surface (front surface) of the silicon wafer 46 is covered with the surface mask material 51, and a predetermined area on the lower surface (back surface) of the silicon wafer 46 is covered with the back surface mask material 52. Cover with.
[0043]
Next, as shown in FIG. 11B, anisotropic etching by electrochemical etching is performed as a first step. Specifically, as shown in FIG. 15, the platinum electrode plate 15 is disposed so that the wafer 46 is immersed in the aqueous KOH solution 14 and faces the wafer 46. The anisotropic etching is performed by applying a potential difference between the wafer 46 and the platinum electrode 15 and energizing the same as in the first embodiment. Thereby, the recessed part 53 is formed.
[0044]
After anisotropic etching, isotropic etching is performed as a second step as shown in FIG.
When a voltage is applied to the wafer 46, a current flows from the aluminum electrode 49 extending to the periphery of the element formation region to the isotropic etching solution 22. At this time, when there is no aluminum electrode 50 in the formation region of the through groove 33, the current is N due to the presence of the depletion layer between the P-type silicon wafer 44 and the N-type epitaxial layer 45 as shown in FIG. It flows in the lateral direction (the surface direction of the epitaxial layer 45) through the type epitaxial layer 45, and flows from the edge portion of the bottom surface 53 a of the recess 53 to the isotropic etching liquid 22 and further to the platinum electrode plate 15. As a result, in the case where there is no aluminum electrode 50, if etching is performed for a long time, the edge portion of the bottom surface 53a of the recess 53 is intensively etched to form a minute groove. If this groove is formed, the strength is not improved so much.
[0045]
In contrast, in the present embodiment, as shown in FIG. 17, the aluminum electrode 50 for electrochemical etching is also disposed in a region corresponding to the bottom surface 53 a of the recess 53, and the bottom surface of the recess 53 is formed by the aluminum electrode 50. Current concentration on the edge of 53a is prevented. In other words, current flow in the vertical direction (thickness direction of the epitaxial layer 45) in which the resistance of the epitaxial layer 45 is small prevents current concentration at the edge portion at the bottom surface 53a of the recess 53, as shown in FIG. The edge portion of the bottom surface 53a of the recess 53 is uniformly chamfered.
[0046]
In the present embodiment, the etching solution in the second step uses a mixed solution of nitric acid and acetic acid in addition to hydrofluoric acid. That is, as shown in FIG. 15, the edges of the bottom surface 53 a of the recess 53 are uniformly chamfered in a hydrofluoric acid / acetic acid aqueous solution using pipes P 11 and P 12 for supplying nitric acid and acetic acid and valves V 11 and V 12. Specifically, a voltage of about 2 to 10 volts is applied while irradiating light in a low concentration aqueous solution of hydrofluoric acid containing about 1 to 7% hydrofluoric acid and about 2 to 13% nitric acid. Then, silicon reacts with hydrofluoric acid and nitric acid to form an oxide film 24 (see FIG. 5). Simultaneously with this reaction, the oxide film 24 is etched by hydrofluoric acid. The edge portion can be chamfered by this etching reaction. However, the concentration of this etching solution is so low that it is not etched only by immersing the wafer 46. CH _Three H instead of COOH ₂ O may be used. A desired radius of curvature R can be obtained by adjusting the etching solution, applied voltage, and etching time.
[0047]
After this electrochemical etching, as shown in FIG. 11D, the back surface mask material 52 is removed, and the aluminum electrode 50 is removed by wet or dry etching. Then, as shown in FIG. 11E, the silicon in the portion where the through groove 33 is formed is selectively dry etched to form the through groove 33. Finally, the surface mask material 51 is removed.
[0048]
Thus, the present embodiment has the following features.
(A) Since the electrochemical etching in the second step is performed in a state where the aluminum electrode 50 is disposed in at least a part of the region corresponding to the bottom surface 53a of the recess 53 on the surface of the silicon wafer (semiconductor substrate) 46, Concentration of current at the edge of the bottom surface 53a of the recess 53 is avoided. That is, when the electrode (49) for electrochemical etching is extended only to the periphery of the element formation region in the silicon wafer 46, current flows in the lateral direction of the silicon wafer 46 and the edge portion of the bottom surface 53 a of the recess 53. The current flows in the vertical direction of the silicon wafer 46 by disposing the aluminum electrode 50 in at least a part of the region corresponding to the bottom surface 53 a of the recess 53. Current concentration can be made difficult to occur. As a result, the chamfering of the edge portion can be made more uniform.
[0049]
Note that the method of disposing the aluminum electrode 50 in the inner region of the element formation region as well as the aluminum electrode 49 in the periphery of the element formation region is particularly effective when manufacturing the semiconductor acceleration sensor described above. You may use when manufacturing a semiconductor pressure sensor. In particular, it is beneficial to use this method in a pressure sensor that applies a large force to the diaphragm, such as a hydraulic sensor. Needless to say, it can also be used for a pressure sensor for low pressure.
(Third embodiment)
Next, the third embodiment will be described with a focus on differences from the second embodiment.
[0050]
As in the second embodiment, the present embodiment is embodied in a semiconductor acceleration sensor having a beam structure. FIG. 18 shows a plan view of the semiconductor acceleration sensor. 19 shows an EE cross-sectional view in FIG. 18, and FIG. 20 shows an FF cross-sectional view in FIG.
[0051]
The manufacturing method of the semiconductor acceleration sensor in this embodiment is to perform chamfering electrochemical etching using an anisotropic etching solution such as KOH while applying a voltage to the P-type silicon substrate 31 as well. As shown, voltage application diffusion layers 60, 61, 62, and 63 are provided. Other configurations are the same as those in FIGS. 8 to 10, and the description thereof is omitted by giving the same reference numerals.
[0052]
This will be described in detail with reference to FIG. 21 (a) to 21 (e) are explanatory diagrams of the manufacturing process at the GG section in FIG.
First, as shown in FIG. 21A, an N-type epitaxial layer 45 is formed on a P-type silicon wafer 44 to obtain a silicon wafer 46 as a semiconductor substrate. Then, oxidation, photoetching, ion implantation, diffusion, and the like on the surface (upper surface) of the silicon wafer 46 are performed to form a strain gauge P. ⁺ Type impurity diffusion layer 47 and conductive P ⁺ A type impurity diffusion layer 60 is formed. P for conduction ⁺ As shown in FIG. 22, the type impurity diffusion layer 60 has a strip shape and extends so as to connect the weight portion forming region Z1 and the square frame portion forming region Z2. Further, as shown in FIG. 21A, oxidation, photoetching, ion implantation, diffusion, and the like are performed on the surface (upper surface) of the silicon wafer 46 to obtain deep P ⁺ Type impurity diffusion layers 61, 62, and 63 are formed. P ⁺ As shown in FIG. 22, the type impurity diffusion layers 61 and 62 are formed in the square frame portion formation region Z2, and P ⁺ Type impurity diffusion layer 62 is conductive P ⁺ It is formed at one end of the type impurity diffusion layer 60. P ⁺ Type impurity diffusion layer 63 is conductive P in weight portion formation region Z1. ⁺ It is formed at the other end of the type impurity diffusion layer 60. In addition, P ⁺ The type impurity diffusion layers 61, 62, and 63 reach the P type silicon wafer 44 as shown in FIG.
[0053]
Thereafter, as shown in FIG. ⁺ Aluminum wiring 64 is arranged on type impurity diffusion layer 61. Further, a predetermined area on the upper surface (front surface) of the silicon wafer 46 is covered with the surface mask material 51, and a predetermined area on the lower surface (back surface) of the silicon wafer 46 is covered with the back surface mask material 52.
[0054]
Next, as shown in FIG. 21B, anisotropic etching by electrochemical etching is performed as a first step. Specifically, as described with reference to FIG. 15, the platinum electrode plate 15 is disposed so as to immerse the wafer 46 in the KOH aqueous solution 14 and face the wafer 46. The anisotropic etching is performed by applying a potential difference between the wafer 46 and the platinum electrode plate 15 and energizing the same as in the first embodiment. Thereby, the recessed part 53 is formed.
[0055]
After anisotropic etching, isotropic etching is performed as the second step as shown in FIG. Specifically, as shown in FIG. 23, the wafer 46 is fixed to the ceramic plate 65 and the side surface of the wafer 46 is covered with a wax 66, which is immersed in an anisotropic etching solution 67 and the wafer 46 is covered. The platinum electrode plate 15 is disposed so as to face the. Further, a power source 68 is connected between the N type epitaxial layer 45 and the platinum electrode plate 15, and an aluminum wiring 64 (P ⁺ A power source 69 is connected between the type impurity diffusion layer 61) and the platinum electrode plate 15. Then, a voltage is applied to the N-type epitaxial layer 45 by the power source 68 and P ⁺ Type impurity diffusion layer 61 to P type silicon wafer 44 to P ⁺ Type impurity diffusion layer 62 to P for conduction ⁺ Type impurity diffusion layers 60-P ⁺ A voltage is applied to the P-type silicon wafer 44 in the weight portion formation region through the type impurity diffusion layer 63. That is, a voltage equal to or higher than the threshold voltage (more than the reaction stop potential) is applied to the P-type silicon wafer 44 in the weight portion formation region and the square frame portion formation region. That is, the potential of the inner wall surface of the recess 53 is set to be equal to or higher than the reaction stop potential.
[0056]
As a specific example, the voltage value at the power source 68 for applying a voltage to the N-type epitaxial layer 45 is “2.0 volts” with respect to the platinum electrode plate 15, and the power source 69 for applying a voltage to the P-type silicon wafer 44. Is set to “2.0 volts”. That is, about 2 volts is applied to the bottom surface of the recess 53 and about 2.0 volts is applied to the side surface of the recess 53. These voltage values are equal to or higher than the reaction stop potential.
[0057]
When voltage is applied to the N-type epitaxial layer 45 and the P-type silicon wafer 44 in this way, an anodic oxide film formation and etching reaction occur, rounding etching is possible, and voltage is also applied to the weight portion forming region. The surface of the P-type silicon wafer 44 in the weight part forming region is not etched, and the corners of the weight part 35 are prevented from falling. In other words, when a voltage is applied only to the N-type epitaxial layer 45 with an anisotropic etchant, the weight portion is shaved because a surface orientation with a high etching rate exists at the corner of the weight portion, resulting in a desired shape. Even when it becomes difficult to maintain, a desired shape can be maintained by applying a voltage to the P-type silicon wafer 44 without cutting off the weight portion.
[0058]
Although not shown, the N-type epitaxial layer 45 in FIG. 23 is also electrically connected to the power source 68 through aluminum wiring.
After this electrochemical etching, as shown in FIG. 21D, the back surface mask material 52 is removed, and the unnecessary aluminum wiring material is removed by wet or dry etching. Then, as shown in FIG. 21 (e), the through groove 33 is formed by selectively dry-etching the silicon where the through groove 33 is formed. Finally, the surface mask material 51 is removed.
[0059]
Thus, this embodiment has the following features.
(A) Electrochemical etching using an anisotropic etchant is performed from one surface of a silicon wafer (semiconductor substrate) 46 having a PN junction, and a recess 53 having a PN junction as a bottom surface in a partial region of the silicon wafer 46 Is formed (first step). Then, using an anisotropic etchant, electrochemical etching is performed in a state where the potential of the inner wall surface of the recess 53 is equal to or higher than the reaction stop potential, and the edge portion of the bottom surface of the recess 53 is chamfered (second step). That is, by applying a predetermined voltage to both the P-type region 44 and the N-type region 45 of the silicon wafer 46, the potential of the inner wall surface of the recess 53 is set to be equal to or higher than the reaction stop potential.
[0060]
As a result, as described in the first and second embodiments, an oxide film (anodized film) is formed by energization in the second step and the oxide film is dissolved, and the corners of the etched surface are uniform. In addition to chamfering, the weight portion 35 (P-type silicon wafer 44) formed by the etching in the first step can be prevented when the edge portion is chamfered.
[0061]
As an application example of the present embodiment, in the case described above, a predetermined voltage is applied to both the P-type silicon wafer 44 and the N-type epitaxial layer 45 of the silicon wafer 46, whereby the potential of the inner wall surface of the recess 53 is stopped. Although the potential is equal to or higher than that, only the N-type epitaxial layer 45 of the silicon wafer 46 is applied in the first step, and a predetermined voltage is applied only to the P-type silicon wafer 44 not applied in the first step in the second step. Thus, the potential of the inner wall surface of the recess 53 may be set to be equal to or higher than the reaction stop potential. That is, by applying a voltage to the P-type region of the silicon wafer 46 in the first step and applying a predetermined voltage only to the region of the silicon wafer 44 that was not applied in the first step in the second step, the recess 53 The potential of the inner wall surface may be equal to or higher than the reaction stop potential.
[0062]
As a specific example, with respect to the platinum electrode plate 15 of FIG. 23, the voltage value at the power source 69 for applying a voltage to the P-type silicon wafer 44 is “2.6 volts”, and the voltage is applied to the N-type epitaxial layer 45. Do not apply. Even in this case, about 2 volts is applied to the bottom surface of the recess 53, and about 2.6 volts is applied to the side surface of the recess 53, and these voltage values are equal to or higher than the reaction stop potential.
[Brief description of the drawings]
FIG. 1 is a schematic diagram of an electrochemical etching apparatus according to a first embodiment.
FIG. 2 is a cross-sectional view for explaining an electrochemical etching operation using a hydrofluoric acid aqueous solution.
FIG. 3 is a cross-sectional view for explaining an electrochemical etching operation using a hydrofluoric acid aqueous solution.
FIG. 4 is a cross-sectional view for explaining an electrochemical etching operation using a hydrofluoric acid aqueous solution.
FIG. 5 is a cross-sectional view for explaining an electrochemical etching operation using a hydrofluoric acid aqueous solution.
FIG. 6 is a cross-sectional view for explaining an electrochemical etching operation using a hydrofluoric acid aqueous solution.
FIG. 7 is a cross-sectional view for explaining an electrochemical etching operation using a hydrofluoric acid aqueous solution.
FIG. 8 is a plan view of a semiconductor acceleration sensor according to a second embodiment.
9 is a cross-sectional view taken along line AA in FIG.
10 is a cross-sectional view taken along the line BB in FIG.
FIG. 11 is a cross-sectional view for explaining a manufacturing process.
FIG. 12 is a plan view for explaining a manufacturing process in the second embodiment.
13 is a cross-sectional view taken along the line CC in FIG.
14 is a sectional view taken along the line DD in FIG.
FIG. 15 is an explanatory diagram for explaining a manufacturing process;
FIG. 16 is a cross-sectional view for explaining a manufacturing process.
FIG. 17 is a cross-sectional view for explaining a manufacturing process.
FIG. 18 is a plan view of a semiconductor acceleration sensor according to a third embodiment.
19 is a cross-sectional view taken along line EE in FIG.
20 is a sectional view taken along line FF in FIG.
FIG. 21 is a cross-sectional view for explaining a manufacturing step in the third embodiment.
FIG. 22 is a plan view for explaining a manufacturing process;
FIG. 23 is a cross-sectional view for explaining a manufacturing process.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Silicon wafer as a semiconductor substrate, 2 ... P type silicon substrate, 3 ... N type epitaxial layer, 14 ... KOH aqueous solution as anisotropic etching liquid, 21 ... Recessed part, 21a ... Bottom surface, 22 ... Hydrofluoric acid aqueous solution, 44 ... P-type silicon wafer, 45... N-type epitaxial layer, 46... Silicon wafer as a semiconductor substrate, 53.

Claims

In a state where the semiconductor substrate having a PN junction is immersed in an anisotropic etching solution filled in the container, electrochemical etching using the anisotropic etching solution is performed from one surface of the semiconductor substrate having the PN junction, A first step of forming an oxide film on a recess having a PN junction as a bottom surface in a partial region of the semiconductor substrate;
The anisotropic etching liquid in the container is discharged from the container, and further, pure water is supplied into the container to wash the semiconductor substrate, and after the pure water is discharged from the container, the semiconductor substrate is placed in the container. An etching solution that can selectively etch only the semiconductor oxide constituting the semiconductor substrate is supplied, and only the semiconductor oxide constituting the semiconductor substrate is selected while the semiconductor substrate is immersed in the etching solution in the vessel. A second step of chamfering the edge portion of the bottom surface of the concave portion by performing electrochemical etching using an etchant that can be etched in an automatic manner , and the second step includes:
Removing the oxide film on the recess formed in the first step with an etchant that can selectively etch only the oxide of the semiconductor constituting the semiconductor substrate;
While conducting an electric current that causes a potential difference between an electrode immersed in an etching solution capable of selectively etching only an oxide of a semiconductor constituting the semiconductor substrate so as to face the semiconductor substrate, and the semiconductor substrate A process of forming an oxide film on the bottom surface of the recess by performing electrochemical etching;
The oxide formed on the bottom surface of the recess is dissolved by electrochemical etching with an etchant that can selectively etch only the semiconductor oxide constituting the semiconductor substrate, thereby exposing the bottom surface of the recess. Chamfering the edge of the bottom of the
A method for manufacturing a semiconductor device, comprising:

The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor substrate is a silicon substrate, and an etching solution used in the second step is a hydrofluoric acid aqueous solution.

2. The semiconductor device according to claim 1, wherein electrochemical etching in the second step is performed in a state where an electrode is disposed in at least a part of a region corresponding to a bottom surface of the concave portion on a surface of the semiconductor substrate. Production method.